特表 2024-535420 ガラスコアパッケージ基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-09-30

(54)【発明の名称】ガラスコアパッケージ基板

(51)【国際特許分類】

   H01L 23/15 20060101AFI20240920BHJP

   H05K 3/46 20060101ALI20240920BHJP

【ＦＩ】

H01L23/14 C

H05K3/46 H

H05K3/46 B

H05K3/46 N

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024518988

(86)(22)【出願日】2022-09-16

(85)【翻訳文提出日】2024-05-08

(86)【国際出願番号】 US2022076540

(87)【国際公開番号】W WO2023056180

(87)【国際公開日】2023-04-06

(31)【優先権主張番号】17/489,182

(32)【優先日】2021-09-29

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】ディーパク バサント クルカーニ

(72)【発明者】

【氏名】ラフール アガルワル

(72)【発明者】

【氏名】ラジャセカラン スワミナサン

(72)【発明者】

【氏名】チンタン ブーフ

【テーマコード（参考）】

5E316

【Ｆターム（参考）】

5E316AA32

5E316AA33

5E316AA36

5E316AA43

5E316BB02

5E316CC18

5E316CC32

5E316EE01

5E316FF07

5E316GG15

5E316GG17

5E316GG22

5E316GG28

5E316HH31

(57)【要約】

パッケージ基板を効率的に生成するための装置、システム及び方法が開示される。半導体製造プロセス（又はプロセス）は、それぞれのガラスウェハの片側に再分配層を有する、第１のガラスパッケージ基板及び第２のガラスパッケージ基板の各々を製造する。プロセスは、第２のガラスパッケージ基板を上下反転させ、ウェハボンディング技術を使用して、第１及び第２のガラスパッケージ基板のガラスウェハを互いに接続する。いくつかの実施形態では、プロセスは、銅ベースのウェハボンディングを使用する。２つのガラスウェハ間の結果として得られるボンディングは、空隙、アンダーフィル及びはんだバンプを含まない。その後、第１のガラスパッケージ基板のうちガラスウェハとは反対側の側が、少なくとも１つの集積回路に接続される。また、第２のガラスパッケージ基板のうちガラスウェハとは反対側の面が、マザーボード上のパッドを介してマザーボード上の構成要素に接続される。
【選択図】図３

【特許請求の範囲】

【請求項1】

装置であって、
第１のガラスパッケージ基板に結合された第１の集積回路を備え、
前記第１のガラスパッケージ基板は、
前記第１の集積回路と、第１のガラスウェハの第１の側と、の間の再分配層と、
マザーボードと、前記第１のガラスウェハの前記第１の側とは異なる第２の側と、の間のバンプパッドと、を備え、
前記第１の集積回路及び前記マザーボード上の第１の構成要素のうち何れかの第１のノードに電位が印加されることに応じて、電流が前記第１のノードから前記第１のガラスパッケージ基板を介して第２のノードに伝達される、
装置。

【請求項2】

前記第１の集積回路と前記構成要素との間の各電力接続は、裏面金属層を横断する代わりに、前記第１のガラスパッケージ基板のガラス貫通ビアを横断する、
請求項１の装置。

【請求項3】

前記第１のガラスパッケージ基板の前記第１のガラスウェハは、ホウケイ酸、石英材料及び溶融シリカのうち何れかを含む、
請求項１の装置。

【請求項4】

前記再分配層は、有機誘電体層を含む、
請求項１の装置。

【請求項5】

第２の集積回路に結合された第２のガラスパッケージ基板と、
マザーボード上の第２の構成要素に結合された第３のガラスパッケージ基板と、
前記第２のガラスパッケージ基板と前記第３のガラスパッケージ基板との間のハイブリッド接合層と、を備え、
前記第２の集積回路及び前記マザーボード上の前記第２の構成要素のうち何れかの第３のノードに電位が印加されることに応じて、電流が前記第３のノードから前記第２のガラスパッケージ基板及び前記第３のガラスパッケージ基板の各々を介して第４のノードに伝達される、
請求項１の装置。

【請求項6】

前記ハイブリッド接合層は、銅を含み、はんだバンプを有しない、
請求項５の装置。

【請求項7】

第２のガラスパッケージ基板及び前記第３のガラスパッケージ基板の各々は、それぞれのガラスウェハの片側に再分配層を有する、
請求項５の装置。

【請求項8】

方法であって、
第１のガラスパッケージ基板を製造することと、
第１の集積回路と、前記第１のガラスパッケージ基板の第１のガラスウェハの第１の側と、の間に再分配層を形成することと、
マザーボードと、前記第１のガラスウェハの前記第１の側とは異なる第２の側と、の間にバンプパッドを形成することと、
前記集積回路及び前記マザーボード上の構成要素のうち何れかの第１のノードに電位が印加されることに応じて、電流を前記第１のノードから前記第１のガラスパッケージ基板を介して第２のノードに伝達することと、を含む、
方法。

【請求項9】

前記第１の集積回路と前記構成要素との間の各電力接続のための電流を、裏面金属層を通して伝達する代わりに、前記第１のガラスパッケージ基板のガラス貫通ビアを介して伝達することを含む、
請求項８の方法。

【請求項10】

前記第１のガラスパッケージ基板の前記第１のガラスウェハを、ホウケイ酸、石英材料及び溶融シリカのうち何れかで形成することを含む、
請求項８の方法。

【請求項11】

前記再分配層を有機誘電体層で形成することを含む、
請求項８の方法。

【請求項12】

第２のガラスパッケージ基板を製造することと、
第３のガラスパッケージ基板を製造することと、
前記第２のガラスパッケージ基板と前記第３のガラスパッケージ基板との間にハイブリッド接合層を形成することと、
前記第２のガラスパッケージ基板を第２の集積回路に接続することと、
前記第３のガラスパッケージ基板を前記マザーボード上の第２の構成要素に接続することと、
前記第２の集積回路及び前記マザーボード上の前記第２の構成要素のうち何れかの第３のノードに電位が印加されることに応じて、電流を前記第３のノードから前記第２のガラスパッケージ基板及び前記第３のガラスパッケージ基板の各々を介して第４のノードに電流を伝達することと、を含む、
請求項８の方法。

【請求項13】

銅を含み、はんだバンプを含まない前記ハイブリッド接合層を形成することを含む、
請求項８の方法。

【請求項14】

それぞれのガラスウェハの片側に再分配層を有する、前記第２のガラスパッケージ基板及び前記第３のガラスパッケージ基板の各々を製造することを含む、
請求項８の方法。

【請求項15】

コンピューティングシステムであって、
１つ以上のタスクの命令を記憶するように構成されたプリント回路基板上のメモリと、
装置を介して前記メモリに結合されたチップパッケージ内の処理ユニットと、を備え、
前記装置は、
第１のガラスパッケージ基板に結合された第１の集積回路を備え、
前記第１のガラスパッケージ基板は、
前記第１の集積回路と、第１のガラスウェハの第１の側と、の間の再分配層と、
前記プリント回路基板と、前記第１のガラスウェハの前記第１の側とは異なる第２の側と、の間のバンプパッドと、を備え、
前記処理ユニット及び前記メモリのうち何れかの第１のノードに電位が印加されることに応じて、電流が前記第１のノードから前記第１のガラスパッケージ基板を介して第２のノードに伝達される、
コンピューティングシステム。

【請求項16】

前記第１の集積回路と前記構成要素との間の各電力接続は、裏面金属層を横断する代わりに、前記第１のガラスパッケージ基板のガラス貫通ビアを横断する、
請求項１５のコンピューティングシステム。

【請求項17】

前記再分配層は、有機誘電体層を含む、
請求項１５のコンピューティングシステム。

【請求項18】

前記装置は、
第２の集積回路に結合された第２のガラスパッケージ基板と、
前記プリント回路基板に結合された第３のガラスパッケージ基板と、
前記第２のガラスパッケージ基板と前記第３のガラスパッケージ基板との間のハイブリッド接合層と、を備え、
前記処理ユニット及び前記メモリのうち何れかの第３のノードに電位が印加されることに応じて、電流が前記第３のノードから前記第２のガラスパッケージ基板及び前記第３のガラスパッケージ基板の各々を介して第４のノードに伝達される、
請求項１５のコンピューティングシステム。

【請求項19】

前記ハイブリッド接合層は、銅を含み、はんだバンプを有しない、
請求項１８のコンピューティングシステム。

【請求項20】

第２のガラスパッケージ基板及び前記第３のガラスパッケージ基板の各々は、それぞれのガラスウェハの片側に再分配層を有する、
請求項１８のコンピューティングシステム。

【発明の詳細な説明】

【背景技術】

【0001】

（関連技術の説明）
チップパッケージ内の１つ以上の集積回路と、チップパッケージの外部に位置するマザーボード上の外部構成要素と、の間の通信を提供する半導体パッケージに対する需要が増大している。モバイルコンピューティング、ウェアラブル電子機器及びモノのインターネット（Internet of Things、ＩｏＴ）に関連付けられた電子製品は、垂直信号相互接続（vertical signal interconnections）を利用する小型パッケージの需要をかき立てている。これらの製品に使用されるチップパッケージの例としては、ボールグリッドアレイ（ball grid array、ＢＧＡ）、チップスケールパッケージ（chip scale package、ＣＳＰ）及びシステムインパッケージ（System in Package、ＳｉＰ）が挙げられる。

【0002】

ＳｉＰの１つの構成は、一例として、処理ユニットの隣及び／又はその上に１つ以上の集積回路を積み重ねることである。垂直方向及び水平方向の両方で単一の回路に集積された能動電子構成要素（active electronic components）の２つ以上の層を含む三次元集積回路（three-dimensional integrated circuit、３Ｄ ＩＣ）が進歩している。これらの層内の構成要素は、垂直又は水平にかかわらず、オンチップシグナリング（on-chip signaling）を使用して通信する。シリコン貫通バスを形成するシリコン貫通電極（through silicon via、ＴＳＶ）及びＴＳＶのグループは、ベースプロセッサダイと、１つ以上の追加の集積回路と、マザーボード又はカード等のプリント回路基板（printed circuit board、ｐｃｂ）上の信号と、の間の相互接続として使用される。

【0003】

また、ＳｉＰ及び集積回路とｐｃｂとの間のより多くの信号相互接続に対する需要は、パッケージ基板及びインターポーザに対する需要を増加させている。パッケージ基板は、機械的ベース支持体（mechanical base support）を提供するとともに、信号相互接続のための電気的インターフェースを提供するチップパッケージの一部である。インターポーズは、１つ以上の集積回路と、フリップチップバンプ又は他の相互接続の何れかと、パッケージ基板と、の間の中間層である。インターポーザは、使用される場合、信号相互接続のための電気的インターフェースを提供する。実施形態に応じて、パッケージ基板及びインターポーザという用語は、互換的に使用される。

【0004】

典型的には、パッケージ基板は、エポキシ／ガラス繊維コアと、炭素及び水素等の有機化合物と、から構成されている。信号トレースを提供する金属層は、大量生産（high volume manufacturing、ＨＶＭ）のためのパターンの生成に制約を課す有機パッケージ基板の表面粗さに起因して、制限された長さ及び間隔を有する。薄い有機パッケージ基板上のより多くの数の金属層は、有機パッケージ基板が欠く剛性も必要とする。追加的に、シリコンとボンディング材料との間の熱膨張係数（coefficient of thermal expansion、ＣＴＥ）の不整合は、有機パッケージ基板内に破砕又は亀裂をもたらす機械的応力を生成する。更に、有機パッケージ基板の複合的な性質は、めっきスルーホール（plated through hole、ＰＴＨ）パッドの直径及びピッチスケーリングを制限する。

【0005】

上記に鑑みて、パッケージ基板を生成するための効率的な方法及びシステムが望まれる。

【図面の簡単な説明】

【0006】

【図1】非対称金属層を有するガラスウェハからガラスパッケージ基板を生成する半導体製造プロセスの一般化された図である。

【図2】非対称金属層を有するガラスウェハからガラスパッケージ基板を生成する方法の一実施形態の一般化された図である。

【図3】非対称金属層を有するガラスウェハから積層ガラスパッケージ基板を生成する半導体製造プロセスの一般化された図である。

【図4】非対称金属層を有するガラスウェハから積層ガラスパッケージ基板を生成する方法の一実施形態の一般化された図である。

【図5】非対称金属層を有する積層ガラスパッケージ基板を利用するコンピューティングシステムの一般化された図である。

【発明を実施するための形態】

【0007】

本発明は、様々な修正及び代替形態の余地があるが、具体的な実施形態が例として図面に示されており、本明細書で詳細に説明される。しかしながら、図面及びその詳細な説明は、開示された特定の形態に本発明を限定することを意図するものではなく、逆に、本発明は、添付の特許請求の範囲によって定義される本発明の範囲に含まれる全ての修正、均等物及び代替物を包含するものであることを理解されたい。

【0008】

以下の説明では、本発明の十分な理解を提供するために、多数の具体的な詳細が記載されている。しかしながら、当業者は、これらの具体的な詳細なしに本発明が実施され得ることを認識すべきである。いくつかの例では、本発明を不明瞭にすることを避けるために、周知の回路、構造及び技術が詳細に示されていない。更に、説明の簡略性及び明確性のために、図に示される要素は、必ずしも縮尺どおりに示されていないことが理解されよう。例えば、いくつかの要素の寸法は、他の要素に対して誇張されている。

【0009】

パッケージ基板を効率的に生成するための装置、システム及び方法が企図される。半導体製造プロセス（又は製造プロセス）は、それぞれのガラスウェハの片側に再分配層（redistribution layer）を有する第１のガラスパッケージ基板及び第２のガラスパッケージ基板の各々を製造する。ガラスウェハは、ホウケイ酸、石英材料、溶融シリカ等で生成されれる。製造プロセスは、第２のガラスパッケージ基板を上下反転させ、ウェハボンディング技術を使用して第１及び第２のガラスパッケージ基板のガラスウェハを互いに接続する。いくつかの実施形態では、製造プロセスは、銅ベースのウェハボンディングを使用する。２つのガラスウェハ間の結果として得られるボンディングは、空隙、アンダーフィル及びはんだバンプを含まない。その後、第１のガラスパッケージ基板のうちガラスウェハとは反対の側が、少なくとも１つの集積回路に接続される。追加的に、第２のガラスパッケージ基板のうちガラスウェハとは反対の側が、マザーボード上のパッドを介してマザーボード上の構成要素に接続される。

【0010】

図１を参照すると、非対称金属層を有するガラスウェハからガラスパッケージ基板を生成する半導体製造プロセス１００の一般化されたブロック図が示されている。図示されるように、複数の半導体製造プロセスステップが、ガラスウェハ１１０を用いて実行される。本明細書で使用される場合、「ガラスウェハ」は「ガラスコア」とも呼ばれる。ガラスウェハ１１０は、半導体チップパッケージのための機械的ベース支持体を提供するとともに、信号相互接続のための電気的インターフェースを提供するガラスパッケージ基板を構築するために使用される。ガラスウェハ１１０は、ホウケイ酸、石英材料及び溶融シリカ等の様々な材料のうち何れかから生成される。

【0011】

ガラスウェハ１１０は、ガラスウェハ１１０の厚さ全体を貫通して形成されたガラス貫通ビア１１４を有する。いくつかの実施形態では、ガラスのマスクされた等方性ウェットエッチング（masked isotropic wet etching of glass）及びレーザ穿孔（laser drilling）等を使用して、ガラスウェハ１１０内に孔が形成される。他の実施形態では、特定のパターンで配置された、製造された金属ロッドの周りにガラスが流される。追加的に、様々な磁気自己組織化方法（magnetic self-assembly methods）のうち何れかが、ガラス貫通ビア１１４を形成するために使用される。バンプパッド１１６は、はんだペースト噴射プロセス等を使用することによって、ガラス貫通ビア１１４の上に直接配置される。バンプパッド１１２、ガラス貫通ビア１１４及びバンプパッド１１６は、後にガラスパッケージ基板の上に配置される１つ以上の集積回路と、ガラスパッケージ基板の下のマザーボード（又はプリント回路基板）上の１つ以上の構成要素と、の間で入力／出力（input/output、Ｉ／Ｏ）信号及び電力信号をルーティングするために使用される。

【0012】

様々な実施形態では、垂直ガラス貫通ビア１１４は、ガラス貫通バス（through glass bus、ＴＧＢ）を形成するために一緒にグループ化される。ガラス貫通バスは、ワイヤ接合及びフリップチップへの代替相互接続である。ガラスウェハ１１０内の垂直ガラス貫通ビア１１４のサイズ及び密度は、ガラスパッケージ基板を製造するために使用される基礎となる技術に基づいて変化する。ガラスウェハ１１０は、有機パッケージ基板に取って代わる。有機パッケージ基板は、炭素原子及び水素原子を含有する有機小分子又はポリマー、並びに、時にはペンタセン、アントラセン及びルブレン等の化合物から生成される。有機パッケージ基板は、電気絶縁体である。しかしながら、パッケージ基板は、不純物がドープされると電流を伝導する。

【0013】

ガラスウェハ１１０は、有機パッケージ基板を使用するよりもパッケージ基板を生成するためのより良い候補となる特性を有する。例えば、ガラスウェハ１１０は、調整可能な熱膨張係数（ＣＴＥ）を有し、これにより、ガラスウェハ１１０は、シリコン及び他のボンディング材料のＣＴＥに一致することができる。ガラスウェハ１１０は、比較的低い誘電率、比較的高い剛性及び強度、比較的高い抵抗率、したがって低い電気損失を有する。また、ガラスウェハ１１０は、高価な研磨プロセスを必要としない極めて平滑な表面を有する。更に、ガラスウェハ１１０は、比較的高い温度ステップによって処理することができる。

【0014】

ガラス貫通ビア１１４並びにバンプパッド１１２及び１１６が一旦形成されると、有機誘電体１２０がバンプパッド１１６及びガラスウェハ１１０の上に堆積される。有機誘電体１２０は、無機誘電体である二酸化ケイ素の代わりに使用される。有機誘電体１２０は、二酸化シリコンと比較して比較的小さい誘電率を有する。二酸化ケイ素と比較すると、有機誘電体１２０は、寄生容量を低減し、信号のより速いスイッチングを可能にし、より低い熱放散を提供する、より良好な能力を有する。炭素及びフッ素等の有機分子で二酸化ケイ素をドープすること、又は、水素若しくは他の有機分子を含むシリコンベースの有機材料を選択すること等の様々な半導体製造方法で有機誘電体１２０を生成することができる。

【0015】

その後、有機誘電体１２０は、信号経路のパターンに基づいてエッチングされ、銅等の金属層１２２が堆積され、研磨される。金属層１２２によって形成された信号経路は、ガラスパッケージ基板の再分配層１３０を提供する。再分配層１３０は、信号を異なる場所にルーティングする信号相互接続の余分な層であり、チップ間ボンディングを容易にする。したがって、パッケージのピンにワイヤボンディングされる入力／出力（Ｉ／Ｏ）パッドのセットを有することが不要である。いくつかの実施形態では、バンプパッド１１６と、金属層１２２によって充填された信号経路のためのパターンを有する有機誘電体１２０と、を形成するためのステップが繰り返される。言い換えれば、再分配層１３０は、信号相互接続の単一の層ではなく、複数の層を含む。ガラスウェハ１１０の剛性は、これらの複数の信号相互接続層を支持する。

【0016】

再分配層１３０の完成後、パッケージ内部接続部１４０（又は接続部１４０）が形成される。様々な実施形態では、接続部１４０はマイクロバンプである。処理ユニット等の１つ以上の集積回路が接続部１４０の上に配置される。追加的に、構築されたガラスパッケージ基板は、バンプパッド１１２がマザーボード上のパッドと接続するように、マザーボード（又はプリント回路基板）上に配置される。先に説明したように、ガラスパッケージ基板を生成するために使用されるガラスウェハ１１０は、有機パッケージ基板を使用することに勝る複数の利点を提供する。信号経路の幅及び間隔は、ガラス貫通ビアが互いに比較的近接して配置され得るので、より微細である。めっきスルーホール（ＰＴＨ）パッドのピッチスケーリングが低減されると、裏面金属層の使用が排除される。信号の完全性及び歩留まりの両方も改善する。また、ガラスウェハ１１０は、エポキシ成形化合物又は他のポリマーよりも著しく高いヤング率を有する。

【0017】

図２を参照すると、非対称金属層を有するガラスウェハからガラスパッケージ基板を生成するための方法２００の一実施形態が示されている。説明のために、この実施形態（並びに図４）におけるステップを順番に示す。しかしながら、他の実施形態では、いくつかのステップは、図示した順序とは異なる順序で起こり、いくつかのステップは、同時に実行され、いくつかのステップは、他のステップと組み合わされ、いくつかのステップは、存在しない。

【0018】

ガラスパッケージ基板を製造するために、ホウケイ酸ガラス、石英材料、溶融シリカ等で生成されたガラスウェハが選択される。製造プロセスは、ガラスウェハ内にビアのための空間をエッチングする（ブロック２０２）。他の実施形態では、特定のパターンで配置された製造された金属ロッドの周りにガラスが流される。製造プロセスは、ガラス貫通ビア（through glass via、ＴＧＶ）を形成するために、空間を導電性材料で充填する（ブロック２０４）。例えば、様々な磁気自己組織化方法のうち何れかが、ガラス貫通ビアを形成するために使用される。製造プロセスは、ＴＧＶの上にパッドを形成する（ブロック２０６）。

【0019】

製造プロセスは、パッド及びガラスウェハの上部に有機誘電体を堆積させる（ブロック２０８）。次に、製造プロセスは、再分配層の信号経路のために有機誘電体内に経路をエッチングする（ブロック２１０）。製造プロセスは、エッチングされた経路を金属層で充填する（ブロック２１２）。その後、製造プロセスは、金属層の上部に有機誘電体を堆積させる（ブロック２１４）。再分配層の最後の層に到達していない場合（条件ブロック２１６：「いいえ」）、方法２００の制御フローはブロック２１０に戻り、製造プロセスは、再分配層の信号経路のために有機誘電体内に経路をエッチングする。しかしながら、再分配層の最後の層に到達した場合（条件ブロック２１６：「はい」）、製造プロセスは、金属層から有機誘電体の上部までビアを形成する（ブロック２１８）。続いて、製造プロセスは、ビアの上部に内部パッケージ接続を形成する（ブロック２２０）。一実施形態では、これらの接続はマイクロバンプである。ガラスパッケージ基板は、少なくとも１つの集積回路とマザーボードとの間に配置される準備ができている。

【0020】

図３を参照すると、非対称金属層を有するガラスウェハから積層ガラスパッケージ基板を生成する半導体製造プロセス３００の一般化されたブロック図が示されている。上述したレイアウト要素及び材料には、同じ符号が付されている。上述した製造プロセスステップを使用して、ガラスパッケージ基板３１０を生成する。同様に、ガラスパッケージ基板３２０を生成するが、マイクロバンプ等の接続部１４０がない。ガラスパッケージ基板３１０及び３２０の各々は、それぞれのガラスウェハの片側に再分配層を有する。ガラスパッケージ基板３２０は、上下反転され、ウェハボンディング技術を使用してガラスパッケージ基板３１０と接合される。例えば、銅ベースのウェハボンディングを使用する。図示されるように、ハイブリッド接合層３４０は、ガラスパッケージ基板３１０と３２０との間に配置されている。様々な実施形態において、ハイブリッド接合層３４０は銅を含む。２つのガラスウェハ間の結果として得られるボンディングは、空隙、アンダーフィル及びはんだバンプを含まない。

【0021】

有機パッケージ基板を使用する従来の製造プロセスは、パッケージ基板又は介在物とマザーボードとの間に液体アンダーフィルを挿入する。また、このプロセスは、集積回路と有機パッケージ基板の再分配層との間にアンダーフィルを挿入する。集積回路のシリコンと、はんだボール又はマイクロバンプと、有機パッケージ基板と、の間に熱膨張不整合がある。アンダーフィルは、はんだバンプ又はマイクロバンプの熱膨張係数（ＣＴＥ）と同様のＣＴＥを有する液体樹脂である。しかしながら、ガラスパッケージ基板３１０及び３２０の使用は、アンダーフィルの使用を不要にする。その後、ガラスパッケージ基板３１０のうちガラスウェハとは反対の側が、少なくとも１つの集積回路に接続される。追加的に、ガラスパッケージ基板３２０のうちガラスウェハとは反対の側が、マザーボードに接続される。

【0022】

図４を参照すると、非対称金属層を有するガラスウェハから積層ガラスパッケージ基板を生成するための方法４００の一実施形態が示されている。２つのガラスパッケージ基板を製造するために、ホウケイ酸ガラス、石英材料、溶融シリカ等で生成されたガラスウェハが選択される。一実施形態では、図１～図２に関して上述した製造プロセスステップが使用される。例えば、製造プロセスは、ガラスウェハの片側に再分配層を有する第１のガラスパッケージ基板を製造する（ブロック４０２）。製造プロセスは、ガラスウェハの片側に再分配層を有し、マイクロバンプを有しない第２のガラスパッケージ基板を製造する（ブロック４０４）。

【0023】

製造プロセスは、第２のガラスパッケージ基板を上下反転させる（ブロック４０６）。次に、製造プロセスは、ウェハボンディング技術を使用して、第１及び第２のガラスパッケージ基板のガラスウェハを互いに接続する（ブロック４０８）。いくつかの実施形態では、製造プロセスは、銅ベースのウェハボンディングを使用する。ウェハボンディング技術によって発生した熱は、２つのガラスウェハ間の銅ボンディング媒体を介して吸収される。２つのガラスウェハ間の結果として得られるボンディングは、空隙、アンダーフィル及びはんだバンプを含まない。その後、第１のガラスパッケージ基板のうちガラスウェハとは反対の側が、少なくとも１つの集積回路に接続される（ブロック４１０）。追加的に、第２のガラスパッケージ基板のうちガラスウェハとは反対の側が、マザーボードに接続される（ブロック４１２）。

【0024】

２つのガラスパッケージ基板は、１つ以上の電力接続が電源電圧を受け取り、１つ以上の接地基準接続が接地基準電圧を受け取り、１つ以上の入力ノードがブール論理レベル等の電位を受け取るまで、ノード上に信号を生成しない。ブール論理レベルは、電源電圧等の論理高レベル又は接地基準電圧等の論理低レベルのうち何れかである。集積回路又はマザーボード上の構成要素の第１のノードに電位が印加されていない場合（条件ブロック４１４：「いいえ」）、２つのガラスパッケージ基板は、電源投入を待つ（ブロック４１６）。しかしながら、電位が第１のノードに印加される場合（条件ブロック７１０：「はい」）、第１のガラスパッケージ基板及び第２のガラスパッケージ基板の各々の少なくとも１つの金属層は、集積回路とマザーボード上の構成要素との間で電流を伝達する（ブロック４１８）。

【0025】

図５を参照すると、非対称金属層を有するガラスウェハから積層ガラスパッケージ基板を利用するコンピューティングシステム５００の一実施形態が示されている。コンピューティングシステム５００は、非対称金属層を有するガラスウェハから積層ガラスパッケージ基板を含むチップパッケージ５４０を利用する。チップパッケージ５４０は、ボールグリッドアレイ（ＢＧＡ）表面実装パッケージ、チップスケールパッケージ（ＣＳＰ）、及び、マザーボード（すなわち、プリント回路基板）上の他の構成要素と通信するシステムインパッケージ（ＳｉＰ）のうち何れかを使用する。実施形態では、コンピューティングシステム５００は、チップパッケージ５４０内にプロセッサ５１０及びメモリ５３０を含む。別の実施形態では、チップパッケージ５４０内のプロセッサ５１０及びメモリ５３０のうち一方だけが、チップパッケージ５４０内に含まれる。メモリコントローラ、バス又は通信ファブリック、１つ以上の位相ロックループ（phased locked loop、ＰＬＬ）及び他のクロック生成回路、電力管理ユニット等のインターフェースは、説明を容易にするために示されていない。追加的に、図示した実施形態では、チップパッケージ５４０は、メモリバス５５０並びに入力／出力（Ｉ／Ｏ）コントローラ及びバス５５２を介してディスクメモリ５５４に接続されている。

【0026】

他の実施形態では、コンピューティングシステム５００は、プロセッサ５１０と同じタイプ又は異なるタイプの他のプロセッサ、１つ以上の周辺デバイス、ネットワークインターフェース、１つ以上の他のメモリデバイス等のうち１つ以上を含むことが理解される。いくつかの実施形態では、コンピューティングシステム５００の機能は、システムオンチップ（system on chip、ＳｏＣ）上に組み込まれている。他の実施形態では、コンピューティングシステム５００の機能は、マザーボードに挿入された周辺カード上に組み込まれている。コンピューティングシステム５００は、デスクトップコンピュータ、タブレットコンピュータ、ラップトップ、スマートフォン、スマートウォッチ、ゲームコンソール、パーソナルアシスタントデバイス等の様々なコンピューティングデバイスのうち何れかにおいて使用される。

【0027】

プロセッサ５１０は、回路等のハードウェアを含む。様々な実施形態では、プロセッサ５１０は、１つ以上の処理ユニットを含む。いくつかの実施形態では、処理ユニットの各々は、汎用データ処理が可能な１つ以上のプロセッサコアと、関連付けされたキャッシュメモリサブシステムと、を含む。そのような実施形態では、プロセッサ５１０は、中央演算処理ユニット（central processing unit、ＣＰＵ）である。別の実施形態では、処理コアは計算ユニットであり、計算ユニットの各々は、複数の並列実行レーン及び関連付けされたデータストレージバッファを有する高度並列データマイクロアーキテクチャを有する。そのような実施形態では、プロセッサ５１０は、グラフィックス処理ユニット（graphics processing unit、ＧＰＵ）、デジタル信号プロセッサ（digital signal processor、ＤＳＰ）等である。

【0028】

いくつかの実施形態では、メモリ５３０は、様々なタイプのダイナミックランダムアクセスメモリ（dynamic random access memory、ＤＲＡＭ）のうち何れかを含む。いくつかの実施形態では、メモリ５３０は、三次元（three-dimensional、３Ｄ）パッケージングを利用し、非対称金属層を有する積層ガラスパッケージ基板上でプロセッサ５１０の隣に水平に配置されたメモリダイを含む。別の実施形態では、メモリ５３０は、３Ｄパッケージングを利用し、積層ガラスパッケージ基板上のプロセッサ５１０の隣に水平に配置されたメモリダイの上に垂直に積層された追加のメモリダイを含む。メモリ５３０は、オペレーティングシステム（operating system、ＯＳ）５３２の少なくとも一部と、コード５３４によって表される１つ以上のアプリケーションと、少なくともソースデータ５３６と、を記憶する。様々な実施形態では、メモリ５３０は、ディスクメモリ５５４上に記憶された元のコピーを有するこれらのソフトウェア構成要素５３２、５３４、５３６のコピーを記憶する。また、メモリ５３０は、コード５３４の特定のアプリケーションを実行する場合にプロセッサ５１０によって生成される中間結果データ及び最終結果データを記憶することが可能である。

【0029】

様々な実施形態では、オフチップディスクメモリ５５４は、フラッシュメモリのバンクを備える１つ以上のハードディスクドライブ（hard disk drive、ＨＤＤ）及びソリッドステートディスク（Solid-State Disk、ＳＳＤ）を含む。Ｉ／Ｏコントローラ及びバス５５２は、オフチップディスクメモリ５５４との通信プロトコルをサポートする。単一のオペレーティングシステム５３２並びにコード５３４及びソースデータ５３６の単一のインスタンスが示されているが、他の実施形態では、別の数のこれらのソフトウェア構成要素がメモリ５３０及びディスクメモリ５５４に記憶される。オペレーティングシステム５３２は、プロセッサ５１０のブートアップを開始し、タスクをハードウェア回路に割り当て、コンピューティングシステム５００のリソースを管理し、１つ以上の仮想環境をホストするための命令を含む。

【0030】

プロセッサ５１０及びメモリ５３０の各々は、コンピューティングシステム５００に含まれる任意の他のハードウェア構成要素と同様に、互いに通信するためのインターフェースユニットを含む。インターフェースユニットは、メモリ要求及びメモリ応答に対処するためのキューと、特定の通信プロトコルに基づいて互いに通信するための制御回路と、を含む。通信プロトコルは、供給電圧レベル、動作供給電圧及び動作クロック周波数を判定する電力性能状態、データレート、１つ以上のバーストモード等の様々なパラメータを判定する。

【0031】

上述した実施形態のうち１つ以上は、ソフトウェアを含むことに留意されたい。そのような実施形態では、方法及び／又は機構を実施するプログラム命令は、コンピュータ可読媒体上に搬送又は記憶される。プログラム命令を記憶するように構成されている多数のタイプの媒体が利用可能であり、ハードディスク、フロッピー（登録商標）ディスク、ＣＤ－ＲＯＭ、ＤＶＤ、フラッシュメモリ、プログラマブルＲＯＭ（Programmable ROM、ＰＲＯＭ）、ランダムアクセスメモリ（random access memory、ＲＡＭ）、及び、様々な他の形態の揮発性又は不揮発性記憶装置が挙げられる。一般的に言えば、コンピュータアクセス可能記憶媒体は、命令及び／又はデータをコンピュータに提供するために、使用中にコンピュータによってアクセス可能な任意の記憶媒体を含む。例えば、コンピュータアクセス可能記憶媒体としては、磁気又は光学媒体（例えば、ディスク（固定又は取り外し可能）、テープ、ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭ、ＣＤ－Ｒ、ＣＤ－ＲＷ、ＤＶＤ－Ｒ、ＤＶＤ－ＲＷ又はＢｌｕ－Ｒａｙ（登録商標）等の記憶媒体）が挙げられる。記憶媒体としては、ＲＡＭ（例えば、同期ダイナミックＲＡＭ（synchronous dynamic RAM、ＳＤＲＡＭ）、ダブルデータレート（ＤＤＲ、ＤＤＲ２、ＤＤＲ３等）ＳＤＲＡＭ、低電力ＤＤＲ（ＬＰＤＤＲ２等）ＳＤＲＡＭ、Ｒａｍｂｕｓ ＤＲＡＭ（Rambus DRAM、ＲＤＲＡＭ）、スタティックＲＡＭ（static RAM、ＳＲＡＭ）等）、ＲＯＭ、フラッシュメモリ等の揮発性又は不揮発性メモリ媒体、ユニバーサルシリアルバス（Universal Serial Bus、ＵＳＢ）インターフェース等の周辺インターフェースを介してアクセス可能な不揮発性メモリ（例えば、フラッシュメモリ）等が更に挙げられる。記憶媒体としては、微小電気機械システム（microelectromechanical system、ＭＥＭＳ）、並びに、ネットワーク及び／又はワイヤレスリンク等の通信媒体を介してアクセス可能な記憶媒体が挙げられる。

【0032】

追加的に、様々な実施形態では、プログラム命令は、Ｃ等の高レベルプログラミング言語、又は、Ｖｅｒｉｌｏｇ（登録商標）、ＶＨＤＬ等の設計言語（design language、ＨＤＬ）、又は、ＧＤＳＩＩストリームフォーマット（ＧＤＳ ＩＩ）等のデータベースフォーマットでのハードウェア機能の動作レベル記述又はレジスタ転送レベル（register-transfer level、ＲＴＬ）記述を含む。いくつかの場合では、記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成する合成ツールによって読み出される。ネットリストは、システムを含むハードウェアの機能も表すゲートのセットを含む。ネットリストは、次いで、マスクに適用される幾何学的形状を記述するデータセットを生成するために配置及びルーティングされ得る。次に、マスクは、システムに対応する半導体回路又は回路を生成するために、様々な半導体製造ステップで使用され得る。代替的に、コンピュータアクセス可能記憶媒体上の命令は、必要に応じて、ネットリスト（合成ライブラリを有する若しくは有しない）又はデータセットである。追加的に、命令は、Ｃａｄｅｎｃｅ（登録商標）、ＥＶＥ（登録商標）及びＭｅｎｔｏｒ Ｇｒａｐｈｉｃｓ（登録商標）等のベンダからのハードウェアベースのタイプのエミュレータによるエミュレーションのために利用される。

【0033】

上記の実施形態は、かなり詳細に説明されているが、上記の開示が十分に理解されると、多数の変形及び修正が当業者には明らかになるであろう。以下の特許請求の範囲は、全てのそのような変形及び修正を包含すると解釈されることが意図されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【国際調査報告】