特表 2024-535671 光電子用途のための半導体構造体

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-10-02

(54)【発明の名称】光電子用途のための半導体構造体

(51)【国際特許分類】

   H01S 5/183 20060101AFI20240925BHJP

   H01S 5/323 20060101ALI20240925BHJP

【ＦＩ】

H01S5/183

H01S5/323

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024507100

(86)(22)【出願日】2022-09-08

(85)【翻訳文提出日】2024-04-01

(86)【国際出願番号】 FR2022051695

(87)【国際公開番号】W WO2023047037

(87)【国際公開日】2023-03-30

(31)【優先権主張番号】2109949

(32)【優先日】2021-09-22

(33)【優先権主張国・地域又は機関】FR

(81)【指定国・地域】

(71)【出願人】

【識別番号】598054968

【氏名又は名称】ソイテック

【氏名又は名称原語表記】Ｓｏｉｔｅｃ

【住所又は居所原語表記】Ｐａｒｃ Ｔｅｃｈｎｏｌｏｇｉｑｕｅ ｄｅｓ ｆｏｎｔａｉｎｅｓ ｃｈｅｍｉｎ Ｄｅｓ Ｆｒａｎｑｕｅｓ ３８１９０ Ｂｅｒｎｉｎ， Ｆｒａｎｃｅ

(74)【代理人】

【識別番号】100107456

【弁理士】

【氏名又は名称】池田 成人

(74)【代理人】

【識別番号】100162352

【弁理士】

【氏名又は名称】酒巻 順一郎

(74)【代理人】

【識別番号】100123995

【弁理士】

【氏名又は名称】野田 雅一

(72)【発明者】

【氏名】フィグエ， クリフトフ

(72)【発明者】

【氏名】フエット， イザベル

【テーマコード（参考）】

5F173

【Ｆターム（参考）】

5F173AC03

5F173AC13

5F173AC26

5F173AH02

5F173AQ03

5F173AR94

(57)【要約】

本発明は、光電子用途のための半導体構造体（１５０）であって、
－結晶性半導体で作製された第１の層（１０）と、
－直接接合界面を含むか、または直接接合界面に隣接する中間層（５０）と、
－結晶性半導体で作製された第２の層（４０）と、
を備え、
第１の層（１０）が、中間層（５０）上に配置されており、中間層（５０）が、第２の層（４０）上に配置されており、
半導体構造体（１５０）が、中間層（５０）が第１および第２の層（１０、４０）の材料とは異なる材料で構成されており、かつ中間層（５０）の減衰係数が１００未満であり、中間層（５０）の屈折率が
－中間層（５０）に隣接する第１の層（１０）の少なくとも１つの副層の屈折率および
－中間層（５０）に隣接する第２の層（４０）の少なくとも１つの副層の屈折率
とは０．３未満の差であることを特徴とする、
半導体構造体（１５０）に関する。
【選択図】 図２

【特許請求の範囲】

【請求項1】

光電子用途のための半導体構造体（１５０）であって、
結晶性半導体で作製された第１の層（１０）と、
直接接合界面を含むか、または前記直接接合界面に隣接する中間層（５０）と、
結晶性半導体で作製された第２の層（４０）と、
を備え、
前記第１の層が、前記中間層（５０）上に配置されており、前記中間層が、前記第２の層（４０）上に配置されており、
前記半導体構造体（１５０）が、前記中間層（５０）が前記第１および第２の層（１０、４０）の材料とは異なる材料で構成されており、かつ前記中間層（５０）が１００未満の減衰係数、ならびに
前記中間層（５０）に隣接する前記第１の層（１０）の少なくとも１つの副層の屈折率および
前記中間層（５０）に隣接する前記第２の層（４０）の少なくとも１つの副層の屈折率
とは０．３未満の差の屈折率を有することを特徴とし、
前記第１の層（１０）の前記半導体が、ヒ化ガリウムであり、前記第２の層（４０）の前記半導体が、ヒ化ガリウムであり、前記中間層（５０）の前記材料が、シリコンである、
半導体構造体（１５０）。

【請求項2】

前記中間層（５０）の前記材料が、アモルファスである、請求項１に記載の半導体構造体（１５０）。

【請求項3】

前記第１の層（１０）の前記材料が、エピタキシのためのシードを形成するように高結晶品質の単結晶である、請求項１または２に記載の半導体構造体（１５０）。

【請求項4】

前記第１の層（１０）が、垂直共振器型面発光レーザ（ＶＣＳＥＬ）のすべてまたは一部を形成する、請求項１または２に記載の半導体構造体（１５０）。

【請求項5】

前記第２の層（４０）が、３０％よりも高い光透過性を有するキャリア基板である、先行する２つの請求項の１つに記載の半導体構造体（１５０）。

【請求項6】

前記中間層（５０）の前記減衰係数が、１未満である、請求項１～５のいずれか一項に記載の半導体構造体（１５０）。

【発明の詳細な説明】

【技術分野】

【0001】

（発明の分野）
本発明の分野は、半導体の分野、特に光電子の分野である。本発明は、中間層を介して第２の層に結合された結晶性半導体で作製された第１の層を備える半導体構造体であって、中間層が、第１および第２の層の屈折率に非常に近い屈折率を有する、半導体構造体に関する。

【背景技術】

【0002】

（発明の技術的背景）
垂直共振器型面発光レーザ（ＶＣＳＥＬ）は、特に携帯電話の分野における顔認識、ならびに自動車産業向けの光検出および測距（ｌｉｄａｒ）の、新興の大量市場用途に向けてますます開発されている。

【0003】

ＶＣＳＥＬ１００は、エピタキシャル成長の連続ステップにより、ＩＩＩ－Ｖ族半導体層の積層体によって製造されている（図１ａおよび図１ｂ）。各層の組成、ドーピング、および厚さは、一方では、レーザビームが生成されることを可能にする１つ以上の量子井戸からなる活性領域２を形成し、他方では、活性領域２を挟み、かつ高屈折率および低屈折率の層の交互からなる２つのブラッグミラー３ａ、３ｂを形成するように精密に制御されている。

【0004】

図１ａに示すように、バルク基板１上にＶＣＳＥＬ１００の層の積層体を形成することが知られており、例えば、６５０ｎｍ～１３００ｎｍのレーザ波長に対してはヒ化ガリウム（ＧａＡｓ）で作製されたものであるか、または１３００ｎｍ～２０００ｎｍのレーザ波長に対してはリン化インジウム（ＩｎＰ）で作製されたものである。高性能ＶＣＳＥＬ１００を得るために、前記バルク基板１は、エピタキシャルシードの役割をしっかりと果たし、かつ層の積層体が高品質であることを保証するために、優れた品質を有さなければならない。

【0005】

あるいは、高品質のバルク基板の使用に関連するコストの問題に対処するために、薄い高品質の作業層１０が、その特質がより適度であり、かつ／または他の制約、例えばＶＣＳＥＬ１００の集積もしくはパッケージングに合わせて調整されたキャリア基板１’に移転させられ得る（図１ｂ）。このような作業層のキャリア基板への移転は、文献国際公開第２０２１／１２５００５号に特に提案されている。

【0006】

１つ以上の薄い層の移転は、ＶＣＳＥＬ自体の製造の状況においても有用であり得る。例えば、ブラッグミラー３ａ、３ｂが、組成およびドーピングに対する制限（エピタキシャル成長技術による）のために非常に多数の層の交互を必要とする場合、薄い層のセット（ブラッグミラー）を、エピタキシによって成長させるのではなく移転させることがより好ましい場合がある。例えば、Ａ．Ｓｙｒｂｕらによる「１．５－ｍＷ ｓｉｎｇｌｅ－ｍｏｄｅ ｏｐｅｒａｔｉｏｎ ｏｆ ｗａｆｅｒ－ｆｕｓｅｄ １５５０－ｎｍ ＶＣＳＥＬｓ」、ＩＥＥＥ Ｐｈｏｔｏｎｉｃｓ Ｔｅｃｈｎｏｌｏｇｙ Ｌｅｔｔｅｒｓ、第１６巻第５号第１２３０～１２３２頁、２００４年５月の論文が参照され得る。

【0007】

移転が採用されるときはいつでも、薄い作業層１０とキャリア基板１’との間の結合部は、前記層１０の高品質が維持され、かつＶＣＳＥＬ１００の動作に生じる妨害を防止することを可能にしなければならない。両方ともＩＩＩ－Ｖ族半導体で作製された薄い作業層１０とキャリア基板１’との間の直接接合は、結合される表面を化学的に調製するために実行される複数のステップを必要とし、これらのステップは複雑であり、したがって高価であることが判明し得るという事実から、問題が生じ得る。

【発明の目的】

【0008】

本発明は、第１の層の第２の層への移転を採用して、ＶＣＳＥＬの製作、より一般には光電子部品の製作を簡素化する解決策を提供する。本発明は、特に、中間層を介して第２の層に結合された結晶性半導体で作製された第１の層を備える半導体構造体であって、第２の層もまた結晶性半導体で作製されており、中間層が、第１の層の少なくとも１つの副層の屈折率および第２の層の少なくとも１つの副層の屈折率に非常に近い屈折率を有し、前記副層が、中間層に隣接する、半導体構造体に関する。中間層は、非常に低い減衰係数をさらに有する。

【発明の概要】

【0009】

（発明の簡単な説明）
本発明は、光電子用途のための半導体構造体であって、
－結晶性半導体で作製された第１の層と、
－直接接合界面を含むか、または直接接合界面に隣接する中間層と、
－結晶性半導体で作製された第２の層と、
を備え、
前記第１の層が、中間層上に配置されており、中間層が、第２の層上に配置されている、半導体構造体に関する。

【0010】

半導体構造体は、中間層が第１および第２の層の材料とは異なる材料で構成されており、かつ中間層の屈折率が
－中間層に隣接する第１の層の少なくとも１つの副層の屈折率および
－中間層に隣接する第２の層の少なくとも１つの副層の屈折率
とは０．３未満の差であるという点で注目に値する。

【0011】

中間層は、１００未満の減衰係数をさらに有する。

【0012】

単独で、または任意の達成可能な組合せで実装され得る本発明のいくつかの有利な特徴によれば、
・中間層の減衰係数は、１０未満か、もしくはさらには１未満か、または実際にはさらに好ましくは可能な限り０に近く、
・中間層の材料は、アモルファスであり、
・第１の層の材料は、エピタキシのためのシードを形成するように高結晶品質の単結晶であり、
・第１の層は、垂直共振器型面発光レーザ（ＶＣＳＥＬ）のすべてまたは一部を形成し、
・第２の層は、３０％よりも高い光透過性を有するキャリア基板であり、
・第１の層の半導体は、ヒ化ガリウムであり、第２の層の半導体は、ヒ化ガリウムであり、中間層の材料は、シリコンであり、
・第１の層は、垂直共振器型面発光レーザ（ＶＣＳＥＬ）の活性領域であり、第２の層は、前記レーザの多層ブラッグミラーであり、
・第１の層の半導体は、リン化インジウムであり、中間層に隣接する第２の層の少なくとも１つの副層の半導体は、ヒ化ガリウムであり、中間層の材料は、リン化亜鉛ゲルマニウムまたは炭化ホウ素またはヒ化亜鉛シリコンである。

【0013】

本発明の他の特徴および利点は、添付の図を参照して、以下の詳細な説明から明らかになるであろう。

【図面の簡単な説明】

【0014】

【図1a】先行技術による、ＶＣＳＥＬを製作するための半導体構造体を示す。

【図1b】先行技術による、ＶＣＳＥＬを製作するための半導体構造体を示す。

【図2】本発明による半導体構造体を示す。

【図3】本発明の第１の実施形態による半導体構造体を示す。

【図4a】本発明の第１の実施形態による半導体構造体を製作するためのプロセスのステップを示す。

【図4b】本発明の第１の実施形態による半導体構造体を製作するためのプロセスのステップを示す。

【図4c】本発明の第１の実施形態による半導体構造体を製作するためのプロセスのステップを示す。

【図4d】本発明の第１の実施形態による半導体構造体を製作するためのプロセスのステップを示す。

【図4e】本発明の第１の実施形態による半導体構造体を製作するためのプロセスのステップを示す。

【図4f】本発明の第１の実施形態による半導体構造体を製作するためのプロセスのステップを示す。

【図4g】本発明の第１の実施形態による半導体構造体を製作するためのプロセスのステップを示す。

【図5a】本発明の第１の実施形態の変形例による半導体構造体を製作するためのプロセスのステップを示す。

【図5f】本発明の第１の実施形態の変形例による半導体構造体を製作するためのプロセスのステップを示す。

【図6a】本発明の第２の実施形態による半導体構造体を示す。

【図6b】本発明の第２の実施形態による半導体構造体を示す。

【図6c】本発明の第２の実施形態による半導体構造体を示す。

【発明の詳細な説明】

【0015】

図は、読みやすさのために縮尺通りに描かれていない概略図である。特に、ｚ軸に沿った層の厚さは、ｘ軸およびｙ軸に沿った横方向寸法に対して一定の縮尺ではない。

【0016】

図では、同じ性質の要素に対して同じ参照符号が使用されている場合がある。

【0017】

本発明は、光電子用途に合わせて特別に調整された半導体構造体１５０に関する。

【0018】

半導体構造体１５０は、結晶性半導体で作製された第１の層１０を備え、前記層は、中間層５０上に配置されており、中間層５０自体は、結晶性半導体で作製された第２の層４０上に配置されている。図２に示すように、これらの層１０、４０、５０は、主平面（ｘ、ｙ）に対して平行に横たわり、ｚ軸に沿った厚さを有する。慣例により、半導体構造体１５０の前面１５０ａは、第１の層１０の側に位置し、半導体構造体１５０の裏面１５０ｂは、第２の層４０の側に位置する。

【0019】

半導体構造体１５０は、ウェハの形態をとり得、ウェハの直径は、例えば５０ｍｍ～２００ｍｍであり、この場合、後に切り離される可能性がある複数の光電子部品に対応することを意図している。あるいは、半導体構造体１５０は、１つの光電子部品または部品のグループに対応する、より小さいサイズのダイの形態をとり得る。

【0020】

第１の層１０および第２の層４０を形成する結晶性半導体はそれぞれ、同じ性質のものであってもよいし、異なる性質のものであってもよい。光電子部品の製造を目的として、結晶性半導体は、窒化ガリウム、ヒ化ガリウム、リン化インジウム、および他の二元、三元、または四元ＩＩＩ－Ｖ族化合物などのＩＩＩ－Ｖ族半導体化合物から好適に選択される。第１の層１０（および／または第２の層４０）は、異なるドーピングまたは組成の副層の積層体で構成されているか、または均一な組成を有する場合があることに留意されたい。

【0021】

本発明による半導体構造体１５０は、直接接合界面５１をさらに備え、前記界面５１は、中間層５０内に含まれるか、または中間層５０に隣接する。直接接合とは、接着材料を必要とせず、結合された表面間の分子接着に基づく接合を意味する。直接接合にはいくつかの種類があり、特に温度条件、圧力条件、雰囲気、または表面を接触させる前に実行される処理が異なる。結合される表面の事前のプラズマ活性化、原子拡散接合（ＡＤＢ）、表面活性化接合（ＳＡＢ）などを伴うまたは伴わない室温直接接合が挙げられる。

【0022】

半導体構造体１５０は光電子用途を対象としているため、半導体構造体１５０の構成層のすべてまたは一部は光信号を通過させることが意図されており、典型的には、構造体１５０上に製造された光電子部品は、光電子部品の種類および光電子部品の性質に応じて、半導体構造体１５０の前面１５０ａまたは裏面１５０ｂを通して光信号を送信または受信する場合があることとなる。

【0023】

半導体構造体１５０が一般的な特性となり、多種多様な種類の光電子部品に対応することができるように、中間層５０の屈折率は、
－第１の層の少なくとも１つの副層の屈折率であって、前記副層が、中間層５０に隣接する、屈折率および
－第２の層４０の少なくとも１つの副層の屈折率であって、前記副層が、中間層５０に隣接する、屈折率
とは０．３未満、またはさらには０．２未満の差である。

【0024】

換言すれば、第１の層１０（第２の層４０それぞれ）が積層された副層から形成された場合、中間層５０と接触する副層と前記中間層５０との間の屈折率の差は、０．３未満か、またはさらには０．２未満である。第１の層１０（第２の層４０それぞれ）が均一な組成を有する場合、第１の層１０（第２の層４０それぞれ）と中間層５０との間の屈折率の差は、０．３未満か、またはさらには０．２未満である。

【0025】

さらに、中間層５０は、前記層５０を通過するように意図された光信号の減衰を制限するために、１００未満か、もしくはさらには１０未満か、または実際にはさらには１未満か、好ましくはまた可能な限り０に近い減衰係数ｋを有する。これは、中間層５０の物理化学的および機械的特質が、低い減衰係数を保証するように選択されることを意味する。

【0026】

材料の屈折率は、複素数（ｎ＋ｉｋ）であり、実数部ｎ（前述の屈折率）および虚数部ｋ（減衰係数）を有するとみなされ得ることが想起されるであろう。

【0027】

構造体１５０の中間層５０は、さらに、特にこの層が追加の役割、すなわち第１の層１０と第２の層４０との接合を促進する役割を果たすため、第１および第２の層１０、４０の材料とは異なる材料で構成されている。

【0028】

例として、第１の層１０の屈折率が３に等しい場合、第２の層４０の屈折率は、［３＋０．３＝３．３０］～［３－０．３＝２．７０］であり、中間層５０の屈折率もまた同様である。中間層５０の減衰係数は、中間層５０の部分について、１００未満か、１０未満か、または１未満である。

【0029】

したがって、半導体構造体１５０の中間層５０は、光信号が前記中間層５０を通過しなければならない場合に、光信号を妨害しないか、またはほとんど妨害しない。さらに、中間層５０は、第１の層１０と第２の層４０との間の直接接合を促進し、それにより、第１の層１０と第２の層４０とが結合される前に実行される表面調製ステップが単純化され、中間層５０の材料は、特に、表面調製ステップの調製を容易にするために選択されており、前記材料は、層１０と層４０との間の応力を制限しながら、結合形成に有利な低温での原子の配列をさらに可能にする。また、減衰係数が低いほど（すなわち、０に近づくほど）、中間層５０の厚さの選択の自由度が大きくなることに留意されたく、換言すれば、非常に低い減衰係数で、より厚い中間層５０が採用され得、これは、直接接合の品質を高める有利な方法であることを証明し得る。

【0030】

半導体構造体１５０において、様々な層１０、５０、４０、または副層の間の界面粗さは、好ましくは、前記界面での光信号の散乱を制限するために、約５ｎｍＲＭＳ未満（原子間力顕微鏡（ＡＦＭ）によって１０ミクロン×１０ミクロンの走査で測定される）に保たれる。

【0031】

好適には、それらの結晶格子が整列していないかつ／またはそれらの格子パラメータが異なる２つの材料の接合に関連する応力場を制限するように、かつ接合界面でのナノバブルの形成を回避するように、中間層５０の材料はアモルファスである。

【0032】

本発明の第１の実施形態によれば、半導体構造体１５０は、レーザ信号が裏面１５０ｂを通して放射されるような構成でＶＣＳＥＬに対応するように意図されている。

【0033】

第１の層１０の材料は、２つのブラッグミラー３ａ、３ｂ間に挟まれた活性領域２を備える層の積層体のエピタキシャル成長のためのシードを形成するように意図された高品質の単結晶である。第２の層４０は、高い光透過性（潜在的に第１の層１０の光透過性よりも良好）を有し、典型的には３０％よりも高い、キャリア基板４０である。好適には、本質的に経済的な理由から、キャリア基板４０は、第１の層１０よりも結晶品質が低い（図３）。

【0034】

典型的には、第１の層１０の半導体は、欠陥のない成長を可能にする結晶品質を有するヒ化ガリウム（ＧａＡｓ）であり、典型的には、対象とする用途に合わせて調整され、５００／ｃｍ^２未満の転位密度を有するｎ型ＧａＡｓ（約１０^１８ａｔ／ｃｍ^３）である。第１の層１０の厚さは、５０～１５００ｎｍである。

【0035】

第２の層４０の半導体はヒ化ガリウムであり、対象部品の動作長さにおいて、第１の層１０の材料よりも低い吸光度（良好な光透過性）を有する。半導体構造体１５０のキャリア基板４０を形成する第２の層４０は、本質的に機械的キャリアの役割を果たすという点で、高い結晶品質を必要としない。第２の層４０の厚さは、例えば２００～２０００ミクロンである。ＶＣＳＥＬが裏面１５０ｂを通して放射するために必要とされるキャリア基板４０を通る光信号の通過を考慮して、キャリア基板４０のヒ化ガリウムは、光信号の吸収を制限し、したがってＶＣＳＥＬの効率を高めるために、半絶縁性であるようにさらに選択される。

【0036】

約９００ｎｍの光信号の波長に対して、第１の層１０およびキャリア基板４０は、３．５２に等しい屈折率を有する。

【0037】

中間層５０の材料は、シリコン（Ｓｉ）、特にアモルファスシリコンである。中間層５０の厚さは、１ｎｍ～１００ｎｍで変動し得る。約９００ｎｍの光信号の波長に対して、中間層５０は、３．６に等しい屈折率および０に非常に近い減衰係数を有する。

【0038】

この第１の実施形態による半導体構造体１５０は、接合および薄化によって層を移転させるための既知の先行技術のプロセスを用いて製造され得る。特に、非常に薄い層を移転させるのに特に適したＳｍａｒｔ Ｃｕｔ（商標）プロセスが挙げられ得る。

【0039】

第１のステップａ）は、第１の層１０が取り出されることとなるドナー基板１１を提供することから構成されている（図４ａ）。ドナー基板１１は、第１の層１０に期待される特質および特性を有するバルクＧａＡｓ基板から構成され得る。あるいは、ドナー基板１１は、初期基板１１ａと、例えば、初期基板１１ａ上にエピタキシによって形成された１つ以上の高品質表面層１１ｂと、を備え得、次いで、第１の層１０は、前記１つ以上の表面層１１ｂから取り出されることとなる。

【0040】

第２のステップｂ）は、半導体構造体１５０の第２の層４０を形成するように意図されたキャリア基板４０を提供することから構成されている（図４ｂ）。ＧａＡｓキャリア基板４０の品質および特性は、上述のように、対象とする用途に合わせて調整される。

【0041】

次いで、第３のステップｃ）において、アモルファスＳｉで作製された接合層５が、ドナー基板１１上および／またはキャリア基板４０上に蒸着され（図４ｃ）、２つの基板１１、４０が結合された後、この（またはこれらの）接合層５は、構造体内に埋め込まれ、中間層５０を形成することとなる。Ｓｉ接合層５は、化学気相成長（ＣＶＤ）（例えば、プラズマ強化化学気相成長（ＰＥＣＶＤ）など）、またはエピタキシもしくはさらには物理気相成長（ＰＶＤ）を採用する既知の技術を用いて形成され得る。堆積は、典型的には、２００℃～７００℃の温度で実行される。接合層５の典型的な厚さは、１ｎｍ～２０ｎｍである。

【0042】

第４のステップｄ）は、ドナー基板１１の前面に対して、移転させられることとなる層、すなわち第１の層１０を視覚的に示す埋込み弱化平面１２を形成するように、軽イオンをドナー基板１１に導入することを含む（図４ｄ）。典型的には、ＧａＡｓドナー基板を用いて、ヘリウムもしくは水素またはこれらの両方のイオンを、１^Ｅ＋１６ａｔ／ｃｍ^２～５^Ｅ＋１７ａｔ／ｃｍ^２のドーズで、約１００ｋｅＶのエネルギーでイオン注入することにより、ヘリウムイオン（水素イオンそれぞれ）の注入の場合に５００ｎｍ（７００ｎｍそれぞれ）の厚さの第１の層１０を移転させることが可能となる、埋込み弱化平面１２が形成されることが可能となる。潜在的な有機または金属の粒子汚染を除去するように、表面調製および洗浄が注入の前および／または後に実行される可能性があることに留意されたい。

【0043】

第５のステップｅ）は、接合界面５１に沿って接合されたアセンブリを形成するように、ドナー基板１１をキャリア基板４０に結合することを含む（図４ｅ）。この結合ステップは、２つの基板１１、４０を、１つ以上の接合層５が設けられた基板１１、４０の前面を介して密接に接触させることから構成されている。上述したように、室温直接接合、または代替的に雰囲気下および制御された温度での直接接合（ＡＤＢまたはＳＡＢ）が採用され得る。当然ながら、結合される側面が接触する前に実行される表面洗浄または活性化（例えば、プラズマを使用する）が提供されてもよい。これらの表面調製は、シリコンの接合の前に必要とされる洗浄および／または活性化が、半導体産業においてさらによく理解されている従来のステップおよび機器を必要とするため、ＩＩＩ－Ｖ族材料を伴う調製よりも容易である。

【0044】

例として、ＡＤＢは、アモルファスシリコンで作製された接合層５が基板１１および４０上に堆積された後、超高真空下で実行され得る。

【0045】

接合されたアセンブリは、典型的には１５０℃～６００℃の温度で、数分～数時間、接合界面５１を強化するために熱処理を好適に受け得る。

【0046】

図４ｅは、中間層５０内に位置する接合界面５１を示しており、前記界面５１は、代替的に、接合層５がキャリア基板４０上にのみ堆積された場合、第１の層１０と中間層５０との間に位置してもよく、または接合層５がドナー基板１１上にのみ堆積された場合、キャリア基板４０と中間層５０との間に位置してもよい。ドナーおよびキャリア基板１１、４０のうちの一方にのみ接合層５が堆積された場合であっても、直接接合が容易となる。

【0047】

第６のステップｆ）は、埋込み弱化平面１２に沿った分離を含み、これは、前記平面内のキャビティおよびマイクロクラックの存在および／または成長の結果として生じる（図４ｆ）。それ自体が知られているように、そのような分離は、例えば、キャビティを発達させ、圧力下に配置し、かつ埋込み弱化平面１２を通る分割波の自発的な伝播をもたらすように設計された熱処理中に生じる。分離熱処理は、典型的には、２００℃で１２０分間のアニールに相当する。熱処理の代わりに、または熱処理と共同して、埋込み弱化平面１２に加えられる機械的応力によって分離が誘発されてもよい。

【0048】

ステップｆ）の終わりに、以下の、一方では、半導体構造体１５０の、中間層５０上に配置された第１の層１０を有する半導体構造体１５０であって、中間層５０自体が、キャリア基板４０（または第２の層４０）上に配置されている、半導体構造体１５０が、他方では、ドナー基板の残りの部分１１’が得られる。

【0049】

次いで、ステップｆ）は、第１の層１０の表面品質を改善する目的で、（洗浄、研磨、エッチング）表面処理または他の平滑化処理を含み得る。

【0050】

本発明による構造体１５０は、第１の層１０および第２の層４０が中間層なしで直接接合された構造体に関して有利であり、それは、第１の層１０および第２の層４０が結合される前に表面を調製するステップを大幅に容易にし、優れた接合品質を保証するためであり、第１の層１０の結晶と第２の層４０の結晶との間に転位が形成される危険性をさらに排除する。ナノバブルなどの接合欠陥および結晶欠陥（転位など）は、接合界面５１を通過する光信号を妨害する可能性があり、これは、半導体構造体１５０上に製造される可能性がある特定の光電子部品にとって潜在的に有害であることが想起されるであろう。

【0051】

次いで、１つ以上の光電子部品、この場合は１つ以上のＶＣＳＥＬを製造することを目的とした連続エピタキシャル成長ステップｇ）が半導体基板１５０に適用され得、第１の層１０はエピタキシャルシードとして使用される（図４ｇ）。先行技術で知られているこれらのステップは、特にＶＣＳＥＬの活性領域２の形成につながり、この領域は、ヒ化ガリウムに基づく２つのブラッグミラー３ａ、３ｂ間に挟まれている。

【0052】

半導体構造体１５０の第１の実施形態の一変形例によれば、第１の層１０は、ＶＣＳＥＬのすべてまたは一部を形成し、また第２の層４０は、光学部品の公称動作波長で光透過性が高く、かつ任意選択で結晶品質が低いキャリア基板４０である。したがって、この変形例では、第１の層１０は複数の副層を備える。

【0053】

ステップａ）において、ドナー基板１１は、例えば、図５ａに示されるような活性層２および２つのブラッグミラー、またはこの積層体のうちのいくつかを備える。したがって、ＶＣＳＥＬのすべてまたは一部は、ステップｆ）の終わりに第１の層１０として移転させられる（図５ｆ）。

【0054】

第１の実施形態およびその変形例では、中間層５０が、非常に低い減衰係数（０に近い）、ならびに第１の層１０の屈折率（または中間層５０に隣接する第１の層１０の副層の屈折率）およびキャリア基板４０の屈折率に近い屈折率を有するという事実は、中間層５０およびキャリア基板４０を通過する結果としての信号の妨害および減衰なしに、ＶＣＳＥＬのレーザ信号が半導体構造体１５０の裏面１５０ｂを通して放射されることを可能にする。

【0055】

当然ながら、この第１の実施形態による半導体構造体１５０は、光信号が前面１５０ａを通して送信もしくは受信されるかまたは裏面１５０ｂを通して送信もしくは受信されるかにかかわらず、光信号を送信または受信する他の種類の光電子部品にも適している。

【0056】

本発明の第２の実施形態によれば、半導体構造体１５０は、やはりＶＣＳＥＬに対応するように意図されている。しかしながら、このとき、第１の層１０はＶＣＳＥＬの活性領域２を形成し、第２の層４０は多層ブラッグミラー３ａを形成する（図６ａ）。

【0057】

典型的には、第１の層１０の半導体は、５０００／ｃｍ^２未満の転位密度を有するリン化インジウム（ＩｎＰ）の少なくとも１つの層を備える。第１の層１０の厚さは、１０～１５００ｎｍである。約１．５５ミクロンの光信号の波長に対して、第１の層１０は、３．１に等しい屈折率を有する。

【0058】

第２の層４０はヒ化ガリウムを含み、ドープされかつ１．５５ミクロンの波長の光信号のためのブラッグミラーを形成するなどのような組成（読者は、導入部で引用されたＡ．Ｓｙｒｂｕによる論文を特に参照する）を有する複数の積層された副層から形成されている。副層は、例えば、ＧａＡｓ（問題の波長で約３．３７の屈折率）、ヒ化アルミニウム（ＡｌＡｓ）（約２．８９の屈折率）、および三元ＡｌＧａＡｓ化合物から形成されている。第２の層４０の厚さは、１～６μｍである。

【0059】

中間層５０の材料は、リン化亜鉛ゲルマニウム（ＺｎＧｅＰ_２）または炭化ホウ素（Ｂ_４Ｃ）またはヒ化亜鉛シリコン（ＺｎＳｉＡｓ_２）である。約１．５５ミクロンの光信号の波長に対して、ＺｎＧｅＰ_２、Ｂ_４Ｃ、またはＺｎＳｉＡｓ_２で作製された中間層５０は、それぞれ３．１７、３．２５、または３．２６に等しい屈折率、および１０未満の減衰係数を有する。

【0060】

中間層５０の厚さは、１ｎｍ～１００ｎｍで変動し得る。

【0061】

第１の層１０の屈折率に最も近い屈折率を有する第２の層４０の副層（すなわち、屈折率の差が０．３未満のもの）が、第１の層１０に最も近く、すなわち中間層５０に隣接して位置決めされるように選択される。

【0062】

第２の実施形態では、半導体構造体１５０は、第２の層４０の下に配置されたキャリア基板４１を好適に備える（図６ｂ）。キャリア基板４１は、本質的に機械的キャリアの役割を果たすという点で、高い結晶品質を必要としない。キャリア基板４１は、ＩｎＰまたはＧａＡｓから形成され得る。キャリア基板４１の厚さは、例えば、キャリア基板４１の直径に応じて２５０～１０００ミクロンである。キャリア基板４１が光信号によって通過されなければならない場合、例えば、ＶＣＳＥＬが裏面１５０ｂを通して放射しなければならない場合、キャリア基板４１は、光信号の吸収を制限し、したがってＶＣＳＥＬの効率を促進するために、可能な限り低い光消光ｋ（または減衰係数）および理想的には０に等しい光消光ｋ（または減衰係数）を有するように選択される。

【0063】

中間層５０と同じ性質の第２の中間層５２が、キャリア基板４１と第２の層４０との間に挿入されてもよく、この選択肢は、光信号がキャリア基板４１を通過しなければならない場合に、第２の中間層５２が信号の妨害および減衰を制限するため、特に有利である。第２の接合界面５１’は、第２の中間層５２内に位置するか、または第２の中間層５２に隣接する。

【0064】

この第２の実施形態による半導体構造体１５０は、接合および薄化によって層を移転させるための既知の先行技術のプロセス、特に第１の実施形態を参照して詳述されたＳｍａｒｔ Ｃｕｔ（商標）プロセスを用いて製造され得る。

【0065】

上述したものと同様のステップが実施され、第２の接合界面５１’の場合に潜在的に繰り返される。

【0066】

この第２の実施形態では、１つ以上のＶＣＳＥＬを製造することを目的とした連続エピタキシャル成長ステップｇ）は、第１の層１０（ＶＣＳＥＬの活性領域２から構成されている）上に第２のブラッグミラー３ｂを形成することから構成されている。あるいは、エピタキシャル成長ステップは、中間層５０と同じ性質の第３の中間層５３を介した第２のブラッグミラー３ｂを形成する層の移転によって置き換えられる（図６ｃ）。第３の接合界面５１’’は、第３の中間層５３内に位置するか、または第３の中間層５３に隣接する。

【0067】

第２の実施形態による半導体構造体１５０は、一般的に非常に多数の連続エピタキシャルＩｎＰ層を必要とするブラッグミラー３ａ、３ｂの製作を単純化しながら、約１．５５μｍの波長で放射するＶＣＳＥＬを製作することを可能にする。低い減衰係数および活性領域２（第１の層１０）の屈折率との差が０．３未満である屈折率を有する中間層５０を介して、ＧａＡｓブラッグミラー（より小さい層の積層体を必要とする）をＩｎＰ活性領域に移転させることにより、効率的にＶＣＳＥＬを製造することが可能になる。

【0068】

より一般には、この第２の実施形態による半導体構造体１５０は、第１の層１０（または活性領域２）の屈折率との差が０．３未満である屈折率を有しかつ低い減衰係数を有する第２の中間層５２またはさらには第３の中間層５３を使用するため、前面１５０ａまたは裏面１５０ｂを通して放射するＶＣＳＥＬと互換性がある。

【0069】

当然のことながら、本発明は記載された実施形態に限定されず、実施形態の変形例は、特許請求の範囲によって定義される本発明の範囲から逸脱することなく実装され得る。

【0070】

特に、本発明による半導体構造体１５０は、例えば光検出器などの他の光電子用途に合わせて調整され得る。

【図1a】

【図1b】

【図2】

【図3】

【図4a】

【図4b】

【図4c】

【図4d】

【図4e】

【図4f】

【図4g】

【図5a】

【図5f】

【図6a】

【図6b】

【図6c】

【国際調査報告】