特表 2024-536110 チップレット処理ユニット内の重複レジスタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-10-04

(54)【発明の名称】チップレット処理ユニット内の重複レジスタ

(51)【国際特許分類】

   G06F 13/10 20060101AFI20240927BHJP

   G06F 13/12 20060101ALI20240927BHJP

   G06F 15/167 20060101ALI20240927BHJP

【ＦＩ】

G06F13/10 310B

G06F13/12 340F

G06F15/167 610Z

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024518989

(86)(22)【出願日】2022-10-10

(85)【翻訳文提出日】2024-05-08

(86)【国際出願番号】 US2022077848

(87)【国際公開番号】W WO2023064728

(87)【国際公開日】2023-04-20

(31)【優先権主張番号】17/499,494

(32)【優先日】2021-10-12

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(71)【出願人】

【識別番号】508301087

【氏名又は名称】エーティーアイ・テクノロジーズ・ユーエルシー

【氏名又は名称原語表記】ＡＴＩ ＴＥＣＨＮＯＬＯＧＩＥＳ ＵＬＣ

【住所又は居所原語表記】Ｏｎｅ Ｃｏｍｍｅｒｃｅ Ｖａｌｌｅｙ Ｄｒｉｖｅ Ｅａｓｔ， Ｍａｒｋｈａｍ， Ｏｎｔａｒｉｏ， Ｌ３Ｔ ７Ｘ６ Ｃａｎａｄａ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】ハイクン ドン

(72)【発明者】

【氏名】コスタンティノス ダニー クリスティディス

(72)【発明者】

【氏名】リンーリン ワン

(72)【発明者】

【氏名】ミンフア ウー

(72)【発明者】

【氏名】ガオジャン コン

(72)【発明者】

【氏名】ルイ ワン

【テーマコード（参考）】

5B045

【Ｆターム（参考）】

5B045DD03

5B045EE25

(57)【要約】

複数の半導体ダイにまたがるイニシエータによるアクセス用の重複レジスタを実装するためシステム、装置及び方法が開示されている。システムは、チップレットプロセッサの複数の半導体ダイ上に複数のイニシエータを含む。１つの半導体ダイはマスタダイであり、マスタダイは、複数の半導体ダイ上の複数のイニシエータによってアクセス可能なレジスタのコピーを有する。所定の二次ダイ上の所定のイニシエータがレジスタアクセスを生成する際、レジスタアクセスはマスタダイにルーティングされ、レジスタの特定の重複コピーが所定の二次ダイ用に保持される。ソフトウェアの視点からすれば、複数の半導体ダイは単一のダイに見え、複数のイニシエータは単一のイニシエータに見える。複数の種類のレジスタをマスタダイが保持することができ、フラッシュレジスタは、１つの種類のレジスタである。
【選択図】図１０

【特許請求の範囲】

【請求項1】

装置であって、
通信リンクを介して１つ以上の半導体ダイと通信するように構成されたインターフェイスと、
第１制御ユニットと、を備え、
前記第１制御ユニットは、
前記インターフェイスを介して、レジスタをターゲットとするレジスタアクセスを受信することと、
第１イニシエータが前記レジスタアクセスを生成したという決定に応じて、前記レジスタの第１コピーへの前記レジスタアクセスを実行することと、
第２イニシエータが前記レジスタアクセスを生成したという決定に応じて、前記第１コピーとは異なる前記レジスタの第２コピーへの前記レジスタアクセスを実行することと、を行うように構成されている、
装置。

【請求項2】

前記第１制御ユニットは、前記レジスタアクセスと共に受信された識別子（ＩＤ）に基づいて、前記レジスタの何れコピーにアクセスするかを決定するように構成されている、
請求項１の装置。

【請求項3】

前記ＩＤは半導体ダイＩＤである、
請求項２の装置。

【請求項4】

前記ＩＤは、前記レジスタアクセスを生成した半導体ダイによってアクセス要求に追加されている、
請求項１の装置。

【請求項5】

前記制御ユニットは、前記ＩＤに基づいて、前記第１イニシエータ及び前記第２イニシエータのうち何れが前記アクセス要求を生成したかを決定するように構成されている、
請求項４の装置。

【請求項6】

前記制御ユニットは、前記レジスタアクセスを実行することに応じて、メモリサブシステムに対する未処理のメモリ要求をフラッシュさせるように構成されている、
請求項１の装置。

【請求項7】

前記第１制御ユニットは、前記レジスタの複数のコピーを保持するように構成されており、各コピーは別々の半導体ダイに対応する、
請求項１の装置。

【請求項8】

方法であって、
制御ユニットが、ターゲットレジスタを対象とするレジスタアクセスを受信することと、
第１イニシエータが所定のレジスタアクセスを生成したという決定に応じて、前記レジスタの第１コピーへの前記レジスタアクセスを実行することと、
第２イニシエータが前記所定のレジスタアクセスを生成したという決定に応じて、前記レジスタの第２コピーへの前記レジスタアクセスを実行することであって、前記第２コピーは前記第１コピーとは異なる、ことと、を含む、
方法。

【請求項9】

前記所定のレジスタアクセスと共に伝達された所定の識別子（ＩＤ）に基づいて、前記レジスタの何れのコピーにアクセスするかを決定することを含む、
請求項８の方法。

【請求項10】

前記所定のＩＤは半導体ダイＩＤである、
請求項９の方法。

【請求項11】

前記第２半導体ダイ上の第２制御ユニットが、前記レジスタアクセスを前記通信リンク上で前記第１半導体ダイに伝達する前に、前記第２半導体ＩＤの識別子（ＩＤ）を、前記第２イニシエータによって生成された前記レジスタアクセスに追加することを含む、
請求項８の方法。

【請求項12】

第１アクセス要求は、前記第１イニシエータを識別する第１識別子（ＩＤ）を含み、第２アクセス要求は、前記第２イニシエータを識別する第２ＩＤを含み、前記方法は、前記第１ＩＤ及び第２ＩＤに基づいて、前記第１アクセス要求と前記第２アクセス要求とを区別することを含む、
請求項８の方法。

【請求項13】

前記所定のレジスタアクセスを実行することに応じて、メモリサブシステムに対する未処理のメモリ要求をフラッシュさせることを含む、
請求項８の方法。

【請求項14】

前記所定のレジスタの複数のコピーを保持することを含み、各コピーは別々の半導体ダイに対応する、
請求項８の方法。

【請求項15】

システムであって、
複数の半導体ダイと、
メモリサブシステムと
前記複数の半導体ダイのうち第１半導体ダイの第１制御ユニットと、を備え、
前記第１制御ユニットは、
ターゲットレジスタを対象とするレジスタアクセスを受信することと、
第１イニシエータが所定のレジスタアクセスを生成したという決定に応じて、前記レジスタの第１コピーへの前記レジスタアクセスを実行することと、
第２イニシエータが前記所定のレジスタアクセスを生成したという決定に応じて、前記レジスタの第２コピーへの前記レジスタアクセスを実行することであって、前記第２コピーは前記第１コピーとは異なる、ことと、
を行うように構成されている、
システム。

【請求項16】

前記第１制御ユニットは、前記所定のレジスタアクセスと共に伝達された所定の識別子（ＩＤ）に基づいて、前記レジスタの何れのコピーにアクセスするかを決定するように構成されている、
請求項１５のシステム。

【請求項17】

前記所定のＩＤは半導体ダイＩＤである、
請求項１６のシステム。

【請求項18】

前記第２半導体ダイ上の第２制御ユニットを備え、
前記第２制御ユニットは、前記レジスタアクセスを前記通信リンク上で前記第１半導体ダイに伝達する前に、前記第２半導体ＩＤの識別子（ＩＤ）を、前記第２イニシエータによって生成された前記レジスタアクセスに追加するように構成されている、
請求項１５のシステム。

【請求項19】

第１アクセス要求は、前記第１イニシエータを識別する第１識別子（ＩＤ）を含み、第２アクセス要求は、前記第２イニシエータを識別する第２ＩＤを含み、前記第１制御ユニットは、前記第１ＩＤ及び第２ＩＤに基づいて、前記第１アクセス要求と前記第２アクセス要求とを区別するように構成されている、
請求項１５のシステム。

【請求項20】

前記第１制御ユニットは、前記所定のレジスタアクセスを実行することに応じて、前記メモリサブシステムに対する未処理のメモリ要求をフラッシュさせるように構成されている、
請求項１５のシステム。

【発明の詳細な説明】

【背景技術】

【0001】

（関連技術の説明）
携帯電話、タブレット、携帯情報端末（ＰＤＡ）、デジタルカメラ、ポータブルプレーヤ、ゲームデバイス、ノートパソコン及び他のデバイス等のコンピューティングデバイスは、スペースをより抑えて、更に多くの性能と機能を統合する必要がある。これにより、プロセッサダイの密度及び単一集積回路（ＩＣ）パッケージ内に集積されるダイの数が増加した。いくつかの従来のマルチチップモジュールは、キャリア基板上に、又は、場合によっては、キャリア基板上に実装されるインターポーザ（いわゆる「２．５Ｄ」）上に、順番に並んで実装された２つ以上の半導体チップを含む。

【0002】

本明細書に記載の方法及び機構の利点は、添付の図面と併せて以下の説明を参照することによってより良く理解され得る。

【図面の簡単な説明】

【0003】

【図1】コンピューティングシステムの一実施形態のブロック図である。

【図2】いくつかの実施形態に係る、ＧＰＵチップレットを採用する処理システムのブロック図である。

【図3】コンピューティングシステムの別の実施形態のブロック図である。

【図4】チップレットＧＰＵを備えたコンピューティングシステムの別の実施形態のブロック図である。

【図5】マスタダイの一実施形態のブロック図である。

【図6】マスタダイ上の制御ユニットの一実施形態のブロック図である。

【図7】二次ダイの一実施形態のブロック図である。

【図8】レジスタ・コピー・マッピング・テーブルの一実施形態の図である。

【図9】イニシエータインデックスに基づいてアクセスするレジスタのコピーを決定する方法に関する一実施形態を例示する一般化されたフロー図である。

【図10】複数の半導体ダイからのイニシエータ用のレジスタの複数のコピーを保持する方法の一実施形態を例示する一般化されたフロー図である。

【図11】レジスタアクセスを半導体ＩＤでタグ付けする方法の一実施形態を例示する一般化されたフロー図である。

【発明を実施するための形態】

【0004】

以下の説明では、本明細書に提示される方法及び機構の十分な理解を提供するために、多数の具体的な詳細が記載されている。しかしながら、当業者は、これらの具体的な詳細なしに様々な実施形態を実施し得ることを認識すべきである。いくつかの場合では、本明細書において説明されるアプローチを不明瞭にすることを避けるために、周知の構造、構成要素、信号、コンピュータプログラム命令及び技術が詳細に示されていない。説明を簡単且つ明確にするために、図に示される要素は必ずしも縮尺どおりに描かれているわけではないことが理解されよう。例えば、いくつかの要素の寸法は、他の要素に対して誇張されている場合がある。

【0005】

本明細書では、複数の半導体ダイにまたがるイニシエータによるアクセス用の重複レジスタを実装するための様々なシステム、装置及び方法を開示する。一実施形態では、システムは、複数の半導体ダイ上に複数のイニシエータを含む。この実施形態では、何れかの半導体ダイがマスタダイであり、このマスタダイが、各レジスタの複数のコピーを保持し、対応する半導体ダイ上のイニシエータが各コピーにアクセスできる。つまり、各半導体ダイには、アクセスする所定のレジスタの独自のコピーがある。例えば、４ダイ型チップレットグラフィック処理ユニット（ＧＰＵ）を備えるシステムでは、マスタダイは、所定のレジスタの４つの個別のコピーを、ダイごとに１つずつ保持する。これにより、複数のダイ上の複数のイニシエータが、互いに競合することなく、所定のレジスタにアクセスできる。二次ダイ上の特定のイニシエータの視点からすれば、このイニシエータのみが所定のレジスタにアクセスできる。ソフトウェアの視点からすれば、複数の半導体ダイが単一のダイに見え、複数のイニシエータが単一のイニシエータに見える。

【0006】

イニシエータは、演算ユニット、コマンドプロセッサ、ダイレクトメモリアクセス（ＤＭＡ）エンジン、あるいは、他の種類のハードウェア又はソフトウェアエージェントであり得る。所定の二次ダイ上の所定のイニシエータがレジスタアクセスを生成すると、このアクセスがマスタダイにルーティングされ、所定の二次ダイに対応するレジスタのコピーに対して、このアクセスが実行される。複数の種類のレジスタをマスタダイが保持することができ、ここで、フラッシュレジスタは、何れかの種類のレジスタである。フラッシュレジスタのコピーの何れかに対して書き込みが実行されると、未処理のメモリトランザクションがフラッシュされる（つまり、実行されずに破棄される）。マスタダイは、他の種類のレジスタのコピーを保持することもできる。

【0007】

図１を参照すると、コンピューティングシステム１００の一実施形態のブロック図が示されている。一実施形態では、コンピューティングシステム１００は、少なくともプロセッサ１０５Ａ～１０５Ｎ、入力／出力（Ｉ／Ｏ）インターフェイス１２０、バス１２５、メモリコントローラ１３０、ネットワークインターフェイス１３５、メモリデバイス（複数）１４０、ディスプレイコントローラ１５０、及び、ディスプレイ１５５を含む。他の実施形態では、コンピューティングシステム１００は、他の構成要素を含み、且つ／又は、コンピューティングシステム１００は、別様に配置される。プロセッサ１０５Ａ～１０５Ｎは、システム１００に含まれる任意の数のプロセッサを表す。

【0008】

一実施形態では、プロセッサ１０５Ａは、中央処理ユニット（ＣＰＵ）等の汎用プロセッサである。この実施形態では、プロセッサ１０５Ａは、システム１００内の他のプロセッサの１つ以上と通信するための、且つ／又は、それらのプロセッサの１つ以上の動作を制御するためのドライバ１１０（例えば、グラフィックドライバ）を実行する。実施形態に応じて、ドライバ１１０は、ハードウェア、ソフトウェア及び／又はファームウェアの任意の好適な組み合わせを使用して実装することができることに留意されたい。一実施形態では、プロセッサ１０５Ｎは、データを処理し、ワークロードの並列処理を実行し、ディスプレイコントローラ１５０がディスプレイ１５５を駆動するためのピクセルをレンダリングし、且つ／又は、他のワークロードを実行する、チップレットグラフィック処理ユニット（ＧＰＵ）等の高度並列アーキテクチャを有するデータ並列プロセッサである。

【0009】

チップレットＧＰＵは、複数の半導体ダイにわたってグラフィック処理タスクを実行する複雑な集積回路である。ＧＰＵは、ビデオゲームアプリケーション等のように、エンドユーザアプリケーションから必要とされるグラフィック処理タスクを実行する。また、ＧＰＵは、グラフィックに関連しない他のタスクを実行するためにも使用される機会が増えている。システム１００に含まれ得る他のデータ並列プロセッサには、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）及び特定用途向け集積回路（ＡＳＩＣ）等が含まれる。いくつかの実施形態では、プロセッサ１０５Ａ～１０５Ｎは、複数のデータ並列プロセッサを含む。

【0010】

メモリコントローラ（複数）１３０は、プロセッサ１０５Ａ～１０５Ｎによってアクセス可能な任意の数及び種類のメモリコントローラを表す。メモリコントローラ１３０は、プロセッサ１０５Ａ～１０５Ｎから分離されているものとして示されているが、これは、あくまで想定される一実施形態を表すことを理解されたい。他の実施形態では、メモリコントローラ１３０は、プロセッサ１０５Ａ～１０５Ｎのうち１つ以上に組み込むことができ、且つ／又は、メモリコントローラ１３０は、プロセッサ１０５Ａ～１０５Ｎのうち１つ以上と同じ半導体ダイ上に配置することができる。メモリコントローラ（複数）１３０は、任意の数及び種類のメモリデバイス（複数）１４０に結合する。

【0011】

メモリデバイス（複数）１４０は、任意の数及び種類のメモリデバイスを表す。例えば、メモリデバイス（複数）１４０内のメモリの種類は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）等を含む。メモリデバイス（複数）１４０は、アプリケーション用のプログラム命令の第１セット、ドライバ構成要素用のプログラム命令の第２セット等を含むことができる、プログラム命令１４５を記憶する。あるいは、プログラム命令１４５又はその一部を、プロセッサ１０５Ａ及び／又はプロセッサ１０５Ｎの近くにあるメモリ又はキャッシュデバイスに記憶できる。

【0012】

Ｉ／Ｏインターフェイス１２０は、任意の数及び種類のＩ／Ｏインターフェイス（例えば、周辺構成要素相互接続（ＰＣＩ）バス、ＰＣＩ－Ｅｘｔｅｎｄｅｄ（ＰＣＩ－Ｘ）、ＰＣＩＥ（ＰＣＩ Ｅｘｐｒｅｓｓ）バス、ギガビットイーサネット（登録商標）（ＧＢＥ）バス、ユニバーサルシリアルバス（ＵＳＢ）を表す。様々な種類の周辺デバイス（図示せず）がＩ／Ｏインターフェイス１２０に結合される。かかる周辺デバイスには、ディスプレイ、キーボード、マウス、プリンタ、スキャナ、ジョイスティック、他の種類のゲームコントローラ、メディア記録デバイス、及び、外部記憶デバイス等が含まれる（ただし、これらに限定されない）。ネットワークインターフェイス１３５は、ネットワークを介してネットワークメッセージを受信及び送信することができる。

【0013】

様々な実施形態では、コンピューティングシステム１００は、コンピュータ、ラップトップ、モバイルデバイス、ゲームコンソール、サーバ、ストリーミングデバイス、ウェアラブルデバイス、又は、様々な他の種類のコンピューティングシステム若しくはデバイスの何れかである。コンピューティングシステム１００の構成要素の数は、実施形態ごとに異なることに留意されたい。例えば、他の実施形態では、図１で示される数よりも多い又は少ない各構成要素が存在する。また、他の実施形態では、コンピューティングシステム１００は、図１に示されていない他の構成要素を含むことにも留意されたい。加えて、他の実施形態では、コンピューティングシステム１００は、図１に示される以外の方法で構築される。

【0014】

図２を参照すると、いくつかの実施形態に係るＧＰＵチップレットを採用する処理システム２００を示すブロック図が示されている。図示した例では、システム２００は、命令を実行するための中央処理装置（ＣＰＵ）２０５と、ＧＰＵチップレット２５０Ａ、２５０Ｂ～２５０Ｎ（総合して、ＧＰＵチップレット２５０）等の１つ以上のＧＰＵチップレットのアレイと、を含む。様々な実施形態において、本明細書で使用される場合、「チップレット」という用語は、限定されないが、以下の特性を含む任意のデバイスを指す。１）チップレットは、完全問題を解くために使用される演算ロジックの一部を含むアクティブ・シリコン・ダイを含む（すなわち、演算ワークロードはこれらのアクティブ・シリコン・ダイの複数に分散される）。２）チップレットは、同じ基板上に一体型ユニットとしてまとめてパッケージ化される。３）プログラミングモデルは、これらの別個の演算ダイが単一の一体型ユニットであるという概念を損なわない（すなわち、各チップレットは、演算ワークロードを処理するためにチップレットを使用するアプリケーションに個別のデバイスとして現れない）。

【0015】

様々な実施形態では、ＣＰＵ２０５は、バス２４０を介して、ダイナミック・ランダム・アクセスメモリ（ＤＲＡＭ）等のシステムメモリ２３０に接続する。様々な実施形態では、システムメモリ２３０は、スタティックランダムアクセスメモリ（ＳＲＡＭ）、不揮発性ＲＡＭ等を含む他の種類のメモリを使用して実装することもできる。例示した実施形態では、ＣＰＵ２０５は、周辺構成要素相互接続（ＰＣＩ）バス、ＰＣＩ－Ｅバス又は他の種類のバスとして実装されるバス２４０を介して、システムメモリ２３０と、またＧＰＵチップレット２５０とも通信する。しかしながら、システム２００のいくつかの実施形態は、直接接続を通じて又は他のバス、ブリッジ、スイッチ、ルータ等を介してＣＰＵ２０５と通信するＧＰＵチップレット２５０を含む。

【0016】

例示のとおり、ＣＰＵ２０５は、グラフィックコマンド及びユーザ・モード・ドライバ２２０（又は、カーネル・モード・ドライバ等の他のドライバ）を生成するために１つ以上のアプリケーション（複数）２１０を実行する等の複数のプロセスを含む。様々な実施形態では、１つ以上のアプリケーション２１０は、システム２００又はオペレーティングシステム（ＯＳ）２１５においてワークロードを生成するアプリケーション等のように、ＧＰＵチップレット２５０の機能を利用するアプリケーションを含む。アプリケーション２１０は、ＧＰＵチップレット２５０にグラフィカル・ユーザ・インターフェイス（ＧＵＩ）及び／又はグラフィックシーンのレンダリングを指示する１つ以上のグラフィック命令を含むことができる。例えば、グラフィック命令は、ＧＰＵチップレット２５０によってレンダリングされる１つ以上のグラフィックプリミティブのセットを定義する命令を含み得る。

【0017】

いくつかの実施形態では、アプリケーション２１０は、グラフィック・アプリケーション・プログラミング・インターフェイス（ＡＰＩ）を利用して、ユーザ・モード・ドライバ２２０（又は、同様のＧＰＵドライバ）を呼び出す。一実施形態において、ユーザ・モード・ドライバ２２０は、表示可能なグラフィック画像に１つ以上のグラフィックプリミティブをレンダリングするために、１つ以上のＧＰＵチップレットのアレイに１つ以上のコマンドを出す。アプリケーション２１０によってユーザ・モード・ドライバ２２０に出されたグラフィック命令に基づいて、ユーザ・モード・ドライバ２２０は、グラフィックのレンダリングを実行するためにＧＰＵチップレットの１つ以上の動作を指定する１つ以上のグラフィックコマンドを生成する。いくつかの実施形態では、ユーザ・モード・ドライバ２２０は、ＣＰＵ２０５上で動作しているアプリケーション２１０の一部である。例えば、ユーザ・モード・ドライバ２２０は、ＣＰＵ２０５上で動作しているゲームアプリケーションの一部であり得る。同様に、カーネル・モード・ドライバ（図示せず）は、ＣＰＵ２０５上で動作しているＯＳ２１５の一部であり得る。

【0018】

図２に示した実施形態では、通信リンク２６０（例えば、クロスリンク２６０）が、ＧＰＵチップレット２５０（すなわち、ＧＰＵチップレット２５０Ａ～２５０Ｎ）を互いに接続する。かかる実施形態では、各チップレット（２５０）は、リンク２６０を介してチップレットが通信できるように構成されたインターフェイス（２５２Ａ～２５２Ｎ）を含む。チップレットアレイ内のＧＰＵチップレットの数は、設計上の選択の問題であり、実施形態ごとに異なり得ることに留意されたい。様々な実施形態において、リンク２６０は、バス、高密度リンク（ＨＤＣＬ）ダイインターポーザ等の相互接続チップ、又は、他のチップレット間通信機構である。

【0019】

図３を参照すると、コンピューティングシステム３００の別の実施形態のブロック図が示されている。図３で見られるように、コンピューティングシステム３００は、中央処理装置（ＣＰＵ）３１０、ルートコンプレックス３２０、スイッチ３３０、及び、グラフィック処理ユニット（ＧＰＵ）３４０を含む。一実施形態では、ＧＰＵ３４０は、任意の数の半導体ダイを表すダイ３５０Ａ～３５０Ｄを含むチップレットＧＰＵである。コンピューティングシステム３００は、図の不明瞭さを避けるために図示されていない任意の数の他の構成要素（例えば、電圧レギュレータ（複数）、メモリデバイス（複数）、ネットワークインターフェイス（複数）、周辺デバイス（複数））を含み得ることに留意されたい。コンピューティングシステム３００は、コンピュータ、ラップトップ、サーバ、スーパーコンピュータ、モバイルデバイス等のように、先に列挙したデバイス又はシステムの何れかであり得る。コンピューティングシステム３００は、他のデバイス又はシステムに組み込まれるサブシステムであり得る。その他、様々な種類のデバイス、システム又はサブシステムが想定され、企図される。

【0020】

ＣＰＵ３１０は、任意の種類のＣＰＵ又は他の種類のプロセッサを表す。実施形態に応じて、ＣＰＵ３１０は、複数のコア又は単一のコアを含むことができる。一実施形態では、ＣＰＵ３１０は、システム３００の制御ソフトウェア（例えば、オペレーティングシステム（ＯＳ））を実行する。オペレーティングシステムは、システム３００の動作を制御して、システムの所望の機能を達成する。オペレーティングシステムは、ドライバ、制御ソフトウェア等の様々なソフトウェアプログラムを含み得る、且つ／又は、それらと相互作用し得る。ルートコンプレックス３２０は、スイッチ３３０をＣＰＵ３１０に接続する他に、図の不明瞭さを避けるために図３で示されていない他の任意の数及び種類の他の構成要素に接続する。一実施形態では、スイッチ３３０は、周辺構成要素相互接続エクスプレス（ＰＣＩＥ）スイッチである。他の実施形態では、スイッチ３３０は、任意の様々な他の種類のスイッチである。

【0021】

図３で見られるように、チップレットＧＰＵ３４０は、４つのダイ３５０Ａ～３５０Ｄを含む。他の実施形態では、チップレットＧＰＵ３４０は、他の数（例えば、８、１０、１６、２５、３２）のダイを含むことができる。図示したように、各ダイ３５０Ａ～Ｄは、それぞれ、イニシエータ３６５Ａ～Ｄを含み、このイニシエータは、レジスタ３５５Ａをターゲットとするレジスタアクセスを生成する任意の数及び種類のエージェント、構成要素、あるいは他のユニットを表す。各ダイ３５０Ａ～Ｄは、１つのイニシエータを含むものとして示されているが、これは、あくまで例示目的であることを理解されたい。他の実施形態では、各ダイ３５０Ａ～３５０Ｄは、他の個数のイニシエータを含むことができる。また、様々なダイは、様々な数のイニシエータを有することができることを理解されたい。例えば、第１ダイは、１つのイニシエータを有することができ、第２ダイは、２つのイニシエータを有することができ、第３ダイは、３つのイニシエータを有することができる等である。

【0022】

各ダイ３５０Ａ～３５０Ｄは、対応するレジスタ３５５Ａ～３５０Ｄを有するものとして示されているが、一実施形態では、ダイ３５０Ａのみが、有効化されたレジスタ３５５Ａを有する。場合によっては、ダイ３５０Ｂ～３５０Ｄもそれぞれレジスタ３５５Ｂ～３５５Ｄを有するが、これらのレジスタは無効化される。例えば、一実施形態では、各ダイ３５０Ａ～３５０Ｄは同一であり、ダイの１つだけが有効化されたレジスタ及びそのコピーを有し、他のダイは無効化されたレジスタ及び無効化されたコピーを有する。マスタダイ３５０Ａ上の有効化されたレジスタ及びコピーは、全てのダイ３５０Ａ～Ｄからのアクセスを提供するように意図されている。

【0023】

イニシエータ３６５Ｂ～３６５Ｄからレジスタ３５５Ａへのレジスタアクセスは、ダイ３５０Ｂ～３５０Ｄからコピー３６０Ｂ～３６０Ｄへとそれぞれルーティングされる。つまり、様々なダイからのレジスタアクセスが互いに競合するのを防ぐために、各ダイ３５０Ｂ～３５０Ｄについて、それぞれコピー３６０Ｂ～３６０Ｄが存在する。一実施形態では、レジスタアクセスが二次ダイ（例えば、ダイ３５０Ｂ～３５０Ｄ）上のイニシエータによって生成される際、レジスタアクセスは、マスタダイ３５０Ａへのリンク（例えば、図２の通信リンク２６０）を走査する。一実施形態では、レジスタアクセスの起点を識別するために、ダイＩＤがレジスタアクセスに追加される。このダイＩＤによって、ダイ３５０Ａがレジスタアクセスを適切なコピー３６０Ｂ～３６０Ｄにルーティングすることが可能となる。

【0024】

一実施形態では、レジスタ３５５Ａは、メモリトランザクションがフラッシュされるタイミングを制御するフラッシュレジスタである。例えば、この実施形態では、イニシエータがレジスタ３５５Ａに書き込む場合、これによって、全ての未処理のメモリトランザクションがメモリサブシステム（例えば、図２のシステムメモリ２３０）からフラッシュされる。イニシエータ３６５Ｂがレジスタ３５５Ａへの書き込みアクセスを生成する場合、この書き込みアクセスは、ダイ３５０ＢのダイＩＤでタグ付けされてから、次に、ダイ３５０ＢのダイＩＤを有する書き込みアクセスがダイ３５０Ａに送信される。アクセスがダイ３５０ＢのダイＩＤを含むので、書き込みアクセスは、コピー３６０Ｂに対して実行される。後の時点で、イニシエータ３６５Ｃがレジスタ３５５Ａをターゲットとする書き込みアクセスを生成する場合、この書き込みアクセスは、ダイ３５０Ｃ用のダイＩＤでタグ付けされ、ダイ３５０Ａに送信される。ダイ３５０Ａがこの書き込みアクセスを受信すると、コピー３６０Ｃ対して書き込みが実行される。イニシエータ３６５Ｂ及び３６５Ｃの書き込みアクセスが共に、レジスタ３５５Ａの同じレジスタアドレスを含むことに留意されたい。ダイ３５０Ａは、こうした書き込みアクセスを、それらの対応するダイＩＤに基づいて区別する。他の実施形態では、レジスタ３５５Ａは、フラッシュレジスタ以外の他の種類のレジスタであり得ることに留意されたい。

【0025】

図４を参照すると、チップレットＧＰＵ４４０を備えたコンピューティングシステム４００に関する別の実施形態のブロック図が示されている。チップレットＧＰＵ４４０が４つのダイ４５０Ａ～４５０Ｄを含み、ダイ４５０Ａがマスタダイであるという点で、チップレットＧＰＵ４４０は、（図３の）チップレットＧＰＵ３４０と同様である。ダイ４５０Ａ～４５０Ｄは、任意の数のダイを表しており、４つのダイ４５０Ａ～４５０Ｄの例は、あくまで１つの特定の実施形態を示しているにすぎないことを理解されたい。他の実施形態は、チップレットＧＰＵ内に他の個数のダイを有することができる。ダイ４５０Ａは、スイッチ４３０及びルートコンプレックス４２０を介してＣＰＵ４１０に接続する。システム４００は、図の不明瞭さを避けるために図示されていない任意の数及び種類の他の構成要素を含むことができることに留意されたい。

【0026】

チップレットＧＰＵ３４０は同種ダイ３５０Ａ～３５０Ｄを有するが、チップレットＧＰＵ４４０は異種ダイ４５０Ａ～４５０Ｄを有する。したがって、ダイ４５０Ａは、レジスタ４５５Ａ及びレジスタコピー４６０Ａ～４６０Ｄを有するが、ダイ４５０Ｂ～４５０Ｄは、対応するレジスタ及びレジスタコピーを有さない。チップレットＧＰＵ３４０と同様に、マスタダイ４５０Ａ上のイニシエータ４６５Ａはコピー４６０Ａに結合し、二次ダイ４５０Ｂ上のイニシエータ４６５Ｂはコピー４６０Ｂに結合し、二次ダイ４５０Ｃ上のイニシエータ４６５Ｃはコピー４６０Ｃに結合し、更に、二次ダイ４５０Ｄ上のイニシエータ４６５Ｄはコピー４６０Ｄに結合する。マスタダイ４５０Ａの機能は、チップレットＧＰＵ３４０のマスタダイ３５０Ａについて説明したものと同様である。

【0027】

図５を参照すると、マスタダイ５００の一実施形態のブロック図が示されている。マスタダイ５００は、任意の数の他の半導体ダイを有するチップレットＧＰＵ（例えば、図４のチップレットＧＰＵ４４０）の一部とすることができることに留意されたい。制御ユニット５３０は、オフダイイニシエータ（図示せず）によるレジスタ５１０のコピー５２０Ｂ～５２０Ｎへのアクセスを処理する。レジスタ５１０のコピー５２０Ａ～５２０Ｎは、個別のダイがレジスタ５１０の個別のコピーにアクセスすることを可能にする。これは、他のダイからのイニシエータを阻害することなく、様々なダイ上のイニシエータが、同じアドレスを使用して、レジスタ５１０をターゲティングすることも可能にする。

【0028】

一実施形態では、イニシエータ５５０は、制御ユニット５３０の介入なしに、レジスタ５１０のコピー５２０Ａにアクセスするようにハードワイヤ接続されている。他の実施形態では、制御ユニット５３０は、イニシエータ５５０によるアクセスをコピー５２０Ａにルーティングする。この検討の意図するところでは、イニシエータ５５０は、制御ユニット５３０と同じマスタダイ上に位置するものと仮定する。一実施形態では、制御ユニット５３０は、オフダイイニシエータをコピー５２０Ｂ～５２０Ｎにマッピングするためのマッピングテーブル５４０を含む。この実施形態では、制御ユニット５３０は、マッピングテーブル５４０へのインデックスとして使用するために、レジスタアクセスからダイＩＤ又は他の識別特性を取得する。他の実施形態では、制御ユニット５３０は、他の技術を使用して、オフダイイニシエータをコピー５２０Ｂ～５２０Ｎへとマッピングする。

【0029】

図６を参照すると、マスタダイ６００上の制御ユニット６５０の一実施形態のブロック図が示されている。マスタダイの上述した例では、複数のコピーを有する単一レジスタを示していたが、マスタダイ６００は、複数のレジスタ６１０Ａ～６１０Ｎを含み、各レジスタは、チップレットＧＰＵ（例えば、図４のチップレットＧＰＵ４４０）の他の二次ダイ（図示せず）上の異なるイニシエータ用のコピーの独自のセットを有する。一実施形態では、マスタダイ６００は、コピー６２０Ａ～６２０Ｎ、６３０Ａ～６３０Ｎ及び６４０Ａ～６４０Ｎの所定のコピーに直接結合されたイニシエータ６７０を含む。別の実施形態では、イニシエータ６７０は、コピー６２０Ａ～６２０Ｎ、６３０Ａ～６３０Ｎ及び６４０Ａ～６４０Ｎの適切なコピーへのアクセスをルーティングする制御ユニット６５０に結合する。イニシエータ６７０は、任意の数及び種類のイニシエータを表す。

【0030】

例えば、コピー６２０Ａ～６２０Ｎは、他のダイからのイニシエータによってアクセスされるレジスタ６１０Ａ用に保持され、コピー６３０Ａ～６３０Ｎは、他のダイからのイニシエータによってアクセスされるレジスタ６１０Ｂ用に保持され、更に、コピー６４０Ａ～６４０Ｎは、他のダイ上のイニシエータによってアクセスされるレジスタ６１０Ｎ用に保持される。一実施形態では、コピーの数は、異なる半導体ダイの数に基づいてもよい。他の実施形態では、コピーの数は、ダイごとに２つのコピー、ダイごとに３つのコピーを有する等のように、変化し得る。こうした実施形態では、ダイ上の異なるイニシエータは、同じダイ上の他のイニシエータとは別の独自のコピーを有することができる。制御ユニット６５０は、他のダイ上の異なるイニシエータをコピー６２０Ａ～６２０Ｎ、６３０Ａ～６３０Ｎ及び６４０Ａ～６４０Ｎにマッピングするために、マッピングテーブル（複数）６６０を保持する。一実施形態では、個別のレジスタ６１０Ａ～６１０Ｎについて、個別のマッピングテーブル６６０が存在する。

【0031】

図７を参照すると、二次ダイ７００の一実施形態のブロック図が示されている。一実施形態では、二次ダイ７００は、マルチダイ・チップレット・プロセッサ（例えば、図４のチップレットＧＰＵ４４０）の一部である。図示したように、二次ダイ７００は、通信リンク７２０に結合する制御ユニット７１０を含む。通信リンク７２０は、チップレットの複数のダイを互いに接続するためのリンク、バス又は他の通信チャネルを表す。制御ユニット７１０が１つのオンダイイニシエータ（図示せず）によるレジスタアクセスを検出すると、制御ユニット７１０は、レジスタアクセスに半導体ＩＤ７３０をタグ付けし、通信リンク７２０を介してレジスタアクセスをマスタダイ（図示せず）に転送する。制御ユニット７１０は、回路、処理要素及び／又は実行可能プログラム命令の任意の適切な組み合わせを使用して、実装することができる。レジスタアクセスに半導体ＩＤ７３０をタグ付けすることによって、レジスタアクセスは、マスタダイにより、ターゲットレジスタの適切なコピーについて実行可能である。これにより、二次ダイ７００は、ターゲットレジスタへの排他的アクセスがある場合と同様の動作が可能となる。

【0032】

図８を参照すると、レジスタ・コピー・マッピング・テーブル８００の一実施形態の図が示されている。一実施形態では、テーブル８００のエントリは、（図５の）テーブル５４０に含まれる。一実施形態では、テーブル８００のエントリは、イニシエータＩＤフィールド８１０及びレジスタコピーＩＤフィールド８２０という、２つのフィールドを含む。任意の数のエントリをテーブル８００に含めることができ、エントリは、それぞれ、イニシエータＩＤ「００１」及び「１１１」、並びに、レジスタコピー５２０Ｂ及び５２０Ｎについて図示されている。他の実施形態では、テーブル８００のエントリは、他の数及び／又は種類のフィールドを含むことができ、他の適切な方法で構造化可能である。３ビットを有するイニシエータＩＤフィールド８１０は、あくまで一実施形態を示しているにすぎないことを理解されたい。イニシエータＩＤフィールド８１０及びレジスタ・コピー・フィールド８２０は、任意の数のビットで符号化可能であり、実施形態に応じて、その数は変化する。更に、イニシエータＩＤフィールド８１０は、半導体ダイＩＤフィールド８１０と称することも可能であり、１つの特定の実施形態では、半導体ダイＩＤは、イニシエータＩＤとして作用することに留意されたい。一実施形態では、制御ユニット（例えば、制御ユニット５３０）がイニシエータからレジスタアクセスを受信すると、制御ユニットは、イニシエータＩＤでテーブル８００のルックアップを実行して、アクセスするレジスタコピーを決定する。次に、制御ユニットは、イニシエータに代わって、識別されたレジスタコピーにアクセスする。

【0033】

図９を参照すると、イニシエータインデックスに基づいてアクセスするレジスタのコピーを決定する方法９００の一実施形態が示されている。説明のために、この実施形態におけるステップ及び図１０～図１１のステップが順番に示されている。しかしながら、記載された方法の様々な実施形態では、記載された要素の１つ以上が、示された順序とは異なる順序で同時に実行されるか、又は、完全に省略されることに留意されたい。必要に応じて、他の追加の要素も実行される。本明細書に記載の様々なシステム又は装置の何れも、方法９００（及び、方法１０００～１１００）を実施するように構成されている。

【0034】

マルチダイ・チップレット・プロセッサのマスタ半導体ダイ上の制御ユニット（例えば、図５の制御ユニット５３０）は、所定のイニシエータから、所定のレジスタをターゲットとするレジスタアクセスを受信する（ブロック９０５）。制御ユニットは、レジスタアクセスからイニシエータＩＤを取得する（ブロック９１０）。次に、制御ユニットは、取得されたイニシエータＩＤに基づいて、アクセスする所定のレジスタのコピーを識別する（ブロック９１５）。次いで、制御ユニットは、所定のレジスタの識別されたコピーへのアクセスを実行する（ブロック９２０）。ブロック９２０の後、方法９００は終了する。あるいは、ブロック９２０の後、マルチダイ・チップレット・プロセッサは、所定のレジスタへのアクセスの結果として、１つ以上の動作を実行する（任意でのブロック９２５）。例えば、一実施形態では、所定のレジスタはフラッシュレジスタであり、マスタダイ上の制御ユニット又は他のエージェントは、フラッシュレジスタへの書き込みの結果として、メモリサブシステムをターゲットとするメモリ要求をフラッシュさせる。他の実施形態では、所定のレジスタへのアクセスの結果として、他の種類の動作を取ることができる。

【0035】

図１０を参照すると、複数の半導体ダイからのイニシエータ用のレジスタの複数のコピーを保持する方法１０００の一実施形態が示されている。マスタ半導体ダイは、所定のレジスタの複数のコピーを保持する（ブロック１００５）。マスタ半導体ダイが所定のレジスタをターゲットとするレジスタアクセスを受信すると、マスタ半導体ダイは、レジスタアクセスからイニシエータＩＤを取得する（ブロック１０１０）。次に、マスタ半導体ダイは、取得されたイニシエータＩＤに基づいて、アクセスするコピーを決定する（ブロック１０１５）。次いで、マスタ半導体ダイは、識別されたコピーへのレジスタアクセスを実行する（ブロック１０２０）。ブロック１０２０の後、方法１０００は終了する。

【0036】

図１１を参照すると、レジスタアクセスに半導体ＩＤをタグ付けする方法１１００の一実施形態が示されている。チップレットプロセッサ（例えば、図３のチップレットＧＰＵ３４０）の二次半導体ダイ上の制御ユニット（例えば、図７の制御ユニット７１０）は、所定のレジスタをターゲットとするレジスタアクセスを検出する（ブロック１１０５）。制御ユニットは、レジスタアクセスに二次半導体ダイの半導体ＩＤをタグ付けする（ブロック１１１０）。別の実施形態では、制御ユニットは、レジスタアクセスに、レジスタアクセスを生成したイニシエータのイニシエータＩＤをタグ付けする。次に、制御ユニットは、マスタ半導体ダイへの通信リンク上で、半導体ＩＤでタグ付けされたレジスタアクセスを送信する（ブロック１１１５）。次いで、マスタ半導体ダイは、所定のレジスタの所定のコピーにアクセスし、所定のコピーは、二次半導体ダイの半導体ＩＤに基づいて識別される（ブロック１１２０）。ブロック１１２０の後、方法１１００は終了する。

【0037】

様々な実施形態では、ソフトウェアアプリケーションのプログラム命令を使用して、本明細書に記載の方法及び／又は機構を実施する。例えば、汎用又は専用プロセッサによって実行可能なプログラム命令が企図される。様々な実施形態では、そのようなプログラム命令は、高レベルプログラミング言語によって表される。他の実施形態では、プログラム命令は、高レベルプログラミング言語からバイナリ、中間又は他の形式にコンパイルされる。代替的に、ハードウェアの挙動又は設計を説明するプログラム命令が書かれる。そのようなプログラム命令は、Ｃ等の高レベルプログラミング言語によって表される。代替的に、Ｖｅｒｉｌｏｇ（登録商標）等のハードウェア設計言語（ＨＤＬ）が使用される。様々な実施形態では、プログラム命令は、様々な非一時的なコンピュータ可読記憶媒体の何れかに記憶される。記憶媒体は、プログラム実行のためにプログラム命令をコンピューティングシステムに提供するために、使用中にコンピューティングシステムによってアクセス可能である。一般的に言えば、そのようなコンピューティングシステムは、少なくとも１つ以上のメモリと、プログラム命令を実行するように構成された１つ以上のプロセッサと、を含む。

【0038】

上記の実施形態は、実施形態の非限定的な例にすぎないことを強調しておきたい。上記の開示が十分に理解されると、多数の変形及び修正が当業者に明らかになるであろう。以下の特許請求の範囲は、全てのそのような変形及び修正を包含すると解釈されることが意図されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【国際調査報告】