特表 2024-536111 クロス電界効果トランジスタライブラリセルアーキテクチャ設計

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-10-04

(54)【発明の名称】クロス電界効果トランジスタライブラリセルアーキテクチャ設計

(51)【国際特許分類】

   H01L 21/82 20060101AFI20240927BHJP

【ＦＩ】

H01L21/82 B

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024518999

(86)(22)【出願日】2022-09-09

(85)【翻訳文提出日】2024-05-08

(86)【国際出願番号】 US2022076215

(87)【国際公開番号】W WO2023056167

(87)【国際公開日】2023-04-06

(31)【優先権主張番号】17/489,316

(32)【優先日】2021-09-29

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】リチャード ティー． シュルツ

【テーマコード（参考）】

5F064

【Ｆターム（参考）】

5F064AA04

5F064AA13

5F064BB07

5F064CC12

(57)【要約】

メモリビットセルのレイアウトを効率的に生成するためのシステム及び方法が説明される。様々な実施形態では、ライブラリのセルは、垂直に積層されたゲートオールアラウンド（ＧＡＡ）トランジスタを含むクロス電界効果トランジスタ（ＦＥＴ）を使用し、導電チャネルは、それらの間で直交方向に配向される。垂直に積層されたトランジスタのチャネルは、反対のドーピング極性を使用する。セルの第１のカテゴリは、特定の垂直スタック内の２つのデバイスの各々が同じ入力信号を受信するデバイスを含む。セルの第２のカテゴリは、特定の垂直スタック内の２つのデバイスが異なる入力信号を受信するデバイスを含む。第２のカテゴリのセルは、第１のカテゴリのセルよりも大きい高さ寸法を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

集積回路であって、
第１のセルを備え、
前記第１のセルは、
異なるドーピング極性のチャネルを有する第１の対のトランジスタであって、前記第１の対のトランジスタの各トランジスタによって第１の入力信号を受信するように構成されている、第１の対のトランジスタと、
異なるドーピング極性のチャネルを有する第２の対のトランジスタであって、２つの異なる入力信号を受信するように構成されており、前記第２の対のトランジスタのうち第１のドーピング極性のトランジスタは、前記第１の対のトランジスタのうち第２のドーピング極性のトランジスタよりも長いゲート領域を有する、第２の対のトランジスタと、を備え、
前記集積回路の入力ノードに電位が印加されることに応じて、電流が前記入力ノードから前記第１のセルを介して前記集積回路の出力ノードに伝達される、
集積回路。

【請求項2】

前記第１の対のトランジスタ及び前記第２の対のトランジスタのうち、前記第１のドーピング極性とは異なる第２のドーピング極性を有するトランジスタは、互いに物理的に接続されたゲート領域を有する、
請求項１の集積回路。

【請求項3】

前記第１の対のトランジスタ及び前記第２の対のトランジスタの各々は、単一のトランジスタのシリコン基板上の領域を消費する、
請求項１の集積回路。

【請求項4】

前記第１の対のトランジスタは、
第１の方向に配向する第１のチャネルを備える第１のトランジスタと、
前記第１のトランジスタに隣接する酸化物層と、
前記酸化物層に隣接する第２のトランジスタであって、前記第１の方向に直交する方向に配向する第２のチャネルを備える第２のトランジスタと、を備える、
請求項３の集積回路。

【請求項5】

チャネルはナノシートを備え、
前記第１のトランジスタ及び前記第２のトランジスタの各々は、垂直ゲートオールアラウンド（ＧＡＡ）デバイスである、
請求項４の集積回路。

【請求項6】

第２のセルを備え、
前記第２のセルは、
異なるドーピング極性のチャネルを有する第３の対のトランジスタであって、前記第３の対のトランジスタの各トランジスタによって第２の入力信号を受信するように構成されている、第３の対のトランジスタと、
異なるドーピング極性のチャネルを有する第４の対のトランジスタであって、前記第４の対のトランジスタの各トランジスタによって第３の入力信号を受信するように構成されている、第４の対のトランジスタと、を備え、
前記第３の対のトランジスタ及び前記第４の対のトランジスタの各トランジスタは、同じ長さのゲート領域を有する、
請求項１の集積回路。

【請求項7】

前記第１のセルの高さは、前記第２のセルの高さよりも高い、
請求項６の集積回路。

【請求項8】

方法であって、
集積回路の第１のセルにおいて、異なるドーピング極性のチャネルを有する第１の対のトランジスタであって、前記第１の対のトランジスタの各トランジスタによって第１の入力信号を受信するように構成されている、第１の対のトランジスタを形成することと、
前記第１のセルにおいて、２つの異なる入力信号を受信するように構成された、異なるドーピング極性のチャネルを有する第２の対のトランジスタであって、前記第２の対のトランジスタのうち第１のドーピング極性のトランジスタは、前記第１の対のトランジスタのうち第２のドーピング極性のトランジスタよりも長いゲート領域を有する、第２の対のトランジスタを形成することと、を含み、
前記集積回路の入力ノードに電位が印加されることに応じて、電流が前記入力ノードから前記第１のセルを介して前記集積回路の出力ノードに伝達される、
方法。

【請求項9】

前記第１の対のトランジスタ及び前記第２の対のトランジスタのうち、互いに物理的に接続されたゲート領域を有し、前記第１のドーピング極性とは異なる第２のドーピング極性を有するトランジスタを形成することを含む、
請求項８の方法。

【請求項10】

前記第１の対のトランジスタ及び前記第２の対のトランジスタの各々を、単一のトランジスタのシリコン基板上の領域を有するように形成することを含む、
請求項８の方法。

【請求項11】

前記第１の対のトランジスタに、第１のトランジスタ及び第２のトランジスタを配置することと、
前記第１のトランジスタを、第１の方向に配向する第１のチャネルを有するように形成することと、
前記第１のトランジスタに隣接して酸化物層を形成することと、
前記第２のトランジスタを、前記第１の方向に直交する方向に配向する第２のチャネルを備えるように、前記酸化物層に隣接して形成することと、を含む、
請求項１０の方法。

【請求項12】

チャネルはナノシートを備え、
前記第１のトランジスタ及び前記第２のトランジスタの各々は、垂直ゲートオールアラウンド（ＧＡＡ）デバイスである、
請求項１１の方法。

【請求項13】

前記集積回路の第２のセルにおいて、
異なるドーピング極性のチャネルを有する第３の対のトランジスタであって、前記第３の対のトランジスタの各トランジスタによって第２の入力信号を受信するように構成されている、第３の対のトランジスタと、
異なるドーピング極性のチャネルを有する第４の対のトランジスタであって、前記第４の対のトランジスタの各トランジスタによって第３の入力信号を受信するように構成されている第４の対のトランジスタと、
を形成することを含み、
前記第３の対のトランジスタ及び前記第４の対のトランジスタの各トランジスタは、同じ長さのゲート領域を有する、
請求項８の方法。

【請求項14】

前記第１のセルを、前記第２のセルのよりも高い高さを有するように形成することを含む、
請求項１３の方法。

【請求項15】

コンピューティングシステムであって、
１つ以上のタスクの命令と、前記１つ以上のタスクによって処理されるソースデータと、を記憶するように構成されたメモリと、
前記ソースデータを使用して前記命令を実行するように構成された集積回路と、を備え、
前記集積回路は、
第１のセルを備え、
前記第１のセルは、
異なるドーピング極性のチャネルを有する第１の対のトランジスタであって、前記第１の対のトランジスタの各トランジスタによって第１の入力信号を受信するように構成されている、第１の対のトランジスタと、
異なるドーピング極性のチャネルを有する第２の対のトランジスタであって、２つの異なる入力信号を受信するように構成されており、前記第２の対のトランジスタのうち第１のドーピング極性のトランジスタは、前記第１の対のトランジスタのうち第２のドーピング極性のトランジスタよりも長いゲート領域を有する、第２の対のトランジスタと、を備え、
前記集積回路の入力ノードに電位が印加されることに応じて、電流が前記入力ノードから前記第１のセルを介して前記集積回路の出力ノードに伝達される、
コンピューティングシステム。

【請求項16】

前記第１の対のトランジスタ及び前記第２の対のトランジスタのうち、前記第１のドーピング極性とは異なる第２のドーピング極性を有するトランジスタは、互いに物理的に接続されたゲート領域を有する、
請求項１５のコンピューティングシステム。

【請求項17】

前記第１の対のトランジスタ及び前記第２の対のトランジスタの各々は、単一のトランジスタのシリコン基板上の領域を消費する、
請求項１６のコンピューティングシステム。

【請求項18】

前記第１の対のトランジスタは、
第１の方向に配向する第１のチャネルを備える第１のトランジスタと、
前記第１のトランジスタに隣接する酸化物層と、
前記酸化物層に隣接する第２のトランジスタであって、前記第１の方向に直交する方向に配向する第２のチャネルを備える第２のトランジスタと、を備える、
請求項１７のコンピューティングシステム。

【請求項19】

チャネルはナノシートを備え、
前記第１のトランジスタ及び前記第２のトランジスタの各々は、垂直ゲートオールアラウンド（ＧＡＡ）デバイスである、
請求項１８のコンピューティングシステム。

【請求項20】

第２のセルを備え、
前記第２のセルは、
異なるドーピング極性のチャネルを有する第３の対のトランジスタであって、前記第３の対のトランジスタの各トランジスタによって第２の入力信号を受信するように構成されている、第３の対のトランジスタと、
異なるドーピング極性のチャネルを有する第４の対のトランジスタであって、前記第４の対のトランジスタの各トランジスタによって第３の入力信号を受信するように構成されている、第４の対のトランジスタと、を備え、
前記第３の対のトランジスタ及び前記第４の対のトランジスタの各トランジスタは、同じ長さのゲート領域を有する、
請求項１５のコンピューティングシステム。

【発明の詳細な説明】

【背景技術】

【0001】

（関連技術の説明）
半導体製造プロセスが進歩し、オンダイの幾何学的寸法が減少するにつれて、半導体チップは、消費する空間がより少ないながらもより多くの機能及び性能を提供する。多くの進歩があった一方で、処理及び集積回路設計における現代の技術では、潜在的な利益を制限する設計問題が依然として生じる。例えば、容量結合、エレクトロマイグレーション、少なくとも漏れ電流等の短チャネル効果、及び、処理歩留まりは、半導体チップのダイ全体にわたるデバイスの配置及び信号のルーティングに影響を及ぼすいくつかの問題である。これらの問題は、設計の完了を遅らせ、製品化までの時間に影響を及ぼす可能性がある。

【0002】

半導体チップの設計サイクルを短縮するために、手動によるフルカスタム設計は、可能であれば自動化に置き換えられる。場合によっては、標準セルレイアウトは手動で生成される。他の場合では、配置配線ツールによって使用される規則は、セル生成を自動化するように調整される。しかしながら、自動化されたプロセスは、時には、性能、電力消費、信号完全性、プロセス歩留まり、内部交差結合接続、ピンアクセス等を含むローカル及び外部信号ルーティングの両方に向けられた規則の各々を満たさない。したがって、設計者は、これらのセルを手動で生成して、複数の特性に対してより良い結果を達成するか、又は、配置配線ツールの規則を書き換える。しかしながら、多くの場合、レイアウトツール及び規則は、かなりの量の電力を消費し、且つ、かなりの量のオンダイ領域を消費することなしには、結果として得られる回路に必要な性能を依然として達成していない。

【0003】

上記に鑑みて、標準セルのレイアウトを生成するための効率的な方法及びシステムが望まれる。

【図面の簡単な説明】

【0004】

【図1】クロス電界効果トランジスタ（ＦＥＴ）を利用する標準セルレイアウトの上面図の一般化された図である。

【図2】クロスＦＥＴを利用した標準セルレイアウトの上面図の一般化された図である。

【図3】クロスＦＥＴを利用する標準セルレイアウトの上面図の一般化された図である。

【図4】クロスＦＥＴを利用する標準セルレイアウトの上面図の一般化された図である。

【図5】クロスＦＥＴを利用する標準セルレイアウトの上面図の一般化された図である。

【図6】ブール論理ゲートの概略図の一般化された図である。

【図7】クロスＦＥＴを利用するブール論理ゲートのレイアウトの上面図の一般化された図である。

【図8】クロスＦＥＴを利用するブール論理ゲートのレイアウトの上面図の一般化された図である。

【図9】クロスＦＥＴを利用するブール論理ゲートのレイアウトの上面図の一般化された図である。

【図10】クロスＦＥＴを利用するブール論理ゲートのレイアウトの上面図の一般化された図である。

【図11】マルチプレクサゲートの概略図の一般化された図である。

【図12】クロスＦＥＴを利用するマルチプレクサゲートのレイアウトの上面図の一般化された図である。

【図13】クロスＦＥＴを利用するマルチプレクサゲートのレイアウトの上面図の一般化された図である。

【図14】クロスＦＥＴを利用するマルチプレクサゲートのレイアウトの上面図の一般化された図である。

【図15】クロスＦＥＴを利用する標準セルのレイアウトを効率的に生成する方法の一実施形態の一般化された図である。

【図16】クロスＦＥＴを利用する標準セルを使用する集積回路を有するコンピューティングシステムの一般化された図である。

【発明を実施するための形態】

【0005】

本発明は、様々な修正及び代替形態の余地があるが、具体的な実施形態が例として図面に示されており、本明細書で詳細に説明される。しかしながら、図面及びその詳細な説明は、開示された特定の形態に本発明を限定することを意図するものではなく、逆に、本発明は、添付の特許請求の範囲によって定義される本発明の範囲に含まれる全ての修正、均等物及び代替物を包含するものであることを理解されたい。

【0006】

以下の説明では、本発明の十分な理解を提供するために、多数の具体的な詳細が記載されている。しかしながら、当業者は、これらの具体的な詳細なしに本発明が実施され得ることを認識すべきである。いくつかの例では、本発明を不明瞭にすることを避けるために、周知の回路、構造及び技術が詳細に示されていない。更に、説明の簡略性及び明確性のために、図に示される要素は、必ずしも縮尺どおりに描画されていないことを理解されたい。例えば、いくつかの要素の寸法は、他の要素に対して誇張されている。

【0007】

メモリビットセルのレイアウトを効率的に生成するためのシステム及び方法が企図される。様々な実施形態では、１つ以上の標準セルは、クロス電界効果トランジスタ（ＦＥＴ）を含む。本明細書では「クロスＦＥＴ」は「ＸＦＥＴ」とも呼ばれる。更に、本明細書で使用される場合、「トランジスタ」は、「半導体素子」又は「デバイス」とも呼ばれる。いくつかの実施形態では、クロスＦＥＴは、垂直に積層されたゲートオールアラウンド（ＧＡＡ）トランジスタであり、例えば、上部垂直ＧＡＡトランジスタ（又はＧＡＡトランジスタ）は、間に少なくとも１つの絶縁酸化物層を有した状態で下部ＧＡＡトランジスタの上部に垂直に形成される。加えて、上部ＧＡＡトランジスタは、下部ＧＡＡトランジスタの１つ以上の導電チャネルに直交して配置された１つ以上の導電チャネルを有する。したがって、１つ以上の上部チャネルを通る上部ＧＡＡトランジスタの電流フローの方向は、下部ＧＡＡトランジスタの１つ以上の下部チャネルの電流フローの方向に直交する。

【0008】

上部ＧＡＡトランジスタは、下部ＧＡＡトランジスタの１つ以上の下部チャネルのドーピング極性の反対の極性である１つ以上の上部チャネルのドーピング極性を有する。例えば、一実施形態では、上部ＧＡＡトランジスタは、１つ以上のｐ型チャネルを含み、下部ＧＡＡトランジスタは、１つ以上のｎ型チャネルを含む。別の実施形態では、ｐ型極性及びｎ型極性は、上部ＧＡＡトランジスタの１つ以上のチャネルと下部ＧＡＡトランジスタの１つ以上のチャネルとの間で反転される。上部ＧＡＡトランジスタと下部ＧＡＡトランジスタとの間の直交配向では、上部及び下部ＧＡＡトランジスタの両方が、それらの配向に基づいて、それらのそれぞれのキャリア対して最大移動度を有する。

【0009】

標準セルのライブラリは、異なる高さを有する少なくとも２つの標準セル（又はセル）を含む。例えば、第１のセルは、２つの異なる入力信号を受信する異なるドーピング極性のチャネルを有する一対のトランジスタを含む。対の第１のドーピング極性のトランジスタは、対の第２のドーピング極性のトランジスタよりも長いゲート領域を有する。一例では、ｎ型デバイスのｎ型金属ゲートに対して垂直方向にルーティングされたマルチプレクサの選択制御信号は、ｎ型金属ゲートを拡張させて、マルチプレクサ内に必要な接続を生成する。このｎ型デバイスの上（又は下）に形成されたｐ型デバイスは、選択制御信号を受け取らない。したがって、クロスＦＥＴの垂直スタック内で、２つのデバイスは、異なる入力信号を受信する。このセルの高さ寸法は、そのようなデバイスの垂直スタックを有しないセルの高さよりも大きくなる。クロスＦＥＴの特定の垂直スタックのｐ型デバイス及びｎ型デバイスの各々が同じ入力信号を受信する場合、何れかのデバイスのゲート領域の長さを増加させる必要はない。したがって、セルのライブラリは、２つの一般的なカテゴリのセルを有する。セルの第１のカテゴリは、特定の垂直スタック内の２つのデバイスの各々が同じ入力信号を受信するデバイスを含む。セルの第２のカテゴリは、特定の垂直スタック内の２つのデバイスが異なる入力信号を受信するデバイスを含む。第２のカテゴリのセルは、第１のカテゴリのセルよりも大きい高さ寸法を有する。

【0010】

図１を参照すると、クロスＦＥＴを使用する標準セルレイアウト１００の上面図の一般化されたブロック図が示されている。標準セルレイアウト１００は、クロスＦＥＴを用いたインバータ用のものである。しかしながら、他の実施形態では、標準セルレイアウト１００に使用される特性及び技術は、様々な他のタイプのブールゲート及び複合ゲートに使用される。ｐ型及びｎ型クロスＦＥＴの三次元（３Ｄ）図は、レイアウト１００に付け加えられている。示されるように、ｐ型デバイスは、ｎ型デバイス上に垂直に積層される。ｎ型デバイスは、ｎ型チャネル１０４の全周に形成された少なくともｎ型ゲート１０２を含む。同様に、ｐ型チャネル１０８の全周にｐ型ゲート１０６が形成されている。したがって、ｐ型チャネル１０８は、底部ｎ型デバイスのｎ型チャネル１０４の反対の極性であるドーピング極性を有する。単一のｎ型チャネル１０４及び単一のｐ型チャネル１０８が示されているが、他の実施形態では、半導体デバイスは別の数のチャネルを含む。いくつかの実施形態では、チャネルは横方向ナノワイヤである。他の実施態様では、チャネルはナノシートである。

【0011】

ｎ型チャネル１０４及びｎ型ゲート１０２は、ｐ型チャネル１０８及びｐ型ゲート１０６に対して直交方向に配向される。言い換えれば、ｎ型チャネル１０４及びｎ型ゲート１０２は、ｐ型チャネル１０８及びｐ型ゲート１０６の方向から９０度である方向に配向される。したがって、ｎ型チャネル１０４を通る下部ｎ型デバイスの電流フローの方向は、上部ｐ型デバイスのｐ型チャネル１０８の電流フローの方向に直交する。上部ｐ型デバイスと下部ｎ型デバイスとの間の直交配向では、両方のデバイスは、それらの配向に基づいて、それらのそれぞれのキャリアについて最大移動度を有する。加えて、上部ｐ型デバイス及び下部ｎ型デバイスの直交配向は、垂直に積層されたデバイス間の接続が単一のビア層を使用することを可能にする。

【0012】

標準セルレイアウト１００において、金属０層（Ｍ０又は金属０）１３０は最上層である。ゲートコンタクトは、次に垂直方向に最も高い層であるが、説明を容易にするためにゲートコンタクトは示されていない。ｐ型ゲート１０６は、次に垂直方向に最も高い層であり、ｐ型チャネルを生成するｐ型ナノシート１０８がこれに続く。絶縁層は、上部ｐ型デバイスと下部ｎ型デバイスとの間にあり、ゲートコンタクトが絶縁層内のデバイス間に形成される。このゲートコンタクトは、標準セルレイアウト１００（又はレイアウト１００）によって提供される平面図では示されていない。標準セルレイアウトの断面図については後述する。垂直に積層されたデバイス間のゲートコンタクトは、いかなる金属層も横断することなく、ｐ型金属ゲート１０６及びｎ型金属ゲート１０２に直接接続される。

【0013】

ｐ型デバイスのビア（又はコンタクト）１２２は、ｐ型デバイスのドレイン領域をｐ型デバイスのローカルインターコネクト１１２に接続する。ｎ型デバイスのビア（又はコンタクト）１２０は、ｎ型デバイスのドレイン領域をｎ型デバイスのローカルインターコネクト１１０に接続する。レイアウト１００の垂直に積層されたデバイスは、より少ないオンダイ領域を消費する。単一のビア層の使用は、回路の抵抗及び容量を低減する。ＦｉｎＦＥＴと比較して、全周ゲート（ＧＡＡ）ナノワイヤ又はナノシートの使用は、より低い閾値電圧、より速いスイッチング時間、より少ない漏れ電流、及び、短チャネル効果の更なる低減を提供する。漏れ電流以外の短チャネル効果の例は、ラッチアップ効果、ドレイン誘導障壁低下（ＤＩＢＬ）、パンチスルー、温度に対する性能依存性、衝突イオン化、並びに、シリコン基板及びソース領域及びドレイン領域に使用されるウェルに対する寄生容量である。

【0014】

レイアウト１００におけるクロスＦＥＴの直交配向の１つの利点としては、単一のビア層が挙げられる。対照的に、相補型ＦＥＴ（ＣＦＥＴｓ）は、複数の金属層及び複数のビア層を使用して、垂直に積層されたデバイス間の接続を行う。クロスＦＥＴの底部デバイスのソース及びドレイン領域へのアクセスを得ることは、ＣＦＥＴｓと比較して容易である。レイアウト１００におけるクロスＦＥＴの直交配向の別の利点は、垂直に積層されたデバイスの各デバイスにおけるキャリアの各々の最大移動度の使用である。

【0015】

図２を見ると、標準セルレイアウト２００の一実施形態の一般化したブロック図が示されている。標準セルレイアウト２００は、クロスＦＥＴを使用する２入力ブールＮＡＮＤゲート用である。ｐ型及びｎ型クロスＦＥＴの三次元（３Ｄ）図は、レイアウト２００に付け加えられている。先に説明したコンタクト（又はビア）、材料及び構造には、同じ符号が付されている。示されるように、ｎ型デバイスは、ｐ型デバイス上に垂直に積層される。レイアウト１００と同様に、他の実施形態では、レイアウト２００のクロスＦＥＴは、複数のｎ型チャネル１０４及び複数のｐ型チャネル１０８を使用する。レイアウト１００と同様に、レイアウト２００は、ｎ型チャネル１０４とｐ型チャネル１０８との間の直交配向を使用し、単一ビア層を使用して、垂直に積層されたデバイス間の接続を生成する。

【0016】

ドープされたシリコンのフィンがシリコン基板と物理的に接触するフィン電界効果トランジスタ（Ｆｉｎ ＦＥＴ）とは対照的に、垂直ＧＡＡデバイスのチャネルは、シリコン基板と物理的に接触しない。概して、Ｆｉｎ ＦＥＴと比較した場合、ＧＡＡトランジスタは、より低い閾値電圧、より速いスイッチング時間、より少ない漏れ電流、及び、短チャネル効果の更なる低減を提供する。いくつかの実施形態では、ＧＡＡトランジスタのドープシリコンのチャネルはナノワイヤである。他の実施形態では、ＧＡＡトランジスタのドープシリコンのチャネルはナノシートである。ナノシートは、ドープされたシリコンのワイヤではなく、ドープされたシリコンのシートである。言い換えれば、ナノシートは、横方向のナノワイヤよりも幅が広く、厚さが厚い導電性ワイヤである。また、ナノシートは、シリコン基板と物理的に接触しないように回転され、シリコン基板の垂直上方にその側面を下にして配置されるフィンとみなすことができる。むしろ、ナノシートとシリコン基板との間に金属ゲートが形成される。しかし、この視覚化は、ナノシートを形成するための実際の製造ステップを説明していない。

【0017】

下部ＧＡＡトランジスタの上に上部ＧＡＡトランジスタを垂直に積層することは、性能を更に高め、電力消費を低減し、ＧＡＡトランジスタによって消費されるオンダイ領域を低減し、短チャネル効果を更に低減する。相補型ＦＥＴ（ＣＦＥＴｓ）は、下部ＧＡＡトランジスタの上に垂直に積層された上部ＧＡＡトランジスタを含み、分離のためにそれらの間に少なくとも酸化物層を有する。しかしながら、ＣＦＥＴｓは、下部ＧＡＡトランジスタの１つ以上のチャネルと同じ方向に位置合わせされた１つ以上のチャネルを有する上部ＧＡＡトランジスタを使用する。しかし、先に示したように、クロスＦＥＴは、上部ＧＡＡトランジスタの１つ以上のチャネルと下部ＧＡＡトランジスタの１つ以上のチャネルとの間に直交配向を有する。相補型ＦＥＴと比較して、クロスＦＥＴは、上部ＧＡＡトランジスタ及び下部ＧＡＡトランジスタの各々に対してより良好な移動度を有し、これはより高い性能をもたらす。相補型ＦＥＴは、２つの金属層及び３つのビア層を使用して、上部ＧＡＡトランジスタと下部ＧＡＡトランジスタとの間の接続を生成する。対照的に、クロスＦＥＴは、上部ＧＡＡトランジスタと下部ＧＡＡトランジスタとの間の接続のために単一の金属層及び単一のビア層を利用する。クロスＦＥＴは、従来の半導体製造ステップを使用して第１のウェハ内に形成された下部ＧＡＡトランジスタを有し、上部ＧＡＡトランジスタは第２のウェハ内に形成される。第１のウェハ及び第２のウェハは、ハイブリッドボンドプロセスを介して互いに接続され、歩留まりを増加させる。

【0018】

以下の説明では、インバータを形成するためのレイアウト技術を図３～図５に示す。これらの技術は、４つのトランジスタのシリコン基板上の平面領域を消費するメモリビットセルの６トランジスタ（６Ｔ）ランダムアクセスデータストレージを形成するためにも使用される。クロスＦＥＴを使用するこのメモリビットセルは、図６に示されるようなメモリバンクにおいて使用される。メモリビットセルの６Ｔランダムアクセスデータストレージを形成するためのレイアウト技術が図７～図１５に示されている。

【0019】

図３を参照すると、標準セルレイアウト３００の一実施形態の一般化されたブロック図が示されている。レイアウト３００の上面図が右側に示され、断面図が左側に示されている。このインバータでは、ｐ型デバイスがｎ型デバイス上に垂直に積層されている。しかしながら、他の実施形態では、ｐ型デバイス上に垂直に積層されたｎ型デバイスを有することが可能であり、企図される。インバータのデバイスの各々は、ゲート領域内の１つ以上のナノシートを３６０°の様式で包み込む全周ゲート（ＧＡＡ）金属を使用する。底部ｎ型デバイスは、第１のウェハ上に製造される。上部ｐ型デバイスは、別の第２のウェハ上に製造され、その後、後述するように第１のウェハに接合される。

【0020】

ここで、レイアウト３００では、シリコンオンインシュレータ（ＳＯＩ）酸化物層３０４がシリコン基板３０２上に堆積される。様々な実施形態では、ＳＯＩ酸化物層３０４は二酸化ケイ素（ＳｉＯ２）層である。半導体デバイス製造プロセスは、デバイスの本体をシリコン基板３０２から絶縁するローカルシリコンオンインシュレータ（ＳＯＩ）を構築することである。一実施形態では、形成されたＳＯＩ酸化物層３０４は比較的厚い。チャネルのスタックは、ＳＯＩ酸化物層３０４上に形成される。一実施態様では、チャネルのスタックはｎ型ナノシート３０６である。ゲート金属材料３０８が堆積され、ゲート金属３０８を研磨するためのＣＭＰステップが続く。様々な実施形態では、窒化チタン（ＴｉＮ）がゲート金属３０８に使用される。ゲート金属３０８は、ｎ型ナノシート３０６の３６０°全周にわたって設けられている。層間誘電体（ＩＬＤ）酸化物層３１０が、ゲート領域の周りに堆積される。

【0021】

ｎ型ソース及びドレイン領域３１４が形成される。一実施形態では、ｎ型ソース及びドレイン領域３１４は、リンでドープされたエピタキシャル成長シリコンである。その後、ｎ型ローカルインターコネクト３１２を形成する。いくつかの実施形態では、ｎ型ローカルインターコネクト３１２としては、タングステン、コバルト、ルテニウム又はモリブデンが挙げられる。窒化シリコン層３１６及び追加のＩＬＤ酸化物３１０が初期ＩＬＤ酸化物３１０層上に形成される。例えば、窒化ケイ素（ＳｉＮｘ）層３１６がＩＬＤ酸化物３１０層上に堆積される。アモルファス水素化窒化ケイ素（ＳｉＮｘ）の化学的及び電気的特性は、この材料を集積回路における絶縁層の良好な候補にする。窒化物層３１６及びＩＬＤ酸化物層３１０の各々は、ゲートコンタクト３１８のための空間を形成するためにエッチングされる。同様に、窒化物層３１６及びＩＬＤ酸化物層３１０がエッチングされ、ドレインコンタクト３２０のための空間が形成される。ゲートコンタクト３１８及びドレインコンタクト３２０は、形成された空間に堆積される。

【0022】

図４を参照すると、標準セルレイアウト４００の一実施形態の一般化されたブロック図が示されている。先に説明したコンタクト（又はビア）、材料及び他のレイアウト要素には、同じ符号が付されている。右側の標準セルレイアウト４００（又はレイアウト４００）は、クロスＦＥＴを使用するインバータのためのレイアウト３００上で実行されている半導体処理ステップの続きである。レイアウト４００で使用される半導体層の断面図もレイアウト４００に付け加えられており、左側に示されている。チャネルのスタックが、ＩＬＤ酸化物層３１０内のｎ型ゲートコンタクト３１８の上に形成される。一実施形態では、チャネルのスタックはｐ型ナノシート４０２である。いくつかの実施形態では、別のウェハは、シリコン半導体エピタキシャル成長層と交互のシリコンゲルマニウム半導体エピタキシャル成長層等の成長させた交互層を有する。交互層を有する別のウェハは、（図３の）レイアウト３００のＩＬＤ酸化物層３１０の上部に接合される。他の実施形態では、交互層は、レイアウト３００のＩＬＤ酸化物層３１０の上に成長させられ、その後、先に名前を挙げたｐ型ナノシート４０２のサイズまで層をエッチングするためのプロセスのうち何れかが続く。先に挙げたプロセスは、ｎ型ナノシート３０６の形成に関連して説明した。

【0023】

図５を参照すると、標準セルレイアウト５００の一実施形態の一般化されたブロック図が示されている。先に説明したコンタクト（又はビア）、材料及び他のレイアウト要素には、同じ符号が付されている。右側の標準セルレイアウト５００（又はレイアウト５００）は、クロスＦＥＴを使用してインバータを生成するためにレイアウト４００上で実行されている半導体処理ステップの続きである。レイアウト５００で使用される半導体層の断面図もレイアウト５００に付け加えられており、左側に示されている。ＩＬＤ酸化物３１０層は、ｐ型ナノシート４０２の周囲全体に配置されるｐ型ゲート５０２のための空間を生成するためにエッチングされる。同様に、ＩＬＤ酸化物３１０層がエッチングされ、ドレインコンタクト５０４のための空間が形成される。ゲートコンタクト３１８及びドレインコンタクト５０４は、形成された空間に堆積される。ここで、金属０層（又は金属０又は金属０又はＭ０）５０６が、インバータのための更なる接続を生成するために堆積される。また、金属０層５０６は、金属０層を次の上の層等の水平層として使用する規則を維持するために、異なる名称で呼ばれることに留意されたい。

【0024】

図６を参照すると、ブールＮＡＮＤ論理ゲート６００の一実施形態の一般化したブロック図を示している。図示した実施形態では、ブールＮＡＮＤ論理ゲート６００（又は論理ゲート６００）は、Ａ ６１０及びＢ ６１２として示される２つの入力信号を受け取り、Ｏｕｔ ６２０として示される出力信号を生成する。論理ゲート６００は、並列構成で接続された２つのｐ型デバイスＰ１ ６０２及びＰ２ ６０４を使用する。また、論理ゲート６００は、直列構成で接続された２つのｎ型デバイスＮ１ ６０６及びＮ２ ６０８を使用する。論理ゲート６００は、垂直スタックのデバイスが同じ入力信号を受信するクロスＦＥＴを使用するタイプのセルのトランジスタ概略図の一例である。例えば、ｐ型デバイスＰ１ ６０２及びｎ型デバイスＮ１ ６０６の各々は、入力信号Ａ ６１０を受信する。同様に、ｐ型デバイスＰ２ ６０４及びｎ型デバイスＮ２ ６０８の各々は、入力信号Ｂ ６１２を受信する。

【0025】

論理ゲート６００の半導体製造回路は、同じ垂直スタック内にｐ型デバイスＰ１ ６０２とｎ型デバイスＮ１ ６０６とを含む。また、論理ゲート６００の半導体製造回路は、同じ垂直スタック内にｐ型デバイスＰ２ ６０４及びｎ型デバイスＮ２ ６０８を含む。各垂直スタックについて、対応するデバイスは、同じ入力信号を受信する。したがって、論理ゲート６００の製造された回路の内部接続を完成させるために、デバイスが拡張ゲート領域を有する必要はない。インバータ及び論理ゲート６００は、このタイプのセルのいくつかの例のうち２つの例である。

【0026】

本明細書で使用される場合、ブール論理高レベルは、論理高レベルとも称される。同様に、ブール論理低レベルは、論理低レベルとも称される。様々な実施形態では、論理高レベルは電源基準レベルに等しく、論理低レベルは接地基準レベルに等しい。本明細書で使用される場合、ノード又は線が電圧レベルを受けるトランジスタをイネーブルする電圧レベルを蓄える、又は、その電圧レベルが、動作がイネーブルであることを示す場合、回路ノード又は線は「アサート」される。例えば、ｎ型トランジスタは、ｎ型トランジスタがそのソース端子上の電圧レベルを少なくとも閾値電圧だけ上回る正の非０電圧レベルをそのゲート端子上で受ける場合、イネーブルされる。

【0027】

本明細書で使用される場合、ノード又は線が電圧レベルを受けるトランジスタをディセーブルする電圧レベルを蓄える場合、回路ノード又は線は「ネゲート」される。ｎ型トランジスタがそのソース端子上の電圧レベルを閾値電圧だけ下回る電圧レベルをそのゲート端子上で受ける場合、ｎ型トランジスタはディセーブルされる。同様に、ｐ型トランジスタがそのソース端子上の電圧レベルを少なくとも閾値電圧だけ下回る電圧レベルをそのゲート端子上で受ける場合、ｐ型トランジスタはイネーブルされる。ｐ型トランジスタがそのソース端子上の電圧レベルを少なくとも閾値電圧だけ上回る電圧レベルをそのゲート端子上で受ける場合、ｐ型トランジスタはネゲートされる。更に、対応する制御信号がアサート又は否定されることに基づいて、動作がイネーブル及びディセーブルされる。

【0028】

入力信号Ａ ６１０及びＢ ６１２の何れかが論理低レベルを有する場合、ｐ型デバイスＰ１ ６０２及びＰ２ ６０４のうち対応する１つがイネーブルされ、出力信号Ｏｕｔ ６２０に対して論理高レベルを生成する。そうでない場合、入力信号Ａ ６１０及びＢ ６１２の両方が論理高レベルを有する場合、ｎ型デバイスＮ１ ６０６及びＮ２ ６０８の各々がイネーブルされ、出力信号Ｏｕｔ ６２０に対して論理低レベルを生成する。

【0029】

以下の説明では、（図７の）レイアウト７００は、論理ゲート６００のｎ型デバイスのレイアウトを形成するためのステップを説明し、（図８～図１０の）レイアウト８００～１０００は、論理ゲート６００のｐ型デバイスのレイアウトを形成するためのステップを説明する。先に説明したコンタクト（又はビア）、材料及び他のレイアウト要素には、図７～図１０において同じ符号が付けられている。図７を参照すると、論理ゲート６００のレイアウト７００の上面図の一般化されたブロック図が示されている。このレイアウトでは、ｐ型デバイスがｎ型デバイス上に垂直に積層されている。しかしながら、他の実施形態では、ｐ型デバイス上に垂直に積層されたｎ型デバイスを有することが可能であり、企図される。インバータのデバイスの各々は、ゲート領域内の１つ以上のナノシートを３６０°の様式で包み込む全周ゲート（ＧＡＡ）金属を使用する。底部ｎ型デバイスは、第１のウェハ上に製造される。上部ｐ型デバイスは、別個の第２のウェハ上に製造され、その後、後述するように第１のウェハに接合される。

【0030】

ここで、図７のレイアウト７００において、ｎ型ナノシート７０２、金属ゲート７０４、ｎ型ローカルインターコネクト３１２、及び、ドレインコンタクト３２０のスタックは、インバータについて先に説明したのと同様の方法で、（図６の）論理ゲート６００のレイアウトのために形成される。図８のレイアウト８００では、ｐ型ナノシート４０２であるチャネルのスタックがｎ型ゲートコンタクト３１８の上に形成される。図９のレイアウト９００では、ｐ型ゲート金属材料９０２が堆積される。ｐ型ゲート金属９０２は、ｐ型ナノシート４０２の３６０°全周にわたって設けられている。層間誘電体（ＩＬＤ）酸化物層３１０がゲート領域の周りに堆積される。

【0031】

その後、ｐ型ローカルインターコネクト５０８を形成する。酸化物層がエッチングされ、ゲートコンタクト３１８がｐ型金属ゲート９０２上に形成され、ｐ型コンタクト５０４がｐ型ローカルインターコネクト５０８上に形成される。図１０のレイアウト１０００では、金属０層（Ｍ０）５０６が、論理ゲート６００のレイアウトのための更なる接続を生成するために堆積される。レイアウトは後に製造され、論理ゲート６００は集積回路全体の一部である。レイアウト１０００の金属ゲートは、接続を生成するために拡張されていないことに留意されたい。しかしながら、他のセルについては、この拡張は必要である。

【0032】

図１１を参照すると、マルチプレクサゲート１１００の一実施形態の一般化したブロック図が示されている。図示した実施形態では、マルチプレクサゲート１１００（又はｍｕｘゲート１１００）は、Ａ １１５０、Ｂ １１５２及びＳ １１５４として示される３つの入力信号を受信し、Ｚ １１６０として示される出力信号を生成する。ｍｕｘゲート１１００は、受信された信号Ｓ １１５４から信号ＳＢ １１５６を生成するインバータとしてＰ５ １１３０及びＮ５ １１３２を使用する。ｍｕｘゲート１１００は、デバイスＰ６ １１４０及びＮ６ １１４２を、受信信号ＺＢ １１０２から信号Ｚ １１６０を生成するインバータとして使用する。

【0033】

Ｐ３ １１１４及びＮ１ １１２０は入力信号Ａ １１５０を受信し、デバイスＰ４ １１１６及びＮ２ １１２２は入力信号Ｂ １１５２を受信し、デバイスＰ１ １１１０及びＮ４ １１２６は入力信号Ｓ １１５４を受信する。更に、デバイスＰ２ １１１２及びＮ３ １１２４は、内部で生成された信号ＳＢ １１５６を受信する。デバイス１１１０～１１２６は、マルチプレクサの機能を提供する構成で接続される。例えば、選択入力信号Ｓ １１５４がアサートされると、ｍｕｘゲート１１００は、入力信号Ｂ １１６０の現在の論理レベルに等しい論理レベルを出力信号Ｚ １１５２に生成する。選択入力信号Ｓ １１５４が否定されると、ｍｕｘゲート１１００は、入力信号Ａ １１５０の現在の論理レベルに等しい論理レベルを出力信号Ｚ １１６０に生成する。

【0034】

ｍｕｘゲート１１００は、垂直スタックのデバイスが異なる入力信号を受信するクロスＦＥＴを使用するタイプのセルのトランジスタ概略図の一例である。例えば、ｍｕｘゲート１１００の半導体製造回路は、同じ垂直スタック内にｐ型デバイスＰ１ １１１０とｎ型デバイスＮ１ １１２０とを含む。図示のように、ｐ型デバイスＰ１ １１１０は信号Ｓ １１５４を受信し、ｎ型デバイスＮ１ １１２０は信号Ａ １１５０のような異なる信号を受信する。同様に、デバイスＰ２ １１１２及びＮ２ １１２２の対を含む垂直スタックは、異なる入力信号を受信する。

【0035】

同様に、デバイスＰ３ １１１４及びＮ３ １１２４のペアを含む垂直スタックの各々は、異なる信号を受信し、Ｐ４ １１１６及びＮ４ １１２６を含む垂直スタックは、異なる信号を受信する。異なる入力信号を受信するデバイスを有する少なくとも１つの垂直スタックを有するこのようなセルは、製造された回路の内部接続を完成するために少なくとも１つの拡張ゲート領域を有する。したがって、セルの高さ寸法は、対応するデバイスが同じ入力信号を受信する垂直スタックを含むセルの高さよりも大きくなる。一例として、ｍｕｘゲート１１００の製造セルは、論理ゲート６００の製造セルの高さよりも高い高さを有する。

【0036】

以下の説明では、（図１２の）レイアウト１２００は、（図１１の）ｍｕｘゲート１１００のｎ型デバイスのレイアウトを形成するための技術を提供し、（図１３～図１４の）レイアウト１３００～１４００は、ｍｕｘゲート１１００のｐ型デバイスのレイアウトを形成するための技術を提供する。先に説明したコンタクト（又はビア）、材料及び他のレイアウト要素には、図１２～図１４において同じ符号が付けられている。図１２を参照すると、ｍｕｘゲート１１００のレイアウト１２００の上面図の一般化されたブロック図が示されている。このレイアウトでは、ｐ型デバイスがｎ型デバイス上に垂直に積層されている。しかしながら、他の実施形態では、ｐ型デバイス上に垂直に積層されたｎ型デバイスを有することが可能であり、企図される。

【0037】

ここで、図１２のレイアウト１２００において、ｎ型ナノシート７０２、金属ゲート７０４、ｎ型ローカルインターコネクト３１２、ゲートコンタクト３１８、及び、ドレインコンタクト３２０のスタックは、インバータ及び論理ゲート６００について先に説明したのと同様に、（図１１の）ｍｕｘゲート１１００のレイアウトのために形成される。ｎ型デバイスのためのｍｕｘゲート１１００において使用される信号名及びデバイス名は、レイアウトの形成の説明を助けるためにここに示される。デバイスＮ３ １１２４及びＮ４ １１２６は、ｍｕｘゲート１１００の製造された回路の後の内部接続を完成するために拡張されたゲート領域を有することに留意されたい。

【0038】

図１３のレイアウト１３００では、上述したように、ｐ型ナノシート４０２が形成され、ｐ型ゲート金属材料９０２が堆積され、ｐ型ローカルインターコネクト５０８が形成される。ｐ型デバイスのためのｍｕｘゲート１１００において使用される信号名及びデバイス名は、レイアウトの形成の説明を助けるためにここに示される。デバイスＮ３ １１２４及びＰ１ １１１０の対は、ｎ型デバイスＮ３ １１２４に対する入力ＳＢ １１５６及びｐ型デバイスＰ１ １１１０に対する入力Ｓ １１５４等の異なる入力を受信することに留意されたい。ｎ型デバイスＮ３ １１２４のためのゲート領域は、ｍｕｘゲート１１００の製造された回路の後の内部接続を完成するために拡張される。また、デバイスＮ４ １１２６及びＰ２ １１１２の対は、ｎ型デバイスＮ４ １１２６に対する入力Ｓ １１５４及びｐ型デバイスＰ２ １１１２に対する入力ＳＢ １１５６等の異なる入力を受信することに留意されたい。ｎ型デバイスＮ４ １１２６のためのゲート領域は、ｍｕｘゲート１１００の製造された回路の後の内部接続を完成するために拡張される。図１４のレイアウト１４００では、金属０層（Ｍ０）５０６及び金属１層（Ｍ１）１４０２が、ｍｕｘゲート１１００のレイアウトのための更なる接続を生成するために堆積される。レイアウトは後に製造され、ｍｕｘゲート１１００は集積回路全体の一部である。

【0039】

図１５を参照すると、クロスＦＥＴを利用する標準セルのレイアウトを効率的に生成する方法１５００の一実施形態が示されている。説明のために、この実施形態におけるステップは順番に示されている。しかしながら、他の実施形態では、いくつかのステップは、示された順序とは異なる順序で行われ、いくつかのステップは、同時に実行され、いくつかのステップは、他のステップと組み合わされ、いくつかのステップは、存在しない。

【0040】

半導体製造プロセスは、垂直スタックのデバイスが同じ入力信号を受信するクロスＦＥＴを使用して第１のタイプのセルを形成する（ブロック１５０２）。半導体製造プロセス（又はプロセス）は、少なくとも１つの垂直スタックのデバイスが異なる入力信号を受信するクロスＦＥＴを使用して第２のタイプのセルを形成する（ブロック１５０４）。プロセスは、第１のタイプ及び第２のタイプのセルを集積回路内に配置する（ブロック１５０６）。集積回路の入力ノードに電位が印加されていない場合（条件ブロック１５０８：「いいえ」）、半導体パッケージは、電源投入を待つ（ブロック１５１０）。しかしながら、電位が集積回路の入力ノードに印加される場合（条件ブロック１５１０：「はい」）、集積回路は、２つのタイプのセルのうち何れかを通して入力ノードから出力ノードに電流を伝達（搬送）する（ブロック１５１２）。

【0041】

図１６を参照すると、コンピューティングシステム１６００の一実施形態が示されている。コンピューティングシステム１６００は、プロセッサ１６１０及びメモリ１６３０を含む。メモリコントローラ、バス又は通信ファブリック、１つ以上の位相ロックループ（phased locked loop、ＰＬＬ）及び他のクロック生成回路、電力管理ユニット等のインターフェースは、説明を容易にするために示されていない。他の実施形態では、コンピューティングシステム１６００は、プロセッサ１６１０と同じタイプ又は異なるタイプの他のプロセッサ、１つ以上の周辺デバイス、ネットワークインターフェース及び１つ以上の他のメモリデバイス等のうちの１つ以上を含むことが理解される。いくつかの実施形態では、コンピューティングシステム１６００の機能は、システムオンチップ（system on chip、ＳｏＣ）上に組み込まれている。他の実施形態では、コンピューティングシステム１６００の機能は、マザーボードに挿入された周辺カード上に組み込まれている。コンピューティングシステム１６００は、デスクトップコンピュータ、タブレットコンピュータ、ラップトップ、スマートフォン、スマートウォッチ、ゲームコンソール、パーソナルアシスタントデバイス等の様々なコンピューティングデバイスのうち何れかにおいて使用される。

【0042】

プロセッサ１６１０は、回路等のハードウェアを含む。例えば、プロセッサ１６１０は、標準セルを実装するためにクロスＦＥＴを利用する少なくとも１つの集積回路１６２０を含む。例えば、集積回路は、特定の垂直スタック内の２つのデバイスの各々が同じ入力信号を受信する少なくとも第１のカテゴリのセル１６２２を含む。セル１６２４の別のカテゴリは、特定の垂直スタック内に少なくとも一対のデバイスを含み、対の各デバイスは、異なる入力信号を受信する。セル１６２４は、対応するセル内の内部接続を完成させるために拡張ゲート領域を有する対のトランジスタのゲート領域を有するために、セル１６２２よりも大きな高さ寸法を有する。これらのセルは、先に説明したレイアウト技術を使用する。

【0043】

様々な実施形態では、プロセッサ１６１０は、１つ以上の処理ユニットを含む。いくつかの実施形態では、処理ユニットの各々は、汎用データ処理が可能な１つ以上のプロセッサコアと、関連付けされたキャッシュメモリサブシステムと、を含む。そのような実施形態では、プロセッサ１６１０は、中央演算処理装置（central processing unit、ＣＰＵ）である。別の実施形態では、処理コアは計算ユニットであり、計算ユニットの各々は、複数の並列実行レーン及び関連付けされたデータストレージバッファを有する高度並列データマイクロアーキテクチャを有する。そのような実施形態では、プロセッサ１６１０は、グラフィックス処理ユニット（graphics processing unit、ＧＰＵ）、デジタル信号プロセッサ（digital signal processor、ＤＳＰ）等である。

【0044】

いくつかの実施形態では、メモリ１６３０は、ハードディスクドライブ、ソリッドステートディスク、他のタイプのフラッシュメモリ、ポータブルソリッドステートドライブ、及び、テープドライブ等のうち１つ以上を含む。メモリ１６３０は、オペレーティングシステム（operating system、ＯＳ）１６３２と、コード１６３４によって表される１つ以上のアプリケーションと、少なくともソースデータ１６３６と、を記憶する。また、メモリ１６３０は、コード１６３４の特定のアプリケーションを実行する場合にプロセッサ１６１０によって生成される中間結果データ及び最終結果データを記憶することが可能である。単一のオペレーティングシステム１６３２並びにコード１６３４及びソースデータ１６３６の単一のインスタンスが示されているが、他の実施形態では、別の数のこれらのソフトウェア構成要素がメモリ１６３０に記憶される。オペレーティングシステム１６３２は、プロセッサ１６１０のブートアップを開始し、タスクをハードウェア回路に割り当て、コンピューティングシステム１６００のリソースを管理し、１つ以上の仮想環境をホストするための命令を含む。

【0045】

プロセッサ１６１０及びメモリ１６３０の各々は、コンピューティングシステム１６００に含まれる任意の他のハードウェア構成要素と同様に、互いに通信するためのインターフェースユニットを含む。インターフェースユニットは、メモリ要求及びメモリ応答に対処するためのキューと、特定の通信プロトコルに基づいて互いに通信するための制御回路と、を含む。通信プロトコルは、供給電圧レベル、動作供給電圧及び動作クロック周波数を判定する電力性能状態、データレート、１つ以上のバーストモード等の様々なパラメータを判定する。

【0046】

上述した実施形態のうち１つ以上がソフトウェアを含むことに留意されたい。そのような実施形態では、方法及び／又は機構を実施するプログラム命令は、コンピュータ可読記憶媒体上に伝達又は記憶される。プログラム命令を記憶するように構成されている多数のタイプの媒体が利用可能であり、ハードディスク、フロッピー（登録商標）ディスク、ＣＤ－ＲＯＭ、ＤＶＤ、フラッシュメモリ、プログラマブルＲＯＭ（Programmable ROM、ＰＲＯＭ）、ランダムアクセスメモリ（random access memory、ＲＡＭ）、及び、様々な他の形態の揮発性又は不揮発性記憶装置が挙げられる。一般的に言えば、コンピュータアクセス可能記憶媒体は、命令及び／又はデータをコンピュータに提供するために、使用中にコンピュータによってアクセス可能な任意の記憶媒体を含む。例えば、コンピュータアクセス可能記憶媒体としては、磁気又は光学媒体（例えば、ディスク（固定又は取り外し可能）、テープ、ＣＤ－ＲＯＭ、又はＤＶＤ－ＲＯＭ、ＣＤ－Ｒ、ＣＤ－ＲＷ、ＤＶＤ－Ｒ、ＤＶＤ－ＲＷ、又は、Ｂｌｕ－Ｒａｙ（登録商標）等の記憶媒体）が挙げられる。記憶媒体としては、ＲＡＭ（例えば、同期ダイナミックＲＡＭ（synchronous dynamic RAM、ＳＤＲＡＭ）、ダブルデータレート（double data rate、ＤＤＲ、ＤＤＲ２、ＤＤＲ３等）ＳＤＲＡＭ、低電力ＤＤＲ（low-power DDR、ＬＰＤＤＲ２等）ＳＤＲＡＭ、Ｒａｍｂｕｓ ＤＲＡＭ（Rambus DRAM、ＲＤＲＡＭ）、スタティックＲＡＭ（static RAM、ＳＲＡＭ）等）、ＲＯＭ、フラッシュメモリ等の揮発性又は不揮発性メモリ媒体、ユニバーサルシリアルバス（Universal Serial Bus、ＵＳＢ）インターフェース等の周辺インターフェースを介してアクセス可能な不揮発性メモリ（例えば、フラッシュメモリ）等が更に挙げられる。記憶媒体としては、微小電気機械システム（microelectromechanical system、ＭＥＭＳ）、並びに、ネットワーク及び／又はワイヤレスリンク等の通信媒体を介してアクセス可能な記憶媒体が挙げられる。

【0047】

追加的に、様々な実施形態では、プログラム命令は、Ｃ等の高レベルプログラミング言語、Ｖｅｒｉｌｏｇ（登録商標）、ＶＨＤＬ等の設計言語（design language、ＨＤＬ）、又は、ＧＤＳ ＩＩストリームフォーマット（ＧＤＳＩＩ）等のデータベースフォーマットでのハードウェア機能の動作レベル記述又はレジスタ転送レベル（register-transfer level、ＲＴＬ）記述を含む。いくつかの場合では、記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成する合成ツールによって読み出される。ネットリストは、システムを含むハードウェアの機能も表すゲートのセットを含む。ネットリストは、次いで、マスクに適用される幾何学的形状を記述するデータセットを生成するために、配置及びルーティングされ得る。次に、マスクは、システムに対応する半導体回路又は回路を生成するために、様々な半導体製造ステップで使用され得る。代替的に、コンピュータアクセス可能記憶媒体上の命令は、必要に応じて、ネットリスト（合成ライブラリを有する若しくは有しない）又はデータセットである。追加的に、命令は、Ｃａｄｅｎｃｅ（登録商標）、ＥＶＥ（登録商標）及びＭｅｎｔｏｒ Ｇｒａｐｈｉｃｓ（登録商標）等のベンダからのハードウェアベースのタイプのエミュレータによるエミュレーションのために利用される。

【0048】

上記の実施形態は、かなり詳細に説明されているが、上記の開示が十分に理解されると、当業者には多数の変形及び修正が明らかになるであろう。以下の特許請求の範囲は、全てのそのような変形及び修正を包含すると解釈されることが意図されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【国際調査報告】