特表2024-536554 | 知財ポータル「IP Force」

知財求人 - 知財ポータルサイト「IP Force」

青山学院大学 (神奈川県相模原市中央区淵野辺)

▶ 長江存儲科技有限責任公司の特許一覧

特表2024-536554分割ドレイン選択ゲート線を伴う三次元メモリデバイス、および三次元メモリデバイスを形成するための方法

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

目に優しい文字サイズ小中大 PDF Top

< >

1A
1B
1C
1D
1E
2A
2B
2C
2D
2E
2F
2G
2H
3
4
5A
5B

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-10-04

(54)【発明の名称】分割ドレイン選択ゲート線を伴う三次元メモリデバイス、および三次元メモリデバイスを形成するための方法

(51)【国際特許分類】

H10B 43/27 20230101AFI20240927BHJP

H01L 21/336 20060101ALI20240927BHJP

【ＦＩ】

H10B43/27

H01L29/78 371

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024523226

(86)(22)【出願日】2021-12-13

(85)【翻訳文提出日】2024-04-17

(86)【国際出願番号】 CN2021137400

(87)【国際公開番号】W WO2023108330

(87)【国際公開日】2023-06-22

(81)【指定国・地域】

(71)【出願人】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】ＹａｎｇｔｚｅＭｅｍｏｒｙＴｅｃｈｎｏｌｏｇｉｅｓＣｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８Ｗｅｉｌａｉ３ｒｄＲｏａｄ，ＥａｓｔＬａｋｅＨｉｇｈ－ｔｅｃｈＤｅｖｅｌｏｐｍｅｎｔＺｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部達彦

(72)【発明者】

【氏名】ディ・ワン

(72)【発明者】

【氏名】ヤン・グ

(72)【発明者】

【氏名】ジリアン・シア

(72)【発明者】

【氏名】ウェンシ・ジョウ

(72)【発明者】

【氏名】ゾンリャン・フオ

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP18

5F083EP33

5F083EP34

5F083EP42

5F083EP47

5F083EP48

5F083EP72

5F083EP76

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083ER22

5F083GA10

5F083JA04

5F083JA39

5F083JA40

5F083PR03

5F083PR05

5F083PR06

5F083PR21

5F083PR22

5F083PR40

5F101BA45

5F101BB04

5F101BC02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

5F101BH02

5F101BH13

(57)【要約】

メモリデバイスが、基板にわたるスタック構造と、スタック構造において延びるチャネル構造と、チャネル構造にわたる誘電層とを備える。誘電層は第１の材料を含む。メモリデバイスは、誘電層を貫いて延びるドレイン選択ゲート（ＤＳＧ）切断構造も含み得る。ＤＳＧ切断構造は、第１の材料とは異なる第２の材料を含む。

【特許請求の範囲】

【請求項1】

基板にわたるスタック構造と、
前記スタック構造において延びるチャネル構造と、
前記チャネル構造にわたる誘電層であって、第１の材料を含む誘電層と、
前記誘電層を貫いて延びるドレイン選択ゲート（ＤＳＧ）切断構造であって、前記第１の材料とは異なる第２の材料を含むＤＳＧ切断構造と
を備える、メモリデバイス。

【請求項2】

前記ＤＳＧ切断構造は、複数の伝導層において前記チャネル構造およびＤＳＧと接触している、請求項１に記載のメモリデバイス。

【請求項3】

前記第２の材料に対する前記第１の材料のエッチング選択比が１よりも大きい、請求項１または２に記載のメモリデバイス。

【請求項4】

前記第１の材料および前記第２の材料はそれぞれ、それぞれの誘電性材料を含む、請求項１から３のいずれか一項に記載のメモリデバイス。

【請求項5】

前記第１の材料は酸化ケイ素を含み、前記第２の材料は窒化ケイ素を含む、請求項１から４のいずれか一項に記載のメモリデバイス。

【請求項6】

前記ＤＳＧ切断構造は酸化ケイ素を含まない、請求項１から５のいずれか一項に記載のメモリデバイス。

【請求項7】

前記ＤＳＧ切断構造は窒化ケイ素を含む、請求項６に記載のメモリデバイス。

【請求項8】

前記ＤＳＧ切断構造は、ライナ酸化ケイ素層と、前記ライナ酸化ケイ素層によって包囲された窒化ケイ素層とを備える、請求項１から５のいずれか一項に記載のメモリデバイス。

【請求項9】

前記ライナ酸化ケイ素層の厚さが２ｎｍから８ｎｍまでの範囲にある、請求項８に記載のメモリデバイス。

【請求項10】

前記ＤＳＧ切断構造は、前記ライナ酸化ケイ素層によって包囲された窒化ケイ素層と、前記窒化ケイ素層によって包囲された充填材層とを備える、請求項８または９に記載のメモリデバイス。

【請求項11】

前記充填材層は空隙を備える、請求項１０に記載のメモリデバイス。

【請求項12】

前記メモリデバイスは、横方向に延びるソースコンタクト構造の対と、前記ソースコンタクト構造の対の間のメモリブロックとをさらに備え、前記メモリブロックは、前記ソースコンタクト構造同士の間の複数のチャネル構造に複数のメモリセルを備え、
前記メモリブロックは、互いに隣接するストリングの対を備え、前記ストリングの各々は、前記横方向においてチャネル構造の複数の列を備え、
前記ＤＳＧ切断構造は、前記横方向に延び、前記ストリングの対の間にあり、前記チャネル構造の前記列のうちの少なくとも１つと接触している、請求項１から１１のいずれか一項に記載のメモリデバイス。

【請求項13】

前記ストリングの各々はチャネル構造の４つの列を備える、請求項１２に記載のメモリデバイス。

【請求項14】

前記メモリブロックは４つのストリングを備え、前記４つのストリングの各々は、前記横方向において延びるチャネル構造の４つの列を備える、請求項１２または１３に記載のメモリデバイス。

【請求項15】

前記チャネル構造の上方において前記チャネル構造と接触しているコンタクトをさらに備え、前記コンタクトは、前記誘電層を貫いて延び、前記第２の材料と接触している、請求項１から１４のいずれか一項に記載のメモリデバイス。

【請求項16】

前記コンタクトは、前記第２の材料の少なくとも上面または側面と接触している、請求項１５に記載のメモリデバイス。

【請求項17】

データを保存するように構成されるメモリデバイスであって、
基板にわたるスタック構造、
前記スタック構造において延びるチャネル構造、
前記チャネル構造にわたる誘電層であって、第１の材料を含む誘電層、および、
前記誘電層を貫いて延びるドレイン選択ゲート（ＤＳＧ）切断構造であって、前記第１の材料とは異なる第２の材料を含むＤＳＧ切断構造
を備えるメモリデバイスと、
前記メモリデバイスに連結され、前記チャネル構造の動作を制御するように構成されるメモリ制御装置と
を備える、メモリシステム。

【請求項18】

メモリデバイスを形成するための方法であって、
基板にわたってスタック構造を形成するステップと、
前記スタック構造において延びるチャネル構造を形成するステップと、
前記チャネル構造にわたって誘電層を形成するために第１の材料を堆積させるステップと、
開口を形成するために前記誘電層および前記スタック構造にパターン形成するステップであって、前記開口は、前記誘電層を貫き、前記スタック構造の上部分において伝導層と接触している、ステップと、
ドレイン選択ゲート（ＤＳＧ）切断構造を形成するために、前記開口に第２の材料を堆積させるステップであって、前記第２の材料は前記第１の材料とは異なる、ステップと、
前記誘電層において、前記チャネル構造と接触しているコンタクトを形成するステップと
を含む、方法。

【請求項19】

前記開口は前記チャネル構造と接触している、請求項１８に記載の方法。

【請求項20】

前記第１の材料を堆積させるステップは、酸化ケイ素を堆積させるステップを含む、請求項１８または１９に記載の方法。

【請求項21】

前記ＤＳＧ切断構造を形成するために前記第２の材料を堆積させるステップは、窒化ケイ素を堆積させるステップを含む、請求項１８から２０のいずれか一項に記載の方法。

【請求項22】

前記ＤＳＧ切断構造を形成するために前記第２の材料を堆積させるステップは、前記開口を満たすために前記窒化ケイ素を堆積させるステップを含む、請求項２１に記載の方法。

【請求項23】

前記ＤＳＧ切断構造を形成するために前記第２の材料を堆積させるステップは、
前記開口にライナ酸化物層を堆積させるステップであって、前記ライナ酸化物層は前記開口の表面と接触している、ステップと、
前記開口を満たすために窒化ケイ素層を堆積させるステップと
を含む、請求項２１に記載の方法。

【請求項24】

前記ライナ酸化物層の前記堆積は原子層堆積（ＡＬＤ）を含む、請求項２３に記載の方法。

【請求項25】

前記ＤＳＧ切断構造を形成するために前記第２の材料を堆積させるステップは、
前記開口にライナ酸化物層を堆積させるステップであって、前記ライナ酸化物層は前記開口の表面と接触している、ステップと、
前記ライナ酸化物層にわたって窒化ケイ素層を堆積させるステップと、
前記窒化ケイ素層の前記堆積の間に前記窒化ケイ素層に空隙を形成するステップと
を含む、請求項２１に記載の方法。

【請求項26】

前記誘電層において前記コンタクトを形成するステップは、
前記チャネル構造および前記ＤＳＧ切断構造と接触している他の開口を形成するために前記誘電層をエッチングするステップと、
前記他の開口を満たすために伝導性材料を堆積させるステップと
を含む、請求項１８から２５のいずれか一項に記載の方法。

【請求項27】

前記ＤＳＧ切断構造は前記誘電層の前記エッチングのエッチング停止層である、請求項２６に記載の方法。

【請求項28】

前記第２の材料におけるエッチング速度が、前記誘電層の前記エッチングにおいて、前記第１の材料におけるエッチング速度よりも小さい、請求項２６または２７に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、メモリデバイス、およびメモリデバイスを形成するための方法に関する。

【背景技術】

【0002】

平面状メモリセルは、処理技術、回路設計、プログラミングアルゴリズム、および製造工程を改善することで、より小さい大きさへと縮小される。しかしながら、メモリセルの最小加工寸法が下限に近付くにつれて、平面状の工程および製造の技術は難しくなり、高コストになる。結果として、平面状メモリセルの記憶密度が上限に近付く。

【0003】

三次元（３Ｄ）メモリアーキテクチャは、平面状メモリセルにおける密度の限界に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイの動作を容易にするための周辺回路とを含む。

【発明の概要】

【課題を解決するための手段】

【0004】

一態様において、メモリデバイスが開示されている。メモリデバイスは、基板にわたるスタック構造と、スタック構造において延びるチャネル構造と、チャネル構造にわたる誘電層とを備える。誘電層は第１の材料を含む。メモリデバイスは、誘電層を貫いて延びるＤＳＧ切断構造も含み得る。ＤＳＧ切断構造は、第１の材料とは異なる第２の材料を含む。

【0005】

他の態様において、メモリシステムが開示されている。メモリシステムは、データを保存するように構成されるメモリデバイスを備える。メモリデバイスは、基板にわたるスタック構造と、スタック構造において延びるチャネル構造と、チャネル構造にわたる誘電層であって、第１の材料を含む誘電層と、誘電層を貫いて延びるＤＳＧ切断構造とを備える。ＤＳＧ切断構造は、第１の材料とは異なる第２の材料を含む。メモリシステムは、メモリデバイスに連結され、チャネル構造の動作を制御するように構成されるメモリ制御装置も備える。

【0006】

なおも他の態様において、メモリデバイスを形成するための方法が開示されている。方法は、基板にわたってスタック構造を形成するステップと、スタック構造において延びるチャネル構造を形成するステップと、チャネル構造にわたって誘電層を形成するために第１の材料を堆積させるステップと、開口を形成するために誘電層およびスタック構造にパターン形成するステップであって、開口は、誘電層を貫き、スタック構造の上部分において伝導層と接触している、ステップとを含む。方法は、ＤＳＧ切断構造を形成するために、開口に第２の材料を堆積させるステップも含み得る。第２の材料は第１の材料とは異なる。方法は、誘電層において、チャネル構造と接触しているコンタクトを形成するステップをさらに含み得る。

【0007】

本明細書に組み込まれており、本明細書の一部を形成する添付の図面が、本開示の態様を図示しており、本記載と併せて、本開示を説明するように、および、本開示を当業者に実施および使用させることができるように、さらに供する。

【図面の簡単な説明】

【0008】

【図1A】本開示のいくつかの態様による、例示の３Ｄメモリデバイスの上面図である。

【図1B】本開示のいくつかの態様による、例示の３Ｄメモリデバイスの断面図である。

【図1C】本開示のいくつかの態様による、３Ｄメモリデバイスにおける例示のＤＳＧ切断構造の図である。

【図1D】本開示のいくつかの態様による、３Ｄメモリデバイスにおける例示のＤＳＧ切断構造の図である。

【図1E】本開示のいくつかの態様による、３Ｄメモリデバイスにおける例示のＤＳＧ切断構造の図である。

【図2A】本開示のいくつかの態様による、製造工程の異なる段階においての例示の３Ｄメモリデバイスの断面図である。

【図2B】本開示のいくつかの態様による、製造工程の異なる段階においての例示の３Ｄメモリデバイスの断面図である。

【図2C】本開示のいくつかの態様による、製造工程の異なる段階においての例示の３Ｄメモリデバイスの断面図である。

【図2D】本開示のいくつかの態様による、製造工程の異なる段階においての例示の３Ｄメモリデバイスの断面図である。

【図2E】本開示のいくつかの態様による、製造工程の異なる段階においての例示の３Ｄメモリデバイスの断面図である。

【図2F】本開示のいくつかの態様による、製造工程の異なる段階においての例示の３Ｄメモリデバイスの断面図である。

【図2G】本開示のいくつかの態様による、製造工程の異なる段階においての例示の３Ｄメモリデバイスの断面図である。

【図2H】本開示のいくつかの態様による、製造工程の異なる段階においての例示の３Ｄメモリデバイスの断面図である。

【図3】本開示のいくつかの態様による、３Ｄメモリデバイスを形成するための例示の方法の流れ図である。

【図4】本開示のいくつかの態様による、メモリデバイスを有する例示のシステムのブロック図である。

【図5A】本開示のいくつかの態様による、メモリデバイスを有する例示のメモリカードの図である。

【図5B】本開示のいくつかの態様による、メモリデバイスを有する例示のソリッドステートドライブ（ＳＳＤ）の図である。

【発明を実施するための形態】

【0009】

本開示は添付の図面を参照して説明される。

【0010】

特定の構成および配置が検討されているが、これが例示の目的のためだけに行われていることは、理解されるべきである。そのため、他の構成および配置が、本開示の範囲から逸脱することなく使用できる。また、本開示は、様々な他の用途において用いることもできる。本開示に記載されているような機能的特徴および構造的特徴は、互いとの組み合わせ、調整、および変更が本開示の範囲内になるように、図面において明確に描写されていない方法で、それらの組み合わせ、調整、および変更をさせることができる。

【0011】

概して、用語は、文脈における使用から少なくとも部分的に理解できる。例えば、本明細書で使用されているような「１つまたは複数」という用語は、少なくとも部分的に文脈に依存して、単数の意味での特徴、構造、もしくは特性を記載するために使用されてもよく、または、複数の意味での特徴、構造、もしくは特性の組み合わせを記載するために使用されてもよい。同様に、「１つ」または「その」などの用語も、少なくとも部分的に文脈に依存して、単数での使用を伝えるために、または、複数での使用を伝えるために、利用され得る。また、「～に基づいて」という用語は、排他的な因子のセットを伝えるように必ずしも意図されていないとして理解でき、代わりに、文脈に少なくとも部分的に依存して、必ずしも明示的に記載されていない追加の因子の存在を許容してもよい。

【0012】

本開示における「～の上に」、「～の上方に」、および「～にわたって」の意味が、「～の上に」が何か「の直接的に上に」だけを意味せず、それらの間に中間の特徴または層を伴って何かの「上に」の意味も含むように、および、「～の上方に」および「～にわたって」が何か「の上方に」および「にわたって」の意味を意味するだけでなく、それらの間に中間の特徴または層がない状態で何か「の上方に」および「にわたって」いる（つまり、何かの直接的に上にある）意味も含むことができるように、最も広い様態で解釈されるべきであることは、容易に理解されるべきである。

【0013】

さらに、「～の下に」、「～の下方に」、「下方」、「～の上方に」、および「上方」などの空間的に相対的な用語が、図において示されているように、他の要素または特徴に対するある要素または特徴の関係を記載するために、説明の容易性のために本明細書で使用されることがある。空間的に相対的な用語は、図に描写されている配向に加えて、使用中または動作中におけるデバイスの異なる配向を網羅するように意図されている。装置は他に配向されてもよく（９０度回転させられる、または、他の配向に回転させられる）、本明細書で使用されている空間的に相対的な記載は、それに応じて同様に解釈され得る。

【0014】

本明細書で使用されているように、「層」という用語は、厚さを伴う領域を含む材料部分に言及している。層は、下または上にある構造の全体にわたって延びることができる、または、下または上にある構造の範囲よりも小さい範囲を有し得る。さらに、層は、連続構造の厚さよりも小さい厚さを有する同質または非同質の連続構造の領域であり得る。例えば、層は、連続構造の上面と下面との間、または上面および下面において、水平面の任意の対の間に位置付けられ得る。層は、水平に、垂直に、および／またはテーパ面に沿って、延びることができる。基板は、層であり得る、１つまたは複数の層を含み得る、ならびに／または、その上、その上方、および／もしくはその下方に１つもしくは複数の層を有し得る。層は複数の層を含み得る。例えば、相互接続層が、１つまたは複数の導体層および接触層（相互接続線および／またはビアコンタクトが形成されている）と、１つまたは複数の誘電層とを含み得る。

【0015】

本明細書で使用されているように、「基板」という用語は、後続の材料層が追加される材料に言及している。基板自体がパターン形成され得る。基板の上部に追加される材料が、パターン形成され得る、または、パターン形成されないままであり得る。さらに、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどの半導体材料の幅広のアレイを含み得る。代替で、基板は、ガラス、プラスチック、またはサファイアウエハなど、非導電性材料から作られてもよい。

【0016】

本明細書で使用されているように、「３Ｄメモリデバイス」は、メモリストリングが基板に対して鉛直方向に延びるように、横に配向された基板においてメモリセルトランジスタの鉛直に配向されたストリング（ＮＡＮＤメモリストリングなど、本明細書では「メモリストリング」と称される）を伴う半導体デバイスに言及している。本明細書で使用されているように、「鉛直の／鉛直に」という用語は、基板の横方向表面に対して名目上垂直であることを意味する。

【0017】

３ＤＮＡＮＤメモリデバイスなど、いくつかの３Ｄメモリデバイスでは、メモリセルは、インターリーブされたスタック伝導層とスタック誘導層とのスタック構造において延びる機能的なチャネル構造で形成される。より大きな容量への要求が引き続き高まっているため、現在、チャネル構造は、メモリセルの数／密度を増加させ、延いては３Ｄメモリデバイスの容量を増加させるために、よりコンパクトな横方向の配置を有する。用量を増加させるための１つの方法は、より多くの機能的なチャネル構造を３Ｄメモリデバイスのメモリブロックに割り当てることである。例えば、９列の代わりに、１２列または１６列の機能的なチャネル構造がメモリブロックに配置され得る。他の方法は、追加または代替で、メモリブロックにおいてより多くの機能的なチャネル構造を形成するために、ダミーのチャネル構造の数を減らすことである。しばしば、メモリセルはダミーのチャネル構造に形成されない。

【0018】

３Ｄメモリデバイスを動作させるために、メモリセルはメモリブロックへと分割され、メモリブロックはストリングへとさらに分割される。例えば、ドレイン選択ゲート（ＤＳＧ）切断構造が、ＤＳＧを異なるストリングにおいて未接続とするために、メモリブロックにおける隣接するストリングの間にしばしば形成される。そのため、ストリングは、様々な動作において、それぞれのＤＳＧを通じて選択することができる。ＤＳＧ切断構造が、ダミーのチャネル構造の上方にしばしば形成される。ダミーのチャネル構造の数を減らすために、ダミーのチャネル構造は形成されず、ＤＳＧ切断構造が、ストリング同士の間であるが、機能的なチャネル構造の上方において形成される。ＤＳＧ切断構造は、隣接するストリングのＤＳＧが未接続とされるように、機能的なチャネル構造の列およびストリングの１つまたは複数のＤＳＧと接触している。鉛直において、ＤＳＧ切断構造は、チャネル構造のドレインなど、チャネル構造と部分的に重なる。

【0019】

ＤＳＧ切断構造がスタック構造に形成された後、チャネルコンタクトといったコンタクトが、機能的なチャネル構造の上方で、機能的なチャネル構造と接触して形成される。コンタクトは、動作の間にドレイン電圧を機能的なチャネル構造に適用することができる。コンタクトは、機能的なチャネル構造にわたって、誘電層においてしばしば形成される。誘電層と、機能的なチャネル構造と接触しているＤＳＧ切断構造とは、酸化ケイ素などの同じ誘電性材料をしばしば有する。コンタクトを形成するために、開口が、機能的なチャネル構造の下にあるドレインを露出させるために、誘電層において初めに形成され、伝導性材料が開口に堆積させられる。鉛直方向において、開口はＤＳＧ切断構造としばしば部分的に重なる。誘電層とＤＳＧ切断構造とは同じ構造を有するため、開口を形成するためのエッチング液はＤＳＧ切断構造をしばしばオーバーエッチングし、機能的なチャネル構造において望ましくないエッチングされた領域を結果的に生じさせる。そのため、伝導性材料が望ましくないエッチングされた領域に堆積させられる可能性があり、短絡および／または漏れなどの問題を引き起こす。

【0020】

本開示は、ＤＳＧ切断構造を形成するために、エッチング停止材料を含むＤＳＧ切断構造を伴う３Ｄメモリデバイスと、製造工程とを提供する。エッチング停止材料は、チャネル構造にわたる誘電層とは異なる材料である。例えば、誘電層は酸化ケイ素を含み、エッチング停止材料は窒化ケイ素を含む。いくつかの実施では、エッチング停止材料は窒化ケイ素から成る。いくつかの実施では、エッチング停止材料は、窒化ケイ素、酸化ケイ素、および／または空隙を含む。コンタクトが形成される開口の形成の間、エッチング停止材料のエッチング速度は、望ましくは誘電層のエッチング速度よりも小さい。したがって、開口の底面は、チャネル構造へと延び入る代わりに、ＤＳＧ切断構造において停止することができる。したがって、ＤＳＧ切断構造と接触しているチャネル構造は、コンタクトの形成においてオーバーエッチングによりなりにくい。したがって、短絡および／または漏れが、本明細書に開示されている３Ｄメモリデバイスではより起こりにくい。

【0021】

図１Ａは、本開示のいくつかの態様による、例示の３Ｄメモリデバイス１００の上面図を示している。図１Ｂは、本開示のいくつかの態様による、Ａ－Ａ’方向に沿っての３Ｄメモリデバイス１００の断面図を示している。図示の目的のために、３Ｄメモリデバイスの一部だけが図１Ｂでは描写されている。図１Ａと図１Ｂとは一緒に説明される。

【0022】

３Ｄメモリデバイス１００は、シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、または任意の他の適切な材料を含み得る基板１１０を備え得る。いくつかの実施において、基板１１０は、研削、エッチング、化学機械研磨（ＣＭＰ）、またはそれらの任意の組み合わせによって薄くされた薄型基板（例えば、半導体層）である。３Ｄメモリデバイス１００における構成要素の空間的関係をさらに図示するためにｘ軸、ｙ軸、およびｚ軸が図１Ａおよび図１Ｂに含まれることが、留意されている。３Ｄメモリデバイス１００の基板１１０は、ｘ方向およびｙ方向（つまり、横方向）において横に延びる２つの横方向表面（例えば、上面および下面）を含む。本明細書で使用されているように、１つの構成要素（例えば、層またはデバイス）が、３Ｄメモリデバイス（例えば、３Ｄメモリデバイス１００）の他の構成要素（例えば、層またはデバイス）の「上」、「上方」、または「下方」のいずれにあるかは、基板がｙ方向において３Ｄメモリデバイスの下方の平面に位置決めされるとき、ｚ方向（つまり、鉛直方向）における３Ｄメモリデバイスの基板（例えば、基板１１０）に対して決定される。空間的な関係を記載することについての同じ概念が、本開示を通じて適用されている。

【0023】

３Ｄメモリデバイス１００はモノリシック３Ｄメモリデバイスの対であり得る。「モノリシック」という用語は、３Ｄメモリデバイスの構成要素（例えば、周辺デバイスおよびメモリアレイ）が単一の基板に形成されることを意味する。モノリシック３Ｄメモリデバイスについて、製造は、周辺デバイスの処理およびメモリアレイデバイスの処理の畳み込みのため、追加の制約に直面する。例えば、メモリアレイデバイス（例えば、ＮＡＮＤメモリストリング）の製造は、同じ基板に形成された、または同じ基板に形成される周辺デバイスと関連付けられるサーマルバジェットによって制約される。

【0024】

代替で、３Ｄメモリデバイス１００は、構成要素（例えば、周辺デバイスおよびメモリアレイデバイス）が異なる基板において別々に形成されてから、対面の様態などで接合され得る非モノリシック３Ｄメモリデバイスの一部であってもよい。いくつかの実施において、メモリアレイデバイスの基板（例えば、基板１１０）は、接合された非モノリシック３Ｄメモリデバイスの基板として留まり、周辺デバイス（例えば、ページバッファ、デコーダ、およびラッチなど、３Ｄメモリデバイス１００の動作を容易にするために使用される任意の適切なデジタル信号、アナログ信号、および／または混合信号の周辺回路を含み、図示されていない）が反転させられ、ハイブリッド接合のためにメモリアレイデバイス（例えば、ＮＡＮＤメモリストリング）の方へと下を向く。いくつかの実施において、メモリアレイデバイス基板（例えば、基板１１０）が反転させられ、接合された非モノリシック３Ｄメモリデバイスにおいて、メモリアレイデバイスが周辺デバイスの上方にあるように、ハイブリッド接合のために周辺デバイス（図示されていない）に向けて下を向くことは、理解される。メモリアレイデバイス基板（例えば、基板１１０）は、薄くされた基板（接合された非モノリシック３Ｄメモリデバイスの基板ではない）とでき、非モノリシック３Ｄメモリデバイスの相互接続のバックエンドオブライン（ＢＥＯＬ）が、薄くされたメモリアレイデバイス基板の裏側に形成できる。

【0025】

いくつかの実施において、３Ｄメモリデバイス１００は、メモリセルが、基板１１０の鉛直方向上方にそれぞれ延びる、チャネル構造などのＮＡＮＤメモリストリングのアレイの形態で提供されるＮＡＮＤフラッシュメモリデバイスである。図１Ａは、本開示のいくつかの態様による、３Ｄメモリデバイス１００におけるメモリブロック１０１の一部の平面図を示している。メモリブロック１０１は、スリット構造１０２の対の間に配置される複数のメモリセル（図示されていない）を備え得る。アレイで配列されるメモリセルは、スリット構造１０２同士の間において複数のチャネル構造１０８で形成される。３Ｄメモリデバイス１００は、隣接するストリング１０４の対の間に１つまたは複数のＤＳＧ切断構造１０６もそれぞれ備え得る。

【0026】

図１Ｂに示されているように、３Ｄメモリデバイス１００は、スタック構造１３０と、ｚ方向においてスタック構造１３０を貫いて鉛直方向に延びる複数のチャネル構造１０８とを備え得る。スタック構造１３０は、基板１１０の上方にインターリーブされたスタック伝導層とスタック誘導層１１８とを備え得る。スタック伝導層は、スタック構造１３０の上部分などにおける１つまたは複数のＤＳＧ線１１６と、複数の制御ゲート線（例えば、ワード線）１２０とを備え得る。例えば、ＤＳＧ線１１６は上スタック伝導層であり得、ＤＳＧ線の数は１、２、３、４などであり得る。スタック伝導層の数は、１６、４３２、６４、９６、１２８、２５６など、任意の適切な正の数であり得る。スタック伝導層（ＤＳＧ線１１６およびワード線１２０）は、限定されることはないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープシリコン、シリサイド、またはそれらの任意の組み合わせを含む伝導性材料を有し得る。スタック誘導層１１８は、限定されることはないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含む誘電性材料を含み得る。

【0027】

制御ゲート線１２０とチャネル構造１０８との交差はメモリセルを形成する。３Ｄメモリデバイス１００は、ｙ方向においてスリット構造１０２同士の間に位置付けられるアレイなどの複数のチャネル構造１０８を含み得る。いくつかの実施において、チャネル構造１０８は、ｘ方向にそれぞれが延びる列で配置でき、複数の列がｙ方向に配置される。いくつかの実施において、メモリブロック１０１は、ｙ方向に配置される４×Ｍ列のチャネル構造１０８を含み、Ｍは正の整数である。例えば、メモリブロック１０１は８列、１２列、１６列などを含み得る。いくつかの実施において、図１Ａに示されているように、メモリブロック１０１は１６列のチャネル構造１０８を含む。

【0028】

チャネル構造１０８は、（例えば、半導体チャネルとしての）半導体材料および（例えば、メモリ膜としての）誘電性材料で満たされたチャネルホールを含み得る。いくつかの実施では、半導体チャネルは、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。いくつかの実施では、メモリ膜は、トンネル層、記憶層（「電荷トラップ層」としても知られている）、および阻止層を含む複合層である。いくつかの実施において、チャネル構造１０８の残りの空間は、酸化ケイ素などの誘電性材料を含む充填層で部分的または完全に満たすことができる。チャネル構造１０８は円筒形（例えば、柱の形）を有し得る。充填層、半導体チャネル、トンネル層、記憶層、および阻止層は、同じ実施によれば、この順番で柱の中心から外面に向けて径方向に配置される。トンネル層は、酸化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含み得る。記憶層は、酸化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含み得る。阻止層は、酸化ケイ素、酸窒化ケイ素、高誘電率（ｈｉｇｈ－ｋ）の誘電体、またはそれらの任意の組み合わせを含み得る。一例において、メモリ膜は、酸化ケイ素／酸窒化ケイ素（または窒化ケイ素）／酸化ケイ素（ＯＮＯ）の複合層を含み得る。

【0029】

いくつかの実施において、チャネル構造１０８は、チャネル構造１０８の下方部分（例えば、下端）において、半導体プラグをさらに備え得る。本明細書において使用されているように、基板１１０が３Ｄメモリデバイス１００の最も下の平面に位置決めされるとき、構成要素（例えば、チャネル構造１０８）の「上端」は、ｚ方向において基板１１０から最も遠くに離れた端であり、構成要素（例えば、チャネル構造１０８）の「下端」は、ｚ方向において基板１１０に最も近い端である。半導体プラグは、任意の適切な方向において基板１１０からエピタキシャルに成長させられ得る、または、基板１１０にわたって堆積され得るシリコンなどの半導体材料を含み得る。いくつかの実施において、半導体プラグが、基板１１０と同じ材料の単結晶シリコンを含むことは、理解される。別の言い方をすれば、半導体プラグは、基板１１０の材料と同じであるエピタキシャルに成長させられた半導体層を含み得る。いくつかの実施において、半導体プラグの一部は、基板１１０の上面の上方にあり、半導体チャネルと接触している。半導体プラグは、チャネル構造１０８のソース選択ゲートによって制御されるチャネルとして機能することができる。いくつかの実施において、３Ｄメモリデバイス１００が、図１Ｂに示されているように半導体プラグを含まないことは、理解される。

【0030】

いくつかの実施において、チャネル構造１０８は、チャネル構造１０８の上方部分（例えば、上端）において、チャネルプラグをさらに備え得る。チャネルプラグは半導体チャネルの上端と接触していてもよい。チャネルプラグは半導体材料（例えば、ポリシリコン）を含み得る。３Ｄメモリデバイス１００の製造の間のチャネル構造１０８の上端を覆うことで、チャネルプラグは、酸化ケイ素および窒化ケイ素など、チャネル構造１０８において満たされる誘電体のエッチングを防止するためのエッチング停止層として機能することができる。いくつかの実施において、チャネルプラグはチャネル構造１０８のドレインとしても機能する。

【0031】

スリット構造１０２は、スタック構造１３０において、鉛直に（例えば、ｚ方向に）および横に（例えば、ｘ方向に）それぞれ延びてもよい。スリット構造１０２はゲート線スリットとも称され得る。いくつかの実施において、電圧をチャネル構造１０８にソース電圧を適用するアレイ共通ソース（ＡＣＳ）の一部としてのソースコンタクト構造が形成され得る。スリット構造１０２は基板１１０と接触していてもよい。いくつかの実施において、スリット構造１０２におけるソースコンタクト構造は、誘電性スペーサと、誘電性スペーサにおけるソースコンタクトとをそれぞれ備え得る。ソースコンタクトは基板１１０に伝導的に接続され得る。ソースコンタクトは、限定されることはないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープシリコン、シリサイド、またはそれらの任意の組み合わせを含む伝導性材料を含み得る。誘電性スペーサは、限定されることはないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含む誘電性材料を含み得る。

【0032】

３Ｄメモリデバイス１００は、チャネル構造１０８（例えば、チャネル構造１０８のチャネルプラグ）にわたってチャネル構造１０８と接触している誘電層１１４と、誘電層１１４におけるコンタクト１１２とをさらに備え得る。コンタクト１１２はチャネル構造１０８（例えば、チャネル構造１０８のチャネルプラグ／ドレイン）と接触していてもよい。誘電層１１４は、単一の層または複数の層を含んでもよく、１つまたは複数の誘電性材料を含み得る。いくつかの実施では、誘電層１１４は、限定されることはないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含む誘電性材料を含み得る。例えば、誘電層１１４は、酸化ケイ素層の対によって挟まれた窒化ケイ素層を含み得る。いくつかの実施において、チャネル構造１０８のチャネルプラグ（例えば、ドレイン）は酸化ケイ素層と接触している。いくつかの実施において、コンタクト１１２は、限定されることはないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープシリコン、シリサイド、またはそれらの任意の組み合わせを含む伝導性材料を含み得る。コンタクト１１２は、動作の間にチャネル構造１０８にドレイン電圧を適用することができる。

【0033】

１つまたは複数のＤＳＧ切断構造１０６は、スタック構造１３０において、鉛直に（例えば、ｚ方向に）および横に（例えば、ｘ方向に）それぞれ延びてもよい。ＤＳＧ切断構造１０６は、メモリブロック１０１の隣接するストリング１０４の間にそれぞれ位置決めされ得る。例えば、メモリブロック１０１は、３つのＤＳＧ切断構造１０６によって４つのストリング１０４へと分割される１６列のチャネル構造１０８を含み得る。図１Ａおよび図１Ｂに示されているように、ＤＳＧ切断構造１０６は、各々のストリング１０４の第１の列において、複数のチャネル構造１０８と接触していてもよい。ＤＳＧ切断構造１０６と接触しているチャネル構造１０８は、メモリセルが形成される機能的なチャネル構造であり得る。ＤＳＧ切断構造１０６は、これらのスタック伝導層が１つのストリング１０４から他のストリング１０４へと未接続／絶縁とされるように、隣接するストリング１０４のうちの一方に１つまたは複数のスタック伝導層と接触していてもよい。ＤＳＧ切断構造１０６と接触しているスタック伝導層はＤＳＧ線１１６と称されてもよい。各々のストリング１０４におけるＤＳＧ線１１６の一部分は、それぞれのストリング１０４のＤＳＧを形成することができ、ゲート選択電圧が動作中にそれぞれのストリング１０４を選択するためにＤＳＧに適用されてもよい。いくつかの実施において、設計に依存して、ＤＳＧ線１１６の数は、１、２、３、４、または他の適切な正の数であり得る。いくつかの実施において、各々のストリング１０４におけるＤＳＧは、スタック構造１３０の上部分に位置決めでき、上選択ゲート（ＴＳＧ）と称されてもよい。いくつかの実施において、図１Ａに示されているように、ＤＳＧ切断構造１０６は、２つの隣接する列のチャネル構造１０８と接触している。図示の容易性のために、本開示において、ＤＳＧ切断構造は、例として、図１Ｂ～図１Ｅおよび図２Ａ～図２Ｈにおける１つのチャネル構造と接触して描写されている。

【0034】

ＤＳＧ切断構造１０６は、誘電層１１４とは異なる材料を含み得る。いくつかの実施において、ＤＳＧ切断構造１０６は、コンタクト１１２の形態でのエッチング停止層として機能することができる誘電性材料を含み得る。いくつかの実施において、コンタクト１１２が位置付けられる開口を形成するために使用されるエッチング液は、ＤＳＧ切断構造１０６よりも、誘電層１１４においてより高いエッチング速度を有する。例えば、ＤＳＧ切断構造１０６に対する誘電層１１４のエッチング選択比は１よりも大きくなり得る。いくつかの実施では、誘電層１１４は酸化ケイ素を含み、ＤＳＧ切断構造１０６は窒化ケイ素を含む。

【0035】

図１Ｃ～図１Ｅは、本開示のいくつかの態様による、ＤＳＧ切断構造１０６の構造をそれぞれ示している。一例において、図１Ｃに示されているように、ＤＳＧ切断構造１０６は窒化ケイ素を含み得る。いくつかの実施において、ＤＳＧ切断構造１０６は、窒化ケイ素層などのエッチング停止層から成る。他の例では、図１Ｄに示されているように、ＤＳＧ切断構造１０６は、ライナ層１０６－１と、ライナ層１０６－１によって包囲され、ライナ層１０６－１と接触しているエッチング停止層１０６－２とを備え得る。ライナ層１０６－１はチャネル構造１０８およびＤＳＧ線１１６と接触していてもよい。エッチング停止層１０６－２の上面は誘電層１１４の上面と同一平面であり得る。いくつかの実施では、ライナ層１０６－１は酸化ケイ素を含み、エッチング停止層１０６－２は窒化ケイ素を含む。さらなる例では、図１Ｅに示されているように、ＤＳＧ切断構造１０６は、ライナ層１０６－１と、ライナ層１０６－１によって包囲され、ライナ層１０６－１と接触しているエッチング停止層１０６－２と、エッチング停止層１０６－２によって包囲され、エッチング停止層１０６－２と接触している（例えば、中にある）充填材層１０６－３とを備え得る。充填材層１０６－３の材料はエッチング停止層１０６－２の材料とは異なり得る。例えば、充填材層１０６－３は、酸化ケイ素、酸窒化ケイ素、または空隙を含み得る。いくつかの実施において、充填材層１０６－３は空隙を含む。図１Ｄおよび図１Ｅに示されている例において、ライナ層１０６－１の厚さは２ｎｍ～８ｎｍの間の範囲であり得る（例えば、２ｎｍ、３ｎｍ、５ｎｍ、７ｎｍ、８ｎｍ）。例えば、ライナ層１０６－１の厚さは約５ｎｍであり得る。

【0036】

図２Ａ～図２Ｈは、本開示のいくつかの態様による、製作工程の異なる段階においての３Ｄメモリデバイス２００の断面図を示している。図３は、本開示のいくつかの態様による、３Ｄメモリデバイス２００を形成するための例示の方法３００の流れ図を示している。３Ｄメモリデバイス２００は３Ｄメモリデバイス１００の例であり得る。図示の目的のために、図２Ａ～図２Ｈと方法３００とは一緒に検討される。方法３００で示されている動作が包括的ではないことと、他の動作が、図示されている動作のいずれかの前、後、または合間に実施されてもよいこととは、理解される。さらに、動作のうちのいくつかは、同時に実施されてもよい、または、図２Ａ～図２Ｈおよび図３に示されている順番とは異なる順番で実施されてもよい。

【0037】

方法３００は動作３０２において開始し、動作３０２では、スタック構造が基板にわたって形成され、チャネル構造がスタック構造に形成される。図２Ａは、対応する構造を示している。

【0038】

図２Ａに示されているように、スタック構造２３０が基板にわたって形成され（図示されていない）、スタック構造２３０において鉛直に延びるチャネル構造２０８が形成され得る。スタック構造２３０は、複数のスタック誘電層２１８でインターリーブされた複数のスタック伝導層（例えば、ＤＳＧ線２１６および制御ゲート線２２０）を備え得る。

【0039】

スタック構造２３０を形成するために、複数の第１の材料の層と複数の第２の材料の層とが、基板の上方で積み重なるように基板に堆積させられる。「ゲートラスト」工程では、複数の交互のスタック誘導層とスタック犠牲層とを有する誘電体スタック（図示されていない）が基板の上方に形成され得る。スタック誘導層およびスタック犠牲層は、基板にわたる複数のスタック誘電層／犠牲層の対を形成することができる。ゲート置換工程は、スタック構造２３０においてスタック伝導層を形成するために、後で実施され得る。いくつかの実施において、基板はシリコン基板を含み得る。スタック誘導層とスタック犠牲層とは異なる材料を含み得る。いくつかの実施において、各々のスタック誘導層が酸化ケイ素の層を含んでもよく、各々のスタック犠牲層が窒化ケイ素の層を含んでもよい。誘電体スタックは、限定されることはないが、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、またはそれらの任意の組み合わせを含め、１つまたは複数の薄膜堆積工程によって形成され得る。いくつかの実施において、酸化ケイ素などの誘電性材料を基板に堆積させることで、パッド酸化物層（図示されていない）が基板と誘電体スタックとの間に形成される。

【0040】

「ゲートファースト」工程では、インターリーブされたスタック伝導層とスタック誘導層とのスタックが基板にわたって形成でき、ゲート置換工程は必要とされない。スタック伝導層はポリシリコンの層をそれぞれ含むことができ、スタック誘導層は酸化ケイ素の層をそれぞれ含むことができる。スタックは、限定されることはないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含め、１つまたは複数の薄膜堆積工程によって形成され得る。いくつかの実施では、インターリーブされた第１の材料の層と第２の材料の層とがトリミング工程を受ける可能性があり、トリミング工程では、第１の材料の層と第２の材料の層とが、スタック構造２３０の１つまたは複数の側面においてステアケース構造を形成するために、繰り返しパターン形成される。トリミング工程はフォトリソグラフィ工程およびエッチング工程（例えば、ウェットエッチングおよび／またはドライエッチング）を含み得る。

【0041】

ｚ方向においてスタック構造２３０（例えば、誘電体スタック）を通じて延びるチャネル構造２０８が形成され得る。チャネル構造２０８は、チャネル構造２０８（またはスタック構造２３０）の上部分において、チャネルプラグ２１５（例えば、チャネル構造２０８のドレイン）を含み得る。チャネルプラグ２１５は、ポリシリコンおよび／または金属を含むことができ、続いて、ドレイン電圧をチャネル構造２０８に適用するコンタクトに伝導的に接続され得る。いくつかの実施において、エッチング工程が、インターリーブされたスタック誘電層／犠牲層の対を通じて鉛直方向に延びる複数のチャネルホールを形成するために実施され得る。いくつかの実施において、チャネルホールを形成するための製造工程は、深掘反応性イオンエッチング（ＤＲＩＥ）など、ウェットエッチングおよび／またはドライエッチングを含み得る。いくつかの実施において、チャネルホールは基板の上部分へとさらに延びることができる。チャネルホールの形成の後、いくつかの実施において、選択的エピタキシャル成長動作などのエピタキシャル動作が、チャネルホールの底に半導体プラグを形成するために実施され得る。トンネル層、記憶層、阻止層、および半導体チャネルを含むメモリ膜が、チャネルホールにおいて形成され得る。任意選択で、充填層がチャネルホールに形成されてもよい。いくつかの実施において、チャネル構造２０８は半導体プラグを含まなくてもよい。メモリ膜、半導体チャネル、および充填層の堆積は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせなど、任意の適切な薄膜堆積工程を含み得る。チャネルプラグ２１５の堆積は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電解メッキ、またはそれらの任意の組み合わせを含み得る。

【0042】

ｚ方向においてスタック構造２３０を貫いて延びる複数のゲート線スリット（図示されていない）が形成され得る。ソースコンタクト構造が形成されるゲート線スリットが、図１Ａに戻って参照すると、ｘ方向において横方向に延び得る。ゲート線スリットは、基板の上部分へと接触または延在し得る。いくつかの実施において、ゲート線スリットを形成するための製造工程は、深掘反応性イオンエッチング（ＤＲＩＥ）など、ウェットエッチングおよび／またはドライエッチングを含み得る。

【0043】

ゲートラスト工程では、異方性エッチング工程が、スタック犠牲層を除去し、複数の横方向リセスを形成するために実施され得る。ＣＶＤ、ＰＶＤ、および／またはＡＬＤなどの１つまたは複数の薄膜堆積工程が、横方向リセスにおいて複数のスタック伝導層を形成するために実施され得る。いくつかの実施において、スタック伝導層はＷを含む。

【0044】

次に、ソースコンタクト構造（例えば、ソースコンタクト構造１０２に戻って参照する）が各々のゲート線スリットに形成され得る。ソースコンタクト構造は、誘電性スペーサ（例えば、酸化ケイ素）と、誘電性スペーサにおけるソースコンタクト（例えば、Ｗ）とを備え得る。誘電性スペーサの形成は、ＣＶＤ、ＰＶＤ、および／またはＡＬＤなどの１つまたは複数の薄膜堆積工程を含み得る。ソースコンタクトの形成は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電解メッキ、またはそれらの任意の組み合わせを含み得る。

【0045】

方法３００は動作３０４へと進み、動作３０４において、チャネル構造にわたって誘電層を形成するために、第１の材料が堆積させられる。図２Ａは、対応する構造を示している。

【0046】

図２Ａに示されているように、スタック構造２３０およびチャネル構造２０８が形成された後、誘電層２１４が、チャネル構造２０８にわたって、チャネル構造２０８と接触して形成される。誘電層２１４の形成は、酸化ケイ素など、第１の材料の堆積を含み得る。いくつかの実施において、単一の層または複数の層を有する誘電層２１４は、酸化ケイ素、窒化ケイ素、および／または酸窒化ケイ素を含む。いくつかの実施において、誘電層２１４は、酸化ケイ素層の対によって挟まれた窒化ケイ素層を含む。いくつかの実施において、チャネル構造２０８（例えば、チャネル構造２０８のドレイン）が、誘電層２１４の一部である酸化ケイ素の層と接触している。誘電層２１４の形成は、ＣＶＤ、ＰＶＤ、および／またはＡＬＤなどの１つまたは複数の薄膜堆積工程を含み得る。

【0047】

方法３００は動作３０６へと進み、動作３０６では、開口を形成するために誘電層およびスタック構造がパターン形成され、開口は、誘電層を貫き、スタック構造の上部分において１つまたは複数の伝導層と接触している。図２Ｂは、対応する構造を示している。

【0048】

図２Ｂに示されているように、誘電層２１４の形成の後、開口２２２が誘電層２１４を通じて形成され、スタック構造２３０へと形成される。開口２２２は、スタック構造２３０の上部分において、チャネル構造２０８の上部分および１つまたは複数のスタック伝導層と接触していてもよい。例えば、ｘ－ｙ平面において、開口２２２はチャネル構造２０８および１つまたは複数のスタック伝導層と部分的に重なってもよい。開口２２２は、１つまたは複数のスタック伝導層をチャネル構造２０８から未接続とすることができる。チャネルプラグ２１５の少なくとも一部分が、コンタクトへの後続の伝導性の接続のためにそのまま保持される。いくつかの実施において、開口２２２はチャネル構造２０８と１つまたは複数のスタック伝導層との間に位置決めされ、開口２２２の底面は、１つまたは複数のスタック伝導層の底構造の下方にあり得る。開口２２２によって未接続とされるスタック伝導層の数は、１、２、３、４などであり得る。未接続とされたスタック伝導層はＤＳＧ線２１６を形成することができ、ＤＳＧ線２１６の下方のスタック伝導層は制御ゲート線２２０を含み得る。いくつかの実施において、開口２２２の形成は、フォトリソグラフィ工程およびエッチング工程（例えば、ウェットエッチングおよび／またはドライエッチング）を含み得る。

【0049】

方法３００は動作３０８へと進み、動作３０８において、ＤＳＧ切断構造を形成するために、第２の材料が開口へと堆積させられる。図２Ｃ～図２Ｅは、対応する構造を示している。

【0050】

開口２２２の形成の後、第２の材料が、ＤＳＧ切断構造を形成するために開口２２２へと堆積させられ得る。第２の材料は、誘電層２１４の構造のエッチングにおいてエッチング停止材料として機能することができる窒化ケイ素を含み得る。いくつかの実施において、第２の材料は、他の誘電性材料および／または空隙などの他の非伝導性材料も含む。いくつかの実施において、第２の材料は窒化ケイ素から成り、第２の材料の堆積は、ＣＶＤ、ＰＶＤ、および／またはＡＬＤなどの１つまたは複数の薄膜堆積工程を含み得る。化学機械研磨（ＣＭＰ）および／またはリセスエッチングなどの平坦化工程が、誘電層２１４にわたって過剰な堆積材料を除去するために、堆積の後に実施される。

【0051】

例として、図２Ｃ～図２Ｅは、第２の材料が窒化ケイ素および酸化ケイ素を含む構造を示している。図２Ｃに示されているように、酸化ケイ素などの適切な材料のライナ材料層２２４が開口２２２へと堆積させられ得る。いくつかの実施において、ライナ材料層２２４は、５ｎｍなど、２ｎｍ～８ｎｍの厚さを有し、ＡＬＤを使用して堆積させることができる。ライナ材料層２２４は開口２２２の底面と側面とを覆うことができる。図２Ｄに示されているように、エッチング停止材料層２２６が、開口２２２を満たすために、ライナ材料層２２４にわたって堆積させられ得る。エッチング停止材料層２２６の堆積は、ＣＶＤ、ＰＶＤ、および／またはＡＬＤなどの１つまたは複数の薄膜堆積工程を含み得る。いくつかの実施において、空隙（図示されていない）がエッチング停止材料層２２６に形成される。空隙の形成は、急速熱封止など、任意の適切な製造工程を含み得る。空隙は、エッチング停止材料層２２６によって、封止されるなど、包囲させられ得る。

【0052】

図２Ｅに示されているように、ＣＭＰおよび／またはリセスエッチングなどの平坦化工程は、誘電層２１４にわたって過剰な堆積材料を除去するために、エッチング停止材料層２２６の堆積の後に実施される。ライナ層２２５（例えば、酸化ケイ素）とエッチング停止層２２８（例えば、窒化ケイ素）とを有するＤＳＧ切断構造２０６が形成され得る。ライナ層２２５は、エッチング停止層２２８の底面および側面においてエッチング停止層２２８を包囲することができる。いくつかの実施において、ＤＳＧ切断構造２０６の上面が誘電層２１４と同一平面であり得る。

【0053】

方法３００は動作３１０へと進み、動作３１０では、コンタクトが誘電層において形成され、コンタクトはチャネル構造と接触している。図２Ｆ～図２Ｈは、対応する構造を示している。

【0054】

図２Ｆに示されているように、ＤＳＧ切断構造２０６の形成の後、キャップ層２４０が誘電層２１４およびＤＳＧ切断構造２０６にわたって形成され得る。キャップ層２４０は、少なくともＤＳＧ切断構造２０６およびチャネル構造２０８を覆うことができる。いくつかの実施において、キャップ層２４０は、酸化ケイ素などの誘電性材料を含み、ＣＶＤ、ＰＶＤ、および／またはＡＬＤなどの１つまたは複数の薄膜堆積工程を使用して堆積させることができる。

【0055】

図２Ｇに示されているように、開口２３２がキャップ層２４０および誘電層２１４に形成されてもよい。開口２３２は、誘電層２１４を通じて延びることができ、チャネル構造２０８（例えば、チャネルプラグ２１５）と接触することができる。いくつかの実施において、開口２３２は、図２Ｇに示されているように、ＤＳＧ切断構造２０６に部分的にあるなど、ＤＳＧ切断構造２０６と接触していてもよい。エッチング停止層２２８の少なくとも上面が、開口２３２を形成するためにエッチングに曝されてもよい。開口２３２と接触しているライナ層２２５の一部は、開口２３２を形成するエッチング工程によって部分的に除去されてもされなくてもよい。いくつかの実施では、ライナ層２２５は、開口２３２におけるエッチング停止層２２８において完全または部分的に保持され得る。例えば、ライナ層２２５が開口２３２において完全または部分的に除去されるとき、側面のエッチング停止層２２８は開口２３２において露出させられ得る。他の例では、ライナ層２２５が完全に保持されるとき、エッチング停止層２２８の側面は、開口２３２におけるライナ層２２５によって覆われる。いくつかの実施において、ライナ層２２５の厚さが望ましくは薄いため、エッチング停止層２２８はチャネル構造２０８のエッチングをなおも防止する。したがって、チャネル構造２０８は開口２３２の形成の間に損傷に曝されにくくなる。いくつかの実施において、開口２３２の形成は、フォトリソグラフィ工程およびエッチング工程（例えば、ドライエッチングおよび／またはウェットエッチング）を含み得る。

【0056】

図２Ｈに示されているように、伝導性材料が開口２３２を満たすために堆積させられ、コンタクト２１２が形成される。コンタクト２１２は、キャップ層２４０において、誘電層２１４を貫いて、チャネル構造２０８のチャネルプラグ２１５と接触して延び得る。いくつかの実施において、ライナ層２２５が開口２３２において部分的または完全に除去される場合、コンタクト２１２はエッチング停止層２２８の側面および上面と接触している。いくつかの実施において、ライナ層２２５がエッチング停止層２２８の側面において完全に保持される場合、コンタクト２１２が上面におけるエッチング停止層２２８と接触するが、側面においては接触しない。いくつかの実施において、伝導性材料はタングステン（Ｗ）を含み、堆積は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、無電解メッキ、またはそれらの任意の組み合わせを含む。いくつかの実施において、窒化チタン（ＴｉＮ）といった接着層が、タングステンの堆積の前に開口２３２の側面に堆積させられる。いくつかの実施において、接着層の堆積は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含む。

【0057】

図４は、本開示のいくつかの態様による、メモリデバイスを有する例示のシステム４００のブロック図を示している。システム４００は、携帯電話、デスクトップコンピュータ、ラップトップコンピュータ、タブレット、車載コンピュータ、ゲームコンソール、プリンタ、測位デバイス、ウェアラブル電子デバイス、スマートセンサ、仮想現実（ＶＲ）デバイス、拡張現実（ＡＲ）デバイス、または、記憶装置を有する任意の他の適切な電子デバイスであり得る。図４に示されているように、システム４００は、ホスト４０８と、１つまたは複数のメモリデバイス４０４およびメモリ制御装置４０６を有するメモリシステム４０２とを備え得る。ホスト４０８は、中央処理ユニット（ＣＰＵ）などの電子デバイス、または、アプリケーションプロセッサ（ＡＰ）などのシステムオンチップ（ＳｏＣ）の処理装置であり得る。ホスト４０８は、データをメモリデバイス４０４へと送信するように、または、データをメモリデバイス４０４から受信するように、構成され得る。

【0058】

メモリデバイス４０４は、本開示に開示されている任意のメモリデバイスであり得る。上記で詳細に開示されているように、ＮＡＮＤフラッシュメモリデバイスなどのメモリデバイス４０４は、エッチング停止材料を有する１つまたは複数のＤＳＧ切断構造を有し得る。メモリ制御装置４０６は、メモリデバイス４０４とホスト４０８とに連結され、いくつかの実施によれば、メモリデバイス４０４を制御するように構成される。メモリ制御装置４０６は、メモリデバイス４０４に保存されたデータを管理することができ、ホスト４０８と通信することができる。例えば、メモリ制御装置４０６は、先に記載されている３Ｄメモリデバイス１００などのメモリデバイス４０４に連結させることができ、メモリ制御装置４０６は、ＤＳＧ線１１６を通じて３Ｄメモリデバイス１００のチャネル構造１０８の動作を制御するように構成できる。

【0059】

いくつかの実施において、メモリ制御装置４０６は、セキュアデジタル（ＳＤ）カード、コンパクトフラッシュ（登録商標）（ＣＦ）カード、ユニバーサルシリアルバス（ＵＳＢ）フラッシュドライブ、または、パーソナルコンピュータ、デジタルカメラ、携帯電話などの電子デバイスでの使用のための他の媒体のような低いデューティサイクル環境において動作するように設計される。いくつかの実施において、メモリ制御装置４０６は、スマートフォン、タブレット、ラップトップコンピュータなどの携帯デバイス、およびエンタープライズストレージアレイのためのデータ保存装置として使用される高いデューティサイクル環境のＳＳＤまたは組み込み型マルチメディアカード（ｅＭＭＣ）において動作するように設計される。メモリ制御装置４０６は、読み込み、消去、およびプログラム動作など、メモリデバイス４０４の動作を制御するように構成され得る。メモリ制御装置４０６は、限定されることはないが、不良ブロック管理、ガベージコレクション、論理アドレスから物理アドレスへの変換、ウェアレベリングなどを含め、メモリデバイス４０４に保存されたデータ、または保存されるデータに関して、様々な機能を管理するようにも構成され得る。いくつかの実施において、メモリ制御装置４０６は、メモリデバイス４０４から読み込まれたデータ、または、メモリデバイス４０４に書き込まれたデータに関して、誤り訂正符号（ＥＣＣ）を処理するようにさらに構成される。例えば、メモリデバイス４０４をフォーマットするなど、任意の他の適切な機能もメモリ制御装置４０６によって実施され得る。メモリ制御装置４０６は、具体的な通信プロトコルに従って外部デバイス（例えば、ホスト４０８）と通信することができる。例えば、メモリ制御装置４０６は、ＵＳＢプロトコル、ＭＭＣプロトコル、ＰＣＩ（周辺構成要素相互接続）プロトコル、ＰＣＩ－Ｅｘｐｒｅｓｓ（ＰＣＩ－Ｅ）プロトコル、ＡＴＡ（ＡｄｖａｎｃｅｄＴｅｃｈｎｏｌｏｇｙＡｔｔａｃｈｍｅｎｔ）プロトコル、シリアルＡＴＡプロトコル、パラレルＡＴＡプロトコル、ＳｍａｌｌＣｏｍｐｕｔｅｒＳｍａｌｌＩｎｔｅｒｆａｃｅ（ＳＣＳＩ）プロトコル、ＥｎｈａｎｃｅｄＳｍａｌｌＤｉｓｋＩｎｔｅｒｆａｃｅ（ＥＳＤＩ）プロトコル、ＩｎｔｅｇｒａｔｅｄＤｒｉｖｅＥｌｅｃｔｒｏｎｉｃｓ（ＩＤＥ）プロトコル、Ｆｉｒｅｗｉｒｅプロトコルなど、様々なインターフェースプロトコルのうちの少なくとも１つを通じて、外部デバイスと通信することができる。

【0060】

メモリ制御装置４０６と、１つまたは複数のメモリデバイス４０４とは、様々な種類の保存デバイスへと組み込みことができ、例えば、ＵｎｉｖｅｒｓａｌＦｌａｓｈＳｔｏｒａｇｅ（ＵＦＳ）パッケージまたはｅＭＭＣパッケージなどの同じパッケージに含まれ得る。つまり、メモリシステム４０２は、異なる種類の最終電子製品へと実装およびパッケージさせることができる。図５Ａに示されているような一例において、メモリ制御装置４０６と単一のメモリデバイス４０４とはメモリカード５０２へと組み込むことができる。メモリカード５０２には、ＰＣカード（ＰＣＭＣＩＡ、ＰｅｒｓｏｎａｌＣｏｍｐｕｔｅｒＭｅｍｏｒｙＣａｒｄＩｎｔｅｒｎａｔｉｏｎａｌＡｓｓｏｃｉａｔｉｏｎ）、ＣＦカード、スマートメディア（ＳＭ）カード、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ－ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ＵＦＳなどがあり得る。メモリカード５０２は、メモリカード５０２をホスト（例えば、図４におけるホスト４０８）と連結するメモリカードコネクタ５０４をさらに備え得る。図５Ｂに示されているような他の例において、メモリ制御装置４０６と複数のメモリデバイス４０４とはＳＳＤ５０６へと組み込むことができる。ＳＳＤ５０６は、ＳＳＤ５０６をホスト（例えば、図４におけるホスト４０８）と連結するＳＳＤコネクタ５０８をさらに備え得る。いくつかの実施において、ＳＳＤ５０６の記憶容量および／または動作速度は、メモリカード５０２の記憶容量および／または動作速度よりも大きい。

【0061】

本開示の一態様によれば、メモリデバイスは、基板にわたるスタック構造と、スタック構造において延びるチャネル構造と、チャネル構造にわたる誘電層とを備える。誘電層は第１の材料を含む。メモリデバイスは、誘電層を貫いて延びるＤＳＧ切断構造も含み得る。ＤＳＧ切断構造は、第１の材料とは異なる第２の材料を含む。

【0062】

いくつかの実施では、ＤＳＧ切断構造は、複数の伝導層においてチャネル構造およびＤＳＧと接触している。

【0063】

いくつかの実施では、第２の材料に対する第１の材料のエッチング選択比が１よりも大きい。

【0064】

いくつかの実施では、第１の材料および第２の材料はそれぞれ、それぞれの誘電性材料を含む。

【0065】

いくつかの実施では、第１の材料は酸化ケイ素を含み、第２の材料は窒化ケイ素を含む。

【0066】

いくつかの実施では、ＤＳＧ切断構造は酸化ケイ素を含まない。

【0067】

いくつかの実施では、ＤＳＧ切断構造は窒化ケイ素を含まない。

【0068】

いくつかの実施では、ＤＳＧ切断構造は、ライナ酸化ケイ素層と、ライナ酸化ケイ素層によって包囲された窒化ケイ素層とを備える。

【0069】

いくつかの実施では、ライナ酸化ケイ素層の厚さが２ｎｍから８ｎｍまでの範囲にある。

【0070】

いくつかの実施では、ＤＳＧ切断構造は、ライナ酸化ケイ素層によって包囲された窒化ケイ素層と、窒化ケイ素層によって包囲された空隙とを備える。

【0071】

いくつかの実施では、メモリデバイスは、横方向に延びるソースコンタクト構造の対と、ソースコンタクト構造の対の間のメモリブロックとをさらに備える。メモリブロックは、ソースコンタクト構造同士の間の複数のチャネル構造に複数のメモリセルを備える。メモリブロックは、互いに隣接するストリングの対を備える。ストリングの各々は、横方向においてチャネル構造の複数の列を備える。ＤＳＧ切断構造は、横方向に延び、ストリングの対の間にあり、チャネル路構造の列のうちの１つと接触している。

【0072】

いくつかの実施において、ストリングの各々は、チャネル構造の４つの列を備える。

【0073】

いくつかの実施において、メモリブロックは４つのストリングを備える。４つのストリングの各々は、横方向において延びるチャネル構造の４つの列を備える。

【0074】

本開示の他の態様によれば、メモリシステムは、データを保存するように構成されるメモリデバイスを備える。メモリデバイスは、基板にわたるスタック構造と、スタック構造において延びるチャネル構造と、チャネル構造にわたる誘電層であって、第１の材料を含む誘電層と、誘電層を貫いて延びるＤＳＧ切断構造とを備える。ＤＳＧ切断構造は、第１の材料とは異なる第２の材料を含む。メモリシステムは、メモリデバイスに連結され、チャネル構造の動作を制御するように構成されるメモリ制御装置も備える。

【0075】

本開示の他の態様によれば、メモリデバイスを形成するための方法が、基板にわたってスタック構造を形成するステップと、スタック構造において延びるチャネル構造を形成するステップと、チャネル構造にわたって誘電層を形成するために第１の材料を堆積させるステップと、開口を形成するために誘電層およびスタック構造にパターン形成するステップであって、開口は、誘電層を貫き、スタック構造の上部分において伝導層と接触している、ステップとを含む。方法は、ＤＳＧ切断構造を形成するために、開口に第２の材料を堆積させるステップも含み得る。第２の材料は第１の材料とは異なる。方法は、誘電層において、チャネル構造と接触しているコンタクトを形成するステップをさらに含み得る。

【0076】

いくつかの実施において、開口はチャネル構造と接触している。

【0077】

いくつかの実施において、第１の材料を堆積させるステップは、酸化ケイ素を堆積させるステップを含む。

【0078】

いくつかの実施において、ＤＳＧ切断構造を形成するために第２の材料を堆積させるステップは、窒化ケイ素を堆積させるステップを含む。

【0079】

いくつかの実施において、ＤＳＧ切断構造を形成するために第２の材料を堆積させるステップは、開口を満たすために窒化ケイ素を堆積させるステップを含む。

【0080】

いくつかの実施において、ＤＳＧ切断構造を形成するために第２の材料を堆積させるステップは、開口にライナ酸化物層を堆積させるステップであって、ライナ酸化物層は開口の表面と接触している、ステップと、開口を満たすために窒化ケイ素層を堆積させるステップとを含む。

【0081】

いくつかの実施において、ライナ酸化物層の堆積はＡＬＤを含む。

【0082】

いくつかの実施において、ＤＳＧ切断構造を形成するために第２の材料を堆積させるステップは、開口にライナ酸化物層を堆積させるステップを含む。ライナ酸化物層は開口の表面と接触している。第２の材料を堆積させるステップは、ライナ酸化物層にわたって窒化ケイ素層を堆積させるステップと、窒化ケイ素層の堆積の間に窒化ケイ素層に空隙を形成するステップとを含み得る。

【0083】

いくつかの実施において、誘電層においてコンタクトを形成するステップは、チャネル構造およびＤＳＧ切断構造と接触している他の開口を形成するために誘電層をエッチングするステップと、他の開口を満たすために伝導性材料を堆積させるステップとを含む。

【0084】

いくつかの実施において、ＤＳＧ切断構造は誘電層のエッチングのエッチング停止層である。

【0085】

いくつかの実施において、第２の材料におけるエッチング速度が、誘電層のエッチングにおいて、第１の材料におけるエッチング速度よりも小さい。

【0086】

特定の実施の前述の記載は、様々な用途のために容易に変更および／または適合させることができる。そのため、このような適合および変更は、本明細書において提示されている教示および案内に基づいて、開示されている実施の等価の意味および範囲の中にあるように意図されている。

【0087】

本開示の広がりおよび範囲は、先に記載されている例示の実施のいずれによっても限定されるべきではなく、以下の請求項およびそれらの均等に従うのみで定められるべきである。

【符号の説明】

【0088】

１００３Ｄメモリデバイス
１０１メモリブロック
１０２スリット構造、ソースコンタクト構造
１０４ストリング
１０６ＤＳＧ切断構造
１０６－１ライナ層
１０６－２エッチング停止層
１０６－３充填材層
１０８チャネル構造
１１０基板
１１２コンタクト
１１４誘電層
１１６ＤＳＧ線
１１８スタック誘導層
１２０制御ゲート線、ワード線
１３０スタック構造
２００３Ｄメモリデバイス
２０８チャネル構造
２１２コンタクト
２１５チャネルプラグ
２１６ＤＳＧ線
２１８スタック誘電層
２２０制御ゲート線
２２４ライナ材料層
２２５ライナ層
２２８エッチング停止層
２３０スタック構造
２３２開口
２４０キャップ層
４００システム
４０２メモリシステム
４０４メモリデバイス
４０６メモリ制御装置
４０８ホスト
５０２メモリカード
５０４メモリカードコネクタ
５０６ＳＳＤ
５０８ＳＳＤコネクタ

【図1A】