特表 2024-537057 クロス電界効果型トランジスタ（ＸＦＥＴ）アーキテクチャプロセス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-10-10

(54)【発明の名称】クロス電界効果型トランジスタ（ＸＦＥＴ）アーキテクチャプロセス

(51)【国際特許分類】

   H01L 21/82 20060101AFI20241003BHJP

【ＦＩ】

H01L21/82 B

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024519365

(86)(22)【出願日】2022-09-16

(85)【翻訳文提出日】2024-05-09

(86)【国際出願番号】 US2022076562

(87)【国際公開番号】W WO2023056182

(87)【国際公開日】2023-04-06

(31)【優先権主張番号】17/489,221

(32)【優先日】2021-09-29

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】リチャード ティー． シュルツ

【テーマコード（参考）】

5F064

【Ｆターム（参考）】

5F064AA04

5F064AA13

5F064CC09

5F064CC12

(57)【要約】

スタンダードセルのレイアウトを生成するためのシステム及び方法が説明される。様々な実施形態では、スタンダードセルは、垂直にスタックされたゲートオールアラウンド（ＧＡＡ）トランジスタを含み、それらの間で直交方向に配向された導電チャネルを有するクロス電界効果トランジスタ（ＦＥＴ）を使用する。上部ＧＡＡトランジスタの電流フローの方向は、下部ＧＡＡトランジスタの電流フローの方向に直交する。垂直にスタックされたトランジスタのチャネルは、反対のドーピング極性を使用する。直交配向は、上部及び下部ＧＡＡトランジスタの両方が、それらの配向に基づいて、それらのそれぞれのキャリアの最大移動度を有することを可能にする。クロスＦＥＴは、上部ＧＡＡトランジスタと下部ＧＡＡトランジスタとの間の接続のために、単一の金属層及び単一のビア層を利用する。
【選択図】図１

【特許請求の範囲】

【請求項1】

集積回路であって、
第１の方向に配向された第１のチャネルを備える第１のトランジスタと、
前記第１のトランジスタに隣接する酸化物層と、
前記酸化物層に隣接する第２のトランジスタであって、前記第２のトランジスタは、前記第１の方向に直交する方向に配向された第２のチャネルを備える、第２のトランジスタと、を備え、
電位が前記集積回路のセルの入力ノードに印加されることに応じて、電流が、前記入力ノードから前記第１のトランジスタ及び前記第２のトランジスタのうち一方を介して前記セルの出力ノードに伝達される、
集積回路。

【請求項2】

チャネルは、ナノシートを備え、
前記第１のトランジスタ及び前記第２のトランジスタの各々は、垂直ゲートオールアラウンド（ＧＡＡ）デバイスである、
請求項１の集積回路。

【請求項3】

前記第１のトランジスタは、第３のチャネルを備える、
請求項２の集積回路。

【請求項4】

前記第２のチャネルは、前記酸化物層と接合されるウェハ上に形成されている、
請求項１の集積回路。

【請求項5】

前記第１のトランジスタと前記第２のトランジスタとの間に単一のビア層を備える、
請求項１の集積回路。

【請求項6】

第１の端部において第１の金属ゲートに直接接続されており、第２の端部において第２の金属ゲートに直接接続された垂直ゲートコンタクトを備える、
請求項５の集積回路。

【請求項7】

前記第１のチャネルの第１のドーピング極性は、前記第２のチャネルの第２のドーピング極性の反対極性である、
請求項５の集積回路。

【請求項8】

方法であって、
集積回路内に第１のトランジスタ及び第２のトランジスタを配置することと、
前記第１のトランジスタを、第１の方向に配向された第１のチャネルを有するように形成することと、
前記第１のトランジスタに隣接して酸化物層を形成することと、
前記酸化物層に隣接して前記第２のトランジスタを形成することであって、前記第２のトランジスタは、前記第１の方向に直交する方向に配向された第２のチャネルを備える、ことと、
電源電圧が前記集積回路のセルの入力ノードに印加されることに応じて、電流を、前記入力ノードから前記第１のトランジスタ及び前記第２のトランジスタのうち一方を介して前記セルの出力ノードに伝達することと、を含む、
方法。

【請求項9】

チャネルは、ナノシートを備え、
前記第１のトランジスタ及び前記第２のトランジスタの各々は、垂直ゲートオールアラウンド（ＧＡＡ）デバイスである、
請求項８の方法。

【請求項10】

前記第１のトランジスタ内に、前記第１のチャネルに加えて第３のチャネルを形成することを含む、
請求項８の方法。

【請求項11】

前記酸化物層と接合されるウェハ上に前記第２のチャネルを形成することを含む、
請求項８の方法。

【請求項12】

前記第１のトランジスタと前記第２のトランジスタとの間に単一のビア層を配置することを含む、
請求項８の方法。

【請求項13】

第１の端部において前記第１の金属ゲートに直接接続されており、第２の端部において前記第２の金属ゲートに直接接続された垂直ゲートコンタクトを配置することを含む、
請求項１２の方法。

【請求項14】

前記第１のチャネルを、前記第２のチャネルの第２のドーピング極性の反対極性である第１のドーピング極性を有するように形成することを含む、
請求項１２の方法。

【請求項15】

コンピューティングシステムであって、
１つ以上のタスクの命令と、前記１つ以上のタスクによって処理されるソースデータと、を記憶するように構成されたメモリと、
前記ソースデータを使用して前記命令を実行するように構成された集積回路と、を備え、
前記集積回路は、
第１の方向に配向された第１のチャネルを備える第１のトランジスタと、
前記第１のトランジスタに隣接する酸化物層と、
前記酸化物層に隣接する第２のトランジスタであって、前記第２のトランジスタは、前記第１の方向に直交する方向に配向された第２のチャネルを備える、第２のトランジスタと、を備え、
電位が前記集積回路のセルの入力ノードに印加されることに応じて、電流が、前記入力ノードから前記第１のトランジスタ及び前記第２のトランジスタのうち一方を介して前記セルの出力ノードに伝達される、
コンピューティングシステム。

【請求項16】

チャネルは、ナノシートを備え、
前記第１のトランジスタ及び前記第２のトランジスタの各々は、垂直ゲートオールアラウンド（ＧＡＡ）デバイスである、
請求項１５のコンピューティングシステム。

【請求項17】

前記第１のトランジスタは、第３のチャネルを備える、
請求項１５のコンピューティングシステム。

【請求項18】

前記第２のチャネルは、前記酸化物層と接合されるウェハ上に形成されている、
請求項１５のコンピューティングシステム。

【請求項19】

前記集積回路は、前記第１のトランジスタと前記第２のトランジスタとの間に単一のビア層を備える、
請求項１５のコンピューティングシステム。

【請求項20】

前記集積回路は、第１の端部において第１の金属ゲートに直接接続されており、第２の端部において第２の金属ゲートに直接接続された垂直ゲートコンタクトを備える、
請求項１９のコンピューティングシステム。

【発明の詳細な説明】

【背景技術】

【0001】

（関連技術の説明）
半導体製造プロセスが進歩し、オンダイの幾何学的寸法が低減するにつれて、半導体チップは、より少ないスペースを消費しながら、より多くの機能及び性能を提供する。多くの進歩がなされてきたが、処理及び集積回路設計における現代の技術では、潜在的な利益を制限する設計上の問題が依然として生じる。例えば、容量結合、エレクトロマイグレーション、少なくとも漏れ電流等の短チャネル効果、及び、処理歩留まりが、半導体チップのダイ全体にわたるデバイスの配置及び信号のルーティングに影響を及ぼすいくつかの問題である。これらの問題は、設計の完了を遅らせ、製品化までの時間に影響を及ぼす可能性がある。

【0002】

半導体チップの設計サイクルを短縮するために、手動によるフルカスタム設計は、可能であれば自動化に置き換えられる。場合によっては、スタンダード（標準）セルレイアウトは、手動で生成される。他の場合には、配置配線ツール（place-and-route tool）によって使用される規則は、セル生成を自動化するように調整される。しかしながら、自動化されたプロセスは、場合によっては、性能、電力消費、信号完全性、プロセス歩留まり、内部クロス結合接続を含むローカル及び外部信号ルーティングの両方、ピンアクセス等を対象とする規則の各々を満たさない。したがって、設計者は、複数の特性に対してより良好な結果を達成するように、これらのセルを手動で生成するか、又は、配置配線ツールの規則を書き換える。しかしながら、多くの場合、レイアウトツール及び規則は、比較的最近の非平面デバイスのためにではなく、平面デバイスのために設定される。

【0003】

上記に鑑みて、スタンダードセルのレイアウトを生成するための効率的な方法及びシステムが所望される。

【図面の簡単な説明】

【0004】

【図1】クロス電界効果トランジスタ（field effect transistor、ＦＥＴ）を利用するスタンダードセルレイアウトの上面図の一般化された図である。

【図2】クロスＦＥＴを利用するスタンダードセルレイアウトの上面図の一般化された図である。

【図3】クロスＦＥＴを利用するスタンダードセルレイアウトの上面図の一般化された図である。

【図4】クロスＦＥＴを利用するスタンダードセルレイアウトの上面図の一般化された図である。

【図5】クロスＦＥＴを利用するスタンダードセルレイアウトの上面図の一般化された図である。

【図6】クロスＦＥＴを利用するスタンダードセルレイアウトの上面図の一般化された図である。

【図7】クロスＦＥＴを利用するスタンダードセルレイアウトの上面図の一般化された図である。

【図8】クロスＦＥＴを利用するスタンダードセルレイアウトの上面図の一般化された図である。

【図9】クロスＦＥＴを利用するスタンダードセルのレイアウトを効率的に生成するための方法の一実施形態の一般化された図である。

【図10】クロスＦＥＴを利用するスタンダードセルレイアウトの上面図の一般化された図である。

【図11】クロスＦＥＴを利用するスタンダードセルレイアウトの上面図の一般化された図である。

【図12】クロスＦＥＴを利用するスタンダードセルを含むプロセッサを有するコンピューティングシステムの一般化された図である。

【発明を実施するための形態】

【0005】

本発明は、様々な修正及び代替形態の余地があるが、具体的な実施形態が例として図面に示されており、本明細書で詳細に説明される。しかしながら、図面及びその詳細な説明は、開示された特定の形態に本発明を限定することを意図するものではなく、逆に、本発明は、添付の特許請求の範囲によって定義される本発明の範囲に含まれる全ての修正、均等物及び代替物を包含するものであることを理解されたい。

【0006】

以下の説明では、本発明の十分な理解を提供するために、多数の具体的な詳細が記載されている。しかしながら、当業者は、これらの具体的な詳細なしに本発明が実施され得ることを認識すべきである。いくつかの例では、本発明を不明瞭にすることを避けるために、周知の回路、構造及び技術が詳細に示されていない。更に、説明の簡略性及び明確性のために、図に示される要素は、必ずしも縮尺どおりに描画されていないことが理解されよう。例えば、いくつかの要素の寸法は、他の要素に対して誇張されている。

【0007】

スタンダードセルのレイアウトを生成するためのシステム及び方法が企図される。様々な実施形態では、１つ以上のスタンダードセルは、クロス電界効果トランジスタ（ＦＥＴ）を含む。本明細書で使用される場合、「クロスＦＥＴ」は、「ＸＦＥＴ」とも称される。更に、本明細書で使用される場合、「トランジスタ」は、「半導体デバイス」又は「デバイス」とも称される。いくつかの実施形態では、クロスＦＥＴは、垂直にスタックされたゲートオールアラウンド（gate all around、ＧＡＡ）トランジスタであり、例えば、上部垂直ＧＡＡトランジスタ（又はＧＡＡトランジスタ）は、下部ＧＡＡトランジスタの上に垂直に形成され、２つのＧＡＡトランジスタの間に少なくとも絶縁酸化物層（isolating oxide layer）を備える。加えて、上部ＧＡＡトランジスタは、下部ＧＡＡトランジスタの１つ以上の導電チャネルに直交して配置された１つ以上の導電チャネルを有する。したがって、１つ以上の上部チャネルを通る上部ＧＡＡトランジスタの電流フローの方向は、下部ＧＡＡトランジスタの１つ以上の下部チャネルの電流フローの方向に直交する。

【0008】

上部ＧＡＡトランジスタは、下部ＧＡＡトランジスタの１つ以上の下部チャネルのドーピング極性の反対極性である、１つ以上の上部チャネルのドーピング極性を有する。例えば、一実施形態では、上部ＧＡＡトランジスタは、１つ以上のｐ型チャネルを含む一方で、下部ＧＡＡトランジスタは、１つ以上のｎ型チャネルを含む。別の実施形態では、ｐ型及びｎ型極性は、上部ＧＡＡトランジスタの１つ以上のチャネルと下部ＧＡＡトランジスタの１つ以上のチャネルとの間で反転される。上部ＧＡＡトランジスタと下部ＧＡＡトランジスタとの間の直交配向では、上部及び下部ＧＡＡトランジスタの両方が、それらの配向に基づいて、それらのそれぞれのキャリアの最大移動度を有する。

【0009】

垂直ＧＡＡトランジスタとは対照的に、Ｆｉｎ電界効果トランジスタ（Ｆｉｎ ＦＥＴ）は、シリコン基板との物理的接触を有するドープシリコンのＦｉｎを有する。垂直ＧＡＡデバイスのチャネルは、シリコン基板との物理的な接触を有しない。一般に、Ｆｉｎ ＦＥＴと比較した場合、ＧＡＡトランジスタは、より低い閾値電圧、より速いスイッチング時間、より少ない漏れ電流、及び、短チャネル効果の更なる低減を提供する。いくつかの実施形態では、ＧＡＡトランジスタのドープシリコンのチャネルは、ナノワイヤである。他の実施形態では、ＧＡＡトランジスタのドープシリコンのチャネルは、ナノシートである。ナノシートは、ドープシリコンのワイヤではなく、ドープシリコンのシートである。言い換えれば、ナノシートは、横方向のナノワイヤよりも幅が広く、厚さが厚い導電性ワイヤである。また、ナノシートは、ナノシートがシリコン基板との物理的接触を有しないように回転され、シリコン基板の垂直上方に横倒しに配置されるフィンとみなされ得る。もっと正確に言えば、金属ゲートが、ナノシートとシリコン基板との間に形成される。しかし、この具現化は、ナノシートを形成するための実際の製造ステップを説明していない。

【0010】

下部ＧＡＡトランジスタの上に上部ＧＡＡトランジスタを垂直にスタックすることにより、性能を更に増加させ、電力消費を低減し、ＧＡＡトランジスタによって消費されるオンダイ面積を低減し、短チャネル効果を更に低減する。相補型ＦＥＴ（complementary FET、ＣＦＥＴ）は、下部ＧＡＡトランジスタの上に垂直にスタックされた上部ＧＡＡトランジスタを含み、絶縁のために、それらの間に少なくとも酸化物層を有する。しかしながら、ＣＦＥＴは、ボトムＧＡＡトランジスタの１つ以上のチャネルと同じ方向に整列されている１つ以上のチャネルを有する上部ＧＡＡトランジスタを使用する。しかし、先に説明したように、クロスＦＥＴは、上部ＧＡＡトランジスタの１つ以上のチャネルと、下部ＧＡＡトランジスタの１つ以上のチャネルと、の間に直交配向を有する。相補型ＦＥＴと比較して、クロスＦＥＴは、上部ＧＡＡトランジスタ及び下部ＧＡＡトランジスタの各々のより良好な移動度を有し、これにより、より高い性能をもたらす。相補型ＦＥＴは、上部ＧＡＡトランジスタと下部ＧＡＡトランジスタとの間の接続を生成するために、２つの金属層及び３つのビア層を使用する。対照的に、クロスＦＥＴは、上部ＧＡＡトランジスタと下部ＧＡＡトランジスタとの間の接続のために、単一の金属層及び単一のビア層を利用する。クロスＦＥＴは、第１のウェハ内に形成された下部ＧＡＡトランジスタを有する一方で、上部ＧＡＡトランジスタは、従来の半導体製造ステップを使用して第２のウェハ内に形成される。第１のウェハ及び第２のウェハは、ハイブリッドボンドプロセスを介して互いに接続され、これにより、歩留まりを増加させる。

【0011】

様々な実施形態では、集積回路の１つ以上のスタンダードセル内にクロスＦＥＴを生成するための半導体デバイス製造プロセスは、下部ウェハのシリコン基板上に下部ＧＡＡトランジスタを形成することを含む。下部ＧＡＡトランジスタは、シリコン基板の上方に形成された１つ以上のチャネルを含み、チャネルとシリコン基板との間に少なくとも金属ゲートを有する。プロセスは、ハイブリッドボンドを使用して、上部ウェハを下部ウェハに接続する。少なくとも絶縁酸化物層が、上部ウェハと下部ウェハとの間に使用される。プロセスは、上部ウェハ内に上部ＧＡＡトランジスタを形成し、上部ＧＡＡトランジスタの１つ以上のチャネルは、下部ＧＡＡトランジスタの１つ以上のチャネルに対して直交配向で配置される。更に、プロセスは、単一のゲートコンタクトを、一端が下部ＧＡＡトランジスタの金属ゲートに直接接続され、他端が上部ＧＡＡトランジスタの金属ゲートに直接接続された状態で配置する。ドレイン領域接続のために、プロセスは、単一のビア層を利用する。電源電圧が、１つ以上のスタンダードセルのうち所定のスタンダードセルの入力ノードに印加されると、電流が、入力ノードから、上部ＧＡＡトランジスタ及び下部ＧＡＡトランジスタのうち何れかを介して、所定のスタンダードセルの出力ノードに伝達される。

【0012】

以下の説明では、図１～図８及び図１０～図１１に示されるスタンダードセルレイアウトアーキテクチャは、集積回路内のデバイスにスタンダードセルを提供し、スタンダードセルは、クロスＦＥＴを使用する。図１～図８及び図１０～図１１は、クロスＦＥＴを含む垂直（縦型）ゲートオールアラウンド（ＧＡＡ）デバイスを使用するインバータのレイアウトを示す。しかしながら、図１～図８及び図１０～図１１に示されるレイアウト技術は、他の複合ゲート及び機能ユニットに使用される様々な他のスタンダードセルに使用され得る。更に、図１～図８及び図１０～図１１に示されるレイアウト技術は、クロスＦＥＴを生成するように配置されたＦｉｎ ＦＥＴデバイスを使用するインバータに使用され得る。一実施形態では、ｐ型Ｆｉｎ ＦＥＴは、ｎ型Ｆｉｎ ＦＥＴの上に垂直にスタックされ、ｐ型チャネルとｎ型チャネルとの間に直交配向を有する。別の実施形態では、ｎ型Ｆｉｎ ＦＥＴは、ｐ型Ｆｉｎ ＦＥＴの上に垂直にスタックされ、ｐ型チャネルとｎ型チャネルとの間に直交配向を有する。更に他の実施形態では、Ｆｉｎ ＦＥＴは、トライゲートデバイスで置き換えられる。

【0013】

図１を参照すると、クロスＦＥＴを使用するスタンダードセルレイアウト１００の上面図の一般化されたブロック図が示されている。スタンダードセルレイアウト１００は、クロスＦＥＴを使用する２入力ブールＮＡＮＤゲート用である。しかしながら、他の実施形態では、スタンダードセルレイアウト１００に使用される特性及び技術は、様々な他のタイプのブールゲート及び複合ゲートに使用される。ｐ型及びｎ型クロスＦＥＴの三次元（three-dimensional、３－Ｄ）図がレイアウト１００に付随している。示されるように、ｐ型デバイスは、ｎ型デバイス上に垂直にスタックされる。ｎ型デバイスは、ｎ型チャネル１０４の全周に形成された少なくとも１つのｎ型ゲート１０２を含む。同様に、ｐ型ゲート１０６がｐ型チャネル１０８の全周に形成されている。したがって、ｐ型チャネル１０８は、下部ｎ型デバイスのｎ型チャネル１０４の反対極性であるドーピング極性を有する。単一のｎ型チャネル１０４及び単一のｐ型チャネル１０８が示されているが、他の実施形態では、半導体デバイスは、別の数のチャネルを含む。いくつかの実施形態では、チャネルは、横方向のナノワイヤである。他の実施形態では、チャネルは、ナノシートである。

【0014】

ｎ型チャネル１０４及びｎ型ゲート１０２は、ｐ型チャネル１０８及びｐ型ゲート１０６に対して直交方向に配向される。言い換えれば、ｎ型チャネル１０４及びｎ型ゲート１０２は、ｐ型チャネル１０８及びｐ型ゲート１０６の方向から９０度である方向に配向される。したがって、ｎ型チャネル１０４を通る下部ｎ型デバイスの電流フローの方向は、上部ｐ型デバイスのｐ型チャネル１０８の電流フローの方向に直交する。上部ｐ型デバイスと下部ｎ型デバイスとの間の直交配向では、両方のデバイスは、それらの配向に基づいて、それらのそれぞれのキャリアの最大移動度を有する。加えて、上部ｐ型デバイス及び下部ｎ型デバイスの直交配向は、垂直にスタックされたデバイス間の接続が単一のビア層を使用することを可能にする。

【0015】

スタンダードセルレイアウト１００において、金属ゼロ層（Ｍ０又はＭｅｔａｌ０）１３０は、最上層である。ゲートコンタクトは、次に垂直方向に最も高い層であるが、説明を容易にするために、ゲートコンタクトが示されていない。ｐ型ゲート１０６は、次に垂直方向に最も高い層であり、ｐ型チャネルを生成するｐ型ナノシート１０８がこれに続く。絶縁層が上部ｐ型デバイスと下部ｎ型デバイスとの間にあり、ゲートコンタクトが絶縁層内のデバイス間に形成される。このゲートコンタクトは、スタンダードセルレイアウト１００（又はレイアウト１００）によって提供される空中上面図（aerial top view）では示されていない。スタンダードセルレイアウトの断面図は後に提供される。垂直にスタックされたデバイス間のゲートコンタクトは、何れの金属層も横断することなく、ｐ型金属ゲート１０６及びｎ型金属ゲート１０２に直接接続される。

【0016】

ｐ型デバイスのビア（又はコンタクト）１２２は、ｐ型デバイスのドレイン領域をｐ型デバイスのローカルインターコネクト１１２に接続する。ｎ型デバイスのビア（又はコンタクト）１２０は、ｎ型デバイスのドレイン領域をｎ型デバイスのローカルインターコネクト１１０に接続する。レイアウト１００の垂直にスタックされたデバイスは、より少ないオンダイ面積を消費する。単一のビア層の使用により、回路の抵抗及び静電容量が低減される。Ｆｉｎ ＦＥＴと比較して、ゲートオールアラウンド（ＧＡＡ）ナノワイヤ又はナノシートの使用は、より低い閾値電圧、より速いスイッチング時間、より少ない漏れ電流、及び、短チャネル効果の更なる低減をもたらす。漏れ電流以外の短チャネル効果の例は、ラッチアップ効果、ドレイン誘導障壁低下（drain-induced barrier lowering、ＤＩＢＬ）、パンチスルー、性能の温度依存性、衝突電離、並びに、シリコン基板及びソース領域及びドレイン領域に使用されるウェルに対する寄生容量である。

【0017】

レイアウト１００におけるクロスＦＥＴの直交配向の１つの利点としては、単一のビア層が挙げられる。対照的に、相補型ＦＥＴ（ＣＦＥＴ）は、複数の金属層及び複数のビア層を使用して、垂直にスタックされたデバイス間の接続を行う。クロスＦＥＴの底部デバイスのソース及びドレイン領域へのアクセスを得ることは、ＣＦＥＴと比較してより容易である。レイアウト１００におけるクロスＦＥＴの直交配向の別の利点は、垂直にスタックされたデバイスの各デバイスにおけるキャリアの各々の最大移動度の使用である。

【0018】

図２を参照すると、スタンダードセルレイアウト２００の上面図の一般化されたブロック図が示されている。スタンダードセルレイアウト２００は、クロスＦＥＴを使用する２入力ブールＮＡＮＤゲート用である。ｐ型及びｎ型クロスＦＥＴの三次元（３－Ｄ）図がレイアウト２００に付随している。先に説明したコンタクト（又はビア）、材料及び構造には、同じ符号が付されている。示されるように、ｎ型デバイスは、ｐ型デバイス上に垂直にスタックされる。レイアウト１００と同様に、他の実施形態では、レイアウト２００のクロスＦＥＴは、複数のｎ型チャネル１０４及び複数のｐ型チャネル１０８を使用する。レイアウト１００と同様に、レイアウト２００は、ｎ型チャネル１０４とｐ型チャネル１０８との間の直交配向を使用し、単一ビア層を使用して、垂直にスタックされたデバイス間の接続を生成する。

【0019】

以下の説明では、クロスＦＥＴを使用するスタンダードセルレイアウトアーキテクチャが図３～図８に示されている。クロスＦＥＴを使用するスタンダードセルのレイアウトアーキテクチャは、Ｆｉｎ ＦＥＴ、水平ＧＡＡデバイス若しくはトライゲートデバイス、又は、相補型ＦＥＴを含むスタンダードセルに使用されるレイアウトアーキテクチャとは異なる。図３～図８は、クロスＦＥＴを使用するインバータのレイアウトを示す。しかしながら、図３～図８に示されるレイアウト技術は、他の複合ゲート及び機能ユニットに使用される様々な他のスタンダードセルに使用され得る。

【0020】

図３を参照すると、スタンダードセルレイアウト３００の上面図の一般化されたブロック図が示されている。右側のスタンダードセルレイアウト３００（又はレイアウト３００）は、クロスＦＥＴを使用するインバータのためのものである。レイアウト３００に使用された半導体層の断面図もレイアウト３００に付随している。レイアウト３００の上面図が右側に示され、断面図が左側に示されている。このインバータでは、ｐ型デバイスがｎ型デバイス上に垂直にスタックされている。しかしながら、他の実施形態では、ｐ型デバイス上に垂直にスタックされたｎ型デバイスを有することが可能であり、企図される。インバータのデバイスの各々は、ゲート領域内の１つ以上のナノシートを３６０度の様式で包み込むゲートオールアラウンド（ＧＡＡ）金属を使用する。下部ｎ型デバイスは、第１のウェハ上に製造される。上部ｐ型デバイスは、別の第２のウェハ上に製造され、次いで、後に説明されるように、第１のウェハに接合される。

【0021】

ここで、レイアウト３００では、シリコンオンインシュレータ（silicon on insulator、ＳＯＩ）酸化物層３０４が、シリコン基板３０２上に堆積される。様々な実施形態では、ＳＯＩ酸化物層３０４は、二酸化シリコン（ＳｉＯ２）層である。半導体デバイス製造プロセスは、デバイスの本体をシリコン基板３０２から絶縁するローカルシリコンオンインシュレータ（ＳＯＩ）を構築するものである。一実施形態では、形成されたＳＯＩ酸化物層３０４は、比較的厚い。例えば、二酸化シリコン層２０５の厚さは、ナノワイヤ上に二酸化シリコンを堆積させるための後の処理ステップにおいて形成される薄いゲート二酸化シリコン層の厚さよりも少なくとも１桁大きい。一実施形態では、ＳＯＩ酸化物層３０４は、プラズマ励起化学蒸着（plasma-enhanced chemical vapor deposition、ＰＥＣＶＤ）プロセスによって形成される。ＳＯＩ酸化物層３０４が堆積された後、化学機械平坦化（chemical mechanical planarization、ＣＭＰ）ステップが、不要な二酸化シリコンを除去し、シリコンウェハ上の残りのＳＯＩ酸化物層３０４を研磨するために使用される。ＣＭＰステップは、集積回路の更なる層がその上に構築されるほぼ完全に平坦且つ平滑な表面を達成する。これに続いて、ＳＯＩ酸化物層３０４が所望の厚さまでエッチングされる。

【0022】

続いて、チャネルのスタックがＳＯＩ酸化物層３０４の上に形成される。一実施形態では、チャネルのスタックは、ｎ型ナノシート３０６である。いくつかの実施形態では、別のウェハは、シリコン半導体エピタキシャル成長層と交互するシリコンゲルマニウム半導体エピタキシャル成長層等のような、成長した交互層を有する。交互層を有する別のウェハは、ＳＯＩ酸化物層３０４の上部に接合される。接合は、熱圧着接合としても知られている銅ベースのウェハ接合、及び、分子、溶融又は直接ウェハ接合としても知られている酸化物－酸化物接合等のようないくつかのウェハ間接合技術のうち何れかによって実行される。ｎ型ナノシート３０６は、側壁画像転写（sidewall image transfer、ＳＩＴ）プロセス、極紫外線（extreme ultraviolet、ＥＵＶ）リソグラフィ、化学エピタキシによる誘導自己組織化（directed self-assembly、ＤＳＡ）パターニング、又は、自己整合カスタマイズのうち何れかを使用して、層をｎ型ナノシート３０６のサイズにエッチングすることによって、交互層のスタックから生成される。他の実施形態では、交互層は、ＳＯＩ酸化物層３０４の上に成長され、その後、ｎ型ナノシート３０６のサイズまで層をエッチングするために、名前を挙げた何れかのプロセスが続く。

【0023】

交互するシリコンゲルマニウム半導体エピタキシャル成長層及びシリコン半導体エピタキシャル成長層の所定の導電層が、ゲート領域を形成するために残るように選択される。その後、選択された層以外の全ての半導体層が除去される。ゲート金属材料３０８が堆積され、ゲート金属３０８を研磨するためのＣＭＰステップが続く。様々な実施形態では、窒化チタン（ＴｉＮ）がゲート金属３０８に使用される。ゲート金属３０８は、ｎ型ナノシート３０６の全周に３６０度の様式で提供される。層間誘電体（interlayer dielectric、ＩＬＤ）酸化物層３１０がゲート領域の周りに堆積される。

【0024】

図４を参照すると、スタンダードセルレイアウト４００の上面図の一般化されたブロック図が示されている。右側のスタンダードセルレイアウト４００（又はレイアウト４００）は、クロスＦＥＴを使用するインバータのための、レイアウト３００上で実行されている半導体処理ステップの続きである。レイアウト４００に使用された半導体層の断面図もレイアウト４００に付随している。レイアウト４００の上面図が右側に示され、断面図が左側に示されている。ｎ型ソース及びドレイン領域４０４が形成される。一実施形態では、ｎ型ソース及びドレイン領域４０４は、リンでドープされたエピタキシャル成長シリコンである。その後、ｎ型ローカルインターコネクト４０２が形成される。いくつかの実施形態では、ｎ型ローカルインターコネクト４０２は、タングステン、コバルト、ルテニウム又はモリブデンを含む。

【0025】

図５を参照すると、スタンダードセルレイアウト５００の上面図の一般化されたブロック図が示されている。右側のスタンダードセルレイアウト５００（又はレイアウト５００）は、クロスＦＥＴを使用するインバータのための、レイアウト４００上で実行されている半導体処理ステップの続きである。レイアウト５００で使用された半導体層の断面図もレイアウト５００に付随しており、左側に示されている。窒化シリコン層５０２及び追加のＩＬＤ酸化物３１０が初期ＩＬＤ酸化物３１０層上に形成される。例えば、窒化シリコン（ＳｉＮｘ）層５０２がＩＬＤ酸化物３１０層上に堆積される。

【0026】

アモルファス水素化窒化シリコン（ＳｉＮｘ）の化学的及び電気的特性は、この材料を集積回路における絶縁層の良好な候補にする。いくつかの実施形態では、窒化シリコン層５０２は、シラン（ＳｉＨ４）及びアンモニア（ＮＨ３）からプラズマ励起化学蒸着（ＰＥＣＶＤ）技術を用いて形成される。他の実施形態では、窒化シリコン層５０２は、低圧化学蒸着（low-pressure chemical vapor deposition、ＬＰＣＶＤ）技術を用いて形成される。窒化物層５０２及びＩＬＤ酸化物層３１０の各々が、エッチングされて、ゲートコンタクト５０４のためのスペースを生成する。同様に、窒化物層５０２及びＩＬＤ酸化物層３１０が、エッチングされて、ドレインコンタクト５０６のためのスペースを生成する。ゲートコンタクト５０４及びドレインコンタクト５０６は、生成されたスペースに堆積される。

【0027】

図６を参照すると、スタンダードセルレイアウト６００の上面図の一般化されたブロック図が示されている。右側のスタンダードセルレイアウト６００（又はレイアウト６００）は、クロスＦＥＴを使用するインバータのための、レイアウト５００上で実行されている半導体処理ステップの続きである。レイアウト６００で使用された半導体層の断面図もレイアウト６００に付随しており、左側に示されている。チャネルのスタックが、ＩＬＤ酸化物層３１０内のｎ型ゲートコンタクト５０４の上方に形成される。一実施形態では、チャネルのスタックは、ｐ型ナノシート６０２である。いくつかの実施形態では、別のウェハのシリコン基板の上に、シリコン半導体エピタキシャル成長層と交互するシリコンゲルマニウム半導体エピタキシャル成長層等の交互層が成長される。いくつかの実施形態では、シリコンゲルマニウム半導体エピタキシャル成長層が、ｐ型ナノシート６０２を構築するために選択される。他の実施形態では、シリコンエピタキシャル成長層が、ｐ型ナノシート６０２を構築するために選択される。

【0028】

シリコンゲルマニウム半導体エピタキシャル成長層が選択される場合、別のウェハ上の残りのシリコンナノシートがエッチングされ、シリコンゲルマニウムクラッド層がシリコンナノシート上にエピタキシャル成長される。代替的に、別のウェハ上のシリコンナノシートが、ｐ型ナノシート６０２を形成するために、シリコンゲルマニウム半導体エピタキシャル成長層を残りの層として残して除去される。比較的薄い二酸化シリコン層が、交互層のうち選択された一方の上に成長されて、ゲート領域にｐ型ナノシート６０２を提供する。交互層を有する別のウェハは、（図５の）レイアウト５００のＩＬＤ酸化物層３１０の上に接合される。他の実施形態では、交互層は、レイアウト５００のＩＬＤ酸化物層３１０の上に成長され、その後、ｐ型ナノシート６０２のサイズまで層をエッチングするために、先に名前を挙げた何れかのプロセスが続く。先に名前を挙げたプロセスは、ｎ型ナノシート３０６を形成することに関連して説明した。

【0029】

図７を参照すると、スタンダードセルレイアウト７００の上面図の一般化されたブロック図が示されている。右側のスタンダードセルレイアウト７００（又はレイアウト７００）は、クロスＦＥＴを使用するインバータを生成するためにレイアウト６００上で実行されている半導体処理ステップの続きである。レイアウト７００で使用された半導体層の断面図もレイアウト７００に付随しており、左側に示されている。ＩＬＤ酸化物３１０層がエッチングされて、ｐ型ナノシート６０２の周囲全体に配置されるゲートコンタクト７０２のためのスペースを生成する。同様に、ＩＬＤ酸化物３１０層がエッチングされて、ドレインコンタクト７０４のためのスペースが生成される。ゲートコンタクト５０４及びドレインコンタクト７０４が、形成されたスペースに堆積される。

【0030】

図８を参照すると、スタンダードセルレイアウト８００の上面図の一般化されたブロック図が示されている。右側のスタンダードセルレイアウト８００（又はレイアウト８００）は、クロスＦＥＴを使用してインバータを生成するためにレイアウト７００上で実行されている半導体処理ステップの続きである。レイアウト８００で使用された半導体層の断面図もレイアウト８００に付随しており、左側に示されている。ここで、金属０（Ｍ０又はＭｅｔａｌ０）８０２は、インバータのための更なる接続を生成するために堆積される。

【0031】

図９を参照すると、クロスＦＥＴを利用するスタンダードセルのレイアウトを効率的に生成するための方法９００の一実施形態が示されている。説明のために、この実施形態におけるステップが順番に示されている。しかしながら、他の実施形態では、いくつかのステップは、図示した順序とは異なる順序で行われ、いくつかのステップは、同時に実行され、いくつかのステップは、他のステップと組み合わされ、いくつかのステップは、存在しない。

【0032】

第１のトランジスタが形成され、第１のチャネルが形成される（ブロック９０２）。第２のチャネルを有する第２のトランジスタが形成される（ブロック９０４）。いくつかの実施形態では、第１のトランジスタ及び第２のトランジスタの各々は、垂直（縦型）ゲートオールアラウンド（ＧＡＡ）デバイスとして形成される。第２のトランジスタは、第１のチャネルと第２のチャネルとの間に直交配向で、第１のトランジスタの上に垂直にスタックされるように配置される（ブロック９０６）。第１のトランジスタ及び第２のトランジスタのソース／ドレイン領域が、単一のビア層及び単一の金属層を使用して接続される（ブロック９０８）。

【0033】

電位がスタンダードセルの入力ノードに印加されない場合（条件ブロック９１０：「いいえ」）、スタンダードセルは、電源投入を待つ（ブロック９１２）。しかしながら、電位がスタンダードセルの入力ノードに印加される場合（条件ブロック９１０：「はい」）、スタンダードセルの回路は、クロス電界効果トランジスタを使用して、電流を、入力ノードから２つのトランジスタのうち何れかを介してスタンダードセルの出力ノードに伝達する（ブロック９１４）。

【0034】

図１０を参照すると、スタンダードセルレイアウト１０００の上面図の一般化されたブロック図が示されている。スタンダードセルレイアウト１０００（又はレイアウト１０００）は、クロスＦＥＴを使用してインバータを生成するために（図５の）レイアウト５００上で実行されている半導体処理ステップの続きである。ここで、別のウェハは、シリコン半導体エピタキシャル成長層１００４と交互するシリコンゲルマニウム半導体エピタキシャル成長層１００２等のような、成長した交互層を有する。交互層１００２及び１００４を有する別のウェハが、（図５の）レイアウト５００のＩＬＤ酸化物層３１０及びゲートコンタクト５０４の上に接合される。図１１を参照すると、スタンダードセルレイアウト１１００の上面図の一般化されたブロック図が示されている。スタンダードセルレイアウト１１００（又はレイアウト１１００）は、クロスＦＥＴを使用してインバータを生成するために（図１０の）レイアウト１０００上で実行されている半導体処理ステップの続きである。交互層１００２及び１００４を有するウェハが、レイアウト５００のＩＬＤ酸化物層３１０及びゲートコンタクト５０４の上に接合される。先に説明したように、接合は、熱圧着接合としても知られている銅ベースのウェハ接合、及び、分子、溶融又は直接ウェハ接合としても知られている酸化物－酸化物接合等のいくつかのウェハ間接合技術のうち何れかによって実行される。

【0035】

図１２を参照すると、コンピューティングシステム１２００の一実施形態が示されている。コンピューティングシステム１２００は、プロセッサ１２１０及びメモリ１２３０を含む。メモリコントローラ、バス又は通信ファブリック、１つ以上の位相ロックループ（phased locked loop、ＰＬＬ）及び他のクロック生成回路、電力管理ユニット等のインターフェースは、説明を容易にするために示されていない。他の実施形態では、コンピューティングシステム１２００は、プロセッサ１２１０と同じタイプ又は異なるタイプの他のプロセッサ、１つ以上の周辺デバイス、ネットワークインターフェース、１つ以上の他のメモリデバイス等のうち１つ以上を含むことを理解されたい。いくつかの実施形態では、コンピューティングシステム１２００の機能は、システムオンチップ（system on chip、ＳｏＣ）上に組み込まれている。他の実施形態では、コンピューティングシステム１２００の機能は、マザーボードに挿入された周辺カード上に組み込まれている。コンピューティングシステム１２００は、デスクトップコンピュータ、タブレットコンピュータ、ラップトップ、スマートフォン、スマートウォッチ、ゲームコンソール、パーソナルアシスタントデバイス等の様々なコンピューティングデバイスのうち何れかにおいて使用される。

【0036】

プロセッサ１２１０は、回路等のハードウェアを含む。例えば、プロセッサ１２１０は、クロスＦＥＴ１２２２を利用する少なくとも１つの集積回路１２２０を含む。例えば、１つ以上のスタンダードセルが集積回路１２２０内にインスタンス化される。これらのスタンダードセルは、クロスＦＥＴ１２２２を含む。クロスＦＥＴ１２２２は、（図１～図２の）レイアウト１００，２００及び（図８の）レイアウト８００の２入力ブールＮＡＮＤゲートで使用されるクロスＦＥＴの代表的なものである。

【0037】

様々な実施形態では、プロセッサ１２１０は、１つ以上の処理ユニットを含む。いくつかの実施形態では、処理ユニットの各々は、汎用データ処理が可能な１つ以上のプロセッサコアと、関連付けされたキャッシュメモリサブシステムと、を含む。そのような実施形態では、プロセッサ１２１０は、中央処理ユニット（central processing unit、ＣＰＵ）である。別の実施形態では、処理コアは計算ユニットであり、計算ユニットの各々は、複数の並列実行レーン及び関連付けされたデータストレージバッファを有する高度並列データマイクロアーキテクチャを有する。そのような実施形態では、プロセッサ１２１０は、グラフィックス処理ユニット（graphics processing unit、ＧＰＵ）、デジタル信号プロセッサ（digital signal processor、ＤＳＰ）等である。

【0038】

いくつかの実施形態では、メモリ１２３０は、ハードディスクドライブ、ソリッドステートディスク、他のタイプのフラッシュメモリ、ポータブルソリッドステートドライブ、テープドライブ等のうち１つ以上を含む。メモリ１２３０は、オペレーティングシステム（operating system、ＯＳ）１２３２と、コード１２３４によって表される１つ以上のアプリケーションと、少なくともソースデータ１２３６と、を記憶する。また、メモリ１２３０は、コード１２３４の特定のアプリケーションを実行する場合にプロセッサ１２１０によって生成される中間結果データ及び最終結果データを記憶することが可能である。単一のオペレーティングシステム１２３２並びにコード１２３４及びソースデータ１２３６の単一のインスタンスが示されているが、他の実施形態では、別の数のこれらのソフトウェア構成要素がメモリ１２３０に記憶される。オペレーティングシステム１２３２は、プロセッサ１２１０のブートアップを開始する、タスクをハードウェア回路に割り当てる、コンピューティングシステム１２００のリソースを管理する、及び、１つ以上の仮想環境をホストするための命令を含む。

【0039】

プロセッサ１２１０及びメモリ１２３０の各々は、相互に及びコンピューティングシステム１２００に含まれる任意の他のハードウェア構成要素と通信するためのインターフェースユニットを含む。インターフェースユニットは、メモリ要求及びメモリ応答に対処するためのキューと、特定の通信プロトコルに基づいて互いに通信するための制御回路と、を含む。通信プロトコルは、供給電圧レベル、動作供給電圧及び動作クロック周波数を判定する電力性能状態、データレート、１つ以上のバーストモード等の様々なパラメータを判定する。

【0040】

上述した実施形態のうち１つ以上がソフトウェアを含むことに留意されたい。そのような実施形態では、方法及び／又は機構を実施するプログラム命令は、コンピュータ可読記憶媒体上に伝達又は記憶される。プログラム命令を記憶するように構成されている多数のタイプの媒体が利用可能であり、ハードディスク、フロッピー（登録商標）ディスク、ＣＤ－ＲＯＭ、ＤＶＤ、フラッシュメモリ、プログラマブルＲＯＭ（Programmable ROM、ＰＲＯＭ）、ランダムアクセスメモリ（random access memory、ＲＡＭ）、及び、様々な他の形態の揮発性又は不揮発性記憶装置が挙げられる。一般的に言えば、コンピュータアクセス可能記憶媒体は、命令及び／又はデータをコンピュータに提供するために、使用中にコンピュータによってアクセス可能な任意の記憶媒体を含む。例えば、コンピュータアクセス可能記憶媒体としては、磁気又は光学媒体（例えば、ディスク（固定又は取り外し可能）、テープ、ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭ、ＣＤ－Ｒ、ＣＤ－ＲＷ、ＤＶＤ－Ｒ、ＤＶＤ－ＲＷ、又は、Ｂｌｕ－Ｒａｙ（登録商標）等の記憶媒体）が挙げられる。記憶媒体としては、ＲＡＭ（例えば、同期ダイナミックＲＡＭ（synchronous dynamic RAM、ＳＤＲＡＭ）、ダブルデータレート（double data rate、ＤＤＲ、ＤＤＲ２、ＤＤＲ３等）ＳＤＲＡＭ、低電力ＤＤＲ（low-power DDR、ＬＰＤＤＲ２等）ＳＤＲＡＭ、ラムバスＤＲＡＭ（Rambus DRAM、ＲＤＲＡＭ）、スタティックＲＡＭ（static RAM、ＳＲＡＭ）等）、ＲＯＭ、フラッシュメモリ等の揮発性又は不揮発性メモリ媒体、ユニバーサルシリアルバス（Universal Serial Bus、ＵＳＢ）インターフェース等の周辺インターフェースを介してアクセス可能な不揮発性メモリ（例えば、フラッシュメモリ）等が更に挙げられる。記憶媒体としては、微小電気機械システム（microelectromechanical system、ＭＥＭＳ）、並びに、ネットワーク及び／又はワイヤレスリンク等の通信媒体を介してアクセス可能な記憶媒体が挙げられる。

【0041】

追加的に、様々な実施形態では、プログラム命令は、Ｃ等の高レベルプログラミング言語、又は、Ｖｅｒｉｌｏｇ（登録商標）、ＶＨＤＬ等の設計言語（design language、ＨＤＬ）、又は、ＧＤＳ ＩＩストリームフォーマット（ＧＤＳＩＩ）等のデータベースフォーマットでのハードウェア機能の動作レベル記述又はレジスタ転送レベル（register-transfer level、ＲＴＬ）記述を含む。場合によっては、記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成する合成ツールによって読み出される。ネットリストは、システムを含むハードウェアの機能も表すゲートのセットを含む。次いで、ネットリストは、マスクに適用される幾何学的形状を記述するデータセットを生成するために、配置及びルーティングされ得る。次いで、マスクは、システムに対応する半導体回路又は回路を生成するために、様々な半導体製作ステップで使用され得る。代替的に、コンピュータアクセス可能記憶媒体上の命令は、所望に応じて、ネットリスト（合成ライブラリを有する若しくは有しない）又はデータセットである。追加的に、命令は、Ｃａｄｅｎｃｅ（登録商標）、ＥＶＥ（登録商標）及びＭｅｎｔｏｒ Ｇｒａｐｈｉｃｓ（登録商標）等のベンダからのハードウェアベースのタイプのエミュレータによるエミュレーションのために利用される。

【0042】

上記の実施形態はかなり詳細に説明されているが、上記の開示が十分に理解されると、多数の変形及び修正が当業者には明らかになるであろう。以下の特許請求の範囲は、全てのそのような変形及び修正を包含すると解釈されることが意図されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【国際調査報告】