特表 2024-537776 ３色３Ｄ ＤＲＡＭスタックおよび製作する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-10-16

(54)【発明の名称】３色３Ｄ ＤＲＡＭスタックおよび製作する方法

(51)【国際特許分類】

   H01L 21/205 20060101AFI20241008BHJP

   H01L 21/3065 20060101ALI20241008BHJP

   H10B 12/00 20230101ALI20241008BHJP

【ＦＩ】

H01L21/205

H01L21/302 301

H10B12/00 671Z

H10B12/00 671

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024519291

(86)(22)【出願日】2022-09-28

(85)【翻訳文提出日】2024-05-22

(86)【国際出願番号】 US2022044990

(87)【国際公開番号】W WO2023055771

(87)【国際公開日】2023-04-06

(31)【優先権主張番号】17/487,596

(32)【優先日】2021-09-28

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】390040660

【氏名又は名称】アプライド マテリアルズ インコーポレイテッド

【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ

【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．

(74)【代理人】

【識別番号】100094569

【弁理士】

【氏名又は名称】田中 伸一郎

(74)【代理人】

【識別番号】100103610

【弁理士】

【氏名又は名称】▲吉▼田 和彦

(74)【代理人】

【識別番号】100109070

【弁理士】

【氏名又は名称】須田 洋之

(74)【代理人】

【識別番号】100067013

【弁理士】

【氏名又は名称】大塚 文昭

(74)【代理人】

【識別番号】100120525

【弁理士】

【氏名又は名称】近藤 直樹

(74)【代理人】

【識別番号】100139712

【弁理士】

【氏名又は名称】那須 威夫

(74)【代理人】

【識別番号】100141553

【弁理士】

【氏名又は名称】鈴木 信彦

(74)【代理人】

【識別番号】100176418

【弁理士】

【氏名又は名称】工藤 嘉晃

(72)【発明者】

【氏名】クマール アーヴィンド

(72)【発明者】

【氏名】パカラ マヘンドラ

(72)【発明者】

【氏名】イェ エリー ワイ

(72)【発明者】

【氏名】トール ジョン

(72)【発明者】

【氏名】キルシェンハイター トーマス

(72)【発明者】

【氏名】ワン アンチュアン

(72)【発明者】

【氏名】リ ジーフイ

【テーマコード（参考）】

5F004

5F045

5F083

【Ｆターム（参考）】

5F004AA03

5F004BD03

5F004DA17

5F004DA20

5F004DB01

5F004DB19

5F045AA03

5F045AB01

5F045AB02

5F045AC19

5F045AD09

5F045AD10

5F045AD11

5F045AD12

5F045AF02

5F045AF03

5F045AF04

5F045AF08

5F045AF09

5F045AF10

5F045BB11

5F045DA52

5F045DA69

5F045HA03

5F083AD01

5F083GA10

5F083GA30

5F083JA32

5F083JA51

(57)【要約】

３Ｄ ＤＲＡＭデバイスにおけるウエハの反りを低減する方法が、３色プロセスを使用して説明される。複数の膜スタックが基板表面上に形成され、膜スタックの各々が、異なるドーパント量および／またはＳｉ：Ｇｅ比を有する２つのドープされたＳｉＧｅ層と、ドープされたシリコン層とを含む。３Ｄ ＤＲＡＭデバイスも説明される。
【選択図】図２

【特許請求の範囲】

【請求項1】

３Ｄ ＤＲＡＭデバイスにおけるウエハの反りを低減する方法であって、前記方法が、
基板表面に複数の膜スタックを形成することであり、前記膜スタックの各々が、
実験式Ｓｉ_1-xＧｅ_xを有する第１のドープされたＳｉＧｅ層であり、ここで、ｘは、０超（＞０）～０．５の範囲にある、第１のドープされたＳｉＧｅ層と、
前記第１のドープされたＳｉＧｅ層上の第２のドープされたＳｉＧｅ層であり、前記第２のドープされたＳｉＧｅ層が実験式Ｓｉ_1-yＧｅ_yを有し、ここで、ｙは＞０～０．５の範囲にある、第２のドープされたＳｉＧｅ層と、
前記第２のドープされたＳｉＧｅ層上のドープされたシリコン層と
を含み、
前記第１のドープされたＳｉＧｅ層および前記第２のドープされたＳｉＧｅ層が、異なるドーピング量または異なるＳｉ：Ｇｅ比のうちの１つまたは複数を有する、形成すること
を含む、方法。

【請求項2】

前記第１のドープされたＳｉＧｅ層が、０．５～２．５％の範囲のドーパントを含む、請求項１に記載の方法。

【請求項3】

前記ドーパントがＩＩＩ－Ｖ族元素である、請求項２に記載の方法。

【請求項4】

前記ドーパントが、炭素またはホウ素のうちの１つまたは複数である、請求項３に記載の方法。

【請求項5】

前記第２のドープされたＳｉＧｅ層が、０．５～２．５％の範囲のドーパントを含む、請求項１に記載の方法。

【請求項6】

前記ドーパントがＩＩＩ－Ｖ族元素である、請求項５に記載の方法。

【請求項7】

前記ドーパントが、炭素またはホウ素のうちの１つまたは複数である、請求項６に記載の方法。

【請求項8】

前記ドープされたシリコン層が、０．５～２．５％の範囲のドーパントを含む、請求項１に記載の方法。

【請求項9】

前記第１のドープされたＳｉＧｅ層、前記第２のドープされたＳｉＧｅ層、および前記ドープされたシリコン層の各々が、エピタキシャル成長される、請求項１に記載の方法。

【請求項10】

前記第１のドープされたＳｉＧｅ層、前記第２のドープされたＳｉＧｅ層、および前記ドープされたシリコン層の各々が、独立して、５００℃～８００℃の範囲の温度で成長される、請求項９に記載の方法。

【請求項11】

前記第２のドープされたＳｉＧｅ層の応力が、前記第１のドープされたＳｉＧｅ層の応力よりも張力が大きく、前記第１のドープされたＳｉＧｅ層の前記応力が、前記ドープされたシリコン層の応力よりも張力が大きい、請求項１に記載の方法。

【請求項12】

１００個の膜スタックが存在する場合、前記ウエハが、１５０μｍ未満の量だけ反る、請求項１に記載の方法。

【請求項13】

前記第１のドープされたＳｉＧｅ層、前記第２のドープされたＳｉＧｅ層、および前記ドープされたシリコン層の各々が、ハロゲン化物系エッチャントを使用する場合、他の層に対して２００：１を超えるエッチング選択性を有する、請求項１に記載の方法。

【請求項14】

リソグラフィによって前記スタックのすべてを通して前記基板表面までチャネルを形成することと、前記第１のドープされたＳｉＧｅ層または前記第２のドープされたＳｉＧｅ層のうちの１つまたは複数を、前記チャネルを介して、前記膜スタックのすべてから選択的にエッチングすることとをさらに含む、請求項１に記載の方法。

【請求項15】

３Ｄ ＤＲＡＭデバイスを製作する方法であって、前記方法が、
基板表面に少なくとも１００個の膜スタックを形成することであり、前記膜スタックの各々が、
実験式Ｓｉ_1-xＧｅ_xを有する第１のドープされたＳｉＧｅ層であり、ここで、ｘは、０超（＞０）～０．５の範囲にある、第１のドープされたＳｉＧｅ層と、
前記第１のドープされたＳｉＧｅ層上の第２のドープされたＳｉＧｅ層であり、前記第２のドープされたＳｉＧｅ層が実験式Ｓｉ_1-yＧｅ_yを有し、ここで、ｙは、＞０～０．５の範囲にあり、前記第１のドープされたＳｉＧｅ層および前記第２のドープされたＳｉＧｅ層が、異なるドーピング量または異なるＳｉ：Ｇｅ比のうちの１つまたは複数を有する、第２のドープされたＳｉＧｅ層と、
前記第２のドープされたＳｉＧｅ層上のドープされたシリコン層と
を含む、形成することと
前記膜スタックを通して前記基板までチャネルを形成することと、
前記第１のドープされたＳｉＧｅ層または前記第２のドープされたＳｉＧｅ層のうちの１つまたは複数を、前記チャネルを介して、選択的に除去することと
を含む、方法。

【請求項16】

前記第１のドープされたＳｉＧｅ層、前記第２のドープされたＳｉＧｅ層、および前記ドープされたシリコン層が、独立して、０．５～２．５％の範囲のドーパントを含む、請求項１５に記載の方法。

【請求項17】

前記第１のドープされたＳｉＧｅ層、前記第２のドープされたＳｉＧｅ層、および前記ドープされたシリコン層の各々が、エピタキシャル成長される、請求項１５に記載の方法。

【請求項18】

前記第２のドープされたＳｉＧｅ層の応力が、前記第１のドープされたＳｉＧｅ層の応力よりも張力が大きく、前記第１のドープされたＳｉＧｅ層の前記応力が、前記ドープされたシリコン層の応力よりも張力が大きい、請求項１５に記載の方法。

【請求項19】

１００個の膜スタックが存在する場合、前記ウエハが、１５０μｍ未満の量だけ反る、請求項１に記載の方法。

【請求項20】

ウエハの反りを低減した３Ｄ ＤＲＡＭデバイスを製作する方法であって、前記方法が、
基板表面に少なくとも１００個の膜スタックを形成することであり、前記膜スタックの各々が、
実験式Ｓｉ_1-xＧｅ_xを有するエピタキシャル成長された第１のドープされたＳｉＧｅ層であり、ここで、ｘは、０超（＞０）～０．５の範囲にある、エピタキシャル成長された第１のドープされたＳｉＧｅ層と、
前記第１のドープされたＳｉＧｅ層上のエピタキシャル成長された第２のドープされたＳｉＧｅ層であり、前記第２のドープされたＳｉＧｅ層が実験式Ｓｉ_1-yＧｅ_yを有し、ここで、ｙは、＞０～０．５の範囲にあり、前記第１のドープされたＳｉＧｅ層および前記第２のドープされたＳｉＧｅ層が、異なるドーピング量または異なるＳｉ：Ｇｅ比のうちの１つまたは複数を有する、エピタキシャル成長された第２のドープされたＳｉＧｅ層と、
前記第２のドープされたＳｉＧｅ層上のエピタキシャル成長されたドープされたシリコン層と
を含み、
前記第１のドープされたＳｉＧｅ層、前記第２のドープされたＳｉＧｅ層、および前記ドープされたシリコン層が、独立して、０．５～２．５％の範囲の、炭素またはホウ素から選択されたドーパントを含み、
前記第２のドープされたＳｉＧｅ層の応力が、前記第１のドープされたＳｉＧｅ層の応力よりも張力が大きく、前記第１のドープされたＳｉＧｅ層の前記応力が、前記シリコン層の応力よりも張力が大きく、
前記第１のドープされたＳｉＧｅ層、前記第２のドープされたＳｉＧｅ層、および前記ドープされたシリコン層の各々が、ハロゲン化物系エッチャントを使用する場合、他の層に対して２００：１を超えるエッチング選択性を有する、形成することと、
リソグラフィによって前記スタックのすべてを通して前記基板表面までチャネルを形成することと、
前記第１のドープされたＳｉＧｅ層または前記第２のドープされたＳｉＧｅ層のうちの１つまたは複数を、前記チャネルを介して、前記膜スタックのすべてから選択的にエッチングすることと
を含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の実施形態は、一般に、３Ｄ ＤＲＡＭスタックおよび３Ｄ ＤＲＡＭデバイスを形成するための方法に関する。特に、本開示の実施形態は、３色プロセス（３－ｃｏｌｏｒ ｐｒｏｃｅｓｓ）を使用して３Ｄ ＤＲＡＭデバイスを形成する方法に関する。

【背景技術】

【0002】

半導体製造業ではメモリデバイスのビット密度を増加させることに関心がある。３Ｄ ＤＲＡＭデバイスを製造する１つの手法は、エピタキシャルシリコンチャネル層と２つ以上の犠牲エピタキシャル層とを含む多層スタックをエピタキシャル成長させることを含む。後続のプロセスステップは、アクセスゲートおよびキャパシタを形成するために犠牲層に凹部を設けることを必要とする。

【0003】

１０ｎｍノードを越えて３Ｄ ＤＲＡＭの密度を拡大するには、シリコンチャネルおよび犠牲層のスタックの数を１００超まで増加させる必要があり、それは、４００個のエピタキシャル層をもたらすことがある。層数の増加に伴う１つの問題は、スタックが１５０μｍを超えて増加するときのウエハの反りである。シリコンチャネル／犠牲層スタックの格子不整合誘導応力が、このウエハの反りをもたらすと考えられる。一般に、ウエハの１５０μｍを超える反りは、リソグラフィなどの後続のプロセスを正確に実行することを妨げることになる。

【0004】

デバイス形成中に、犠牲層は、シリコンチャネルに対して選択的にエッチングされる。ウエハの反りを低減するように設計された従来設計の層スタックは、エッチング選択比の低下をもたらす。

【発明の概要】

【発明が解決しようとする課題】

【0005】

現在の最新のプロセスは、ウエハの反りを打ち消すために、ウエハの裏面に応力緩和膜の追加の堆積を必要とする。これは、上部のスタックがエッチングされるときにまたは熱プロセス中に反りが戻るため、ウエハの反りの問題を部分的に軽減するだけである。加えて、裏面膜の除去は、プロセス複雑性およびコストを増加させる。

【0006】

したがって、ウエハの反りが低減され、および／またはエッチング選択比が改善された３Ｄ ＤＲＡＭデバイスおよび３Ｄ ＤＲＡＭデバイスを形成する方法が必要である。

【課題を解決するための手段】

【0007】

本開示の１つまたは複数の実施形態は、３Ｄ ＤＲＡＭデバイスにおけるウエハの反りを低減する方法を対象とする。複数の膜スタックが、基板表面上に形成される。膜スタックの各々は、第１のドープされたＳｉＧｅ層、第２のドープされたＳｉＧｅ層、およびドープされたシリコン層を含む。第１のドープされたＳｉＧｅ層は、実験式Ｓｉ_1-xＧｅ_xを有し、ここで、ｘは、０超（＞０）～０．５の範囲にある。第２のドープされたＳｉＧｅ層は、第１のドープされたＳｉＧｅ層上にあり、実験式Ｓｉ_1-yＧｅ_yを有し、ここで、ｙは、＞０～０．５の範囲にある。ドープされたシリコン層が、第２のドープされたＳｉＧｅ層上にある。第１のドープされたＳｉＧｅ層および第２のドープされたＳｉＧｅ層は、異なるドーピング量または異なるＳｉ：Ｇｅ比のうちの１つまたは複数を有する。

【0008】

本開示の追加の実施形態は、３Ｄ ＤＲＡＭデバイスを製作する方法を対象とする。少なくとも１００個の膜スタックが、基板表面上に形成される。膜スタックの各々は、第１のドープされたＳｉＧｅ層、第２のドープされたＳｉＧｅ層、およびドープされたシリコン層を含む。第１のドープされたＳｉＧｅ層は、実験式Ｓｉ_1-xＧｅ_xを有し、ここで、ｘは、０超（＞０）～０．５の範囲にある。第２のドープされたＳｉＧｅ層は、第１のドープされたＳｉＧｅ層上にあり、実験式Ｓｉ_1-yＧｅ_yを有し、ここで、ｙは、＞０～０．５の範囲にある。第１のドープされたＳｉＧｅ層および第２のドープされたＳｉＧｅ層は、異なるドーピング量または異なるＳｉ：Ｇｅ比のうちの１つまたは複数を有する。ドープされたシリコン層が、第２のドープされたＳｉＧｅ層上にある。チャネルが、膜スタックを通して基板まで形成される。第１のドープされたＳｉＧｅ層または第２のドープされたＳｉＧｅ層のうちの１つまたは複数が、チャネルを介して選択的に除去される。

【0009】

本開示のさらなる実施形態は、ウエハの反りを低減した３Ｄ ＤＲＡＭデバイスを製作する方法を対象とする。少なくとも１００個の膜スタックが、基板表面上に形成される。膜スタックの各々は、エピタキシャル成長された第１のドープされたＳｉＧｅ層、エピタキシャル成長された第２のドープされたＳｉＧｅ層、およびエピタキシャル成長されたドープされたシリコン層を含む。エピタキシャル成長された第１のドープされたＳｉＧｅ層は、実験式Ｓｉ_1-xＧｅ_xを有し、ここで、ｘは、０超（＞０）～０．５の範囲にある。エピタキシャル成長された第２のドープされたＳｉＧｅ層は、第１のドープされたＳｉＧｅ層上にあり、実験式Ｓｉ_1-yＧｅ_yを有し、ここで、ｙは、＞０～０．５の範囲にある。第１のドープされたＳｉＧｅ層および第２のドープされたＳｉＧｅ層は、異なるドーピング量または異なるＳｉ：Ｇｅ比のうちの１つまたは複数を有する。エピタキシャル成長されたドープされたシリコン層は、第２のドープされたＳｉＧｅ層上にある。第１のドープされたＳｉＧｅ層、第２のドープされたＳｉＧｅ層、およびドープされたシリコン層は、独立して、０．５～２．５％の範囲の、炭素またはホウ素から選択されたドーパントを含む。第２のドープされたＳｉＧｅ層の応力は、第１のドープされたＳｉＧｅ層の応力よりも張力が大きく、第１のドープされたＳｉＧｅ層の応力は、Ｓｉ層の応力よりも張力が大きい。第１のドープされたＳｉＧｅ層、第２のドープされたＳｉＧｅ層、およびドープされたシリコン層の各々は、ハロゲン化物系エッチャントを使用する場合、他の層に対して２００：１を超えるエッチング選択性を有する。チャネルが、リソグラフィによってスタックのすべてを通して基板表面まで形成される。第１のドープされたＳｉＧｅ層または第２のドープされたＳｉＧｅ層のうちの１つまたは複数は、チャネルを介して、膜スタックのすべてから選択的にエッチングされる。

【0010】

本開示の特徴が詳細に理解され得るように、上述で簡潔に要約した本開示のより詳細な説明が、実施形態を参照することによって行われ得、実施形態の一部が、添付の図面に示される。しかしながら、添付の図面は、本開示の典型的な実施形態のみを示し、それゆえに、本開示は他の等しく効果的な実施形態を認めることができるため、本開示の範囲を限定するものと見なされるべきではないことに留意されたい。本明細書に記載の実施形態は、例として示され、同様の参照指示が同様の要素を示す添付の図面の図に限定されない。

【図面の簡単な説明】

【0011】

【図1】本開示の１つまたは複数の実施形態による、３色プロセスによる形成中の３Ｄ ＤＲＡＭデバイスの概略図である。

【図2】膜スタックを通るチャネルの形成後の図１の領域ＩＩの拡大図である。

【図3】３色プロセスの層のうちの１つを選択的に除去した後の図２の拡大図である。

【発明を実施するための形態】

【0012】

本開示のいくつかの例示的な実施形態を説明する前に、本開示は以下の説明に記載される構成またはプロセスステップの詳細に限定されないことを理解されたい。本開示は、他の実施形態が可能であり、様々な方法で実践または実行することができる。

【0013】

本明細書および添付の特許請求の範囲で使用される「基板」という用語は、プロセスが作用する表面または表面の一部分を指す。基板への言及は、さらに、文脈がそうでないと明確に示さない限り、基板の一部分のみを参照することもできることが当業者には理解されるであろう。加えて、基板上に堆積させることへの言及は、ベア基板と、１つまたは複数の膜または特徴が上に堆積または形成された基板との両方を意味することができる。

【0014】

本明細書で使用される「基板」は、膜処理が製造プロセス中に実行される任意の基板または基板上に形成された材料表面を指す。例えば、処理を実行することができる基板表面は、用途に応じて、シリコン、酸化ケイ素、ストレインドシリコン、シリコンオンインシュレータ（ＳＯＩ）、炭素ドープされた酸化ケイ素、アモルファスシリコン、ドープされたシリコン、ゲルマニウム、ガリウムヒ素、ガラス、サファイアなどの材料と、金属、金属窒化物、合金、および他の導電性材料などの任意の他の材料とを含む。基板は、限定ではなく、半導体ウエハを含む。基板は、基板表面を研磨、エッチング、還元、酸化、ヒドロキシル化、アニール、ＵＶ硬化、電子ビーム硬化、および／またはベークするために、前処理プロセスに曝されてもよい。基板自体の表面上に直接膜処理することに加えて、本開示では、開示される膜処理ステップのいずれも、さらに、以下でより詳細に開示するように基板上に形成された下層に実行されてもよく、「基板表面」という用語は、文脈が示すようにそのような下層を含むように意図される。したがって、例えば、膜／層または部分的な膜／層が基板表面上に堆積された場合、新たに堆積された膜／層の露出表面が、さらなるプロセスのための基板表面になる。

【0015】

１つまたは複数の実施形態によれば、「上に（ｏｎ）」という用語は、膜または膜の層に関して、膜または層が、表面、例えば基板表面上に直接存在すること、ならびに膜または層と、表面、例えば基板表面との間に１つまたは複数の下層が存在することを含む。したがって、１つまたは複数の実施形態では、「基板表面上の」という語句は、１つまたは複数の下層を含むことが意図される。他の実施形態では、「上に直接（ｄｉｒｅｃｔｌｙ ｏｎ）」という語句は、介在層なしに、表面、例えば基板表面に接触する層または膜を指す。したがって、「基板表面上に直接存在する層（ａ ｌａｙｅｒ ｄｉｒｅｃｔｌｙ ｏｎ ｔｈｅ ｓｕｂｓｔｒａｔｅ ｓｕｒｆａｃｅ）」という語句は、中間に層がない状態で基板表面に直接接触する層を指す。

【0016】

本開示の１つまたは複数の実施形態は、有利には、低減したまたは中立の反りを有する膜スタックをもつ３Ｄ ＤＲＡＭデバイスを形成するための３色方法を提供する。このように使用されるとき、３色プロセスは、３つのエッチング選択性材料が使用させることを意味する。いくつかの実施形態は、有利には、エピタキシャルシリコン（Ｓｉ）およびシリコンゲルマニウム（ＳｉＧｅ）を含み、低減したまたは中立の反りをもつ３Ｄ ＤＲＡＭ膜スタックを提供する。いくつかの実施形態は、有利には、炭素（Ｃ）またはホウ素（Ｂ）ドーピングを使用して反りを低減したエピＳｉ／ＳｉＧｅスタックを提供する。

【0017】

図１～図３を参照すると、本開示の１つまたは複数の実施形態は、３色プロセスを使用して３Ｄ ＤＲＡＭデバイス１００におけるウエハの反りを低減するための方法を対象とする。複数の膜スタック１２０が、基板表面１１２を有する基板１１０上に形成される。膜スタック１２０はまた、３色スタックと呼ばれることもある。図１に示された実施形態は、５つの膜スタック１２０（膜スタック１２０ａ、１２０ｂを含む）を示す。当業者は、これが単に代表的なものであり、膜スタック１２０がより多くてもより少なくてもよいことを認識するであろう。いくつかの実施形態では、５０個、１００個、１５０個、または２００個を超える膜スタック１２０が存在する。

【0018】

少なくとも膜スタック１２０の一部、または膜スタック１２０の各々は、第１のドープされたＳｉＧｅ層１２２、第２のドープされたＳｉＧｅ層１２４、およびドープされたシリコン層１２６を含む。当業者は、第１のスタック１２０ａにおける第１のドープされたＳｉＧｅ層１２２が、基板表面１１２上に形成されるか、または基板表面１１２上に直接形成されることを認識するであろう。後続の膜スタック１２０ｂの第１のドープされたＳｉＧｅ層１２２は、前の膜スタック１２０ａのドープされたシリコン層１２６の表面１２７上に形成されるか、または前の膜スタック１２０ａのドープされたシリコン層１２６の表面１２７上に直接形成される。

【0019】

第１のドープされたＳｉＧｅ層１２２は、実験式Ｓｉ_1-xＧｅ_xを有する。いくつかの実施形態では、ｘは、０超（＞０）～０．５の範囲にある。いくつかの実施形態では、ｘは、０超～０．４の範囲に、または０超～０．３の範囲に、または０超～０．２の範囲にある。いくつかの実施形態では、ｘは、０．０５、０．１、０．１５、０．２、または０．２５～０．５の範囲にある。

【0020】

第１のドープされたＳｉＧｅ層１２２は、０．５原子％～２．５原子％の範囲の濃度をもつドーパントを含む。いくつかの実施形態では、第１のドープされたＳｉＧｅ層１２２は、０．５、０．６、０．７、０．８、０．９、１．０、１．１、１．２、１．３、１．４、または１．５原子％～２．５原子％の範囲のドーパント濃度を有する。いくつかの実施形態では、第１のドープされたＳｉＧｅ層１２２は、０．５原子％～１．５、１．６、１．７、１．８、１．９、２．０、２．１、２．２、２．３、２．４、または２．５原子％の範囲のドーパント濃度を有する。

【0021】

第２のドープされたＳｉＧｅ層１２４は、実験式Ｓｉ_1-yＧｅ_yを有する。いくつかの実施形態では、ｙは、０超～０．５の範囲にある。いくつかの実施形態では、ｙは、０超～０．４の範囲に、または０超～０．３の範囲に、または０超～０．２の範囲にある。いくつかの実施形態では、ｘは、０．０５、０．１、０．１５、０．２、または０．２５～０．５の範囲にある。いくつかの実施形態では、第１のドープされた層１２２からのｘおよび第２のドープされた層１２４のｙは、０．１、０．２、０．３、０．４、または０．５以上異なる。いくつかの実施形態では、ｘはｙよりも大きい。いくつかの実施形態では、ｙはｘよりも大きい。

【0022】

第２のドープされたＳｉＧｅ層１２４は、０．５原子％～２．５原子％の範囲の濃度をもつドーパントを含む。いくつかの実施形態では、第２のドープされたＳｉＧｅ層１２４は、０．５、０．６、０．７、０．８、０．９、１．０、１．１、１．２、１．３、１．４、または１．５原子％～２．５原子％の範囲のドーパント濃度を有する。いくつかの実施形態では、第２のドープされたＳｉＧｅ層１２４は、０．５原子％～１．５、１．６、１．７、１．８、１．９、２．０、２．１、２．２、２．３、２．４、または２．５原子％の範囲のドーパント濃度を有する。

【0023】

ドープされたシリコン層１２６は、０．５原子％～２．５原子％の範囲の濃度をもつドーパントを含む。いくつかの実施形態では、ドープされたシリコン層１２６は、０．５、０．６、０．７、０．８、０．９、１．０、１．１、１．２、１．３、１．４、または１．５原子％～２．５原子％の範囲のドーパント濃度を有する。いくつかの実施形態では、ドープされたシリコン層１２６は、０．５原子％～１．５、１．６、１．７、１．８、１．９、２．０、２．１、２．２、２．３、２．４、または２．５原子％の範囲のドーパント濃度を有する。

【0024】

第１のドープされたＳｉＧｅ層１２２、第２のドープされたＳｉＧｅ層１２４、またはドープされたシリコン層１２６のいずれかにおけるドーパントは、当業者に知られている任意の適切なドーパントとすることができる。いくつかの実施形態では、ドーパントはＩＩＩ－Ｖ族元素を含む。いくつかの実施形態では、ドーパントは、炭素またはホウ素のうちの１つまたは複数を含む。いくつかの実施形態では、ドーパントは、炭素またはホウ素のうちの１つまたは複数から本質的になる。このようにして使用される「から本質的になる」という用語は、対象構成要素の組成が記載された材料の９５％、９８％、９９％、または９９．５％以上であることを意味する。例えば、炭素および／またはホウ素から本質的になるドーパントは、すべてのドーパント原子のうち、９５％以上が炭素またはホウ素であることを意味する。いくつかの実施形態では、ドーパントは、炭素を含むか、または炭素から本質的になる。いくつかの実施形態では、ドーパントは、ホウ素を含むか、またはホウ素から本質的になる。

【0025】

いくつかの実施形態では、第１のドープされたＳｉＧｅ層および第２のドープされたＳｉＧｅ層は、独立して、０．５～２．５％の範囲のドーパントを含む。いくつかの実施形態では、第１のドープされたＳｉＧｅ層、第２のドープされたＳｉＧｅ層、およびドープされたシリコン層は、独立して、０．５～２．５％の範囲のドーパントを含む。ドーパントは、異なる層において同じであっても異なっていてもよい。

【0026】

いくつかの実施形態では、第１のドープされたＳｉＧｅ層１２２のｘおよび第２のドープされたＳｉＧｅ層１２４のｙは、同じであるか、または互いに０．１以内であり、第１のドープされたＳｉＧｅ層１２２および第２のドープされたＳｉＧｅ層１２４の各々のドーパント濃度は、０．１、０．２、０．３、０．４、０．５、０．６、０．７、０．８、０．９、または１．０原子パーセント以上異なる。

【0027】

記載の様々な層は、当業者に知られている任意の適切な技法によって形成することができる。例えば、膜のうちの１つまたは複数は、エピタキシャル成長、化学気相堆積、原子層堆積、物理的気相堆積、イオン注入、などによって形成することができる。いくつかの実施形態では、第１のドープされたＳｉＧｅ層１２２、第２のドープされたＳｉＧｅ層１２４、およびドープされたシリコン層１２６の各々は、エピタキシャル成長される。いくつかの実施形態では、第１のドープされたＳｉＧｅ層１２２、第２のドープされたＳｉＧｅ層１２４、およびドープされたシリコン層１２６の各々は、独立して、５００℃～８００℃の範囲の温度で成長される。

【0028】

膜スタック１２０の応力は、ドープされた層によって調節される。いくつかの実施形態では、第２のドープされたＳｉＧｅ層１２４の応力は、第１のドープされたＳｉＧｅ層１２２の応力よりも張力が大きい。膜スタック１２０の応力は、ドープされた層によって調節される。いくつかの実施形態では、第２のドープされたＳｉＧｅ層１２４の応力は、第１のドープされたＳｉＧｅ層１２２の応力よりも張力が大きく、第１のドープされたＳｉＧｅ層１２２の応力は、ドープされたシリコン層１２６の応力よりも張力が大きい。いくつかの実施形態では、第１のドープされたＳｉＧｅ層１２２および第２のドープされたＳｉＧｅ層１２４の応力は、ドープされたシリコン層１２６の応力よりも張力が大きい。

【0029】

いくつかの実施形態では、ウエハの全体的な反りは、１００個の膜スタック１２０の形成後中立である。いくつかの実施形態では、ウエハの全体的な反りは、１２５個、１５０個、１７５個、または２００個の膜スタック１２０の形成後中立である。このように使用される「中立」という用語は、ウエハ表面にわたる反りが１５０μｍ、１２５μｍ、１００μｍ、７５μｍ、５０μｍ、または２５μｍ以下であることを意味する。いくつかの実施形態は、５μｍ以上のＤＲＡＭスタックを可能にするために１μｍトークスタックのウエハの反りを約３０μｍに低減する制御された方法でエピ膜をドープする方法を提供する。

【0030】

図に示された３色プロセスにおいて、第１のドープされたＳｉＧｅ層１２２および第２のドープされたＳｉＧｅ層１２４は、２つのエッチングを互いに対して選択的にする方法の点で互いに異なる。いくつかの実施形態では、第１のドープされたＳｉＧｅ層１２２および第２のドープされたＳｉＧｅ層１２４は、異なるドーピングレベルで同様のＳｉ：Ｇｅ比を有する。いくつかの実施形態では、第１のドープされたＳｉＧｅ層１２２および第２のドープされたＳｉＧｅ層１２４は、同様のドーピングレベルで異なるＳｉ：Ｇｅ比を有する。別の言い方をすれば、いくつかの実施形態では、第１のドープされたＳｉＧｅ層１２２および第２ドープのＳｉＧｅ層１２４は、異なるドーピング量または異なるＳｉ：Ｇｅ比のうちの１つまたは複数を有する。

【0031】

第１のドープされたＳｉＧｅ層１２２、第２のドープされたＳｉＧｅ層１２４、およびドープされたシリコン層１２６は、互いに相対的にエッチング選択的である。いくつかの実施形態では、第１のドープされたＳｉＧｅ層１２２およびドープされたシリコン層１２６は、ハロゲン化物系エッチャント（例えば、１％ＨＦ、ＮＦ₃プラズマ）を使用する場合、２００：１を超えるエッチング選択性を有する。ハロゲン化物系エッチャントは、湿式エッチャントまたは気相エッチャントを含む。いくつかの実施形態では、ハロゲン化物系エッチャントは、フッ素原子を含む気相エッチャントである。いくつかの実施形態では、第２のドープされたＳｉＧｅ層１２４およびドープされたシリコン層１２６は、ハロゲン化物系エッチャントを使用する場合、２００：１を超えるエッチング選択性を有する。いくつかの実施形態では、第１のドープされたＳｉＧｅ層１２２および第２のドープされたＳｉＧｅ層１２４は、ハロゲン化物系エッチャントを使用する場合、２００：１を超えるエッチング選択性を有する。いくつかの実施形態では、第１のドープされたＳｉＧｅ層１２２、第２のドープされたＳｉＧｅ層１２４、およびドープされたシリコン層１２６の各々は、ハロゲン化物系エッチャントを使用する場合、他の層に対して２００：１を超えるエッチング選択性を有する。

【0032】

実施形態および説明図は３色方法を論じているが、当業者は、ドープされたＳｉ層およびドープされたＳｉＧｅ層は４色以上のシステムを提供するように構成することができることを認識されよう。追加の色（ＳｉＧｅ層）は、第１のドープされたＳｉＧｅ層１２２、第２のドープされたＳｉＧｅ層１２４、およびドープされたシリコン層１２６と比較して、異なるドーパント量または異なるＳｉ：Ｇｅ比のうちの１つまたは複数によりエッチング選択性である。

【0033】

図２および図３は、図１の３Ｄ ＤＲＡＭデバイス１００の領域ＩＩにおける一部分を示す。いくつかの実施形態では、この方法は、リソグラフィによって、膜スタック１２０のすべてを通して基板表面１１２（または基板１１０内のある距離）までチャネル１４０を形成することをさらに含む。当業者は、リソグラフィを使用してチャネル１４０を形成する方法を理解しているであろう。チャネル１４０の形成後、第１のドープされたＳｉＧｅ層１２２または第２のドープされたＳｉＧｅ層１２４のうちの１つまたは複数が、チャネル１４０を介して膜スタック１２０から選択的にエッチングされる。図３は、第１のドープされたＳｉＧｅ層１２２が除去され、第２のドープされたＳｉＧｅ層１２４およびドープされたシリコン層１２６が残されていることを示している。当業者は、チャネル１４０を介して第２のドープされたＳｉＧｅ層１２４を除去し、一方、第１のドープされたＳｉＧｅ層１２２およびドープされたシリコン層１２６を残すことができることを理解するであろう。

【0034】

本明細書の全体にわたる「１つの実施形態」、「特定の実施形態」、「１つまたは複数の実施形態」、または「一実施形態」への言及は、実施形態に関連して記載される特定の特徴、構造、材料、または特性が本開示の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書の全体にわたる様々な場所における「１つまたは複数の実施形態において」、「特定の実施形態において」、「１つの実施形態において」、または「一実施形態において」などの語句の出現は、必ずしも本開示の同じ実施形態を指しているわけではない。さらに、特定の特徴、構造、材料、または特性は、１つまたは複数の実施形態において、任意の適切な方法で組み合わされてもよい。

【0035】

本明細書の開示は、特定の実施形態を参照して説明されたが、当業者は、説明された実施形態が本開示の原理および用途の単に例示であることを理解するであろう。本開示の趣旨および範囲から逸脱することなく本開示の方法および装置に様々な変更および変形を行ってもよいことが当業者には明らかであろう。したがって、本開示は、添付の特許請求の範囲およびその均等物の範囲内の変更および変形を含むことができる。

【図1】

【図2】

【図3】

【国際調査報告】