特表 2024-538234 誘電体層を含む上部セラミック層を含む静電チャック、ならびに関連する方法および構造

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-10-18

(54)【発明の名称】誘電体層を含む上部セラミック層を含む静電チャック、ならびに関連する方法および構造

(51)【国際特許分類】

   H01L 21/683 20060101AFI20241010BHJP

   H02N 13/00 20060101ALI20241010BHJP

【ＦＩ】

H01L21/68 R

H02N13/00 D

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024524471

(86)(22)【出願日】2022-10-26

(85)【翻訳文提出日】2024-06-04

(86)【国際出願番号】 US2022047854

(87)【国際公開番号】W WO2023076359

(87)【国際公開日】2023-05-04

(31)【優先権主張番号】63/272,729

(32)【優先日】2021-10-28

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】505307471

【氏名又は名称】インテグリス・インコーポレーテッド

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】リウ， ヤン

(72)【発明者】

【氏名】リプチンスキー， ヤクブ

(72)【発明者】

【氏名】ミンスキー， カレブ

(72)【発明者】

【氏名】ドネル， スティーブン

【テーマコード（参考）】

5F131

【Ｆターム（参考）】

5F131AA02

5F131AA04

5F131CA09

5F131CA68

5F131DA03

5F131EB15

5F131EB18

5F131EB24

5F131EB54

5F131EB78

5F131EB79

(57)【要約】

ワークピースの加工中にワークピースを支持するのに有用な静電チャック装置と、誘電体層、比較的滑らかな表面、またはその両方が堆積している静電チャックアセンブリの上部セラミック層部品と、関連する方法とが記載されている。
【選択図】図１

【特許請求の範囲】

【請求項1】

上部表面および下部表面を含むセラミック層と、
前記下部表面における電極と、
前記セラミック層と前記電極との間の誘電体層と
を備える静電チャック。

【請求項2】

前記誘電体層が、前記下部表面上に堆積したＣＶＤ誘電体層、ＡＬＤ誘電体層、またはＰＥＣＶＤ誘電体層である、請求項１に記載の静電チャック。

【請求項3】

前記誘電体層が、２００ナノメートル未満の厚さを有する、請求項１または２に記載の静電チャック。

【請求項4】

前記誘電体層が、前記セラミック層のセラミック材料とは異なる誘電体材料を含む、請求項１から３のいずれか一項に記載の静電チャック。

【請求項5】

前記誘電体層が、アルミナ（Ａｌ_２Ｏ_３）、ケイ素系セラミック材料（例えば、ＳｉＯ、ＳｉＮ）、酸化ジルコニウムまたは酸化ハフニウムなどの金属酸化物を含む、請求項１から４のいずれか一項に記載の静電チャック。

【請求項6】

前記セラミック層がアルミナを含み、前記誘電体層がアルミナを含む、請求項１に記載の静電チャック。

【請求項7】

前記電極が、少なくとも４．５電子ボルトの仕事関数を有する金属を含む、請求項１から４のいずれか一項に記載の静電チャック。

【請求項8】

前記電極が、Ｎｉ、Ｃｏ、Ｗ、Ｐｂ、Ｐｔ、Ｉｒ、およびＡｕから選択される金属を含む、請求項７に記載の静電チャック。

【請求項9】

前記下部表面が、０．４ミクロン以下の表面粗さ（Ｒａ）を有する、請求項１から８のいずれか一項に記載の静電チャック。

【請求項10】

前記下部表面が、０．１ミクロン以下の表面粗さ（Ｒａ）を有する、請求項１から９のいずれか一項に記載の静電チャック。

【請求項11】

前記セラミック層がアルミナを含む、請求項１から１０のいずれか一項に記載の静電チャック。

【請求項12】

前記誘電体層がアルミナＡＬＤ誘電体層である、請求項１から１１のいずれか一項に記載の静電チャック。

【請求項13】

上部表面および下部表面を含むセラミック層と、
前記下部表面における電極と
を備え、
前記下部表面が、０．４ミクロン以下の表面粗さ（Ｒａ）を有する、
静電チャック。

【請求項14】

前記下部表面が、０．１ミクロン以下の表面粗さ（Ｒａ）を有する、請求項１３に記載の静電チャック。

【請求項15】

前記電極が、少なくとも４．５電子ボルトの仕事関数を有する金属を含む、請求項１３または１４に記載の静電チャック。

【請求項16】

前記電極が、Ｎｉ、Ｃｏ、Ｗ、Ｐｂ、Ｐｔ、Ｉｒ、またはＡｕを含む、請求項１５に記載の静電チャック。

【請求項17】

請求項１から１６のいずれか一項に記載の静電チャックを使用する方法であって、
前記上部表面において半導体ウェハを支持することと、
前記電極に電圧を印加して前記半導体ウェハに逆の電圧を誘導することと、
前記半導体ウェハを加工することと、
前記電極から前記電圧を除去することと、
前記上部表面から前記ウェハを持ち上げることと
を含む方法。

【請求項18】

前記電圧が直流電圧である、請求項１７に記載の方法。

【請求項19】

静電チャックを準備する方法であって、
上部表面および下部表面を含むセラミック層に対して、前記下部表面に誘電体層を形成することと、
前記誘電体層上に電極層を形成することと
を含む方法。

【請求項20】

化学気相堆積、プラズマ支援化学気相堆積、および原子層堆積から選択される方法によって、前記誘電体層を形成することを含む、請求項１９に記載の方法。

【請求項21】

原子層堆積によって前記誘電体層を形成することをさらに含む、請求項１９に記載の方法。

【請求項22】

化学気相堆積、プラズマ励起化学気相堆積、および原子層堆積から選択される方法によって、前記電極層を堆積させることをさらに含む、請求項１９から２１のいずれか一項に記載の方法。

【請求項23】

前記誘電体層がアルミナ（Ａｌ_２Ｏ_３）、ケイ素系セラミック材料（例えば、ＳｉＯ、ＳｉＮ）、酸化ジルコニウムまたは酸化ハフニウムなどの金属酸化物を含む、請求項１９から２２のいずれか一項に記載の方法。

【請求項24】

前記誘電体層が、２００ナノメートル未満の厚さを有する、請求項１９から２３のいずれか一項に記載の方法。

【請求項25】

前記電極が、少なくとも４．５電子ボルトの仕事関数を有する金属を含む、請求項１９から２４のいずれか一項に記載の方法。

【請求項26】

前記電極が、Ｎｉ、Ｃｏ、Ｗ、Ｐｂ、Ｐｔ、Ｉｒ、またはＡｕを含む、請求項２５に記載の方法。

【請求項27】

前記下部表面が、０．４ミクロン以下の表面粗さ（Ｒａ）を有する、請求項１９から２６のいずれか一項に記載の方法。

【請求項28】

静電チャックを準備する方法であって、上部表面および下部表面を含むセラミック層に対して、０．４ミクロン未満の表面粗さ（Ｒａ）を有する前記下部表面に、電極層を形成することを含む方法。

【請求項29】

前記電極が、少なくとも４．５電子ボルトの仕事関数を有する金属を含む、請求項２８に記載の方法。

【請求項30】

前記電極が、Ｎｉ、Ｃｏ、Ｗ、Ｐｂ、Ｐｔ、Ｉｒ、またはＡｕを含む、請求項２８または２９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、ワークピースを加工するステップ中にワークピースを支持するのに有用な静電チャック装置と、誘電体層、比較的滑らかな表面、またはその両方が堆積している静電チャックアセンブリの上部セラミック層部品と、関連する方法とに関する。

【背景技術】

【0002】

静電チャックは、半導体およびマイクロ電子デバイスの加工において使用される。静電チャックは、半導体ウェハまたはマイクロ電子デバイス基板などのワークピースへの加工を実行するために、ワークピースを支持する。ワークピースの下部表面は、チャックの上部表面において支持され、同時に、チャックは、ワークピースとチャックとの間の静電引力を用いてワークピースに下向きの力を加える。

【0003】

チャックは、セラミックなどの誘電体材料で作製されている上部層を含む。上部セラミック層の下には、上部セラミック層の下部表面に電極層がある。動作中、電極層の電極に電圧が印加され、その電圧は支持されているワークピース内に電荷を誘導する。ワークピース中の誘導電荷は、電極に印加された電圧と逆の極性を有する。電極層と支持されているワークピースとの間の逆の電荷は、ワークピースとチャックとの間に静電引力を生成する。この静電気引力は、チャックの上部表面に向かってワークピースに下向きの力を加えて、ワークピースの加工中にワークピースの位置を維持する。

【0004】

チャックは、チャックが実行することを可能にする様々な構造、装置、および設計を含む。典型的な静電チャックアセンブリは、ワークピースを支持する平坦な上部表面と、電極、上部表面の導電性コーティング、チャックまたは支持されているワークピースから静電電荷を除去するための接地接続部などの電気部品と、チャックまたは支持されているワークピースの温度を制御するための１つまたは複数の冷却システムと、測定プローブ、センサ、およびワークピースの位置をチャックに対して支持または変更するようになされている可動ピンを含み得る様々な他の部品と、上部セラミック層を支持するための基台層と、チャックを工具界面に接続するための冷却および電気的接続とを含む多部品構造である。

【0005】

ワークピースが加工されているとき、ワークピースは、チャックの上部表面によって支持され、ワークピース中に誘導された静電電荷により上部表面に対して押し下げられる。加工ステップが完了した後、電極への電圧がオフにされ、誘導電荷が消散し、または好ましくは除去され、ワークピースをチャックから持ち上げることができる。

【0006】

静電チャックの上部セラミック層は、動作中にセラミック層の下の電極に印加される電圧の影響を受けない、完全な絶縁体であることが理想である。セラミック層は、誘導または伝導のいずれかにより、電極における電圧によって引き起こされるいずれの電荷も示さないであろう。

【0007】

これは、電極と、完全に絶縁性のセラミック層との間の理想的な効果である。しかし、現実のシステムでは、セラミック材料は完全な絶縁体ではなく、セラミック層の表面に接触する帯電した電極は、電極からセラミック層へのゼロでない電荷の流れをもたらすことになる。この効果は、セラミック層に「注入」される電荷と呼ばれ、静電チャックの使用期間にわたってセラミック層内にゆっくりと蓄積する「残留」電荷をもたらす。

【0008】

チャックのセラミック層内に著しいレベルの残留電荷が蓄積した場合、残留電荷は、チャックの使用中に困難を引き起こす恐れがある。残留電荷は、チャックの頂部表面に対するワークピースの「張り付き」を引き起こし得、このことは、「ウェハの張り付き」と呼ばれることがある。ウェハの張り付きは、特に静電チャックの電極から電圧を除去するステップの後の、ワークピースへのチャックの望ましくない静電引力を指す。ウェハの張り付きにより、ウェハをチャックから持ち上げることが困難になり、またはウェハが除去中に予測不可能な動きを経験することが起こり得る。張り付きはまた、ウェハの破損に寄与し得る。

【発明の概要】

【0009】

本出願は、新規の静電チャック装置、および新規の静電チャック装置の部品層を説明する。また、説明される静電チャックのセラミック層を準備するため、およびまもなく説明される上部セラミック層を含む多部品静電チャックを準備するための方法が説明されている。

【0010】

チャックの使用中に静電チャックのセラミック層に静電電荷が蓄積することを、低減または防止する必要性が存在する。電荷蓄積は、電極に電圧が印加されたときに、セラミック層の下部表面の電極からセラミック層への電荷の移動によって生じると考えられている。

【0011】

出願人は、電極と接触する箇所においてセラミック層に比較的滑らかな表面を与えること、セラミック層と電極との間に誘電体層を配置すること、高い仕事関数を有する電極材料（金属、金属酸化物、もしくは他の非金属材料）から電極を形成すること、またはこれらの特徴の２つ以上を組み合わせることによって、セラミック層中のこの種類の電荷蓄積を低減することができると断定した。

【0012】

説明される静電チャックアセンブリは、上部表面および下部表面を有する上部セラミック層を含むことができ、誘電体層が、下部表面と電極との間にセラミック層の下部表面と接触して配置されている。誘電体層は、電極とセラミック層との間で、電極からセラミック層に流れる電荷の量を低減し得、かつセラミック層内に残留電荷蓄積を発生させ得る絶縁層として作用する。

【0013】

追加的または代替的に、電極と接触するセラミック層の下部表面は、比較的滑らかであり得、すなわち、０．６、０．４、または０．１ミクロン（Ｒａ）以下の粗さなどの低い表面粗さを有し得る。本出願人は、電極の箇所におけるセラミック層の表面粗さが、電極からセラミック層への電荷移動、すなわち電気伝導に影響を及ぼすことができると断定した。比較的低い表面粗さは、表面がより高い粗さを有する場合にセラミック層に移動する電荷の量と比較して、使用中に電極からセラミック層に伝送される電荷の量を低減することができる。表面粗さは、既知の機器および方法を用いて、例えば、触針先端半径１２．５μｍ、下向き力１０ｍＮ、および６０秒での走査長さ２ｍｍを伴うＢｒｕｋｅｒ ＤｅｋＴａｋ ＸＴ触針式表面形状測定器の使用によって、測定されることができる。

【0014】

追加的または代替的に、静電チャックの電極は、高い仕事関数、例えば、少なくとも４．５または少なくとも５電子ボルトの仕事関数を示す１つまたは複数の金属材料から作製され得る。

【0015】

１つの態様では、本開示は、上部表面および下部表面を有するセラミック層と、下部表面における電極と、セラミック層と電極との間の誘電体層とを含む静電チャックに関する。

【0016】

別の態様では、本開示は、上部表面および下部表面を有するセラミック層と、下部表面における電極とを含み、下部表面が、０．４ミクロン以下の表面粗さ（Ｒａ）を有する、静電チャックに関する。

【0017】

さらに別の態様では、本開示は、静電チャックを準備する方法に関する。本方法は、上部表面および下部表面を備えるセラミック層に対して、下部表面に誘電体層を形成することと、誘電体層上に電極層を形成するステップとを含む。

【0018】

本開示のさらに別の態様は、静電チャックを準備する方法に関する。本方法は、上部表面および下部表面を含むセラミック層に対して、０．４ミクロン以下の表面粗さ（Ｒａ）を有する下部表面に、電極層を形成することを含む。

【図面の簡単な説明】

【0019】

【図1】説明される静電チャックアセンブリの側面図である。

【発明を実施するための形態】

【0020】

以下の説明は、（本明細書では「静電チャックアセンブリ」、「静電チャック」、または「チャック」と呼ばれることもある）新規の静電チャック装置、および新規の静電チャック装置の部品層に関する。また、説明される静電チャックの上部セラミック層を準備するため、およびまもなく説明される上部セラミック層を含む多部品静電チャックを準備するための方法が説明される。

【0021】

例示的な静電チャック装置は、上部表面および下部表面を有する上部セラミック層を含み、セラミック層の下部表面上に誘電体層が堆積している。その箇所において、誘電体層は、電極とセラミック層との間の絶縁層として作用する。絶縁誘電体層は、電極とセラミック層との間で、電極からセラミック層に流れ得、かつセラミック層内に残留電荷蓄積を発生させ得る電荷の量を低減する絶縁の非導電性バリアとして作用することができる。

【0022】

追加的または代替的に、電極と接触するセラミック層の下部表面は、比較的滑らかであってもよく、例えば、０．６、０．５、０．４、０．３、０．２、または０．１ミクロン（Ｒａ）以下である粗さなどの低い表面粗さを有し得る。特に断りのない限り、下部表面の粗さに言及する場合、この粗さは、電極の配置前に、誘電体層の非存在下で、電極が位置付けられているセラミック層下部表面上の箇所の粗さを指す。

【0023】

追加的または代替的に、静電チャックの電極は、高い仕事関数、例えば、少なくとも４．５または少なくとも５電子ボルトの仕事関数を示す１つまたは複数の金属材料から作製され得る。

【0024】

本出願人は、電極と接触する箇所におけるセラミック層の表面粗さが、電極からセラミック層への電荷移動、すなわち電気伝導に影響を及ぼすことができると断定した。セラミック層の表面粗さの程度は、セラミック層内の残留電荷の移動および蓄積に影響を及ぼすことがわかっている。いずれの特定の理論にも束縛されることなく、セラミック層の表面上の局所的な（例えば、微小のまたは顕微鏡的な）山では、隣接する電極から電荷を受け入れる傾向が増加し得ると仮定される。より高い粗さ（Ｒａ）として測定されるより高い山を含有するセラミック表面は、より低い粗さ（Ｒａ）として測定されるより低い山を含有するセラミック表面と比較して、電極からセラミック層へのより大量の電荷移動を可能にすることができる。

【0025】

説明される静電チャックは、静電チャックアセンブリを形成する層として一緒に組み立てられている多数の別個に準備されまたは個別に準備された部品を含むマルチピース（「多層」または「多部品」）構造である。アセンブリは、様々な構造および特徴を含み、それらは、静電チャックアセンブリに典型的であり、加工中にチャックがワークピース（例えば、半導体基板、マイクロ電子デバイス、半導体ウェハ、それらの前駆体）を支持することを可能にすると同時に、ワークピースと、チャックの上部表面でワークピースを定位置に保持するチャックとの間に静電引力を生成する。静電チャックとともに使用される例示的なワークピースには、半導体ウェハ、平坦なスクリーンディスプレイ、太陽電池、レチクル、およびフォトマスク等がある。ワークピースは、直径１００ミリメートルの円形ウェハ、直径２００ミリメートルのウェハ、直径３００ミリメートルのウェハ、または直径４５０ミリメートルのウェハの面積よりも大きな面積を有し得る。

【0026】

チャックは、加工中にワークピースを支持するようになされている上部「ワークピース接触面」を含む。上部表面は、典型的には、ワークピース接触面および多層チャックの両方の外周を画定する円形縁部を有する円形表面積を有する。本明細書で使用される場合、「ワークピース接触面」という用語は、静電チャックの上部露出表面を指し、この表面は、使用中にワークピースに接触し、「主領域」を含み、この領域は、セラミック材料で作製されており、上部表面を有し、典型的には上部表面にエンボス加工を伴い、上部表面の少なくとも一部を覆い得る任意選択的な導電性コーティングを伴う。ワークピースは、ワークピースの底部表面が上部表面のエンボス加工によって支持されており、それらと接触している状態で、ワークピース接触面において保持され、そうして、ワークピースは、セラミック層の上部表面の小さな距離だけ上方で支持される。

【0027】

チャックは、ワークピースをワークピース接触面に対して定位置でしっかりと保持するために、ワークピースに下向きの力を加えるために使用される電極を含む。電極は、上部セラミック層の下に位置付けられている。電極に電圧が印加されると、チャックとワークピースとの間に静電引力が生成される。第１の極性を有する電圧は、支持されているワークピース中に逆の極性の電荷を誘導する。（一方の極性の）ワークピースおよび（逆の極性の）電極において存在する対向する電荷は、電極と支持されているワークピースとの間に静電引力を生成する。例示的な静電チャックアセンブリは、ＡＣおよびＤＣクーロン力型チャックならびにジョンセン・ラーベック型チャックとともに使用され得る。

【0028】

チャックアセンブリはまた、チャックが機能するために必要または有用ないくつもの他の層、装置、構造、もしくは特徴を含み得る。例には、接地層などの接地装置および関連する電気接続、チャックの使用中に圧力、温度、または電気的特性を測定するための測定装置、温度制御機能の一部として有用なチャックの層（例えば、基台）内の導管（冷却チャネル）、ワークピース接触面とワークピースとの間のガス流および圧力制御のための裏側ガス流機能、導電性表面コーティング、ならびに他の物がある。

【0029】

チャックアセンブリの１つの層は、アセンブリの上部にある上部セラミック層（または略して「セラミック層」）である。セラミック層は、セラミック層の上部表面に配置され得る導電性コーティングまたはエンボス加工等のいずれかを除いて、アセンブリの頂部層であってもよい。セラミック層は、有用なセラミックの誘電体材料で作製され得る。例示的な材料には、とりわけ、アルミナ（Ａｌ_２Ｏ_３）、窒化アルミニウム、石英、ＳｉＯ_２（ガラス）がある。セラミック層は、材料の単一の（一体の）層で作製されてもよく、または代替的に、必要に応じて、２つ以上の異なる材料、例えば異なる材料の多数の層で作製されてもよい。セラミック層の厚さは、任意の有効厚さ、例えば５０ミクロンから１ミリメートルの範囲の厚さであってもよい。

【0030】

セラミック層は、誘電体材料例えばセラミック材料を備え、本質的にそれからなり、またはそれからなり得る。セラミック層は、剛性などの所望の機械的特性とともに、誘電特性をもたらす材料で作製される。セラミック層は、少なくとも９０、９５、または９９重量パーセントの１つまたは複数の異なるセラミック材料を含有し得る。

【0031】

セラミック層は、とりわけ、アルミニウム、アルミニウム合金、チタン、チタン合金、ステンレス鋼、または金属マトリックス複合材などの金属で作製され得る基台層（略して「基台」）によって下方に支持されている。

【0032】

典型的には、セラミック層と基台との間には、接合層（例えば、ポリマー接着剤）、セラミック層の下部（底部）表面に接触する１つまたは複数の電極を含有する電極層、接地層、電極および他の層が電気的に機能することを可能にする絶縁層、または追加の回路のうちの１つまたは複数がある。

【0033】

有用なチャックアセンブリの例が図１に示されている。チャックアセンブリ１０は、基台１２と、セラミック層（「アセンブリ」）１４と、基台１２の上部表面をセラミック層１４の底部または下部表面に接合する接合層１６とを含む。セラミック層１４はまた、底部表面に配設されている電極（具体的には図示せず）を含む。セラミック層１４の上部表面には、エンボス加工１８のパターンがある。図示のように、ワークピース（ウェハ２０として示されている）は、エンボス加工によって支持されている。ウェハ２０の下部表面とセラミック層１４の上部との間には、空間２２が存在する。空間２２は、セラミック層１４の上部表面に位置付けられているエンボス加工１８によって生成され、このエンボス加工は、セラミック層１４の上部表面の上方のわずかな距離にウェハ２０を支持する。

【0034】

本明細書のセラミック層および静電チャックアセンブリによれば、チャックのセラミック層は、以下の特徴、ｉ）電極と接触する箇所でのセラミック層の下部表面における低い表面粗さ、ｉｉ）セラミック層の底部表面と電極との間の底部表面における誘電体層、の一方または両方を含む。

【0035】

セラミック層は、上部表面と、下部表面と、（典型的には１から１０ミリメートルの範囲にある）厚さを有するセラミック素体として形成されているバルクセラミック層（「セラミック素体」）とを含む。セラミック素体は、任意の有用な加工によって形成され、その例示的な方法は、セラミック材料（例えば、セラミック粉末）を成形またはプレスして、（「素地」と呼ばれることもある）成形体またはプレス体を形成することを含むことができる１つまたは複数のステップを含み、プレス体または成形体のセラミック粒子を互いに接合した状態にして、セラミック素体を形成するための高温焼結ステップが続く。焼結されたセラミック素体は、上部表面および下部表面を有する硬質セラミック素体である。セラミック素体は、低い多孔度、例えば１０パーセント、５パーセント、または２もしくは１パーセント未満の多孔度（バルクセラミック素体の容積当たりの細孔容積）によって測定される均一な組成および密度が高い形態を有することができる。

【0036】

静電チャックでの使用のために、上部表面および下部表面は、非常に平坦であり、所望の表面粗さを有するように加工される。典型的には、セラミック層の上部表面は、０．５から約１ミクロンの表面粗さ（Ｒａ）を有するように形成および加工され得る。

【0037】

以前の静電チャックアセンブリのセラミック層の場合、電極および接着剤（接合）層に面するセラミック層の下部表面は、典型的には、少なくとも０．６ミクロン、または１．０ミクロン以上の表面粗さ（Ｒａ）を有するように加工される。このレベルの表面粗さは、セラミック表面と接合層の接着剤との間の良好な接着性、およびセラミック表面とセラミック表面に接触する電極との間の良好な接着性を発生させるのに有効であるため、このレベルの粗さが使用されてきた。

【0038】

本開示によれば、セラミック層の底部表面（すなわち、接合層および電極と接触するセラミック層の表面）は、静電チャックアセンブリの以前のセラミック層の底部表面よりも滑らかになるように形成および加工されることができる。本出願人は、セラミック層の底部表面と電極との間の接触する領域におけるセラミック層の底部表面の粗さのレベルが、電極からセラミック層に伝送される静電電荷の量に影響を及ぼし得ると断定した。

【0039】

セラミック層の粗さは、表面の山谷微小形状の尺度である。表面の山の頂部と谷の底部との間の差がより大きく、山と谷の数がより多く、またはその両方であることにより、山の頂部と谷の底部との間の差がより小さく、または山と谷の数がより少ない表面に伝送されるであろう電荷の量と比較して、より大量の静電電荷が電極から表面に伝送されることが可能になり得る。帯電した電極と接触するセラミック層の粗さがより高いことにより、セラミック層と接触しかつ高電圧電荷を有する電極から、セラミック層に渡る電荷の量を増加させることが可能になり得る。山から谷への微小形状レベルが低減されており、山および谷がより少ないセラミック層の、比較的滑らかな表面は、セラミック表面に接触する電極に電圧が印加されたときに、山で発生する磁場の存在または強度を低減させ得る。セラミック表面の磁場の強度量を低減すると、顕微鏡的な山において、電極からセラミック層に放出されセラミック層内で蓄積静電電荷となる電荷の量が低減し得る。

【0040】

したがって、本明細書のセラミック層の底部表面は、特に電極と接触する表面の領域において、以前の静電チャックで使用されたものと比較して比較的滑らかな表面を有する。より滑らかな表面は、山谷間粗さを低減し、セラミック層に接触する高電圧電極からセラミック層に渡る電荷の量を低減する効果を有することができる。表面がより滑らかなセラミック層を含有する静電チャックの使用時間にわたって、セラミック層内に渡って蓄積する残留電荷の量が低減されることになる。セラミック層の底部表面の有用なまたは好ましい粗さレベルの例は、０．６ミクロン、０．５ミクロン、０．４ミクロン、０．３ミクロン、０．２ミクロン、０．１ミクロン、または０．０５ミクロン以下であり得る。

【0041】

追加的または代替的に、セラミック層は、電極と接触する下部表面に塗布される誘電体層を含み得る。本明細書で使用される場合、「誘電体層」は、例えば、原子層堆積、化学気相堆積、物理気相堆積等の堆積方法によって、セラミック層の表面上に添加された（例えば、堆積した）誘電体材料を含むように作製されている層またはコーティングである。「誘電体層」とは、最初に堆積する層またはコーティング、あるいは後続して化学的修飾、もしくは処理、もしくはさらに加工される堆積層などの修飾またはその誘導体である。

【0042】

誘電体層は、セラミック層とセラミック層に接触する電極との間に、電気的絶縁および電気的流れの抵抗をもたらす電気絶縁層である。誘電体層は、高い絶縁耐力、例えば高い抵抗率（ρオーム－ｍ）、例えば少なくともセラミック層の抵抗率と同じ高さであり、好ましくはより高い抵抗率、例えば少なくとも１×１０^１４ρオーム－ｍの抵抗率を有することができる。

【0043】

誘電体材料の例には、アルミナ（Ａｌ_２Ｏ_３）、ケイ素系セラミック材料（例えば、ＳｉＯ、ＳｉＮ）、酸化ジルコニウムまたは酸化ハフニウムなどの金属酸化物、またはこれらの組み合わせ等がある。必要に応じて、例えば、性能および製造上の考慮事項に基づいて、セラミック層の表面に塗布される誘電体層は、セラミック層の材料と同じ種類の誘電体層で作製され得る。特定の例によれば、セラミック層はアルミナで作製され得、セラミック層に塗布される誘電体層もまた、アルミナで作製され得る。他の例によれば、誘電体層は、セラミック層の材料とは異なる誘電体材料で作製され得る。

【0044】

誘電体層は、セラミック層の下部表面上に塗布されまたは堆積した誘電体材料を備え、本質的にそれからなり、またはそれからなり得る。誘電体層は、高い絶縁耐力を有し、かつセラミック層の下部表面に連続的な電気絶縁性層を形成するように塗布されることができる１つまたは複数の材料で作製される。誘電体層は、少なくとも９０、９５、または９９重量パーセントの１つまたは複数の異なる誘電体材料を含有し得る。

【0045】

誘電体層は、ナノメートルまたはミクロンの範囲の厚さなどの任意の有用な厚さを示すことができる。有用または好ましい誘電体層は、誘電体層がセラミック層の表面に存在する微小構造に適合することを可能にする厚さおよび技術で、セラミック層表面上に堆積し得る。すなわち、誘電体層は共形的であり、測定された表面粗さを著しく増加または減少させること、例えば、測定された表面粗さを２、５、または１０パーセントを超えて変化させることによって、セラミック層表面の粗さに影響を及ぼさない。誘電体層がセラミック層に塗布された後のセラミック層の測定された粗さは、誘電体層が塗布される前のセラミック層について説明される範囲内であることができ、例えば、セラミック層に塗布された誘電体層を含むセラミック層は、０．６ミクロン、０．５ミクロン、０．４ミクロン、０．３ミクロン、０．２ミクロン、０．１ミクロン、または０．０５ミクロン以下のレベルの粗さを示すことができる。

【0046】

堆積技術、例えば原子層堆積によって塗布される誘電体層の有用な厚さは、２００ナノメートル未満、例えば数ナノメートル（例えば、５または１０ナノメートル）から４００ナノメートル（ｎｍ）、または５０もしくは１００ナノメートルから２００ナノメートルであり得る。誘電体層は、セラミック層の表面全体にわたって連続していてもよく、または少なくともセラミック層表面の電極と接触する部分にわたって連続していてもよい。

【0047】

多くの方法が、知られており、セラミック表面上に誘電体材料の層を堆積させるために商業的に有用かつ有効である。一般的な例には、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）（例えば、スパッタリング）、ならびにこれらの方法の修正版、例えばプラズマ励起化学気相堆積（ＰＥＣＶＤ）がある。特定の種類の堆積方法によって準備される誘電体層は、堆積方法を参照して呼ばれ得る。例えば、化学気相堆積方法によって塗布された誘電体層は「ＣＶＤ誘電体層」と呼ばれ得、原子層堆積方法によってセラミック層に塗布された誘電体層は「ＡＬＤ誘電体層」と呼ばれ得、物理気相堆積方法によってセラミック層に塗布された誘電体層は「ＰＶＤ誘電体層」と呼ばれ得る。

【0048】

本明細書で説明されるセラミック層およびチャックアセンブリは、セラミック表面に誘電体層を形成または塗布するいずれの特定の方法、または誘電体層の特定の形態に限定されない一方で、ある特定の特性を示す誘電体層が特に有用であり得る。例えば、電気絶縁（誘電）効果例えば高抵抗率をもたらすためにセラミック層に塗布された誘電体層は、連続した実質的に欠陥のない層としてセラミック層表面にわたって存在するべきである。また、誘電体層は、比較的塗布される密度が高く、セラミック層の表面に対して共形的であり得ることが潜在的に好ましい。

【0049】

したがって、有用なまたは好ましい誘電体層はＡＬＤ誘電体層を含み、ＡＬＤ誘電体層とは、セラミック層表面上に原子層堆積によって塗布された誘電体層を意味する。原子層堆積技術は、（他の堆積技術によって塗布される層と比較して）比較的密度が高く、非常に低いレベルの欠陥を有し、かなり共形的であり、良好な誘電特性を示す誘電体材料の堆積層を発生させるのに有効である。

【0050】

原子層堆積は、基板材料（ここではセラミック層の表面）上に材料（ここでは誘電体材料）の非常に薄い層を堆積させる方法である。誘電体層は、単一の種類の堆積材料から作製されてもよく、または誘電体層内の交互の層（副層）として堆積した多数（例えば、２つ以上）の異なる材料から作製されてもよい。例示的なＡＬＤ誘電体層によれば、ＡＬＤ層は、ＺｒＯ、ＨｆＯ、アルミナ等の単一の種類の誘電体材料から作製され得る。他の例示的なＡＬＤ誘電体層によれば、堆積したＡＬＤ誘電体層は、異なる（例えば、交互の）誘電体材料の多数の副層から作製され得、例えば、誘電体層は、ＺｒＯおよびＨｆＯの交互に堆積した副層で作製され得る。

【0051】

原子層堆積によって準備された誘電体層で達成することができる利点には、基板微小構造への誘電体層の優れた適合性（例えば、塗布されたＡＬＤ誘電体層は、測定された表面粗さの値に著しく影響を及ぼさない）、誘電体層の厚さの正確な制御、層の面積にわたる誘電体層の厚さの高い均一性、誘電体層の異なる副層として２つ以上の異なる堆積誘電体材料を塗布する能力、ピンホール、亀裂、割れ目、および粒界などの欠陥のレベルが非常に低くなるようにコーティングを準備することがある。

【0052】

電極層は、典型的には１つまたは多数の電極のパターンとして、セラミック層の下部表面の一部にわたって位置付けられている１つまたは多数の別個の電極素子を含むことができる。電極は、堆積方法によることを含めて、多様な方法のいずれかによって、セラミック層、またはセラミック層上に前もって配置された誘電体層上に形成または塗布され得る。電極層の１つまたは複数の電極は、表面の一部のみに塗布されたパターンの形でセラミック層表面上に塗布されまたは堆積し得る。他の方法によれば、電極は、まずセラミック層の表面全体にわたって導電性（例えば金属）電極材料の連続層を塗布し、続いて、エッチングによって連続層の一部を除去して、所望のパターンを残すステップによって、セラミック層表面に形成され得る。

【0053】

電極材料の層をセラミック表面上に堆積させるための様々な方法が知られている。一般的な例には、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）（例えば、スパッタリング）、ならびにこれらの方法の多くの修正版、例えばプラズマ励起化学気相堆積（ＰＥＣＶＤ）がある。

【0054】

電極は、電極として有効であることができ、かつ例えばセラミック層の表面上に電極を堆積させることによって静電チャックの一部として電極構造を形成するように加工されることができる（金属合金を含む）任意の金属または非金属で作製されることができる。例示的な電極材料には、とりわけ、金属、金属合金、および導電性非金属窒化チタン、窒化ジルコニウム、窒化クロム、酸化インジウムスズがある。

【0055】

有用または好ましい電極材料は、電子が電極から逃がれ、誘電体層に渡り、そこに蓄積した電荷として留まることを可能にするように、電極の構造から逃がれる電子の流れを低減する「仕事関数」を有する金属であり得る。金属材料の「仕事関数」は、電子が金属表面から逃がれるのに必要な最小エネルギーとして定義される既知の特性である。
好ましい電極材料は、少なくとも４．５、５電子ボルト（ｅＶ）である仕事関数を有する金属であることができる。そのような金属の例には、Ｎｉ、Ｃｏ、Ｗ、Ｐｂ、Ｐｔ、Ｉｒ、およびＡｕがある。

【0056】

電極は、少なくとも４．５または少なくとも５電子ボルトの仕事関数を有する金属を備え、本質的にそれからなり、またはそれからなり得る。有用な電極材料は、導電性が高く、例えば堆積技術によって静電チャックのセラミック層の表面に塗布されて電極として機能することができる材料であり得る。電極層は、少なくとも９０、９５、または９９重量パーセントの１つまたは複数の異なる金属材料、例えば、少なくとも４．５または少なくとも５電子ボルトの仕事関数を有する少なくとも９０、９５、または９９重量パーセントの１つまたは複数の異なる金属材料を含有し得る。

【0057】

チャックアセンブリのセラミック層は、セラミック層素体を形成するための既知の技術、セラミック層の表面を所望の表面粗さに加工する既知の技術、電極層、誘電体層、またはその両方をセラミック層の表面に塗布する堆積技術などの、様々な有用な加工および製造技術を使用することによって準備され得る。

【0058】

一例によれば、説明されるセラミック層または静電チャックを準備するための方法は、セラミック層の表面に電極層を形成することを含むことができる。セラミック層の表面は、説明されるものであることができ、誘電体層を含んでもよく、低い表面粗さ（例えば、０．６ミクロン以下）を示してもよく、またはその両方であってもよい。

【0059】

電極層および任意選択的な誘電体層は各々、パターンとして形成されてもよい。

【0060】

代替的には、電極層、方法は、パターン化されていない誘電体層として誘電体層を下部表面に堆積させることと、下部表面に対し誘電体層にわたって、パターン化されていない電極層として電極層を堆積させることと、エッチングによって電極層の一部を除去して、パターン化された電極層を形成することとを含むステップを含み得る。

【0061】

第１の態様では、静電チャックは、上部表面および下部表面を含むセラミック層と、下部表面における電極と、セラミック層と電極との間の誘電体層とを備える。

【0062】

第１の態様に係る第２の態様では、誘電体層は、下部表面上に堆積したＣＶＤ誘電体層、ＡＬＤ誘電体層、またはＰＥＣＶＤ誘電体層である。

【0063】

前述の態様のいずれかに係る第３の態様では、誘電体層は、２００ナノメートル未満の厚さを有する。

【0064】

前述の態様のいずれかに係る第４の態様では、誘電体層は、セラミック層のセラミック材料とは異なる誘電体材料を含む。

【0065】

前述の態様のいずれかに係る第５の態様では、誘電体層は、アルミナ（Ａｌ_２Ｏ_３）、ケイ素系セラミック材料（例えば、ＳｉＯ、ＳｉＮ）、酸化ジルコニウムまたは酸化ハフニウムなどの金属酸化物を含む。

【0066】

前述の態様のいずれかに係る第６の態様では、セラミック層はアルミナを含み、誘電体層はアルミナを含む。

【0067】

前述の態様のいずれかに係る第７の態様では、電極は、少なくとも４．５電子ボルトの仕事関数を有する金属を含む。

【0068】

第７の態様に係る第８の態様では、電極は、Ｎｉ、Ｃｏ、Ｗ、Ｐｂ、Ｐｔ、ＩｒおよびＡｕから選択される金属を含む。

【0069】

前述の態様のいずれかに係る第９の態様では、下部表面は、０．４ミクロン以下の表面粗さ（Ｒａ）を有する。

【0070】

前述の態様のいずれかに係る第１０の態様では、下部表面は、０．１ミクロン以下の表面粗さ（Ｒａ）を有する。

【0071】

前述の態様のいずれかに係る第１１の態様では、セラミック層はアルミナを含む。

【0072】

前述の態様のいずれかに係る第１２の態様では、誘電体層はアルミナＡＬＤ誘電体層である。

【0073】

第１３の態様では、静電チャックは、上部表面および下部表面を含むセラミック層と、下部表面における電極とを備え、下部表面は０．４ミクロン以下の表面粗さ（Ｒａ）を有する。

【0074】

第１３の態様に係る第１４の態様では、下部表面は、０．１ミクロン以下の表面粗さ（Ｒａ）を有する。

【0075】

第１３または第１４の態様に係る第１５の態様では、電極は、少なくとも４．５電子ボルトの仕事関数を有する金属を含む。

【0076】

第１５の態様に係る第１６の態様では、電極は、Ｎｉ、Ｃｏ、Ｗ、Ｐｂ、Ｐｔ、Ｉｒ、またはＡｕを含む。

【0077】

第１７の態様では、前述の態様のいずれかの静電チャックを使用する方法は、上部表面において半導体ウェハを支持することと、電極に電圧を印加して半導体ウェハに逆の電圧を誘導することと、半導体ウェハを加工することと、電極から電圧を除去することと、上部表面からウェハを持ち上げることとを含む。

【0078】

第１７の態様に係る第１８の態様では、電圧は直流電圧である。

【0079】

第１９の態様では、静電チャックを準備する方法は、上部表面および下部表面を含むセラミック層に対して、下部表面に誘電体層を形成することと、誘電体層上に電極層を形成することとを含む。

【0080】

化学気相堆積、プラズマ支援化学気相堆積、および原子層堆積から選択される方法によって、誘電体層を形成することをさらに含む第１９の態様に係る第２０の態様。

【0081】

原子層堆積法によって誘電体層を形成することをさらに含む第１９の態様に係る第２１の態様。

【0082】

化学気相堆積、プラズマ励起化学気相堆積、および原子層堆積から選択される方法によって、電極層を堆積させることをさらに含む第１９～２１の態様のいずれかに係る第２２の態様。

【0083】

第１９～第２２の態様のいずれかに係る第２３の態様では、誘電体層は、アルミナ（Ａｌ_２Ｏ_３）、ケイ素系セラミック材料（例えば、ＳｉＯ、ＳｉＮ）、酸化ジルコニウムまたは酸化ハフニウムなどの金属酸化物を含む。

【0084】

第１９～第２３の態様のいずれかに係る第２４の態様では、誘電体層は、２００ナノメートル未満の厚さを有する。

【0085】

第１９～第２４の態様のいずれかに係る第２５の態様では、電極は、少なくとも４．５電子ボルトの仕事関数を有する金属を含む。

【0086】

第２５の態様に係る第２６の態様では、電極は、Ｎｉ、Ｃｏ、Ｗ、Ｐｂ、Ｐｔ、Ｉｒ、またはＡｕを含む。

【0087】

第１９～第２６のいずれかに係る第２７の態様では、下部表面は、０．４ミクロン以下の表面粗さ（Ｒａ）を有する。

【0088】

第２８の態様では、静電チャックを準備する方法は、上部表面および下部表面を含むセラミック層に対して、０．４ミクロン未満の表面粗さ（Ｒａ）を有する下部表面に電極層を形成することを含む。

【0089】

第２８の態様に係る第２９の態様では、電極は、少なくとも４．５電子ボルトの仕事関数を有する金属を含む。

【0090】

第２８の態様または第２９の態様に係る第３０の態様では、電極は、Ｎｉ、Ｃｏ、Ｗ、Ｐｂ、Ｐｔ、Ｉｒ、またはＡｕを含む。

【図1】

【手続補正書】

【提出日】2024-06-21

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

上部表面および下部表面を含むセラミック層と、
前記下部表面における電極と、
前記セラミック層と前記電極との間の誘電体層と
を備える静電チャック。

【請求項2】

前記誘電体層が、２００ナノメートル未満の厚さを有する、請求項１に記載の静電チャック。

【請求項3】

前記誘電体層が、前記セラミック層のセラミック材料とは異なる誘電体材料を含む、請求項１に記載の静電チャック。

【請求項4】

前記誘電体層が、アルミナ（Ａｌ_２Ｏ_３）、ケイ素系セラミック材料（例えば、ＳｉＯ、ＳｉＮ）、酸化ジルコニウムまたは酸化ハフニウムなどの金属酸化物を含む、請求項１に記載の静電チャック。

【請求項5】

前記セラミック層がアルミナを含み、前記誘電体層がアルミナを含む、請求項１に記載の静電チャック。

【請求項6】

前記電極が、少なくとも４．５電子ボルトの仕事関数を有する金属を含む、請求項１に記載の静電チャック。

【請求項7】

前記下部表面が、０．４ミクロン以下の表面粗さ（Ｒａ）を有する、請求項１に記載の静電チャック。

【請求項8】

静電チャックを準備する方法であって、上部表面および下部表面を含むセラミック層に対して、０．４ミクロン未満の表面粗さ（Ｒａ）を有する前記下部表面に、電極層を形成することを含む方法。

【請求項9】

前記電極層が、少なくとも４．５電子ボルトの仕事関数を有する金属を含む、請求項８に記載の方法。

【請求項10】

前記電極層が、Ｎｉ、Ｃｏ、Ｗ、Ｐｂ、Ｐｔ、Ｉｒ、またはＡｕを含む、請求項８に記載の方法。

【国際調査報告】