特表 2024-538336 動的共有キャッシュラインコピー保持ポリシー選択を有するコンピュータ処理装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-10-18

(54)【発明の名称】動的共有キャッシュラインコピー保持ポリシー選択を有するコンピュータ処理装置

(51)【国際特許分類】

   G06F 12/084 20160101AFI20241010BHJP

   G06F 12/0895 20160101ALI20241010BHJP

【ＦＩ】

G06F12/084

G06F12/0895 120

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024526591

(86)(22)【出願日】2022-11-07

(85)【翻訳文提出日】2024-06-14

(86)【国際出願番号】 US2022049096

(87)【国際公開番号】W WO2023081444

(87)【国際公開日】2023-05-11

(31)【優先権主張番号】17/521,483

(32)【優先日】2021-11-08

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】ジョン ケリー

(72)【発明者】

【氏名】ポール モイヤー

【テーマコード（参考）】

5B205

【Ｆターム（参考）】

5B205KK14

5B205MM03

5B205NN33

5B205UU31

5B205VV02

(57)【要約】

プロセッサコア複合体内の共有キャッシュラインのコピーがプロセッサコア複合体のレベル３（Ｌ３）キャッシュ内に記憶及び維持されるべきかどうかを判定するポリシーの動的選択のためのシステム及び技術は、様々な実施形態によれば、１つ以上のキャッシュライン共有パラメータに基づくか、又は、プロセッサコア複合体内のＬ３キャッシュミス及びキャッシュ間（Ｃ２Ｃ）転送を追跡するカウンタに基づく。共有キャッシュラインは、プロセッサコア間又はスレッド間で共有される。キャッシュライン共有パラメータ又はカウンタの何れかを対応する閾値と比較することによって、そのようなインデックスにある共有キャッシュラインのコピーがＬ３キャッシュに保持されるべきかどうかを定義するポリシーが設定される。
【選択図】図１

【特許請求の範囲】

【請求項1】

方法であって、
コンピュータ処理装置の複数のキャッシュにおける共有キャッシュラインの量を示すキャッシュライン共有パラメータを判定することと、
前記キャッシュライン共有パラメータに基づいて、前記複数のキャッシュに結合されたキャッシュの共有キャッシュラインコピー保持ポリシーを設定することと、を含む、
方法。

【請求項2】

前記キャッシュライン共有パラメータを判定することは、
前記コンピュータ処理装置のコアによって発行されたメモリアクセス要求に基づいて、２つ以上のコアによって要求されたキャッシュラインを第１の共有キャッシュラインとして識別することと、
前記第１の共有キャッシュラインに少なくとも部分的に基づいて、前記キャッシュライン共有パラメータを判定することと、を含む、
請求項１の方法。

【請求項3】

前記キャッシュライン共有パラメータを判定することは、
外部コア複合体のコアによって発行されたキャッシュプローブに基づいて、前記キャッシュプローブにおいて要求された前記複数のキャッシュのキャッシュラインを第２の共有キャッシュラインとして識別することであって、前記キャッシュライン共有パラメータは、前記第２の共有キャッシュラインに基づいて判定される、ことと、を含む、
請求項２の方法。

【請求項4】

前記キャッシュライン共有パラメータを判定することは、
前記キャッシュに記憶されたシャドウタグに示された共有キャッシュラインの数に基づいて前記キャッシュライン共有パラメータを判定することであって、前記シャドウタグは、前記複数のキャッシュ内の全てのキャッシュラインのリストを提供する、ことを含む、
請求項１の方法。

【請求項5】

前記キャッシュライン共有パラメータを判定することは、
前記コンピュータ処理装置のコアによって発行されたメモリアクセス要求に基づいて、２つ以上のコアによって要求されたキャッシュラインを第１の共有キャッシュラインとして識別することと、
前記第１の共有キャッシュラインに少なくとも部分的に基づいて、第１のキャッシュライン共有パラメータを判定することと、
前記キャッシュに記憶されたシャドウタグに示された共有キャッシュラインの数に基づいて第２のキャッシュライン共有パラメータを判定することであって、前記シャドウタグは、前記複数のキャッシュ内の全てのキャッシュラインのリストを提供する、ことと、
前記キャッシュライン共有パラメータを、前記第１のキャッシュライン共有パラメータと前記第２のキャッシュライン共有パラメータとの平均として判定することと、を含む、
請求項１の方法。

【請求項6】

前記キャッシュの共有キャッシュラインコピー保持ポリシーは、前記複数のキャッシュの共有キャッシュラインのコピーが前記キャッシュに保持されるかどうかを判定する、
請求項１～５の何れかの方法。

【請求項7】

方法であって、
第１のレベルのキャッシュのセット及び第２のレベルのキャッシュのための共有キャッシュラインコピー保持ポリシーを選択するために、コンピュータ処理装置のコア複合体においてセットデュリングを実行することを含む、
方法。

【請求項8】

前記セットデュリングを実行することは、
第１の共有キャッシュラインコピー保持ポリシーと併せて使用するために、キャッシュラインインデックスの第１の専用セットを割り当てることと、
第２の共有キャッシュラインコピー保持ポリシーと併せて使用するために、キャッシュラインインデックスの第２の専用セットを割り当てることと、
前記第２のレベルのキャッシュに関連付けられたキャッシュミスと、前記第１の専用セット及び前記第２の専用セットの各々に関連付けられたキャッシュ間（Ｃ２Ｃ）転送とを、カウンタを使用して別々に追跡することと、
前記カウンタに基づいて、前記第２のレベルのキャッシュを、キャッシュラインインデックスの１つ以上のフォロワセットのために前記第１の共有キャッシュラインコピー保持ポリシー及び第２の第１の共有キャッシュラインコピー保持ポリシーのうち何れかを使用するように構成することと、を含む、
請求項７の方法。

【請求項9】

前記キャッシュラインインデックスの第１の専用セット、前記キャッシュラインインデックスの第２の専用セット、及び、前記キャッシュラインインデックスの１つ以上のフォロワセットは、前記コア複合体の前記第１のレベルのキャッシュのセットのキャッシュラインインデックスである、
請求項８の方法。

【請求項10】

前記キャッシュラインインデックスの第１の専用セット、前記キャッシュラインインデックスの第２の専用セット、及び、前記キャッシュラインインデックスの１つ以上のフォロワセットは、前記第２のレベルのキャッシュのキャッシュラインインデックスである、
請求項８の方法。

【請求項11】

前記第１の共有キャッシュラインコピー保持ポリシーは、前記第２のレベルのキャッシュに、前記コア複合体の第１のレベルのキャッシュのセットの共有キャッシュラインのコピーを保持させ、前記第２の共有キャッシュラインコピー保持ポリシーは、前記第２のレベルのキャッシュに、前記第１のレベルのキャッシュのセットの共有キャッシュラインのコピーを保持させない、
請求項８の方法。

【請求項12】

コンピュータ処理装置であって、
第１のレベルのキャッシュのセットと、
前記第１のレベルのキャッシュのセットに結合された第２のレベルのキャッシュであって、前記コンピュータ処理装置は、前記第１のレベルのキャッシュのセットのうち少なくとも１つのキャッシュの共有キャッシュラインが前記第２のレベルのキャッシュ内に保持されるかどうかを判定する共有キャッシュラインコピー保持ポリシーを動的に選択するように構成されている、第２のレベルのキャッシュと、を備える、
コンピュータ処理装置。

【請求項13】

前記第１のレベルのキャッシュのセットのうち少なくとも１つのキャッシュ内の共有キャッシュラインの量を示すキャッシュライン共有パラメータを判定するように構成された共有検出ロジックであって、前記第２のレベルのキャッシュは、前記キャッシュライン共有パラメータに基づいて前記共有キャッシュラインコピー保持ポリシーを動的に選択するように構成されている、共有検出ロジックを備える、
請求項１２のコンピュータ処理装置。

【請求項14】

前記第１のレベルのキャッシュのセットに結合された複数のプロセッサコアを備え、
前記共有検出ロジックは、
前記複数のプロセッサコアの何れかによって発行されたメモリアクセス要求に基づいて、２つ以上のコアによって要求される前記第１のレベルのキャッシュのセットのうち少なくとも１つのキャッシュのキャッシュラインを、第１の共有キャッシュラインであるとして識別することと、
前記第１の共有キャッシュラインの量に少なくとも部分的に基づいて、前記キャッシュライン共有パラメータを判定することと、
を行うように構成されている、
請求項１３のコンピュータ処理装置。

【請求項15】

前記共有検出ロジックは、前記第２のレベルのキャッシュに記憶されたシャドウタグに示される共有キャッシュラインの数に基づいて前記キャッシュライン共有パラメータを判定するように構成されており、
前記シャドウタグは、前記第１のレベルのキャッシュのセット内の全てのキャッシュラインのリストを提供する、
請求項１３のコンピュータ処理装置。

【請求項16】

前記コンピュータ処理装置にセットデュリング機構を実装するように構成されたセットデュリングモジュールであって、前記第２のレベルのキャッシュは、前記セットデュリング機構に関連付けられたカウンタに基づいて前記共有キャッシュラインコピー保持ポリシーを動的に選択するように構成されている、セットデュリングモジュールを備える、
請求項１２のコンピュータ処理装置。

【請求項17】

前記セットデュリングモジュールは、
第１の共有キャッシュラインコピー保持ポリシーと併せて使用するために、キャッシュラインインデックスの第１の専用セットを割り当てることと、
第２の共有キャッシュラインコピー保持ポリシーと併せて使用するために、キャッシュラインインデックスの第２の専用セットを割り当てることと、
前記カウンタを使用して、前記第２のレベルのキャッシュに関連付けられたキャッシュミスと、前記第１の専用セット及び前記第２の専用セットの各々に関連するキャッシュ間（Ｃ２Ｃ）転送と、を別々に追跡することであって、前記第２のレベルのキャッシュは、前記カウンタに基づいて、前記第１の共有キャッシュラインコピー保持ポリシー及び第２の第１の共有キャッシュラインコピー保持ポリシーのうち何れかを、キャッシュラインインデックスの１つ以上のフォロワセットに使用するために選択するように構成されている、ことと、
を行うように構成されている、
請求項１６のコンピュータ処理装置。

【請求項18】

前記キャッシュラインインデックスの第１の専用セット、前記キャッシュラインインデックスの第２の専用セット、及び、前記キャッシュラインインデックスの１つ以上のフォロワセットは、前記第１のレベルのキャッシュのセットのうち少なくとも１つのキャッシュのキャッシュラインインデックスである、
請求項１７のコンピュータ処理装置。

【請求項19】

前記キャッシュラインインデックスの第１の専用セット、前記キャッシュラインインデックスの第２の専用セット、及び、前記キャッシュラインインデックスの１つ以上のフォロワセットは、前記第２のレベルのキャッシュのキャッシュラインインデックスである、
請求項１７のコンピュータ処理装置。

【請求項20】

前記第１の共有キャッシュラインコピー保持ポリシーは、前記第２のレベルのキャッシュに、前記第１のレベルのキャッシュのセットのうち少なくとも１つのキャッシュの共有キャッシュラインのコピーを保持させ、前記第２の共有キャッシュラインコピー保持ポリシーは、前記第２のレベルのキャッシュに、前記第１のレベルのキャッシュのセットのうち少なくとも１つのキャッシュの共有キャッシュラインのコピーを保持させない、
請求項１７のコンピュータ処理装置。

【発明の詳細な説明】

【背景技術】

【0001】

中央処理装置（ＣＰＵ）又は画像処理装置（ＧＰＵ）等のコンピュータ処理装置は、典型的には、複数のプロセッサコアを含み、各々が、そのようなコンピュータ処理装置によって実行されているコンピュータアプリケーションによる潜在的な使用のためにデータを一時的に記憶するためのキャッシュの階層に結合されている。所定のコンピュータ処理装置のキャッシュに記憶されたデータは、従来、キャッシュラインに編成され、そのうちいくつかは、コンピュータ処理装置の２つ以上の処理コア又はスレッド間で共有される。

【0002】

本開示は、添付の図面を参照することによってより良好に理解され、その数々の特徴及び利点が当業者に明らかになり得る。異なる図面における同じ符号の使用は、類似又は同一のアイテムを示す。

【図面の簡単な説明】

【0003】

【図1】いくつかの実施形態による、レベル３（Ｌ３）キャッシュ内に共有キャッシュラインのコピーを記憶するための１つ以上のポリシーを選択的に有効にするように構成されたコンピュータ処理装置のブロック図である。

【図2】いくつかの実施形態による、Ｌ３キャッシュ内に共有キャッシュラインのコピーを記憶するための１つ以上のポリシーを選択的に有効にするためのセットデュリング機構を実装するように構成されたコンピュータ処理装置のブロック図である。

【図3】いくつかの実施形態による、コンピュータ処理装置の所定のコア複合体の１つ以上のキャッシュライン共有パラメータに基づいて共有キャッシュラインコピー保持ポリシー（shared cache line copy retention policy）を選択するための方法を示すフロー図である。

【図4】いくつかの実施形態による、コンピュータ処理装置のコア複合体のレベル２（Ｌ２）キャッシュに実装されたセットデュリング機構に従って共有キャッシュラインコピー保持ポリシーを選択するための方法を示すフロー図である。

【図5】いくつかの実施形態による、コンピュータ処理装置のコア複合体のＬ３キャッシュに実装されたセットデュリング機構に従って共有キャッシュラインコピー保持ポリシーを選択するための方法を示すフロー図である。

【発明を実施するための形態】

【0004】

中央処理装置（ＣＰＵ）又は画像処理装置（ＧＰＵ）等のコンピュータ処理装置は、典型的には、複数の処理コア（本明細書では「コア」と呼ばれることもある）を含み、それぞれが、例えば、レベル１（Ｌ１）、レベル２（Ｌ２）及びレベル３（Ｌ３）のキャッシュを含む階層キャッシュアーキテクチャに結合される。キャッシュアーキテクチャでは、各コアに少なくとも１つのＬ１キャッシュ及びＬ２キャッシュが割り当てられ、Ｌ３キャッシュは複数のコア間で共有される。場合によっては、キャッシュアーキテクチャに記憶されたデータは、複数のコア又は複数のスレッド間で共有され、このように２つ以上のコア又はキャッシュライン間で共有されるデータの各キャッシュラインは、「共有キャッシュライン」と呼ばれる。共有キャッシュラインを共有するコア又はスレッドに関連付けられたＬ２キャッシュ間で共有キャッシュラインを転送する必要性を低減するために、そのような共有キャッシュラインのコピーをＬ３キャッシュ内に保持することが望ましい場合がある。例えば、異なるコアのＬ２キャッシュ間でキャッシュ間（Ｃ２Ｃ）転送を実行するよりもＬ３キャッシュからキャッシュラインを取得する方が、時間がかからないため、コンピュータ処理装置の性能を有利に改善することができ、場合によっては、共有キャッシュラインのコピーをＬ３キャッシュに保持することによってその消費電力を有利に削減することができる。しかしながら、共有キャッシュラインのコピーをＬ３キャッシュに記憶することは、そうでなければＬ３キャッシュの固有のキャッシュライン記憶能力を高めるために使用され得る空間を占有し、Ｌ３キャッシュのキャッシュヒット率に影響を及ぼす。従って、本明細書に記載のシステム及び技術は、共有キャッシュラインコピーがＬ３キャッシュに保持されるべきかどうかの動的ポリシー選択に関する。

【0005】

例えば、様々な実施形態によれば、第１のポリシーは、共有キャッシュラインコピーをＬ３キャッシュ内に保持させ（例えば、記憶及び維持）、第２のポリシーは、共有キャッシュラインコピーがＬ３キャッシュ内に保持されるのを防止し、第１のポリシー又は第２のポリシーの何れかは、１つ以上のキャッシュライン共有パラメータに基づいて又はセットデュリング機構と共にカウンタ値に基づいて選択される。いくつかの実施形態では、そのようなキャッシュライン共有パラメータは、Ｌ３キャッシュによって維持されるＬ２シャドウタグに示される共有キャッシュラインの量（本明細書では「シャドウタグベースのキャッシュライン共有パラメータ」と呼ばれることもある）及び同じキャッシュラインに対して複数のコアによって発行されたメモリアクセス要求に基づいて示される共有キャッシュラインの量（本明細書では「メモリアクセス要求ベースのキャッシュライン共有パラメータ」と呼ばれることもある）を含む。いくつかの実施形態では、セットデュリング機構は、第１のポリシーを使用するために、Ｌ２キャッシュ又はＬ３キャッシュのキャッシュラインインデックスの第１の専用セットが割り当てられ、第２のポリシーを使用するために、Ｌ２キャッシュ又はＬ３キャッシュのキャッシュラインインデックスの第２の専用セットが割り当てられるようにする。カウンタの値は、例えば、観察されたＬ３キャッシュミス及びキャッシュラインインデックスの第１の専用セット又はキャッシュラインインデックスの第２の専用セットの何れかに関連して発生するＣ２Ｃ転送に基づいて更新される。次いで、コンピュータ処理装置は、所定の閾値に対するカウンタの値に基づいて、Ｌ２キャッシュ又はＬ３キャッシュの他のキャッシュラインインデックスのセット（「フォロワセット」と呼ばれることもある）に対して第１のポリシー又は第２のポリシーの何れかを選択する。

【0006】

図１は、Ｌ３キャッシュ内に共有キャッシュラインコピーを保持するためのポリシーを動的に選択するためのコンピュータ処理装置１００を示す。コンピュータ処理装置１００は、概して、電子デバイスに代わってタスクを実行するために、コンピュータプログラムの形態で編成された命令セットを実行するように構成される。従って、処理システム１００は、デスクトップ又はラップトップコンピュータ、サーバ、スマートフォン、タブレット、ゲームコンソール等の種々の電子デバイスの何れかで使用され得る。

【0007】

図示したように、コンピュータ処理装置１００は、複数のコア１０２、Ｌ１キャッシュ１０４、Ｌ２キャッシュ１０６及び共有Ｌ３キャッシュ１０８を有するコア複合体１２２を含む。Ｌ１キャッシュ１０４、Ｌ２キャッシュ１０６、Ｌ３キャッシュ１０８及びメインメモリ１１０の各々は、概して、データを記憶するように構成されたメモリデバイスであり、従って、様々な実施形態によるランダムアクセスメモリ（ＲＡＭ）メモリモジュール、不揮発性メモリデバイス（例えば、フラッシュメモリ）等であり得る。コア複合体１２２は、メインメモリ１１０に結合されている。各コア１０２は、Ｌ１キャッシュ１０４及びＬ２キャッシュ１０６に関連付けられている。例えば、コア１０２－１は、Ｌ１キャッシュ１０４－１に結合され、Ｌ１キャッシュ１０４－１を介してＬ２キャッシュ１０６－１に結合され、Ｌ１キャッシュ１０４－１及びＬ２キャッシュ１０６－１を介してＬ３キャッシュ１０８に結合される。引き続き例を続けると、Ｌ１キャッシュ１０４－１及びＬ２キャッシュ１０６－１は、コア１０２－１のみのデータを一時的に記憶するように構成され、Ｌ３キャッシュ１０８は、コア１０２の何れかのデータを一時的に記憶するように構成される。

【0008】

コア１０２は、メモリアクセス要求を生成するように構成され、メモリアクセス要求は、１つ以上のコア１０２によって実行されているプログラムによって使用されている又は必要とされることが知られているデータをロード又は記憶する要求を表す。Ｌ１キャッシュ１０４、Ｌ２キャッシュ１０６及びＬ３キャッシュ１０８の各々は、データを記憶するためのメモリセルのそれぞれのセット（すなわち、「キャッシュメモリ」）を含み、メインメモリ１１０又は他のキャッシュからキャッシュメモリにデータをコピーし、そのようなメモリアクセス要求で要求されたデータをキャッシュメモリにおいて検索することによってコア１０２によって発行されたメモリアクセス要求を実行しようと試みる等のタスクを実行するように構成された個々のキャッシュコントローラを含む。

【0009】

いくつかの実施形態では、コンピュータ処理装置１００は、それぞれがメインメモリ１１０に結合されたコア複合体１２２と構造的に類似したいくつかのコア複合体を含み、必要に応じて、スケーラブル入出力（Ｉ／Ｏ）ファブリックを介して異なるコア複合体間でデータを転送することができる。いくつかの実施形態では、各コア１０２は、（例えば、２、４、８等である）複数のスレッドを同時に実施することができ、これは「同時マルチスレッディング」と呼ばれることもある。

【0010】

いくつかの実施形態では、Ｌ３キャッシュ１０８は、Ｌ２キャッシュ１０６から追い出されるキャッシュラインを記憶するビクティムキャッシュの機能を実行するように構成される。Ｌ３キャッシュ１０８は、Ｌ２キャッシュ１０６の何れかにおけるＬ２キャッシュミスに応じてメモリアクセス要求を満たすことを試みる。概して、Ｌ３キャッシュは、メモリアクセス要求をメインメモリ１１０のメモリコントローラに渡す前に、メモリアクセス要求を満たそうと試みる。いくつかの実施形態では、Ｌ３キャッシュ１０８は、Ｌ２キャッシュ１０６の各々における全てのキャッシュラインインデックスについてＬ２状態及びタグエントリを複製するＬ２シャドウタグ１１２のリストを維持する。Ｌ２ミス又は外部コア複合体からのキャッシュプローブに応じて、Ｌ３キャッシュコントローラは、典型的にはＬ３キャッシュ１０８自体に記憶されたキャッシュラインのチェックと並行して、Ｌ２シャドウタグ１１２をチェックして、対応するメモリアクセス要求で要求されたデータがＬ２キャッシュ１０６の何れかに存在するかどうかを判定する。各Ｌ２キャッシュ１０６内でチェックを実行するのではなく、Ｌ３キャッシュ１０８を用いてＬ２シャドウタグ１１２をチェックすることによって、Ｌ２キャッシュ帯域幅に対する負担が軽減される。例えば、コア１０２－１からのメモリアクセス要求がＬ２キャッシュ１０６－１及びＬ３キャッシュ１０８内でミスし、Ｌ２シャドウタグ１１２のチェックがＬ２キャッシュ１０６－２内のヒットを示す場合、Ｌ２キャッシュ１０６－２及びＬ３キャッシュ１０８の何れか又は両方に関連付けられたキャッシュコントローラは、Ｌ２キャッシュ１０６－２からＬ２キャッシュ１０６－１への要求されたキャッシュラインのキャッシュ間（Ｃ２Ｃ）転送を開始する。そのようなＣ２Ｃ転送は、典型的には、要求されたキャッシュラインが共有キャッシュライン（この例ではコア１０２－１とコア１０２－２との間で共有されている）であることを示す。いくつかの実施形態では、Ｌ２シャドウタグ１１２に含まれるＬ２キャッシュラインインデックス状態情報は、何れかのＬ２キャッシュの特定のＬ２キャッシュラインインデックスに記憶されたキャッシュラインが共有状態にあるかどうかを示す。

【0011】

いくつかの実施形態では、コア複合体１２２は、共有検出ロジック１１４、セットデュリングモジュール１１６又は性能モニタ１２０の何れかを含む、共有キャッシュラインコピーを格納及び維持するためのポリシー（本明細書では「共有キャッシュラインコピー保持ポリシー」と呼ばれることもある）を選択する際に使用するためのロジック、カウンタ又はその両方を含む。

【0012】

第１の例では、共有検出ロジック１１４は、１つ以上のキャッシュライン共有パラメータ１１５を監視し、所定のキャッシュライン共有パラメータ１１５が対応する閾値を超えるかどうかに基づいて共有キャッシュライン保持ポリシーを設定する。様々な実施形態によれば、共有検出ロジック１１４は、Ｌ２キャッシュ１０６の各々、Ｌ３キャッシュ１０８のみ、又は、Ｌ２キャッシュ１０６及びＬ３キャッシュ１０８の各々に実装される。いくつかの実施形態では、キャッシュライン共有パラメータ１１５は、シャドウタグベースのキャッシュライン共有パラメータ（すなわち、Ｌ３キャッシュ１０８によって維持されるＬ２シャドウタグ１１２に示される共有キャッシュラインの数）及びメモリアクセス要求ベースのキャッシュライン共有パラメータ（すなわち、同じキャッシュラインに対して複数のコア１０２によって発行されたメモリアクセス要求に基づいて示される共有キャッシュラインの数）の何れか又は両方を含む。いくつかの実施形態では、各キャッシュライン共有パラメータ１１５は、所定の期間にわたって、その期間中に収集された関連データに基づいて計算される。いくつかの実施形態では、期間はローリングウィンドウによって定義され、各キャッシュライン共有パラメータは、ウィンドウ内に含まれる関連データが変化するにつれて連続的又は定期的に更新される。

【0013】

キャッシュライン共有パラメータ１１５がシャドウタグベースのキャッシュライン共有パラメータのみを含むいくつかの実施形態では、このパラメータの値は、所定の期間（例えば、ローリングウィンドウによって画定される）にわたってＬ２シャドウタグ１１２に基づいて決定され、共有キャッシュラインコピー保持ポリシーを選択するために所定のキャッシュライン共有閾値と比較される。いくつかの実施形態では、共有検出ロジック１１４は、共有状態にあるＬ２キャッシュ１０６の各々におけるキャッシュラインの数を、Ｌ２シャドウタグ１１２に含まれるＬ２キャッシュラインインデックス状態情報に基づいて判定し、シャドウタグベースのキャッシュライン共有パラメータを判定された数に等しく設定することによって、シャドウタグベースのキャッシュライン共有パラメータを計算する。いくつかの実施形態では、共有検出ロジック１１４は、２つ以上のＬ２キャッシュ１０６に記憶されている個々のキャッシュラインの数（そのようなキャッシュラインが複数のコア間で共有されていることを示す）を判定するためにＬ２シャドウタグ１１２を解析し、シャドウタグベースのキャッシュライン共有パラメータを判定された数に等しく設定することによって、シャドウタグベースのキャッシュライン共有パラメータを計算する。シャドウタグベースのキャッシュライン共有パラメータ値が所定のキャッシュライン共有閾値を超え、コア複合体１２２におけるキャッシュライン共有の量が比較的多いことを示す場合、共有検出ロジック１１４は、Ｌ２キャッシュ１０６及びＬ３キャッシュ１０８の何れか又は両方に関連付けられたキャッシュコントローラに、Ｌ２キャッシュ１０６からの共有キャッシュラインのコピーをＬ３キャッシュ１０８に保持させるための第１の共有キャッシュラインコピー保持ポリシーを設定させる。そうではなく、シャドウタグベースのキャッシュライン共有パラメータ値が所定のキャッシュライン共有閾値を超えず、コア複合体１２２におけるキャッシュライン共有の量が比較的少ないことを示す場合、共有検出ロジック１１４は、キャッシュコントローラに、共有キャッシュラインコピーがＬ３キャッシュ１０８に保持されるのを防止するために第２の共有キャッシュラインコピー保持ポリシーを設定させる（場合によっては、これにより、Ｌ３キャッシュ１０８に既に記憶されているそのようなコピーがＬ３キャッシュ１０８から追い出される）。

【0014】

いくつかの実施形態では、第１の共有キャッシュラインコピー保持ポリシーは、あるＬ２キャッシュ１０６から別のＬ２キャッシュ１０６（すなわち、Ｃ２Ｃ転送中）に共有キャッシュラインを転送する場合に、又は、何れかのＬ２キャッシュ１０６から追い出され、別のＬ２キャッシュ１０６にもコピーを有するビクティムキャッシュラインを処理する場合に、Ｌ３キャッシュ１０８に共有キャッシュラインのコピーを保持するように構成させる。対照的に、第２の共有キャッシュラインコピー保持ポリシーは、そのようなシナリオでＬ３キャッシュ１０８内の共有キャッシュラインのコピーの保持を防止するようにＬ３キャッシュ１０８を構成させる。第１の共有キャッシュラインコピー保持ポリシーは、典型的には、Ｌ３キャッシュ１０８に記憶されている共有キャッシュラインのコピーがコア複合体１２２内の別のコア１０２（すなわち、共有キャッシュラインがコピーされたＬ２キャッシュ１０６に関連付けられていないコア１０２）又は外部コア複合体のコアによって要求された場合に、コンピュータ処理装置１００の性能を向上させる。これは、Ｌ３キャッシュ１０８が、元の共有キャッシュラインをそのＬ２キャッシュ１０６から取得しなければならなかった場合よりも、共有キャッシュラインのコピーからのそのような要求をより迅速に満たすことができるためである。第２の共有キャッシュラインコピー保持ポリシーは、典型的には、コア間のキャッシュライン共有の頻度が低い場合（例えば、キャッシュライン共有を必要としない単一のコアワークロード又は独立したワークロードが処理されている場合）、コンピュータ処理装置１００の性能を改善するが、それは、そうでなければ共有キャッシュラインコピーを記憶するために割り当てられるはずのＬ３キャッシュ１０８内の記憶容量が代わりにより多くの固有のキャッシュラインを記憶するために利用可能にされ、概して、Ｌ２キャッシュ１０６及びＬ３キャッシュ１０８にわたってより高いキャッシュヒット率をもたらすからである。

【0015】

キャッシュライン共有パラメータ１１５がメモリアクセス要求ベースのキャッシュライン共有パラメータのみを含むいくつかの実施形態では、このパラメータの値は、所定の期間（例えば、ローリングウィンドウによって画定される）中にメモリアクセス要求、キャッシュプローブ又はその両方に基づいて判定され、次いで、共有キャッシュラインコピー保持ポリシーを選択するために所定のキャッシュライン共有閾値と比較される。いくつかの実施形態では、共有検出ロジック１１４は、コア１０２によって発行されたメモリアクセス要求を監視し、コア１０２の２つ以上のコア（例えば、所定の期間内に、）によって要求されたＬ２キャッシュ１０６の各キャッシュラインについてメモリアクセス要求ベースのキャッシュライン共有パラメータ値を増分することによって、メモリアクセス要求ベースのキャッシュライン共有パラメータ値を判定する。いくつかの実施形態では、共有検出ロジック１１４は、外部コア複合体からのキャッシュプローブが何れかのＬ２キャッシュ１０６に記憶されているキャッシュラインを要求していると判定したことに応じて、メモリアクセス要求ベースのキャッシュライン共有パラメータ値を増分するように構成され、これは、そのキャッシュラインを効果的に共有キャッシュラインに（この場合、異なるコア複合体のコア間で共有される）するためである。いくつかの実施形態では、メモリアクセス要求ベースのキャッシュライン共有パラメータを計算する場合に、非無効化であり、コア複合体１２０にキャッシュラインの共有コピーを残すキャッシュプローブのみが考慮される。メモリアクセス要求ベースのキャッシュライン共有パラメータ値が所定のキャッシュライン共有閾値を超え、コア複合体１２２におけるキャッシュライン共有の量が比較的多いことを示す場合、共有検出ロジック１１４は、上述したように、キャッシュコントローラに第１の共有キャッシュラインコピー保持ポリシーを設定させる。そうではなく、メモリアクセス要求ベースのキャッシュライン共有パラメータ値が所定のキャッシュライン共有閾値を超えず、コア複合体１２２におけるキャッシュライン共有の量が比較的少ないことを示す場合、共有検出ロジック１１４は、上述したように、キャッシュコントローラに第２の共有キャッシュラインコピー保持ポリシーを設定させる。

【0016】

共有キャッシュラインコピー保持ポリシーを選択するための基礎として使用されるキャッシュライン共有パラメータ１１５が複数のキャッシュライン共有パラメータの集合であるいくつかの実施形態では、共有検出ロジック１１４は、シャドウタグベースのキャッシュライン共有パラメータ値及びメモリアクセス要求ベースのキャッシュライン共有パラメータ値の平均（場合によっては、加重平均）を計算し、次いで、その平均を所定のキャッシュライン共有閾値と比較する。平均が所定のキャッシュライン共有閾値を超え、コア複合体１２２におけるキャッシュライン共有量が比較的高いことを示す場合、共有検出ロジック１１４は、キャッシュコントローラに、上述した第１の共有キャッシュラインコピー保持ポリシーを設定させる。そうではなく、平均が所定のキャッシュライン共有閾値を超えず、コア複合体１２２におけるキャッシュライン共有量が比較的少ないことを示す場合、共有検出ロジック１１４は、キャッシュコントローラに、上述した第２の共有キャッシュラインコピー保持ポリシーを設定させる。

【0017】

いくつかの実施形態では、コア複合体１２２全体のキャッシュライン共有パラメータ１１５を判定し、キャッシュコントローラにＬ３キャッシュ１０８及びＬ２キャッシュ１０６の全ての共有キャッシュラインコピー保持ポリシーを設定させるのではなく、共有検出ロジック１１４は、コア１０２の各々又はコア１０２の各々で実行されているスレッドの各々について異なるキャッシュライン共有パラメータ１１５を判定し、キャッシュコントローラに、所定の閾値と対応するコア１０２又は対応するスレッドのキャッシュライン共有パラメータ１１５との比較に基づいて、共有キャッシュラインの共有キャッシュラインコピーをＬ３キャッシュ１０８内の所定のＬ２キャッシュ１０６に保持するための共有キャッシュラインコピー保持ポリシーを選択的に設定させるように構成される。例えば、コア１０２－１についての第１のキャッシュライン共有パラメータ１１５及びコア１０２－２についての第２のキャッシュライン共有パラメータ１１５の各々が、それらのそれぞれのキャッシュライン共有閾値を超え、コア１０２－３についての第３のキャッシュライン共有パラメータ１１５及びコア１０２－４についての第４のキャッシュライン共有パラメータ１１５の各々が、それらのそれぞれのキャッシュライン共有閾値を超えない場合、共有検出ロジック１１４は、それに応じて、キャッシュコントローラに、第１の共有キャッシュラインコピー保持ポリシーを使用するようにＬ２キャッシュ１０６－１及び１０６－２を設定させ（Ｌ２キャッシュ１０６－１及び１０６－２内の共有キャッシュラインをＬ３キャッシュ１０８内に保持させる）、及び、キャッシュコントローラに、第２の共有キャッシュラインコピー保持ポリシーを使用するようにＬ２キャッシュ１０６－３及び１０６－４を設定させる（Ｌ２キャッシュ１０６－３及び１０６－４内の共有キャッシュラインのコピーがＬ３キャッシュ１０８に保持されるのを防止し、場合によっては、そのような共有キャッシュラインの既存のコピーをＬ３キャッシュ１０８から追い出す）。いくつかの実施形態では、第１の共有キャッシュラインコピー保持ポリシーは、ポリシーの選択及び実施時に、Ｌ２キャッシュ１０６内の全ての共有キャッシュラインをＬ３キャッシュ１０８にコピー（例えば、バルクで）させる。いくつかの実施形態では、第１の共有キャッシュラインコピー保持ポリシーは、そのような共有キャッシュラインが別のプロセスの一部としてＬ３キャッシュ１０８に導入される場合（例えば、Ｃ２Ｃ転送中に共有キャッシュラインがＬ３キャッシュ１０８を通過する場合、又は、共有キャッシュラインがＬ２キャッシュ１０６の１つからＬ３キャッシュ１０８に追い出される場合）、第１の共有キャッシュラインのコピー保存ポリシーにより、Ｌ３キャッシュ１０８は、Ｌ２キャッシュ１０６の共有キャッシュラインのコピーを保存する。

【0018】

第２の例では、コンピュータ処理装置は、共有キャッシュラインコピー保持ポリシーの動的選択のために、セットデュリングモジュール１１６と共にセットデュリング機構を実装する。様々な実施形態によれば、セットデュリング機構は、Ｌ３キャッシュ１０８又はＬ２キャッシュ１０６のうち１つ以上の何れかのためのセットデュリングモジュール１１６によって実装される。本明細書では、「セットデュリング」は、キャッシュコントローラ（例えば、Ｌ２キャッシュ１０６及びＬ３キャッシュ１０８の何れか又は両方に関連付けられる）が、第１のポリシーと共に使用される第１のキャッシュラインインデックスのセット（「第１の専用セット」と呼ばれることもある）を割り当て、第２のポリシーと共に使用される第２のキャッシュラインインデックスのセット（本明細書では「第２の専用セット」と呼ばれることもある）を割り当て、１つ以上のカウンタ（本例ではカウンタ１１８）に基づいて、第１のポリシー又は第２のポリシーの一方と共に使用される第１及び第２の専用セットに含まれない他の全てのキャッシュラインインデックスのセット（本明細書では「フォロワセット」と呼ばれることもある）を割り当てる技術を指す。

【0019】

いくつかの実施形態では、性能モニタ１２０は、第１の専用セット及び第２の専用セットのそれぞれについて、Ｌ３キャッシュミス又はＣ２Ｃ転送のそれぞれの発生を別々に検出及び追跡するように構成される。いくつかの実施形態では、セットデュリングモジュール１１６は、第１の専用セット内の任意のキャッシュラインインデックスについて性能モニタ１２０によってＬ３キャッシュミス又はＣ２Ｃ転送が検出される毎に増分され、第２の専用セット内の任意のキャッシュラインインデックスについて性能モニタ１２０によってＬ３キャッシュミス又はＣ２Ｃ転送が検出される毎に減分される単一のカウンタ１１８を維持する。本明細書では、「Ｌ３キャッシュミス」は、メモリアクセス要求を実行しようとするキャッシュコントローラが、Ｌ３キャッシュ内の要求されたデータ（例えば、対応するキャッシュラインにおいて、）を見つけることができないインスタンスを指す。様々な実施形態によれば、カウンタが増分又は減分される量は、Ｃ２Ｃ転送の量と比較してＬ３キャッシュミスについて異なり、Ｌ３キャッシュミス及びＣ２Ｃ転送に効果的に重み付けが異なる。次に、セットデュリングモジュール１１６は、カウンタ１１８の値をカウンタ閾値と比較する。カウンタ１１８の値がカウンタ閾値を超えていると判定したことに応じて、セットデュリングモジュール１１６は、Ｌ３キャッシュ１０８にフォロワセットと共に第１のポリシーを使用させるようにキャッシュコントローラを構成する。カウンタ１１８の値がカウンタ閾値を超えていないと判定したことに応じて、セットデュリングモジュール１１６は、Ｌ３キャッシュ１０８にフォロワセットと共に第２のポリシーを使用させるようにキャッシュコントローラを構成する。いくつかの実施形態では、第１のポリシーは、上述した第１の共有キャッシュラインコピー保持ポリシーであり、第２のポリシーは、上述した第２の共有キャッシュラインコピー保持ポリシーである。

【0020】

セットデュリング機構がＬ２キャッシュ１０６に実装される実施形態の場合、１つ以上のキャッシュコントローラは、共有キャッシュラインコピー（ポリシーを使用したＬ２キャッシュ１０６の共有キャッシュラインに対応する）をＬ３キャッシュ１０８に保持させる第１の共有キャッシュラインコピー保持ポリシーと組み合わせて使用するために、Ｌ２キャッシュ１０６のＬ２キャッシュラインの第１の専用セットを割り当て、共有キャッシュラインコピー（ポリシーを使用したＬ２キャッシュ１０６の共有キャッシュラインに対応する）のＬ３キャッシュ１０８への保持を防止する第２の共有キャッシュラインコピー保持ポリシーと組み合わせて使用するために、Ｌ２キャッシュ１０６のＬ２キャッシュラインインデックスの第２の専用セットを割り当てる。いくつかの実施形態では、Ｌ２キャッシュ１０６の各々にそれぞれ別のセットデュリング機構が実装されるが、他の実施形態では、Ｌ２キャッシュ１０６のいくつか又は全てにわたって第１及び第２の専用セット及びフォロワセットを割り当てるために単一のセットデュリング機構が実装される。

【0021】

カウンタ１１８は、第１の専用セットの共有キャッシュラインに対するメモリアクセス要求から、又は、第２の専用セットの共有キャッシュラインに対するメモリアクセス要求からそれぞれ生じる、性能モニタ１２０によって検出されたＬ３キャッシュミス及びＣ２Ｃ転送に基づいて、セットデュリングモジュール１１６によって増減される。セットデュリングモジュール１１６は、カウンタ１１８の値をカウンタ閾値と定期的に比較する。カウンタ１１８の値がカウンタ閾値を超えていると判定したことに応じて、セットデュリングモジュール１１６は、Ｌ３キャッシュ１０８に、Ｌ２キャッシュ１０６のフォロワセットのための第１の共有キャッシュラインコピー保持ポリシーを使用させるように、１つ以上のキャッシュコントローラを構成する。カウンタ１１８の値がカウンタ閾値を超えていないと判定したことに応じて、セットデュリングモジュール１１６は、Ｌ３キャッシュ１０８に、Ｌ２キャッシュ１０６のフォロワセットのための第２の共有キャッシュラインコピー保持ポリシーを使用させるように、１つ以上のキャッシュコントローラを構成する。

【0022】

セットデュリング機構がＬ３キャッシュ１０８に実装される実施形態の場合、１つ以上のキャッシュコントローラは、共有キャッシュラインコピーをＬ３キャッシュ１０８に保持させる第１の共有キャッシュラインコピー保持ポリシーと併せて使用するために、Ｌ３キャッシュ１０８のＬ３キャッシュラインインデックスの第１の専用セットを割り当て、共有キャッシュラインコピーのＬ３キャッシュ１０８への保持を防止する第２の共有キャッシュラインコピー保持ポリシーと併せて使用するために、Ｌ３キャッシュ１０８のＬ３キャッシュラインインデックスの第２の専用セットを割り当てる。例えば、第１の共有キャッシュラインコピー保持ポリシーは、Ｌ３キャッシュラインインデックスの第１の専用セットに、Ｌ２キャッシュ１０６内又はＬ１キャッシュ１０４内に記憶されている共有キャッシュラインのコピーを保持させ、第２の共有キャッシュラインコピー保持ポリシーは、Ｌ３キャッシュラインインデックスの第２の専用セットが、Ｌ２キャッシュ１０６内又はＬ１キャッシュ１０４内に記憶されている共有キャッシュラインのコピーを保持することを防止する。

【0023】

カウンタ１１８は、第１の専用セット又は第２の専用セットのそれぞれについてセットデュリングモジュール１１６によって検出されたＬ３キャッシュミス及びＣ２Ｃ転送に基づいて増分又は減分される。セットデュリングモジュール１１６は、カウンタ１１８の値をカウンタ閾値と定期的に比較する。カウンタ１１８の値がカウンタ閾値を超えていると判定したことに応じて、セットデュリングモジュール１１６は、Ｌ３キャッシュ１０８に、Ｌ３キャッシュ１０８のフォロワセットのための第１の共有キャッシュラインコピー保持ポリシーを使用させるように、１つ以上のキャッシュコントローラを構成する。カウンタ１１８の値がカウンタ閾値を超えていないと判定したことに応じて、セットデュリングモジュール１１６は、Ｌ３キャッシュ１０８に、Ｌ３キャッシュ１０８のフォロワセットのための第２の共有キャッシュラインコピー保持ポリシーを使用させるように、１つ以上のキャッシュコントローラを構成する。

【0024】

図２は、いくつかの実施形態による、セットデュリング機構を使用してＬ３キャッシュのための共有キャッシュラインコピーポリシーを動的に選択するコンピュータ処理装置２００（例えば、図１のコンピュータ処理装置１００の一実施形態）を示している。コンピュータ処理装置２００は、概して、電子デバイスに代わってタスクを実行するために、コンピュータプログラムの形態で編成された命令セットを実行するように構成される。従って、コンピュータ処理装置２００は、デスクトップ又はラップトップコンピュータ、サーバ、スマートフォン、タブレット、ゲームコンソール等の種々の電子デバイスの何れかで使用され得る。

【0025】

コンピュータ処理装置２００は、コア２０２（すなわち、プロセッサコア）と、キャッシュコントローラ２０５と、Ｌ２キャッシュ２０６と、Ｌ３キャッシュ２０８と、を備える。いくつかの実施形態では、コンピュータ処理装置２００は、複数のコア２０２、キャッシュコントローラ２０５及びＬ２キャッシュ２０６を含むが、これらの構成要素の各々のうち何れかのみが本例に示されていることを理解されたい。いくつかの実施形態では、コンピュータ処理装置２００の各モジュールは同じ半導体ダイ上に形成され、メインメモリ２１０は異なる半導体ダイ上に形成され、１つ以上のバス又は信号線を介してコンピュータ処理装置２００に接続される。いくつかの実施形態では、メインメモリ２１０の少なくとも一部は、コンピュータ処理装置２００のモジュールと同じ半導体ダイ上に形成される。

【0026】

キャッシュコントローラ２０５は、概して、Ｌ２キャッシュ２０６、Ｌ３キャッシュ２０８及びメインメモリ２１０の間でデータを移動することによって、コンピュータ処理装置２００のメモリ階層を管理するように構成されたモジュールである。特に、Ｌ２キャッシュ２０６及びＬ３キャッシュ２０８は、各々が複数のエントリを含むメモリデバイスであり、各エントリは、メインメモリ２１０の１つ以上のアドレスに関連付けられる。メモリアクセス要求に応じて、キャッシュコントローラ２０５は、Ｌ２キャッシュ２０６の１つ以上のエントリに記憶されたデータをレビューして、エントリの何れかがメモリアクセス要求の対象のメモリアドレスに関連するデータを記憶しているかどうかを判定する。そうである場合、キャッシュコントローラ１０５は、キャッシュヒットを示し、（ストア動作の場合）エントリにデータを記憶することによって、又は、（ロード動作の場合）識別されたエントリにおけるデータをプロセッサコア２０２に提供することの何れかによって、識別されたエントリにおけるメモリアクセス要求を満たす。

【0027】

Ｌ２キャッシュ２０６のエントリにメモリアドレスに関連付けられたデータが記憶されていない場合、キャッシュコントローラ２０５は、キャッシュミスを示し、Ｌ３キャッシュ２０８に対して要求を発行する。メモリアクセス要求に応じて、キャッシュコントローラ２０５（又は、いくつかの実施形態では、Ｌ３キャッシュ２０８に関連付けられた別のキャッシュコントローラ）は、Ｌ３キャッシュ２０８の１つ以上のエントリに記憶されたデータをレビューして、エントリの何れかがメモリアクセス要求の対象のメモリアドレスに関連付けられたデータを記憶しているかどうかを判定する。そうである場合、キャッシュコントローラ２０５は、キャッシュヒットを示し、エントリにデータを記憶することによって（ストア動作の場合）、又は、識別されたエントリのデータをＬ２キャッシュ２０６に提供することの何れかによって、識別されたエントリにおけるメモリアクセス要求を満たし、その後、データはそこからプロセッサコア２０２に提供される（ロード動作の場合）。メモリアドレスに関連付けられたデータがＬ３キャッシュ２０８のエントリに記憶されていない場合、キャッシュコントローラ２０５は、キャッシュミスを示し、メモリアドレスのデータをメインメモリ２１０に要求する。メインメモリ２１０からデータを受信すると、キャッシュコントローラ２０５は、Ｌ３キャッシュ２０８のエントリにデータを記憶し、そこからデータはＬ２キャッシュ２０６に転送され、次にプロセッサコア２０２にデータを提供し、メモリアクセス要求を満たす。

【0028】

図２の例では、Ｌ２キャッシュ２０６は、３つの領域、すなわち専用セット２２４及び２２６（それぞれのテスト領域に対応する）、並びに、フォロワセット２２８（非テスト領域に対応する）を含む。また、キャッシュコントローラ２０５は、Ｌ２キャッシュ２０６内の共有キャッシュラインのコピーをＬ３キャッシュ２０８に保持させるか否か等のように、少なくとも一態様が異なる第１及び第２の共有キャッシュラインコピー保持ポリシー２１１、２１３を記憶する。従って、図２の例では、第１の共有キャッシュラインコピー保持ポリシー２１１は、Ｌ２キャッシュ２０６からの共有キャッシュラインコピーがＬ３キャッシュ２０８に保持されることを義務付ける。対照的に、第２の共有キャッシュラインコピー保持ポリシー２１３は、Ｌ２キャッシュ２０６からの共有キャッシュラインコピーがＬ３キャッシュ２０８に保持されないことを義務付ける。第１の共有キャッシュラインコピー保持ポリシー２１１は、概して、Ｌ２キャッシュ２０６の共有キャッシュラインが他のＬ２キャッシュに関連付けられたコア又は外部コア複合体内のコアによってより頻繁に要求される場合、Ｌ３キャッシュ２０８は、要求されたキャッシュラインのコピーがその中に記憶されている場合、そのような要求をより迅速に処理することができるので、コンピュータ処理装置２００の性能を改善する。第２の共有キャッシュラインコピー保持ポリシー２１２は、固有のキャッシュラインを記憶するためにＬ３キャッシュ２０８内により多くの空間を提供し、これは典型的には、Ｌ３キャッシュ２０８を含むキャッシュ階層のキャッシュヒット率を改善する。Ｌ２キャッシュ２０６の共有キャッシュラインが他のコアによって要求される速度は、典型的には、経時的に変化し、その結果、キャッシュ１１０は、異なる時間に異なる転送ポリシーの下でより効率的に動作する。第１の専用セット２２４は、第１の共有キャッシュラインコピー保持ポリシー２１１と組み合わせて使用するために割り当てられ、第２の専用セット２２６は、第２の共有キャッシュラインコピー保持ポリシー２１３と組み合わせて使用するために割り当てられる。フォロワセット２２８については、キャッシュコントローラ２０５は、第１の専用セット２２４及び第２の専用セット２２６の性能特性（例えば、各セットに関連付けられたメモリアクセス要求に対応するＬ３キャッシュミス率及びＣ２Ｃ転送数）に応じて、共有キャッシュラインコピー保持ポリシー２１１、２１３を選択する。

【0029】

例示すると、コンピュータ処理装置２００は、第１の専用セット２２４及び第２の専用セット２２６の各々について、Ｌ３キャッシュミス率及びＣ２Ｃ転送数等の性能特性を監視及び記録する性能モニタ２２０（例えば、図１のセットデュリングモジュール１２０の一実施形態）を含む。キャッシュコントローラ２０５は、第１の専用セット２２４及び第２の専用セット２２６の性能特性のうち１つ以上又はそれらの組み合わせに基づいて、共有キャッシュラインコピー保持ポリシー２１１及び２１３のうち一方を選択し、これをフォロワセット２２８に適用する。例えば、第１の専用セット２２４の性能モニタ２２０によってＬ３キャッシュミスが検出される毎に、セットデュリングモジュール２１６は、カウンタ２１８の値を第１の量だけ増加させ、第２の専用セット２２６の性能モニタ２２０によってＬ３キャッシュミスが検出される毎に、セットデュリングモジュール２１６は、カウンタ２１８の値を第１の量だけ減少させ、第１の専用セット２２４の性能モニタ２２０によってＣ２Ｃ転送が検出される毎に、セットデュリングモジュール２１６は、カウンタ２１８の値を第２の量だけ増加させ、第２の専用セット２２６の性能モニタ２２０によってＣ２Ｃ転送が検出される毎に、セットデュリングモジュール２１６は、カウンタ２１８の値を第２の量だけ減少させる。いくつかの実施形態では、フォロワセット２２８は、Ｌ２キャッシュ２０６のエントリの大部分を含む。このように、キャッシュコントローラ２０５は、性能モニタ２２０によって検出された性能特性に基づいて、最も効率的であることが示されたポリシーとして、Ｌ２キャッシュ２０６及びＬ３キャッシュ２０８に対する共有キャッシュラインコピー保持ポリシーを選択することにより、Ｌ２キャッシュ２０６及びＬ３キャッシュ２０８の全体効率を向上させる。更に、第１及び第２の専用セット２２４及び２２６の性能特性が経時的に変化するにつれて、キャッシュコントローラは、共有キャッシュラインコピーポリシーを、性能特性の所定のセットに対してより効率的なポリシー（例えば、第１の共有キャッシュラインコピー保持ポリシー２１１及び第２の共有キャッシュラインコピー保持ポリシー２１３）に変更する。

【0030】

図２の例では、実装されたセットデュリング機構は、Ｌ２キャッシュ２０６内に第１及び第２の専用セット２２４及び２２６並びにフォロワセット２２８を割り当てるが、様々な他の実施形態によれば、セットデュリング機構は、代わりにＬ３キャッシュ２０８内又は複数のＬ２キャッシュ（例えば、図１のＬ２キャッシュ１０６の実施形態）にわたって実装され得ることを理解されたい。

【0031】

図３は、コンピュータ処理装置の所定のコア複合体の１つ以上のキャッシュライン共有パラメータに基づいて共有キャッシュラインコピー保持ポリシーを動的に選択する方法３００を示す。例示を容易にするために、方法３００は、図１のコンピュータ処理装置１００及びその構成コンポーネントの例示的な実施形態に関して説明される。いくつかの実施形態では、コンピュータ処理装置１００の一実施形態は、少なくとも部分的に、Ｌ２キャッシュ１０６及びＬ３キャッシュ１０８のコア１０２及びキャッシュコントローラのうち１つ以上でコンピュータ可読命令を遂行することによって、方法３００を実行する。

【0032】

ブロック３０２において、共有検出ロジック１１４は、コンピュータ処理装置１００の動作中に１つ以上のキャッシュライン共有パラメータ値（例えば、キャッシュライン共有パラメータ１１５のいくつかの実施形態に対応する値）を判定する。いくつかの実施形態において、共有検出ロジック１１４は、メモリアクセス要求ベースのキャッシュライン共有パラメータ値を判定するために、コア１０２によって発行されたメモリアクセス要求を監視する。例えば、共有検出ロジック１１４が、所定のキャッシュラインが所定の期間中に２つ以上のコア１０２によって発行されたメモリアクセス要求内で要求されていると判定した場合、所定のキャッシュラインが共有キャッシュラインとして識別され、共有検出ロジック１１４は、それに応じてメモリアクセス要求ベースのキャッシュライン共有パラメータ値を増分する。いくつかの実施形態では、共有検出ロジック１１４は、別のコア複合体に由来するキャッシュプローブが何れかのＬ２キャッシュ１０６に記憶されたキャッシュラインを要求していると判定したことに応じて、メモリアクセス要求ベースのキャッシュライン共有パラメータ値を増分する。これは、要求されたキャッシュラインが共有キャッシュラインであり、共有キャッシュラインのコピーがＬ３キャッシュ１０８に記憶されている場合、そのような要求をより迅速に満たすことができることを示すためである。いくつかの実施形態では、共有検出ロジック１１４は、シャドウタグベースのキャッシュライン共有パラメータ値を判定するために、Ｌ２シャドウタグ１１２をチェックする。例えば、共有検出ロジック１１４は、シャドウタグベースのキャッシュライン共有パラメータ値を、Ｌ２シャドウタグ１１２に含まれる状態又はタグ情報に基づいて、複数のコア１０２によって共有されることが示されているＬ２キャッシュラインの数に等しく設定する。様々な実施形態によれば、判定されたキャッシュライン共有パラメータ値は、シャドウタグベースのキャッシュライン共有パラメータ、メモリアクセス要求ベースのキャッシュライン共有パラメータ、又は、集約キャッシュライン共有パラメータ（例えば、シャドウタグベースのキャッシュライン共有パラメータ値及びメモリアクセス要求ベースのキャッシュライン共有パラメータ値の平均）の何れかである。

【0033】

ブロック３０４において、共有検出ロジック１１４は、判定されたキャッシュライン共有パラメータ値をキャッシュライン共有閾値と比較する。いくつかの実施形態では、キャッシュライン共有パラメータ値は、コア複合体１２０内の共有キャッシュラインをターゲットとするメモリアクセス要求、キャッシュプローブ、又は、その両方の量に基づいて判定された共有キャッシュラインの数を表すメモリアクセス要求ベースのキャッシュライン共有パラメータ値に対応し、キャッシュライン共有閾値は、そのようなメモリアクセス要求、キャッシュプローブ、又は、その両方の閾値数に対応する。いくつかの実施形態では、キャッシュライン共有パラメータ値は、Ｌ３キャッシュ１０８のＬ２シャドウタグ１１２に示される共有キャッシュラインの量を示すシャドウタグベースのキャッシュライン共有パラメータ値に対応し、キャッシュライン共有閾値は、そのような共有キャッシュラインの閾値数に対応する。キャッシュライン共有閾値がキャッシュライン共有パラメータ値を超えるという判定は、コア複合体１２０の複数のコア１０２間のキャッシュライン共有の発生率が高い（又は、場合によっては、コア複合体１２０の外側のコア）ことを示し、その結果、Ｌ３キャッシュ１０８内に共有キャッシュラインコピーを保持するポリシー（例えば、第１の共有キャッシュラインコピー保持ポリシー）の実装は、コンピュータ処理装置１００の性能を改善する。共有検出ロジック１１４が、キャッシュライン共有パラメータ値がキャッシュライン共有閾値を超えていると判定した場合、方法３００はブロック３０６に進む。共有検出ロジック１１４が、キャッシュライン共有パラメータ値がキャッシュライン共有閾値を超えないと判定した場合、方法３００はブロック３０８に進む。

【0034】

ブロック３０６において、キャッシュライン共有パラメータ値がキャッシュライン共有閾値を超えているという判定に応じて、共有検出ロジック１１４は、Ｌ３キャッシュ１０８が共有キャッシュラインのコピー（Ｌ２キャッシュ１０６の共有キャッシュラインに対応する）をＬ３キャッシュ１０８内に保持する第１のポリシー（例えば、第１の共有キャッシュライン保持ポリシー）にＬ３キャッシュ１０８を従わせる。いくつかの実施形態では、Ｌ３キャッシュ１０８に関連付けられたキャッシュコントローラは、キャッシュ共有閾値がキャッシュライン共有パラメータ値によって超過されたという指標を共有検出ロジック１１４から受信したことに応じて、第１のポリシーを設定する。

【0035】

ブロック３０８において、キャッシュライン共有閾値がキャッシュライン共有パラメータ値によって超過されていないという判定に応じて、共有検出ロジック１１４は、Ｌ３キャッシュ１０８に、Ｌ３キャッシュ１０８がＬ３キャッシュ１０８内の共有キャッシュラインコピー（Ｌ２キャッシュ１０６の共有キャッシュラインに対応する）の保持を防止する第２のポリシー（例えば、第２の共有キャッシュライン保持ポリシー）に従わせる。いくつかの実施形態では、Ｌ３キャッシュ１０８に関連付けられたキャッシュコントローラは、キャッシュ共有閾値がキャッシュライン共有パラメータ値によって超過されていないという指標を共有検出ロジック１１４から受信したことに応じて、第２のポリシーを設定する。第２のポリシーは、例えばＣ２Ｃ転送をサービスする場合にＬ３キャッシュ１０８が共有キャッシュラインのコピーを一時的に記憶することを妨げず、代わりにＬ３キャッシュ１０８がＬ２キャッシュ１０６又はＬ１キャッシュ１０４のうち１つ以上に既に記憶されている共有キャッシュラインのコピーを記憶することを妨げることに留意されたい。

【0036】

図４は、コンピュータ処理装置のコア複合体の１つ以上のＬ２キャッシュ内に実装されたセットデュリング機構に従って共有キャッシュラインコピー保持ポリシーを動的に選択する方法４００を示す。例示を容易にするために、方法４００は、図１のコンピュータ処理装置１００及びその構成コンポーネントの例示的な実施形態に関して説明される。しかしながら、方法４００は、いくつかの実施形態では、図２のコンピュータ処理装置２００の１つ以上の実施形態を使用して実行されることを理解されたい。いくつかの実施形態では、コンピュータ処理装置１００の一実施形態は、少なくとも部分的に、Ｌ２キャッシュ１０６及びＬ３キャッシュ１０８のコア１０２及びキャッシュコントローラのうち１つ以上でコンピュータ可読命令を実行することによって、方法４００を実行する。

【0037】

ブロック４０２において、セットデュリングモジュール１１６は、Ｌ２キャッシュ１０６に関連付けられた１つ以上のキャッシュコントローラに、第１の専用セットから生じる共有キャッシュラインコピーがＬ３キャッシュ１０８に保持されることに従って、第１のポリシー（例えば、第１の共有キャッシュライン保持ポリシー）と併せて使用するための第１の専用セットのＬ２キャッシュラインインデックスを割り当てさせる。

【0038】

ブロック４０４において、セットデュリングモジュール１１６は、第２の専用セットから生じる共有キャッシュラインコピーがＬ３キャッシュ１０８内に保持されていないことに従って、第２のポリシー（例えば、第２の共有キャッシュライン保持ポリシー）と併せて使用するために、Ｌ２キャッシュラインインデックスの第２の専用セットを１つ以上のキャッシュコントローラに割り当てさせる。

【0039】

ブロック４０６において、性能モニタ１２０は、Ｌ２キャッシュラインインデックスの第１の専用セットに関連付けられたＬ３キャッシュミス及びＣ２Ｃ転送を検出し、Ｌ２キャッシュラインインデックスの第１の専用セットに関連付けられたＬ３キャッシュミス及びＣ２Ｃ転送を別々に検出し、セットデュリングモジュール１１６は、カウンタ１１８を使用してこれらのイベントを追跡する。例えば、セットデュリングモジュール１１６は、第１の専用セットのキャッシュラインに対するメモリアクセス要求に関連する検出されたＬ３キャッシュミス毎にカウンタを第１の量だけ増分し、第１の専用セットのキャッシュラインに対するメモリアクセス要求に関連する検出されたＣ２Ｃ転送毎にカウンタを第２の量だけ増分し、第２の専用セットのキャッシュラインに対するメモリアクセス要求に関連する検出されたＬ３キャッシュミス毎にカウンタを第１の量だけ減分し、第２の専用セットのキャッシュラインに対するメモリアクセス要求に関連する検出されたＣ２Ｃ転送毎にカウンタを第２の量だけ減分する。いくつかの実施形態では、第１の量と第２の量は同じである。いくつかの実施形態では、第２の量は第１の量よりも大きく、これは、カウンタの値に対するそれぞれの影響に関して、Ｌ３キャッシュミスよりも高いＣ２Ｃ転送に効果的に重み付けする。いくつかの代替の実施形態では、セットデュリングロジックは、カウンタ１１８の第１のカウンタを使用して、第１の専用セットに関連付けられたＬ３キャッシュミス及びＣ２Ｃ転送を追跡し、カウンタ１１８の第２のカウンタを使用して、第２の専用セットに関連付けられたＬ３キャッシュミス及びＣ２Ｃ転送を追跡する。

【0040】

ブロック４０８において、セットデュリングモジュール１１６は、カウンタ値をカウンタ閾値と比較する。カウンタ閾値をカウンタ値が超えた場合、方法４００はブロック４１０に進む。カウンタ閾値をカウンタ値が超えていない場合、方法４００はブロック４１２に進む。

【0041】

ブロック４１０において、セットデュリングモジュール１１６は、Ｌ２キャッシュラインインデックスのフォロワセットのための第１のポリシーをＬ３キャッシュ１０８に使用させ、第１のポリシーは、フォロワセットから生じる共有キャッシュラインコピーをＬ３キャッシュ１０８に保持させる。いくつかの実施形態では、Ｌ３キャッシュ１０８に関連付けられたキャッシュコントローラは、カウンタ閾値がカウンタ値によって超えられているという指標を設定されたセットデュリングモジュール１１６から受信したことに応じて、フォロワセットの第１のポリシーを設定する。

【0042】

ブロック４１２において、セットデュリングモジュール１１６は、Ｌ２キャッシュラインインデックスのフォロワセットのための第２のポリシーをＬ３キャッシュ１０８に使用させ、第２のポリシーは、フォロワセットから生じる共有キャッシュラインコピーがＬ３キャッシュ１０８に保持されることを防止する。いくつかの実施形態では、Ｌ３キャッシュ１０８に関連付けられたキャッシュコントローラは、カウンタ閾値がカウンタ値によって超過されていないという指標を設定されたセットデュリングモジュール１１６から受信したことに応じて、フォロワセットの第２のポリシーを設定する。

【0043】

図５は、コンピュータ処理装置のコア複合体の１つ以上のＬ２キャッシュ内に実装されたセットデュリング機構に従って共有キャッシュラインコピー保持ポリシーを動的に選択する方法５００を示す。例示を容易にするために、方法５００は、図１のコンピュータ処理装置１００及びその構成コンポーネントの例示的な実施形態に関して説明される。しかしながら、方法５００は、いくつかの実施形態では、図２のコンピュータ処理装置２００の１つ以上の実施形態を使用して実行されることを理解されたい。いくつかの実施形態では、コンピュータ処理装置１００の一実施形態は、少なくとも部分的に、Ｌ２キャッシュ１０６及びＬ３キャッシュ１０８のコア１０２及びキャッシュコントローラのうち１つ以上でコンピュータ可読命令を実行することによって、方法５００を実行する。

【0044】

ブロック５０２において、セットデュリングモジュール１１６は、Ｌ３キャッシュ１０８に関連付けられたキャッシュコントローラに、Ｌ２キャッシュ１０６から生じる共有キャッシュラインコピーがＬ３キャッシュ１０８のＬ３キャッシュラインインデックスの第１の専用セットに保持されるようにする第１のポリシー（例えば、第１の共有キャッシュライン保持ポリシー）と併せて使用するために、Ｌ３キャッシュラインインデックスの第１の専用セットを割り当てさせる。

【0045】

ブロック５０４において、セットデュリングモジュール１１６は、キャッシュコントローラに、Ｌ２キャッシュ１０６から生じる共有キャッシュラインコピーがＬ３キャッシュ１０８のＬ３キャッシュラインインデックスの第２の専用セットに保持されないという第２のポリシー（例えば、第２の共有キャッシュライン保持ポリシー）と併せて使用するために、Ｌ３キャッシュラインインデックスの第２の専用セットを割り当てさせる。

【0046】

ブロック５０６において、性能モニタ１２０は、Ｌ３キャッシュラインインデックスの第１の専用セットに関連付けられたＬ３キャッシュミス及びＣ２Ｃ転送を検出し、Ｌ３キャッシュラインインデックスの第１の専用セットに関連付けられたＬ３キャッシュミス及びＣ２Ｃ転送を別々に検出し、セットデュリングモジュールは、カウンタ１１８を使用してこれらのイベントを追跡する。例えば、セットデュリングモジュール１１６は、第１の専用セットのキャッシュラインに対するメモリアクセス要求に関連する検出されたＬ３キャッシュミス毎にカウンタを第１の量だけ増分し、第１の専用セットのキャッシュラインに対するメモリアクセス要求に関連する検出されたＣ２Ｃ転送毎にカウンタを第２の量だけ増分し、第２の専用セットのキャッシュラインに対するメモリアクセス要求に関連する検出されたＬ３キャッシュミス毎にカウンタを第１の量だけ減分し、第２の専用セットのキャッシュラインに対するメモリアクセス要求に関連する検出されたＣ２Ｃ転送毎にカウンタを第２の量だけ減分する。いくつかの実施形態では、第１の量と第２の量は同じである。いくつかの実施形態では、第２の量は第１の量よりも大きく、これは、カウンタの値に対するそれぞれの影響に関して、Ｌ３キャッシュミスよりも高いＣ２Ｃ転送に効果的に重み付けする。いくつかの代替の実施形態では、セットデュリングロジックは、カウンタ１１８の第１のカウンタを使用して、第１の専用セットに関連付けられたＬ３キャッシュミス及びＣ２Ｃ転送を追跡し、カウンタ１１８の第２のカウンタを使用して、第２の専用セットに関連付けられたＬ３キャッシュミス及びＣ２Ｃ転送を追跡する。

【0047】

ブロック５０８において、セットデュリングモジュール１１６は、カウンタ値をカウンタ閾値と比較する。カウンタ閾値をカウンタ値が超えた場合、方法５００はブロック５１０に進む。カウンタ閾値をカウンタ値が超えていない場合、方法５００はブロック５１２に進む。

【0048】

ブロック５１０において、セットデュリングモジュール１１６は、Ｌ３キャッシュ１０８に、Ｌ３キャッシュラインインデックスのフォロワセットのための第１のポリシーを使用させ、第１のポリシーは、Ｌ２キャッシュ１０６から生じる共有キャッシュラインコピーをＬ３キャッシュ１０８のＬ３キャッシュラインインデックスのフォロワセットに保持させる。いくつかの実施形態では、Ｌ３キャッシュ１０８に関連付けられたキャッシュコントローラは、カウンタ閾値がカウンタ値によって超えられているという指標を設定されたセットデュリングモジュール１１６から受信したことに応じて、フォロワセットの第１のポリシーを設定する。

【0049】

ブロック５１２において、セットデュリングモジュール１１６は、Ｌ３キャッシュ１０８に、Ｌ３キャッシュラインインデックスのフォロワセットのための第２のポリシーを使用させ、第２のポリシーは、Ｌ２キャッシュ１０６から生じる共有キャッシュラインコピーがＬ３キャッシュ１０８のＬ３キャッシュラインインデックスのフォロワセットに保持されることを防止する。いくつかの実施形態では、Ｌ３キャッシュ１０８に関連付けられたキャッシュコントローラは、カウンタ閾値がカウンタ値によって超過されていないという指標を設定されたセットデュリングモジュール１１６から受信したことに応じて、フォロワセットの第２のポリシーを設定する。

【0050】

本明細書で開示されるように、いくつかの実施形態では、方法は、コンピュータ処理装置の複数のキャッシュ内の共有キャッシュラインの量を示すキャッシュライン共有パラメータを判定することと、キャッシュライン共有パラメータに基づいて、複数のキャッシュに結合されたキャッシュのための共有キャッシュラインコピー保持ポリシーを設定することと、を含む。一態様では、キャッシュライン共有パラメータを判定することは、コンピュータ処理装置のコアによって発行されたメモリアクセス要求に基づいて、２つ以上のコアによって要求されたキャッシュラインを第１の共有キャッシュラインとして識別すること、及び、第１の共有キャッシュラインに少なくとも部分的に基づいてキャッシュライン共有パラメータを判定することを含む。別の態様では、キャッシュライン共有パラメータを判定することは、外部コア複合体のコアによって発行されたキャッシュプローブに基づいて、キャッシュプローブで要求された複数のキャッシュのキャッシュラインを第２の共有キャッシュラインとして識別することであって、キャッシュライン共有パラメータは、第２の共有キャッシュラインに更に基づいて判定される、ことを更に含む。更に別の態様では、キャッシュライン共有パラメータを判定することは、キャッシュ内に記憶されたシャドウタグに示された共有キャッシュラインの数に基づいてキャッシュライン共有パラメータを判定することであって、シャドウタグが複数のキャッシュ内の全てのキャッシュラインのリストを提供する、ことを含む。

【0051】

一態様では、本方法は、コンピュータ処理装置のコアによって発行されたメモリアクセス要求に基づいて、２つ以上のコアによって要求されたキャッシュラインを第１の共有キャッシュラインとして識別することと、第１の共有キャッシュラインに少なくとも部分的に基づいて、第１のキャッシュライン共有パラメータを判定することと、キャッシュ内に記憶されたシャドウタグに示された共有キャッシュラインの数に基づいて第２のキャッシュライン共有パラメータを判定することであって、シャドウタグは、複数のキャッシュ内の全てのキャッシュラインのリストを提供する、ことと、キャッシュライン共有パラメータを、第１のキャッシュライン共有パラメータと第２のキャッシュライン共有パラメータとの平均として判定することと、を含む、キャッシュライン共有パラメータを判定することを含む。別の態様では、キャッシュのための共有キャッシュラインコピー保持ポリシーは、複数のキャッシュの共有キャッシュラインのコピーがキャッシュに保持されているかどうかを判定する。

【0052】

いくつかの実施形態では、方法は、第１のレベルのキャッシュのセット及び第２のレベルのキャッシュのための共有キャッシュラインコピー保持ポリシーを選択するために、コンピュータ処理装置のコア複合体内でセットデュリングを実装することを含む。一態様では、セットデュリングを実装することは、第１の共有キャッシュラインコピー保持ポリシーと併せて使用するための第１の専用セットのキャッシュラインインデックスを割り当てることと、第２の共有キャッシュラインコピー保持ポリシーと併せて使用するためのキャッシュラインインデックスの第２の専用セットを割り当てることと、カウンタを使用して、第２のレベルのキャッシュに関連付けられたキャッシュミスと、第１の専用セット及び第２の専用セットのそれぞれに関連付けられたキャッシュ間（Ｃ２Ｃ）転送とを別々に追跡することと、カウンタに基づいて、キャッシュラインインデックスの１つ以上のフォロワセットのための第１の共有キャッシュラインコピー保持ポリシー及び第２の第１の共有キャッシュラインコピー保持ポリシーのうち何れかを使用するように第２のレベルのキャッシュを構成することと、を含む。別の態様では、キャッシュラインインデックスの第１の専用セット、キャッシュラインインデックスの第２の専用セット、及び、キャッシュラインインデックスの１つ以上のフォロワセットは、コア複合体の第１のレベルのキャッシュのセットのキャッシュラインインデックスである。更に別の態様では、キャッシュラインインデックスの第１の専用セット、キャッシュラインインデックスの第２の専用セット、及び、キャッシュラインインデックスの１つ以上のフォロワセットは、第２のレベルのキャッシュのキャッシュラインインデックスである。更に別の態様では、第１の共有キャッシュラインコピー保持ポリシーは、第２のレベルのキャッシュに、コア複合体の第１のレベルのキャッシュのセットの共有キャッシュラインのコピーを保持させ、第２の共有キャッシュラインコピー保持ポリシーは、第２のレベルのキャッシュに、第１のレベルのキャッシュのセットの共有キャッシュラインのコピーを保持させない。

【0053】

いくつかの実施形態では、コンピュータ処理装置は、第１のレベルのキャッシュのセット、及び、第１のレベルのキャッシュのセットに結合された第２のレベルのキャッシュを含み、コンピュータ処理装置は、第１のレベルのキャッシュのセットのうち少なくとも１つのキャッシュの共有キャッシュラインが第２のレベルのキャッシュに保持されているかどうかを判定する共有キャッシュラインコピー保持ポリシーを動的に選択するように構成されている。一態様では、コンピュータ処理装置は、第１のレベルのキャッシュのセットの少なくとも１つのキャッシュ内の共有キャッシュラインの量を示すキャッシュライン共有パラメータを判定するように構成された共有検出ロジックを含み、第２のレベルのキャッシュは、キャッシュライン共有パラメータに基づいて共有キャッシュラインコピー保持ポリシーを動的に選択するように構成されている。別の態様では、請求項に記載のコンピュータ処理装置は、第１のレベルのキャッシュのセットに結合された複数のプロセッサコアを含み、共有検出ロジックは、複数のプロセッサコアの何れかによって発行されたメモリアクセス要求に基づいて、第１の共有キャッシュラインであるとして２つ以上のコアによって要求された第１のレベルのキャッシュのセットのうち少なくとも１つのキャッシュのキャッシュラインを識別し、第１の共有キャッシュラインの量に少なくとも部分的に基づいてキャッシュライン共有パラメータを判定するように構成されている。

【0054】

一態様では、共有検出ロジックは、第２のレベルのキャッシュに記憶されたシャドウタグに示される共有キャッシュラインの数に基づいてキャッシュライン共有パラメータを判定するように構成され、シャドウタグは、第１のレベルのキャッシュのセット内の全てのキャッシュラインのリストを提供する。別の態様では、コンピュータ処理装置は、コンピュータ処理装置内にセットデュリング機構を実装するように構成されたセットデュリングモジュールを含み、第２のレベルのキャッシュは、セットデュリング機構に関連付けられたカウンタに基づいて共有キャッシュラインコピー保持ポリシーを動的に選択するように構成される。

【0055】

一態様では、セットデュリングモジュールは、第１の共有キャッシュラインコピー保持ポリシーと併せて使用するためのキャッシュラインインデックスの第１の専用セットを割り当て、第２の共有キャッシュラインコピー保持インデックスポリシーと併せて使用するために、キャッシュラインインデックスの第２の専用セットを割り当て、カウンタを使用して、第２のレベルのキャッシュに関連するキャッシュミスと、第１の専用セット及び第２の専用セットの各々に関連するキャッシュ間（Ｃ２Ｃ）転送とを別々に追跡するように構成され、第２のレベルのキャッシュは、カウンタに基づいて、キャッシュラインインデックスの１つ以上のフォロワセットに使用される第１の共有キャッシュラインコピー保持ポリシー及び第２の第１の共有キャッシュラインコピー保持ポリシーのうち何れかを選択するように構成される。別の態様では、キャッシュラインインデックスの第１の専用セット、キャッシュラインインデックスの第２の専用セット、及び、キャッシュラインインデックスの１つ以上のフォロワセットは、第１のレベルのキャッシュのセットのうち少なくとも１つのキャッシュのキャッシュラインインデックスである。更に別の態様では、キャッシュラインインデックスの第１の専用セット、キャッシュラインインデックスの第２の専用セット、及び、キャッシュラインインデックスの１つ以上のフォロワセットは、第２のレベルのキャッシュのキャッシュラインインデックスである。更に別の態様では、第１の共有キャッシュラインコピー保持ポリシーは、第２のレベルのキャッシュに、第１のレベルのキャッシュのセットのうち少なくとも１つのキャッシュの共有キャッシュラインのコピーを保持させ、第２の共有キャッシュラインコピー保持ポリシーは、第２のレベルのキャッシュに、第１のレベルのキャッシュのセットのうち少なくとも１つのキャッシュの共有キャッシュラインのコピーを保持させないようにする。

【0056】

いくつかの実施形態では、上述した装置及び技術は、図１を参照して上述したコンピュータ処理装置１００等の１つ以上の集積回路（ＩＣ）装置（集積回路パッケージ又はマイクロチップとも称される）を含むシステムに実装される。電子設計自動化（electronic design automation、ＥＤＡ）及びコンピュータ支援設計（computer aided design、ＣＡＤ）ソフトウェアツールは、これらのＩＣデバイスの設計及び製造に使用することができる。これらの設計ツールは、典型的には、１つ以上のソフトウェアプログラムとして表される。１つ以上のソフトウェアプログラムは、回路を製造するための製造システムを設計するか又は適応させるためのプロセスの少なくとも一部を実行するために、１つ以上のＩＣデバイスの回路を表すコードで動作するようにコンピュータシステムを操作するための、コンピュータシステムによって実行可能なコードを含む。このコードは、命令、データ、又は、命令及びデータの組み合わせを含み得る。設計ツール又は製造ツールを表すソフトウェア命令は、典型的には、コンピューティングシステムにアクセス可能なコンピュータ可読記憶媒体に記憶される。同様に、ＩＣデバイスの設計又は製造の１つ以上の段階を表すコードは、同じコンピュータ可読記憶媒体又は異なるコンピュータ可読記憶媒体に記憶され、そこからアクセスされる。

【0057】

コンピュータ可読記憶媒体は、命令及び／又はデータをコンピュータシステムに提供するために、使用中にコンピュータシステムによってアクセス可能な任意の非一時的な記憶媒体又は非一時的な記憶媒体の組み合わせを含む。このような記憶媒体には、限定されないが、光学媒体（例えば、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）、ブルーレイ（登録商標）ディスク）、磁気媒体（例えば、フロッピー（登録商標）ディスク、磁気テープ、磁気ハードドライブ）、揮発性メモリ（例えば、ランダムアクセスメモリ（ＲＡＭ）若しくはキャッシュ）、不揮発性メモリ（例えば、読取専用メモリ（ＲＯＭ）若しくはフラッシュメモリ）、又は、微小電気機械システム（ＭＥＭＳ）ベースの記憶媒体が含まれ得る。コンピュータ可読記憶媒体（例えば、システムＲＡＭ又はＲＯＭ）はコンピューティングシステムに内蔵されてもよいし、コンピュータ可読記憶媒体（例えば、磁気ハードドライブ）はコンピューティングシステムに固定的に取り付けられてもよいし、コンピュータ可読記憶媒体（例えば、光学ディスク又はユニバーサルシリアルバス（ＵＳＢ）ベースのフラッシュメモリ）はコンピューティングシステムに着脱可能に取り付けられてもよいし、コンピュータ可読記憶媒体（例えば、ネットワークアクセス可能ストレージ（ＮＡＳ））は有線又は無線ネットワークを介してコンピュータシステムに結合されてもよい。

【0058】

いくつかの実施形態では、上述した技術の特定の態様は、ソフトウェアを実行する処理システムの１つ以上のプロセッサによって実装される。ソフトウェアは、非一時的なコンピュータ可読記憶媒体に記憶されるか、別の方法で明確に具体化された実行可能命令の１つ以上のセットを含む。ソフトウェアは、命令及び特定のデータを含んでもよく、当該命令及び特定のデータは、１つ以上のプロセッサによって実行されると、上述した技術の１つ以上の態様を実行するように１つ以上のプロセッサを操作する。非一時的なコンピュータ可読記憶媒体は、例えば、磁気又は光ディスク記憶デバイス、フラッシュメモリ等のソリッドステート記憶デバイス、キャッシュ、ランダムアクセスメモリ（ＲＡＭ）、又は、他の不揮発性メモリデバイス（単数又は複数）等を含み得る。非一時的なコンピュータ可読記憶媒体に記憶された実行可能命令は、ソースコード、アセンブリ言語コード、オブジェクトコード、又は、１つ以上のプロセッサによって解釈され若しくは別の方法で実行可能な他の命令形式で実装可能である。

【0059】

上述したものに加えて、概要説明において説明した全てのアクティビティ又は要素が必要とされているわけではなく、特定のアクティビティ又はデバイスの一部が必要とされない場合があり、１つ以上のさらなるアクティビティが実行される場合があり、１つ以上のさらなる要素が含まれる場合があることに留意されたい。さらに、アクティビティが列挙された順序は、必ずしもそれらが実行される順序ではない。また、概念は、特定の実施形態を参照して説明された。しかしながら、当業者であれば、特許請求の範囲に記載されているような本発明の範囲から逸脱することなく、様々な変更及び変形を行うことができるのを理解するであろう。したがって、明細書及び図面は、限定的な意味ではなく例示的な意味で考慮されるべきであり、これらの変更形態の全ては、本発明の範囲内に含まれることが意図される。

【0060】

利益、他の利点及び問題に対する解決手段を、特定の実施形態に関して上述した。しかし、利益、利点、問題に対する解決手段、及び、何かしらの利益、利点若しくは解決手段が発生又は顕在化する可能性のある特徴は、何れか若しくは全ての請求項に重要な、必須の、又は、不可欠な特徴と解釈されない。さらに、開示された発明は、本明細書の教示の利益を有する当業者には明らかな方法であって、異なっているが同様の方法で修正され実施され得ることから、上述した特定の実施形態は例示にすぎない。添付の特許請求の範囲に記載されている以外に本明細書に示されている構成又は設計の詳細については限定がない。したがって、上述した特定の実施形態は、変更又は修正されてもよく、かかる変更形態の全ては、開示された発明の範囲内にあると考えられることが明らかである。したがって、ここで要求される保護は、添付の特許請求の範囲に記載されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【手続補正書】

【提出日】2024-07-04

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

方法であって、
コンピュータ処理装置の複数のキャッシュにおける共有キャッシュラインの量を示すキャッシュライン共有パラメータを判定することと、
前記キャッシュライン共有パラメータに基づいて、前記複数のキャッシュに結合されたキャッシュの共有キャッシュラインコピー保持ポリシーを設定することと、を含む、
方法。

【請求項2】

前記キャッシュライン共有パラメータを判定することは、
前記コンピュータ処理装置のコアによって発行されたメモリアクセス要求に基づいて、２つ以上のコアによって要求されたキャッシュラインを第１の共有キャッシュラインとして識別することと、
前記第１の共有キャッシュラインに少なくとも部分的に基づいて、前記キャッシュライン共有パラメータを判定することと、を含む、
請求項１の方法。

【請求項3】

前記キャッシュライン共有パラメータを判定することは、
外部コア複合体のコアによって発行されたキャッシュプローブに基づいて、前記キャッシュプローブにおいて要求された前記複数のキャッシュのキャッシュラインを第２の共有キャッシュラインとして識別することであって、前記キャッシュライン共有パラメータは、前記第２の共有キャッシュラインに基づいて判定される、ことと、を含む、
請求項２の方法。

【請求項4】

前記キャッシュライン共有パラメータを判定することは、
前記キャッシュに記憶されたシャドウタグに示された共有キャッシュラインの数に基づいて前記キャッシュライン共有パラメータを判定することであって、前記シャドウタグは、前記複数のキャッシュ内の全てのキャッシュラインのリストを提供する、ことを含む、
請求項１の方法。

【請求項5】

前記キャッシュライン共有パラメータを判定することは、
前記コンピュータ処理装置のコアによって発行されたメモリアクセス要求に基づいて、２つ以上のコアによって要求されたキャッシュラインを第１の共有キャッシュラインとして識別することと、
前記第１の共有キャッシュラインに少なくとも部分的に基づいて、第１のキャッシュライン共有パラメータを判定することと、
前記キャッシュに記憶されたシャドウタグに示された共有キャッシュラインの数に基づいて第２のキャッシュライン共有パラメータを判定することであって、前記シャドウタグは、前記複数のキャッシュ内の全てのキャッシュラインのリストを提供する、ことと、
前記キャッシュライン共有パラメータを、前記第１のキャッシュライン共有パラメータと前記第２のキャッシュライン共有パラメータとの平均として判定することと、を含む、
請求項１の方法。

【請求項6】

前記キャッシュの共有キャッシュラインコピー保持ポリシーは、前記複数のキャッシュの共有キャッシュラインのコピーが前記キャッシュに保持されるかどうかを判定する、
請求項１～５の何れかの方法。

【請求項7】

コンピュータ処理装置であって、
第１のレベルのキャッシュのセットと、
前記第１のレベルのキャッシュのセットに結合された第２のレベルのキャッシュであって、前記コンピュータ処理装置は、前記第１のレベルのキャッシュのセットのうち少なくとも１つのキャッシュの共有キャッシュラインが前記第２のレベルのキャッシュ内に保持されるかどうかを判定する共有キャッシュラインコピー保持ポリシーを動的に選択するように構成されている、第２のレベルのキャッシュと、を備える、
コンピュータ処理装置。

【請求項8】

前記第１のレベルのキャッシュのセットのうち少なくとも１つのキャッシュ内の共有キャッシュラインの量を示すキャッシュライン共有パラメータを判定するように構成された共有検出ロジックであって、前記第２のレベルのキャッシュは、前記キャッシュライン共有パラメータに基づいて前記共有キャッシュラインコピー保持ポリシーを動的に選択するように構成されている、共有検出ロジックを備える、
請求項７のコンピュータ処理装置。

【請求項9】

前記第１のレベルのキャッシュのセットに結合された複数のプロセッサコアを備え、
前記共有検出ロジックは、
前記複数のプロセッサコアの何れかによって発行されたメモリアクセス要求に基づいて、２つ以上のコアによって要求される前記第１のレベルのキャッシュのセットのうち少なくとも１つのキャッシュのキャッシュラインを、第１の共有キャッシュラインであるとして識別することと、
前記第１の共有キャッシュラインの量に少なくとも部分的に基づいて、前記キャッシュライン共有パラメータを判定することと、
を行うように構成されている、
請求項８のコンピュータ処理装置。

【請求項10】

前記共有検出ロジックは、前記第２のレベルのキャッシュに記憶されたシャドウタグに示される共有キャッシュラインの数に基づいて前記キャッシュライン共有パラメータを判定するように構成されており、
前記シャドウタグは、前記第１のレベルのキャッシュのセット内の全てのキャッシュラインのリストを提供する、
請求項９のコンピュータ処理装置。

【請求項11】

前記コンピュータ処理装置にセットデュリング機構を実装するように構成されたセットデュリングモジュールであって、前記第２のレベルのキャッシュは、前記セットデュリング機構に関連付けられたカウンタに基づいて前記共有キャッシュラインコピー保持ポリシーを動的に選択するように構成されている、セットデュリングモジュールを備える、
請求項７のコンピュータ処理装置。

【請求項12】

前記セットデュリングモジュールは、
第１の共有キャッシュラインコピー保持ポリシーと併せて使用するために、キャッシュラインインデックスの第１の専用セットを割り当てることと、
第２の共有キャッシュラインコピー保持ポリシーと併せて使用するために、キャッシュラインインデックスの第２の専用セットを割り当てることと、
前記カウンタを使用して、前記第２のレベルのキャッシュに関連付けられたキャッシュミスと、前記第１の専用セット及び前記第２の専用セットの各々に関連するキャッシュ間（Ｃ２Ｃ）転送と、を別々に追跡することであって、前記第２のレベルのキャッシュは、前記カウンタに基づいて、前記第１の共有キャッシュラインコピー保持ポリシー及び第２の第１の共有キャッシュラインコピー保持ポリシーのうち何れかを、キャッシュラインインデックスの１つ以上のフォロワセットに使用するために選択するように構成されている、ことと、
を行うように構成されている、
請求項１１のコンピュータ処理装置。

【請求項13】

前記キャッシュラインインデックスの第１の専用セット、前記キャッシュラインインデックスの第２の専用セット、及び、前記キャッシュラインインデックスの１つ以上のフォロワセットは、前記第１のレベルのキャッシュのセットのうち少なくとも１つのキャッシュのキャッシュラインインデックスである、
請求項１２のコンピュータ処理装置。

【請求項14】

前記キャッシュラインインデックスの第１の専用セット、前記キャッシュラインインデックスの第２の専用セット、及び、前記キャッシュラインインデックスの１つ以上のフォロワセットは、前記第２のレベルのキャッシュのキャッシュラインインデックスである、
請求項１２のコンピュータ処理装置。

【請求項15】

前記第１の共有キャッシュラインコピー保持ポリシーは、前記第２のレベルのキャッシュに、前記第１のレベルのキャッシュのセットのうち少なくとも１つのキャッシュの共有キャッシュラインのコピーを保持させ、前記第２の共有キャッシュラインコピー保持ポリシーは、前記第２のレベルのキャッシュに、前記第１のレベルのキャッシュのセットのうち少なくとも１つのキャッシュの共有キャッシュラインのコピーを保持させない、
請求項１２のコンピュータ処理装置。

【国際調査報告】