特表 2024-538545 低減された接触ゲートポリピッチ及び二重高さのセルを利用する低減された電圧ドループのための標準セル設計アーキテクチャ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-10-23

(54)【発明の名称】低減された接触ゲートポリピッチ及び二重高さのセルを利用する低減された電圧ドループのための標準セル設計アーキテクチャ

(51)【国際特許分類】

   H01L 21/82 20060101AFI20241016BHJP

【ＦＩ】

H01L21/82 B

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024518310

(86)(22)【出願日】2022-09-09

(85)【翻訳文提出日】2024-05-02

(86)【国際出願番号】 US2022076209

(87)【国際公開番号】W WO2023049632

(87)【国際公開日】2023-03-30

(31)【優先権主張番号】17/483,672

(32)【優先日】2021-09-23

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＶＥＲＩＬＯＧ

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】リチャード ティー． シュルツ

【テーマコード（参考）】

5F064

【Ｆターム（参考）】

5F064AA04

5F064BB07

5F064CC12

5F064DD02

5F064DD09

5F064DD18

5F064DD26

5F064DD34

5F064EE02

5F064EE16

5F064EE26

5F064EE27

5F064EE44

5F064EE52

5F064HH02

5F064HH06

5F064HH12

(57)【要約】

チップレイアウトを生成するためのシステム及び方法が説明される。様々な実施形態では、標準セルは、電力接続及び信号ルーティングのために単方向トラックを使用する。金属１層の最小幅を使用する金属１層の単一のトラックは、単一の金属ゲートのピッチ内に配置される。金属１層の単一のトラックは、電源基準電圧レベル又は接地基準電圧レベルを提供する。単一のトラックのこの配置は、１接触ゲートピッチ（ＣＰＰ）の金属１電力ポストＣＰＰを提供する。電圧ドループを更に低減するために、標準セルは、１ＣＰＰを有する電力ポストを配置するとともに、単一高さのセルの二重の高さ及び半分の幅を使用する。二重高さのセルの複数の電力レールの配置は、電力レールを他の標準セルの電力レールと位置合わせすることを可能にする。
【選択図】図１

【特許請求の範囲】

【請求項1】

１つ以上の標準セルを有する集積回路であって、
複数のトランジスタと、
金属０層及び金属１層の各々における複数の単方向信号経路と、を備え、
前記複数のトランジスタのうち少なくとも１つは、単一の金属ゲートのピッチ内に金属１層の単一のトラックを含み、前記金属１層の単一のトラックは、前記金属１層の電力ポストを含み、
前記１つ以上の標準セルのうち所定の標準セルの入力ノードに電位が印加されていることに応じて、電流が、前記所定の標準セルの入力ノードから、前記単一の金属ゲートのピッチ内の前記金属１層の単一のトラックを介して出力ノードに伝達される、
集積回路。

【請求項2】

前記金属１層の単一のトラックは、前記金属１層の最小幅を使用し、
前記単一の金属ゲートのピッチは、前記金属ゲートの最小幅を使用する、
請求項１の集積回路。

【請求項3】

前記複数のトランジスタの各々は、前記単一の金属ゲートのピッチ内に前記金属１層の電力ポストを有する前記金属１層の単一のトラックを含む、
請求項１の集積回路。

【請求項4】

前記金属１層の単一のトラックにおける前記金属１層の電力ポストは、金属２層の第１の電力レールに接続されている、
請求項１の集積回路。

【請求項5】

前記金属２層の第１のトラックにおける前記第１の電力レールと、前記金属２層の第１のトラックとは異なる第２のトラックにおける第２の電力レールと、を備え、
前記第１の電力レール及び前記第２の電力レールの各々は、第１の電圧基準を前記所定の標準セルに提供する、
請求項４の集積回路。

【請求項6】

前記金属１層の単一のトラックにおける前記金属１層の電力ポストは、
最小長さでルーティングされており、
前記金属２層の前記第１の電力レール及び前記第２の電力レールの各々に接続されている、
請求項５の集積回路。

【請求項7】

前記金属２層の第３のトラックにおける第３の電力レールと、前記金属２層の第４のトラックにおける第４の電力レールと、を備え、
前記第３の電力レール及び前記第４の電力レールの各々は、第２の電圧基準を前記所定の標準セルに提供する、
請求項５の集積回路。

【請求項8】

方法であって、
１つ以上の標準セルを備える集積回路に複数のトランジスタを配置することと、
前記集積回路において、金属０層及び金属１層の各々に複数の単方向信号経路をルーティングすることと、
前記複数のトランジスタのうち少なくとも１つに対して、前記金属１層の単一のトラックを単一の金属ゲートのピッチ内に配置することであって、前記金属１層の単一のトラックは、前記金属１層の電力ポストを含む、ことと、を含み、
前記集積回路は、前記１つ以上の標準セルのうち所定の標準セルの入力ノードに電源電圧が印加されていることに応じて、電流を、前記所定の標準セルの入力ノードから、前記金属１層の前記単一のトラックを介して出力ノードに伝達するように構成されている、
方法。

【請求項9】

前記金属１層の単一のトラックは、前記金属１層の最小幅を使用し、
前記単一の金属ゲートのピッチは、前記金属ゲートの最小幅を使用する、
請求項８の方法。

【請求項10】

前記複数のトランジスタの各々は、前記単一の金属ゲートのピッチ内に前記金属１層の電力ポストを有する前記金属１層の単一のトラックを含む、
請求項８の方法。

【請求項11】

前記金属１層の単一のトラックにおける前記金属１層の電力ポストは、金属２層の第１の電力レールに接続されている、
請求項８の方法。

【請求項12】

前記集積回路は、前記金属２層の第１のトラックにおける前記第１の電力レールと、前記金属２層の第１のトラックとは異なる第２のトラックにおける第２の電力レールと、を備え、
前記第１の電力レール及び前記第２の電力レールの各々は、第１の電圧基準を前記所定の標準セルに提供する、
請求項１１の方法。

【請求項13】

前記金属１層の単一のトラックにおける前記金属１層の電力ポストは、
最小長さでルーティングされており、
前記金属２層の前記第１の電力レール及び前記第２の電力レールの各々に接続されている、
請求項１２の方法。

【請求項14】

前記集積回路は、前記金属２層の第３のトラックにおける第３の電力レールと、前記金属２層の第４のトラックにおける第４の電力レールと、を備え、
前記第３の電力レール及び前記第４の電力レールの各々は、第２の電圧基準を前記所定の標準セルに提供する、
請求項１２の方法。

【請求項15】

コンピューティングシステムであって、
１つ以上のタスクの命令を記憶するように構成されたメモリと、
前記命令を実行するように構成された集積回路と、を備え、
前記集積回路は、
複数のトランジスタと、
金属０層及び金属１層の各々における複数の単方向信号経路と、を備え、
前記複数のトランジスタのうち少なくとも１つは、単一の金属ゲートのピッチ内に金属１層の単一のトラックを含み、前記金属１層の単一のトラックは、前記金属１層の電力ポストを含み、
１つ以上の標準セルのうち所定の標準セルの入力ノードに電位が印加されていることに応じて、電流が、前記所定の標準セルの入力ノードから、前記単一の金属ゲートのピッチ内の前記金属１層の単一のトラックを介して出力ノードに伝達される、
コンピューティングシステム。

【請求項16】

前記金属１層の単一のトラックは、前記金属１層の最小幅を使用し、
前記単一の金属ゲートのピッチは、前記金属ゲートの最小幅を使用する、
請求項１５のコンピューティングシステム。

【請求項17】

前記複数のトランジスタの各々は、前記単一の金属ゲートのピッチ内に前記金属１層の電力ポストを有する前記金属１層の単一のトラックを含む、
請求項１５のコンピューティングシステム。

【請求項18】

前記金属１層の単一のトラックにおける前記金属１層の電力ポストは、金属２層の第１の電力レールに接続されている、
請求項１５のコンピューティングシステム。

【請求項19】

前記集積回路は、前記金属２層の第１のトラックにおける前記第１の電力レールと、前記金属２層の第１のトラックとは異なる第２のトラックにおける第２の電力レールと、を備え、
前記第１の電力レール及び前記第２の電力レールの各々は、第１の電圧基準を前記所定の標準セルに提供する、
請求項１８のコンピューティングシステム。

【請求項20】

前記金属１層の単一のトラックにおける前記金属１層の電力ポストは、
最小長さでルーティングされており、
前記金属２層の前記第１の電力レール及び前記第２の電力レールの各々に接続されている、
請求項１８のコンピューティングシステム。

【発明の詳細な説明】

【背景技術】

【0001】

（関連技術の説明）
半導体チップの設計サイクルを短縮するために、手動によるフルカスタム設計は、可能であれば自動化に置き換えられる。場合によっては、標準セルレイアウトは手動で生成される。他の場合では、配置及びルーティングツール（place-and-route tool）によって使用される規則は、セル生成を自動化するように調整される。しかしながら、自動化されたプロセスは、時には、性能、電力消費、信号完全性（signal integrity）、プロセス歩留まり（process yield）、内部交差結合接続（internal cross coupled connections）、ピンアクセス等を含むローカル及び外部信号ルーティング（local and external signal routing）の両方に向けられた規則の各々を満たさない。したがって、設計者は、これらのセルを手動で生成して、複数の特性に対してより良い結果を達成するか、又は、配置及びルーティングツールの規則を書き換える。しかしながら、多くの場合、レイアウトツール及び規則は、比較的最近の非プレーナデバイスのためではなく、プレーナデバイスのためにセットアップされる。

【0002】

一般に、標準セルレイアウトは、ＶＤＤ電力レールとも呼ばれる供給電圧接続のための少なくとも１つの電力レールと、ＶＳＳ電力レールとも呼ばれる接地接続のための１つの電力レールと、を使用する。場合によっては、電力レール及び接地レールは、対応するビアに加えて、水平金属０、垂直金属１、水平金属２及び垂直金属３等の複数の金属層を利用する比較的長いワイヤを使用する。他の場合には、電力接続及び接地接続を行うために、標準セル内で固定位置ポストが使用される。これらの場合の各々は、半導体チップにおける標準セルの配置及び信号ルーティング混雑緩和（alleviating signal routing congestion）のための適応性を低減させる。リアルタイムルーティング最適化が制限されるか又は完全に除去される。

【0003】

現代の集積回路（integrated circuit、ＩＣ）の電力消費及び電圧ドループは、両方とも、半導体チップの各世代で増大する設計課題となっている。ＩＣ電力散逸及び電圧ドループ制約は、ポータブルコンピュータ及びモバイル通信デバイスにとって問題であるだけでなく、複数のプロセッサコア又はコアと、コア内の複数のパイプラインと、を含む高性能スーパースカラーマイクロプロセッサにとっても問題である。コアの各世代におけるデバイス及び金属経路の幾何学的寸法は、減少している。スーパースカラー設計によって、複数のパイプライン、より大きいキャッシュ及びより複雑な論理を伴うダイ上の集積回路の密度が増加する。したがって、クロック周期ごとに切り替わるノード及びバスの数が著しく増加する。

【0004】

上記に鑑みて、チップのためのレイアウトを生成するための効率的な方法及びシステムが望まれる。

【図面の簡単な説明】

【0005】

【図1】電圧ドループを低減する技術を利用する標準セルレイアウトの上面図の一般化された図である。

【図2】電圧ドループを低減する技術を利用する標準セルレイアウトの上面図の一般化された図である。

【図3】電圧ドループを低減する技術を利用する標準セルレイアウトの上面図の一般化された図である。

【図4】電圧ドループを低減する技術を利用する標準セルレイアウトの上面図の一般化された図である。

【図5】電圧ドループを低減する技術を利用する標準セルレイアウトの上面図の一般化された図である。

【図6】電圧ドループを低減する技術を利用する標準セルレイアウトの上面図の一般化された図である。

【図7】電圧ドループを低減する技術を利用する標準セルのレイアウトを生成するための方法の一般化された図である。

【図8】電圧ドループを低減する技術を利用する標準セルを含むプロセッサを有するコンピューティングシステムの一般化された図である。

【発明を実施するための形態】

【0006】

本発明は、様々な修正及び代替形態の余地があるが、具体的な実施形態が例として図面に示されており、本明細書で詳細に説明される。しかしながら、図面及びその詳細な説明は、本発明を、開示された特定の形態に限定することを意図するものではなく、逆に、本発明は、添付の特許請求の範囲によって定義される本発明の範囲に含まれる全ての修正、均等物及び代替物を包含するものであることを理解されたい。

【0007】

以下の説明では、本発明の十分な理解を提供するために、多数の具体的な詳細が記載されている。しかしながら、当業者は、これらの具体的な詳細なしに本発明が実施され得ることを認識すべきである。いくつかの例では、本発明を不明瞭にすることを避けるために、周知の回路、構造及び技術が詳細に示されていない。更に、説明の簡略性及び明確性のために、図に示される要素は必ずしも縮尺どおりに描画されていないことが理解されよう。例えば、いくつかの要素の寸法は、他の要素に対して誇張されている。

【0008】

標準セル用の電力網接続（power grid connections）をレイアウトするためのシステム及び方法が企図される。様々な実施形態では、集積回路は、１つ以上の標準セルを含み、少なくとも１つの標準セルは、１つ以上の金属層において信号をルーティングするための単方向トラックを含む。屈曲部及びＬ字形状を有しない信号経路は、単方向経路と呼ばれる。これに対して、屈曲部及び／又はＬ字形状を有する信号経路は、双方向経路と呼ばれる。双方向経路は、著しいオンダイ面積ペナルティを生じる。いくつかの実施形態では、金属１層の単一のトラックは、金属１層の最小幅を使用し、金属１層の電力ポストは、単一の金属ゲートのピッチ内に配置される。

【0009】

標準セルの場合、金属１層の最小幅を有する面積に収まることができる金属１層のトラックの第１の数と、金属ゲート層の最小幅を有する同じ面積に収まることができ、且つ、依然として閾値を上回る処理歩留まりを提供することができる金属ゲート層のトラックの第２の数と、の最大比は、「ギア比」と呼ばれる。第１の数及び第２の数の各々は、正の０でない整数である。以前の設計では、ギア比は３対２であったか、又は、標準セルは、金属ゲートの２つのトラックも含む面積に金属１層の３つのトラックを含むことが可能である。半導体製造リソグラフィ技術の進歩に伴い、ギア比は、３対２（３：２）のギア比から２対１（２：１）のギア比へと増加している。また、ギア比は、接触ゲートピッチ（contacted gate pitch、ＣＰＰ）の数を最小化することに関連し、各金属ゲートに対する金属１層（金属１又はＭ１）における１つの電力ポストの比は、１の金属１電力ポストＣＰＰ又は１ＣＰＰに対応する。

【0010】

頭字語ＣＰＰが本明細書で使用されるのは、金属ゲートが以前はポリシリコンを使用して形成されていたため、レイアウトにおいていくつかの接触ポリシリコン（ポリ）ピッチ、すなわちＣＰＰが存在することになるためである。しかしながら、金属ゲートは、現在、様々な他の材料から形成されている。窒化チタン（ＴｉＮ）は、金属ゲートを形成するために使用される材料の一例である。金属ゲートを形成するために他の材料が利用可能であるが、接触ゲートピッチの数を示すために頭字語ＣＰＰが依然として使用される。金属１電力ポストＣＰＰが４ＣＰＰから２ＣＰＰ、１ＣＰＰへと減少するにつれて、ビア（接点）の数が増加し、したがってビアの全体的な抵抗が減少する。例えば、ビアの抵抗は、ＣＰＰが減少するごとに半減する。同じ量の電流が伝導されるが、ビア抵抗が減少するので、電圧ドループは減少する。

【0011】

金属１層における標準セルの電力ポストは、設計規則によって定義される金属１層の最小長さを使用してルーティングされる。最小長さは、入力信号、出力信号及び中間信号等の信号ピンをチップレベル配置及びルーティングツールに提供する一方で、金属１層の最小面積要件を依然として満たす。また、最小長さは、エレクトロマイグレーション効果を低減し、隣接セルのための信号ルーティングのための面積を提供する。カスタムセル設計者又は自動合成ツールは、集積回路によって使用される複数の電源電圧基準レベル及び接地基準電圧レベルのうち何れかを提供するために、金属１層のトラックにおいて電力ポストを配置する。

【0012】

電圧ドループを更に低減するために、標準セルは、１ＣＰＰを有する金属１電力ポストを配置することとともに、単一高さのセルの二重の高さ及び半分の幅を使用する。二重高さを使用する場合に、金属２層の各電力レールは、低減された長さと、出力信号を駆動するために使用されるより少数の金属ゲートと、を有する。様々な実施形態では、マルチセルレイアウトの１つ以上の標準セルは、金属２層の第１のトラックにおける第１の電力レールと、金属２層の第１のトラックとは異なる第２のトラックにおける第２の電力レールと、を含む。第１の電力レール及び第２の電力レールの各々は、所与の標準セルに第１の電圧基準を提供する。第１の電圧基準は、集積回路によって使用される複数の電源電圧基準及び接地基準電圧のうち何れかである。第１の電力レール及び第２の電力レールを使用する標準セルは、金属２層の所定の電力レールの全長を低減する二重高さのセルである。

【0013】

また、上記の標準セルは、金属２層の第３のトラックにおける第３の電力レールと、金属２層の第４のトラックにおける第４の電力レールと、を使用する。第３の電力レール及び第４の電力レールの各々は、第２の電圧基準レベルを所定の標準セルに提供する。第２の電圧基準レベルは、第１の電圧基準レベルとは異なり、第２の電圧基準レベルは、集積回路によって使用される複数の電源電圧基準レベル及び接地電圧基準レベルのうち何れかである。一実施形態では、第１の電力レール及び第２の電力レールは、設計規則を満たすためにそれらの間に十分な間隔を置いて標準セルの中心にルーティングされる。第３の電力レールは、標準セルの上部にルーティングされ、第４の電力レールは、標準セルの下部にルーティングされる。カスタムセル設計者及び自動合成ツールのうち１つ以上が、複数の標準セルをマルチセルレイアウトに配置する。チップレベルでアレイを生成するために、様々なタイプの複数の標準セルが使用される。二重高さのセルの第１の電力レールから第４の電力レールの配置は、電力レールを他の標準セルの電力レールと位置合わせすることを可能にする。

【0014】

図１を参照すると、電圧ドループを低減する技術を利用する標準セルレイアウト１００の上面図の一般化されたブロック図が示されている。図示した実施形態では、標準セルレイアウト１００は、バックツーバックインバータを有するバッファ用のものである。しかしながら、他の実施形態では、標準セルレイアウト１００に使用される特性及び技術は、様々な他のタイプのブールゲート及び複合ゲートに使用される。ｐ型金属酸化膜半導体（p-type metal oxide semiconductor、ＰＭＯＳ）電界効果トランジスタ（field effect transistor、ＦＥＴ（又はｐＦＥＴ））は、標準セルレイアウト１００の上部にある。ｎ型金属酸化膜半導体（n-type metal oxide semiconductor、ＮＭＯＳ）ＦＥＴ（又はｎＦＥＴ）は、標準セルレイアウト１００の下部にある。本明細書で使用される場合、「トランジスタ」は、「半導体デバイス」又は「デバイス」とも呼ばれる。活性領域１９０は、ｐ型トランジスタを生成するためにドープされたシリコンを含む。例えば、活性領域１９０におけるシリコン基板は、半導体製造プロセス中にホウ素又はガリウムでドープされている。活性領域１９２は、ｎ型トランジスタを生成するためのドープされたシリコンを含む。例えば、活性領域１９０におけるシリコン基板は、半導体製造プロセス中にリン又はヒ素でドープされている。標準セルレイアウト１００（又はレイアウト１００）の配向は、上部にｐ型トランジスタを有し、下部にｎ型トランジスタを有するように示されているが、他の向きも可能であり、企図される。

【0015】

様々な実施形態では、標準セルレイアウト１００におけるデバイス（又はトランジスタ）は、非プレーナデバイスである。非プレーナトランジスタは、短チャネル効果を低減するために半導体処理において使用される。トライゲートトランジスタ、フィン型電界効果トランジスタ（ＦＥＴ）及び全周ゲート（gate all around、ＧＡＡ）トランジスタは、非プレーナトランジスタの例である。示されるように、標準セルレイアウト１００は、垂直方向の金属ゲート１１０、水平方向のローカル相互接続のための金属０（Ｍ０又は金属０）１３０、垂直方向のローカル相互接続のための金属１（Ｍ１又は金属１）１５０、水平相互接続金属０ １３０を垂直相互接続金属１ １５０に接続するためのビア（又は接点）１５２、水平電力レールのための金属２（Ｍ２又は金属２）１６０、及び、垂直相互接続金属１ １５０を水平相互接続金属２ １６０に接続するためのビア（又は接点）１６２を使用する。説明を容易にするために、レイアウト１００のバックツーバックインバータの回路を完成させるために使用される複数の層が示されていない。これらの層の例は、垂直方向のソース及びドレイン領域のためのトレンチシリサイド接点、金属ゲート１１０を金属０ １３０に接続するための接点、及び、トレンチシリサイド接点を金属０ １３０に接続するための接点１４２である。

【0016】

レイアウト１００の左端及び右端には、ダミーゲートとして使用される金属ゲート１１０がある。ダミーゲートは、通常、領域間の電気的分離を提供するために使用される。様々な実施形態では、ダミーゲートは、金属ゲートを使用するが、ゲート領域は、ｎ型又はｐ型拡散層等の活性シリコン層ではなく、絶縁層の上に形成される。分離層は、窒化ケイ素層、二酸化ケイ素層等の酸化ケイ素層、又は、別のタイプの誘電体層を使用する。したがって、ダミーゲートと、ソース／ドレイン領域等のダミーゲートの両側の領域のうち１つ以上と、に電圧レベルが印加されても、電気経路が提供されず、ソース／ドレイン領域間に電流が流れない。ダミーゲートの製造ステップは、ダミーゲートのレイアウト内の位置に活性トランジスタが形成されないことを保証する。いくつかの実施形態では、標準セルレイアウトは、セルレイアウトのエッジにおいてダミーゲートを使用する。これらの場合、ダミーゲートは、典型的には、セルを互いに分離するために使用される。例えば、セルのエッジは、最後の活性金属ゲートと、それに続く活性拡散と、次いでダミーゲートと、を有する。いくつかの設計では、２つの隣接するセルがダミーゲートを共有する。

【0017】

いくつかの実施形態では、標準セルレイアウト１００内のデバイスは、液浸リソグラフィ技術、ダブルパターニング技術、極紫外線リソグラフィ（extreme ultraviolet lithography、ＥＵＶ）技術、及び、誘導自己組織化（directed self-assembly、ＤＳＡ）リソグラフィ技術のうち何れかによって製造される。これらの技術は、水平金属０ １３０経路等のレイアウトの幅及びピッチのそれぞれの分解能（resolution）を提供する。例えば、ＥＵＶ技術は、４０ナノメートル未満の分解能に達するために極紫外線波長を使用する。極紫外線波長は、約１３．５ナノメートルである。液浸リソグラフィ、ダブルパターニング、ＥＵＶ及びＤＳＡ技術、並びに、他の技術の間で選択する場合に、コストは、液浸リソグラフィからＥＵＶにかけて増加するので、コストが考慮される。しかしながら、時間が経つにつれて、これらの技術のコストが調整され、同様に、少なくとも水平金属０ １３０の幅及びピッチに対して比較的高い分解能を提供するための追加の新しい技術が開発される。したがって、幅及びピッチに対して比較的高い分解能を提供するために、様々なリソグラフィ技術のうち何れかが使用される。

【0018】

上記の技術及びより新しい技術は、水平金属０ １３０以外の他のレイアウト層の幅及びピッチについて比較的高い分解能を可能にしている。例えば、閾値を上回る処理歩留まりを依然として達成しながら、金属１ １５０の幅及びピッチについて比較的高い分解能が得られる。したがって、垂直金属ゲート１１０トラックの数に対する垂直金属１ １５０トラックの数の最大比は、１に低減され得る。標準セルの場合、金属ゲート１１０トラックの最小幅を有する面積に収まることができ、且つ、依然として閾値を上回る処理歩留まりを提供することができる金属ゲート１１０トラックの第２の数に対する、金属１ １５０トラックの最小幅を有する面積に収まることができる金属１ １５０トラックの第１の数の比は、「ギア比」と呼ばれる。第１の数及び第２の数の各々は、正の０でない整数である。２対１（２：１）のギア比を達成することができる。

【0019】

２：１のギア比は、１つの金属１電力ポストのための接触ゲートピッチ（ＣＰＰ）の数、すなわち１ＣＰＰを提供する。例えば、２：１のギア比は、金属ゲート１１０間に金属１電力ポストを提供し、金属ゲート１１０上に金属１入力又は出力信号を提供する。したがって、金属ゲート１１０の左端から別の金属ゲート１１０の左端まで、金属１層１５０において２つの信号が配置される空間がある。一対の金属ゲート１１０の間の単一の金属１電力ポストを用いて、１の金属１電力ポストＣＰＰが達成される。１ＣＰＰの金属１電力ポストＣＰＰを使用するためにレイアウト１００上でいくつかの位置が強調されているが、金属１ １５０における電力ポストの各配置が１ＣＰＰを使用することが可能であり、企図されることに留意されたい。また、上記の説明は、１の金属１電力ポストＣＰＰについてのものであるが、これらの電力ポストは、接地基準電圧レベルへの接続にも使用されることに留意されたい。したがって、金属１電力ポストＣＰＰは、電源電圧レベルに使用される接続及び接地基準電圧レベルに使用される接続に適用される。

【0020】

レイアウト１００は、水平金属２ １６０電力レールの下に水平金属０ １３０電力レールを使用する。レイアウト１００はまた、最小長さの垂直金属１ １５０電力ポストを使用する。最小長さは、設計規則によって設定される。上述したように、これらの垂直金属１ １５０電力ポストは、レイアウト１００の１ＣＰＰの金属１電力ポストＣＰＰを達成するように配置される。金属１電力ポストＣＰＰが４ＣＰＰから２ＣＰＰ、１ＣＰＰに減少するにつれて、ビア（接点）１６２の数が増加し、したがって、ビア１６２の全体的な抵抗が減少する。例えば、ビア１６２の抵抗は、金属１電力ポストＣＰＰにおける各低減によって半減される。個々のビア１６２の実際の抵抗は、同じままである。しかしながら、水平金属２ １６０電力レールを垂直金属１ １５０電力ポストに接続するために使用されるビア１６２の全ての全体抵抗は、ビア１６２の数が増加するにつれて低減する。同じ量の電流が、水平金属２ １６０電力レールから垂直金属１ １５０電力ポストに伝導されている。しかしながら、全てのビア１６２の全体的な抵抗が減少すると、電圧ドループも減少する。

【0021】

図示した実施形態では、レイアウト１００は、遠端にあるダミーゲート間に２０個の金属ゲート１１０を使用する。２０個の金属ゲート１１０のうち４個は、入力データ又は入力信号を受信するバックツーバックインバータのうち第１のインバータのために使用される。２０個の金属ゲート１１０のうち１６個は、出力データ又は出力信号を伝達するバックツーバックインバータのうち第２のインバータのために使用される。標準セルの「ドライブ」は、出力を単一の金属ゲート１１０に伝達するために使用される金属ゲート１１０の数の比として定義される。この比は、標準セルが水平金属２ １６０電力レールから垂直金属１ １５０電力ポストを通って消費して出力信号を提供する電流量の測定値を提供する。この比は、標準セルの「ドライブ」とも呼ばれる。レイアウト１００のバックツーバックインバータ（又はバッファ）のドライブは１６である。通常、８以上のドライブを有する標準セルの場合、水平金属２ １６０電力レールから垂直金属１ １５０電力ポストを通して電流が引き出されるようにする出力ノード上の金属ゲート１１０の同時スイッチングは、電圧ドループを引き起こす。しかしながら、１ＣＰＰの金属１電力ポストＣＰＰを使用する垂直金属１ １５０電力ポストの配置は、電圧ドループを低減する。

【0022】

ワイドバスの同時スイッチングは、供給ピンがバス上のラインバッファの全てにサービスを提供した場合、著しい電圧降下を引き起こす。この電圧ドループΔＶは、式Ｌ ｄｉ／ｄｔに比例し、式中、Ｌは寄生インダクタンスであり、ｄｉ／ｄｔは電流消費の時間変化率である。バスに加えて多数のノードが同時に切り替えられる場合、著しい電圧降下が起こり得る。現在、論理ハイ値を保つノードでは、その電圧値を最小閾値未満に下げる電圧ドループを経験する場合がある。回復回路を伴わないメモリ及びラッチの場合には、記憶値が失われる可能性がある。１ＣＰＰを有する垂直金属１ １５０電力ポストの配置の使用は、電圧ドループを低減する。電圧ドループが閾値未満の値に低減される場合、性能が向上し、データ破損が回避され、半導体製造プロセスは、高価な裏面電力レール及びシリコン貫通ビア（through silicon vias、ＴＳＶ）の使用を回避する。

【0023】

図２を参照すると、電圧ドループを低減する技術を利用する標準セルレイアウト２００の上面図の一般化されたブロック図が示されている。先に説明したレイアウト要素及び材料には、同じ番号が付されている。図示した実施形態では、標準セルレイアウト２００は、バックツーバックインバータを有するバッファ用のものである。しかしながら、他の実施形態では、標準セルレイアウト１００（図１の）及び２００に使用される特性及び技術は、様々な他のタイプのブールゲート及び複合ゲートに使用される。ここで、標準セルレイアウト２００では、説明を容易にするために、活性領域が示されていない。レイアウト１００（図１の）と同様に、ｐ型デバイスは標準セルレイアウト２００の上部に形成され、ｎ型デバイスは標準セルレイアウト２００（又はレイアウト２００）の下部にある。ここで、レイアウト２００において、垂直金属１ １５０電力ポストは、１ＣＰＰで配置される。レイアウト２００では、ビア（又は接点）１０８及びビア１３２が示されている。ビア１０８は、トレンチシリサイド接点（図示せず）によって実装されるソース領域を水平金属０ １３０層に接続する。ビア１３２は、金属ゲート１１０を水平金属０ １３０層に接続する。

【0024】

レイアウト２００は、同じ電圧基準レベルを提供するために複数の電力レールを使用する。例えば、レイアウト２００の中央の２つの水平金属２ １６０電力レールは、同じ第１の電圧基準レベルを提供する。この第１の電圧基準レベルは、レイアウト２００に対応するバッファの回路によって使用される複数の電源電圧基準レベル及び接地基準電圧レベルのうち何れかである。レイアウト２００の上部及びレイアウト２００の下部における２つの水平金属２ １６０電力レールは、同じ第２の電圧基準レベルを提供する。この第２の電圧基準レベルは、第１の電圧基準レベルとは異なる。この第２の電圧基準レベルは、レイアウト２００に対応するバッファの回路によって使用される複数の電源電圧基準レベル及び接地基準電圧レベルのうち何れかである。

【0025】

レイアウト２００は、二重高さ手法（dual height approach）を使用する。例えば、レイアウト２００は、単一高さレイアウト１００（図１の）の２倍の高さと、単一高さレイアウト１００の半分の幅と、を有する。二重高さを使用する場合に、水平金属２ １６０電力レールの各々は、低減された長さと、出力信号を駆動するためにそれに接続されたより少数の垂直金属１ １５０電力ポストと、を有する。同時にスイッチング可能なノードの数が低減されるので、電圧ドループも低減される。垂直金属１ １５０電力ポストを１ＣＰＰで配置することと、水平金属２ １６０電力レール上の長さ及びビア１６２接続の両方を低減する二重高さレイアウトトポロジを使用することと、の組み合わせは、電圧ドループを大幅に低減する。

【0026】

図３を参照すると、電圧ドループを低減する技術を利用する標準セルレイアウト３００の上面図の一般化されたブロック図が示されている。先に説明したレイアウト要素及び材料には、同じ番号が付されている。図示した実施形態では、標準セルレイアウト３００は、バックツーバックインバータを有するバッファ用のものである。レイアウト３００は、レイアウト２００と同じであるが、説明を更に容易にするためにいくつかのレイアウト要素が除去されている。例えば、ビア１０８及びビア１３２が除去される。レイアウト３００の上部及びレイアウト３００の下部における２つの水平金属２ １６０電力レールに接続された垂直金属１ １５０電力ポストの配置は、垂直金属１ １５０電力ポストをセル内にルーティングすることを含むことに留意されたい。この配置は、隣接セルのためのオンダイ面積が配置されることを可能にする。

【0027】

レイアウト３００の中央における２つの水平金属２ １６０電力レールに接続された垂直金属１ １５０電力ポストの配置は、セル内にルーティングされた２つの金属１電力ポストと、２つの金属２ １６０電力レールを互いに接続する単一の金属１電力ポストと、の間で交互になることにも留意されたい。単一の金属１ １５０電力ポストを使用することは、電力ポストのキャパシタンスを低減し、２つの金属２ １６０電力レールを通る電流の伝導を助ける。しかしながら、２つの金属１ １５０電力ポストを使用することは、セル内に電力接続を生成するのを助ける。

【0028】

図４を参照すると、電圧ドループを低減する技術を利用する標準セルレイアウト４００の上面図の一般化されたブロック図が示されている。先に説明したレイアウト要素及び材料には、同じ番号が付されている。レイアウト１００～３００と同様に、図示された実施形態では、標準セルレイアウト４００は、バックツーバックインバータを有するバッファ用である。レイアウト４００は、レイアウト３００と同じであるが、レイアウト４００の中央の２つの水平金属２ １６０電力レールに接続された垂直金属１ １５０電力ポストの配置は、交互ではない。むしろ、各金属１ １５０電力ポストは、２つの金属２ １６０電力レールを互いに接続する単一の金属１電力ポストである。先に説明したように、単一の金属１ １５０電力ポストを使用することは、電力ポストのキャパシタンスを低減し、２つの金属２ １６０電力レールを通る電流の伝導を助ける。したがって、電圧ドループは更に低減する。

【0029】

図５を参照すると、電圧ドループを低減する技術を利用する標準セルレイアウト５００の上面図の一般化されたブロック図が示されている。先に説明したレイアウト要素及び材料には、同じ番号が付されている。レイアウト１００～４００と同様に、図示された実施形態では、標準セルレイアウト５００は、バックツーバックインバータを有するバッファ用である。レイアウト５００は、レイアウト４００と同じであるが、レイアウト５００の上部及びレイアウト５００の下部における２つの水平金属２ １６０電力レールに接続された垂直金属１ １５０電力ポストの配置は、１ＣＰＰではなく２ＣＰＰの金属１電力ポストＣＰＰを使用する。場合によっては、二重高さトポロジを使用し、レイアウト５００の中央の金属１ １５０電力ポストに１ＣＰＰの配置を使用することは、電圧ドループを閾値未満に低減するのに十分である。したがって、レイアウト５００の上部及び下部における垂直金属１ １５０電力ポストの配置は、１ＣＰＰに加えて金属１電力ポストＣＰＰの別の値を使用することができる。図示した実施形態では、２ ＣＰＰの金属１電力ポストＣＰＰを使用する配置が示されている。他の実施形態では、３ ＣＰＰ又は他の金属１電力ポストＣＰＰを使用する配置が可能であり、企図される。

【0030】

図６を参照すると、電圧ドループを低減する技術を利用する標準セルレイアウト６００の上面図の一般化されたブロック図が示されている。先に説明したレイアウト要素及び材料には、同じ番号が付されている。レイアウト１００～５００と同様に、図示された実施形態では、標準セルレイアウト６００は、バックツーバックインバータを有するバッファ用である。しかしながら、他の実施形態では、標準セルレイアウト１００～５００及び６００に使用される特性及び技術は、様々な他のタイプのブールゲート及び複合ゲートに使用される。レイアウト６００は、レイアウト５００と同じであるが、レイアウト６００の中央の２つの水平金属２ １６０電力レールに接続された垂直金属１ １５０電力ポストの配置は、交互ではない。むしろ、各金属１ １５０電力ポストは、２つの金属２ １６０電力レールを互いに接続する単一の金属１電力ポストである。先に説明したように、単一の金属１ １５０電力ポストを使用することは、電力ポストのためのキャパシタンスを低減し、レイアウト６００の中央の２つの金属２ １６０電力レールを通る電流の伝導を助ける。したがって、電圧ドループは、更に減少する。

【0031】

図７を参照すると、電圧ドループを低減するための技術を利用する標準セル用のレイアウトを効果的に生成するための方法７００の一実施形態が示されている。説明のために、この実施形態におけるステップが順番に示されている。しかしながら、他の実施形態では、いくつかのステップは、図示したものとは異なる順序で起こり、いくつかのステップは、同時に実行され、いくつかのステップは、他のステップと組み合わされ、いくつかのステップは、存在しない。

【0032】

カスタムセル設計者及び自動合成ツールのうち１つ以上は、１つ以上の金属層において信号をルーティングするための単方向トラックを使用して、複数のトランジスタを標準セルレイアウトに配置する（ブロック７０２）。金属１層の最小幅を使用する金属１層の単一のトラックが、単一の金属ゲートのピッチ内に配置される（ブロック７０４）。上述したように、金属１層の電力ポストは、標準セルのレイアウトに対して１ＣＰＰの金属１電力ポストＣＰＰを実現するように配置される。金属１電力ポストＣＰＰが４ＣＰＰから２ＣＰＰ、１ＣＰＰに減少するにつれて、金属１電力ポストを金属２電力レールに接続するために使用されるビア（接点）の数が増加する。これらのビアの数が増加するにつれて、これらのビアの全体的な抵抗が減少し、これは、電圧ドループを低減する。

【0033】

上記に加えて、本方法は、設計規則によって定義される金属１層の最小長さを使用して、金属１層における１つ以上の電力ポストをルーティングするように構成される（ブロック７０６）。最小長さは、エレクトロマイグレーション効果を低減し、隣接セルのための信号ルーティングのための面積を提供する。カスタムセル設計者又は自動合成ツールは、金属１トラックにおいて、最小長さを使用して電力ポストをルーティングする。標準セルに同じ電圧基準レベルを供給するために、金属２層における少なくとも２つの電力レールが配置される（ブロック７０８）。先に説明したように、標準セルは、標準セルの中央に２つの金属２電力レールを有し、標準セルの上部及び下部に２つの他の金属２電力レールを有する二重高さ手法を使用する。２つの中央の金属２電力レールは、同じ第１の電圧基準を標準セルに提供する。第１の電圧基準レベルは、標準セルによって使用される複数の電源電圧基準レベル及び接地電圧基準レベルのうち何れかである。標準セルの上部及び下部における２つの金属２電力レールは、第１の電圧基準レベルとは異なる同じ第２の電圧基準レベルを標準セルに提供する。

【0034】

いくつかの実施形態では、標準セルは、二重高さ手法を使用せずに、１ＣＰＰを有する金属１電力ポストの配置のみを使用する。他の実施形態では、二重高さ手法が使用されるが、特定の電圧基準レベルのための金属１電力ポストのセットは１ＣＰＰで配置されず、一方、別の電圧基準レベルのための金属１電力ポストの別のセットは１ＣＰＰで配置される。更に他の実施形態では、二重高さ手法を使用する場合に、標準セルの中央の２つの金属２電力レールに接続された金属１電力ポストの各々は、金属２電力レールの各々に接続される。別の実施形態では、二重高さ手法を使用する場合に、標準セルの中央の２つの金属２電力レールに接続された金属１電力ポストの各々は、金属２電力レールのうち何れかのみに接続される。標準セルの中央で金属１電力ポストのこれらの接続を交互にすることも可能であり、企図される。

【0035】

標準セルが、回路シミュレーションのためのネットリストとして、又は、シリコンチップダイ上の物理的に製造されたセルとして存在する場合、標準セルは、１つ以上の電力接続が電源電圧を受け取り、１つ以上の接地基準接続が接地基準電圧を受け取り、１つ以上の入力ノードがブール論理レベル等の電位を受け取るまで、出力ノード上に信号を生成しない。ブール論理レベルは、電源電圧等の論理高レベル、又は、接地基準電圧等の論理低レベルのうち何れかである。標準セルの入力ノードに電位が印加されていない場合（条件ブロック７１０：「いいえ」）、標準セルは、電源投入を待つ（ブロック７１２）。しかしながら、電位が標準セルの入力ノードに印加される場合（条件ブロック７１０：「はい」）、標準セルの回路は、金属１電力ポスト及び金属２電力レールを使用して、トランジスタを通して、入力ノードから標準セルの出力ノードに電流を伝達する（ブロック７１４）。

【0036】

図８を参照すると、コンピューティングシステム８００の一実施形態が、電圧ドループを低減するための技術を利用する標準セルを含むプロセッサとともに示されている。コンピューティングシステム８００は、プロセッサ８１０及びメモリ８３０を含む。メモリコントローラ、バス又は通信ファブリック、１つ以上の位相ロックループ（phased locked loop、ＰＬＬ）及び他のクロック生成回路、電力管理ユニット等のインターフェースは、説明を容易にするために示されていない。他の実施形態では、コンピューティングシステム８００は、プロセッサ８１０と同じタイプ又は異なるタイプの他のプロセッサ、１つ以上の周辺デバイス、ネットワークインターフェース、及び、１つ以上の他のメモリデバイス等のうち１つ以上を含むことが理解される。いくつかの実施形態では、コンピューティングシステム８００の機能は、システムオンチップ（system on chip、ＳｏＣ）上に組み込まれている。他の実施形態では、コンピューティングシステム８００の機能は、マザーボードに挿入された周辺カード上に組み込まれている。コンピューティングシステム８００は、デスクトップコンピュータ、タブレットコンピュータ、ラップトップ、スマートフォン、スマートウォッチ、ゲームコンソール、パーソナルアシスタントデバイス等の様々なコンピューティングデバイスのうち何れかにおいて使用される。

【0037】

プロセッサ８１０は、回路等のハードウェアを含む。例えば、プロセッサ８１０は、少なくとも標準セル８２２で利用する少なくとも１つの集積回路８２０を含む。例えば、１つ以上の標準セルが集積回路８２０においてインスタンス化される。これらの標準セルは、（図１～図６の）標準セルレイアウト１００～６００について先に説明した特性及び技術を利用する。様々な実施形態では、プロセッサ８１０は、１つ以上の処理ユニットを含む。いくつかの実施形態では、処理ユニットの各々は、汎用データ処理が可能な１つ以上のプロセッサコアと、関連付けされたキャッシュメモリサブシステムと、を含む。そのような実施形態では、プロセッサ８１０は、中央演算処理ユニット（central processing unit、ＣＰＵ）である。別の実施形態では、処理コアは、計算ユニットであり、各計算ユニットは、複数の並列実行レーン及び関連付けされたデータストレージバッファを有する高度並列データマイクロアーキテクチャを有する。そのような実施形態では、プロセッサ８１０は、グラフィックス処理ユニット（graphics processing unit、ＧＰＵ）、デジタル信号プロセッサ（digital signal processor、ＤＳＰ）等である。

【0038】

いくつかの実施形態では、メモリ８３０は、ハードディスクドライブ、ソリッドステートディスク、他のタイプのフラッシュメモリ、ポータブルソリッドステートドライブ、及び、テープドライブ等のうち１つ以上を含む。メモリ８３０は、オペレーティングシステム（operating system、ＯＳ）８３２と、コード８３４によって表される１つ以上のアプリケーションと、少なくともソースデータ８３６と、を記憶する。また、メモリ８３０は、コード８３４の特定のアプリケーションを実行する場合にプロセッサ８１０によって生成される中間結果データ及び最終結果データを記憶することが可能である。単一のオペレーティングシステム８３２並びにコード８３４及びソースデータ８３６の単一のインスタンスが示されているが、他の実施形態では、別の数のこれらのソフトウェア構成要素がメモリ８３０に記憶される。オペレーティングシステム８３２は、プロセッサ８１０のブートアップを開始し、タスクをハードウェア回路に割り当て、コンピューティングシステム８００のリソースを管理し、１つ以上の仮想環境をホストするための命令を含む。

【0039】

プロセッサ８１０及びメモリ８３０の各々は、コンピューティングシステム８００に含まれる任意の他のハードウェア構成要素と同様に、互いに通信するためのインターフェースユニットを含む。インターフェースユニットは、メモリ要求及びメモリ応答に対処するためのキューと、特定の通信プロトコルに基づいて互いに通信するための制御回路と、を含む。通信プロトコルは、供給電圧レベル、動作供給電圧及び動作クロック周波数を判定する電力性能状態、データレート、１つ以上のバーストモード等の様々なパラメータを判定する。

【0040】

上述された実施形態のうち１つ以上は、ソフトウェアを含むことに留意されたい。そのような実施形態では、方法及び／又は機構を実装するプログラム命令は、コンピュータ可読媒体上に搬送又は記憶される。プログラム命令を記憶するように構成されている多数のタイプの媒体が利用可能であり、ハードディスク、フロッピー（登録商標）ディスク、ＣＤ－ＲＯＭ、ＤＶＤ、フラッシュメモリ、プログラマブルＲＯＭ（Programmable ROM、ＰＲＯＭ）、ランダムアクセスメモリ（random access memory、ＲＡＭ）、及び、様々な他の形態の揮発性又は不揮発性記憶装置が挙げられる。一般的に言えば、コンピュータアクセス可能記憶媒体は、命令及び／又はデータをコンピュータに提供するために、使用中にコンピュータによってアクセス可能な任意の記憶媒体を含む。例えば、コンピュータアクセス可能記憶媒体としては、磁気又は光学媒体、例えば、ディスク（固定又は取り外し可能）、テープ、ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭ、ＣＤ－Ｒ、ＣＤ－ＲＷ、ＤＶＤ－Ｒ、ＤＶＤ－ＲＷ又はＢｌｕ－Ｒａｙ（登録商標）等の記憶媒体が挙げられる。記憶媒体としては、ＲＡＭ（例えば、同期ダイナミックＲＡＭ（synchronous dynamic RAM、ＳＤＲＡＭ）、ダブルデータレート（double data rate、ＤＤＲ、ＤＤＲ２、ＤＤＲ３等）ＳＤＲＡＭ、低電力ＤＤＲ（low-power DDR、ＬＰＤＤＲ２等）ＳＤＲＡＭ、Ｒａｍｂｕｓ ＤＲＡＭ（Rambus DRAM、ＲＤＲＡＭ）、スタティックＲＡＭ（static RAM、ＳＲＡＭ）等）、ＲＯＭ、フラッシュメモリ等の揮発性又は不揮発性メモリ媒体、ユニバーサルシリアルバス（Universal Serial Bus、ＵＳＢ）インターフェース等の周辺インターフェースを介してアクセス可能な不揮発性メモリ（例えば、フラッシュメモリ）等が更に挙げられる。記憶媒体としては、微小電気機械システム（microelectromechanical system、ＭＥＭＳ）、並びに、ネットワーク及び／又はワイヤレスリンク等の通信媒体を介してアクセス可能な記憶媒体が挙げられる。

【0041】

追加的に、様々な実施形態では、プログラム命令は、Ｃ等の高レベルプログラミング言語、Ｖｅｒｉｌｏｇ、ＶＨＤＬ等の設計言語（design language、ＨＤＬ）、又は、ＧＤＳＩＩストリームフォーマット（ＧＤＳ ＩＩ）等のデータベースフォーマットでのハードウェア機能の動作レベル記述又はレジスタ転送レベル（register-transfer level、ＲＴＬ）記述を含む。いくつかの場合では、記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成する合成ツールによって読み出される。ネットリストは、システムを含むハードウェアの機能も表すゲートのセットを含む。ネットリストは、次いで、マスクに適用される幾何学的形状を記述するデータセットを生成するために、配置及びルーティングされ得る。次に、マスクは、システムに対応する半導体回路又は回路を生成するために、様々な半導体製造ステップで使用され得る。代替的に、コンピュータアクセス可能記憶媒体上の命令は、必要に応じて、ネットリスト（合成ライブラリを有する、若しくは有しない）又はデータセットである。追加的に、命令は、Ｃａｄｅｎｃｅ（登録商標）、ＥＶＥ（登録商標）、Ｍｅｎｔｏｒ Ｇｒａｐｈｉｃｓ（登録商標）等のベンダからのハードウェアベースのタイプのエミュレータによるエミュレーションのために利用される。

【0042】

上記の実施形態はかなり詳細に説明されているが、上記の開示が十分に理解されると、多数の変形及び修正が当業者には明らかになるであろう。以下の特許請求の範囲は、全てのそのような変形及び修正を包含すると解釈されることが意図されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【国際調査報告】