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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-10-28
(54)【発明の名称】三次元メモリ用のＬ型ワード線の接続構造
(51)【国際特許分類】
H01L 25/07 20060101AFI20241018BHJP
H10B 12/00 20230101ALI20241018BHJP
H10B 43/00 20230101ALI20241018BHJP
H10B 41/00 20230101ALI20241018BHJP
【ＦＩ】
H01L25/08 Y
H10B12/00
H10B43/00
H10B41/00
H01L25/08 C
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024527167
(86)(22)【出願日】2022-09-12
(85)【翻訳文提出日】2024-07-04
(86)【国際出願番号】 US2022043184
(87)【国際公開番号】W WO2023080953
(87)【国際公開日】2023-05-11
(31)【優先権主張番号】63/276,851
(32)【優先日】2021-11-08
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/902,838
(32)【優先日】2022-09-04
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390040660
【氏名又は名称】アプライド マテリアルズ インコーポレイテッド
【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ
【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】カン， チャンソク
(72)【発明者】
【氏名】リー， キルヨン
(72)【発明者】
【氏名】フィッシュバーン， フレッド
(72)【発明者】
【氏名】北島 知彦
(72)【発明者】
【氏名】カン， スンクォン
(72)【発明者】
【氏名】バルゲセ， ソニー
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083AD00
5F083EP76
5F083ER03
5F083ER14
5F083ER22
5F083GA10
5F083MA06
5F083MA16
(57)【要約】
三次元（3D）メモリ構造を形成するための半導体製造工程と３Ｄメモリ構造を有する半導体デバイスとが説明される。３Ｄメモリ構造は、Ｌ字形状導体層を有するメモリセルの複数の層を含む。各層のＬ字形状導体層は、各層内のメモリセルが制御回路に結合され得るように、上層又は最上層の上方に配置された金属線に結合されている。
【選択図】図１
【選択図】図１
【特許請求の範囲】
【請求項1】
三次元（３Ｄ）メモリデバイスであって、第１の幅を有する第１のトレンチを含む第１の層、
前記第１のトレンチの内側に配置された第１の複数のユニットペア、
前記第１の層の上に配置された第２の層であって、前記第１の幅よりも短い第２の幅を有する第２のトレンチを含む第２の層、
前記第２のトレンチの内側に配置された第２の複数のユニットペア、及び
前記第１の複数のユニットペアと前記第２の複数のユニットペアから形成されたメモリアレイを含む、３Ｄメモリデバイス。
【請求項2】
前記複数のユニットペアは、少なくとも１つの導体と少なくとも１つの絶縁体を含む、請求項１に記載の３Ｄメモリデバイス。
【請求項3】
複数のＬ字形状導体を含み、前記複数のＬ字形状導体の各々は、前記第１の複数のユニットペアと前記第２の複数のユニットペアの前記少なくとも１つの導体のそれぞれの１つに結合する、請求項２に記載の３Ｄメモリデバイス。
【請求項4】
前記第２の層の表面に配置された複数のコンタクトを含み、前記複数のコンタクトは、前記複数のＬ字形状導体に結合されている、請求項３に記載の３Ｄメモリデバイス。
【請求項5】
前記第１の複数のユニットペアは、１０と１０，０００個の間のユニットペアを含み、前記第１の複数のユニットペアの各々は第１の厚さを有し、前記第２の複数のユニットペアは、１０と１０，０００個の間のユニットペアを含み、前記第２の複数のユニットペアの各々は第２の厚さを有する、請求項１に記載の３Ｄメモリデバイス。
【請求項6】
前記第１のトレンチの深さは、前記第１の複数のユニットペア内のユニットペアの数に前記第１の厚さを乗じたものに実質的に等しく、前記第２のトレンチの深さは、前記第２の複数のユニットペア内のユニットペアの数に前記第２の厚さを乗じたものに実質的に等しい、請求項５に記載の３Ｄメモリデバイス。
【請求項7】
前記第１の厚さは前記第２の厚さに実質的に等しく、前記第１の複数のユニットペア内の前記ユニットペアの数は、前記第２の複数のユニットペア内の前記ユニットペアの数に等しい、請求項６に記載の３Ｄメモリデバイス。
【請求項8】
前記第１のトレンチの幅は、前記メモリアレイの長さに、前記第１の複数のユニットペア内の前記ユニットペアの数に前記第１の厚さを乗じたものに四（４）を乗じたものを加えたものであり、前記第２のトレンチの幅は、前記メモリアレイの前記長さに、前記第２の複数のユニットペア内の前記ユニットペアの数に前記第２の厚さを乗じたものに二（２）を乗じたものを加えたものである、請求項７に記載の３Ｄメモリデバイス。
【請求項9】
前記メモリアレイは、ダイナミックランダムアクセスメモリ（DRAM）アレイ又はNAND（not and）メモリアレイを含む、請求項１に記載の３Ｄメモリデバイス。
【請求項10】
三次元（３Ｄ）メモリデバイスを製造する方法であって、基板を提供すること、
前記基板内に第１の幅を有する第１のトレンチを形成すること、
前記第１のトレンチの内側に第１の複数のユニットペアを積層すること、
前記基板上に成形材料を配置すること、
前記成形材料内に前記第１の幅よりも短い第２の幅を有する第２のトレンチを形成すること、
前記第２のトレンチの内側に第２の複数のユニットペアを積層すること、及び
前記第１の複数のユニットペアと前記第２の複数のユニットペアからメモリアレイを形成することを含む、方法。
【請求項11】
前記第１の複数のユニットペア内に複数の下側メモリホールをパターニングすること、及び前記第２の複数のユニットペア内に複数の上側メモリホールをパターニングすることを含む、請求項１０に記載の３Ｄメモリデバイスを製造する方法。
【請求項12】
前記複数の下側メモリホールと前記複数の上側メモリホールから前記メモリアレイを形成することを含む、請求項１１に記載の３Ｄメモリデバイスを製造する方法。
【請求項13】
前記複数のユニットペアは、少なくとも１つの導体と少なくとも１つの絶縁体を含む、請求項１０に記載の３Ｄメモリデバイスを製造する方法。
【請求項14】
複数のＬ字形状導体を含み、前記複数のＬ字形状導体の各々は、前記第１の複数のユニットペアと前記第２の複数のユニットペアの前記少なくとも１つの導体のそれぞれの１つに結合する、請求項１３に記載の３Ｄメモリデバイスを製造する方法。
【請求項15】
前記成形材料の表面に複数のコンタクトを形成することを含み、前記複数のコンタクトは前記複数のＬ字形状導体に結合される、請求項１４に記載の３Ｄメモリデバイスを製造する方法。
【請求項16】
前記第１の複数のユニットペアは、１０と１０，０００個の間のユニットペアを含み、前記第１の複数のユニットペアの各々は第１の厚さを有し、前記第２の複数のユニットペアは、１０と１０，０００個の間のユニットペアを含み、前記第２の複数のユニットペアの各々は第２の厚さを有する、請求項１０に記載の３Ｄメモリデバイスを製造する方法。
【請求項17】
前記第１のトレンチの深さは、前記第１の複数のユニットペア内のユニットペアの数に前記第１の厚さを乗じたものに実質的に等しく、前記第２のトレンチの深さは、前記第２の複数のユニットペア内のユニットペアの数に前記第２の厚さを乗じたものに実質的に等しい、請求項１６に記載の３Ｄメモリデバイスを製造する方法。
【請求項18】
前記第１の厚さは前記第２の厚さに実質的に等しく、前記第１の複数のユニットペア内の前記ユニットペアの数は、前記第２の複数のユニットペア内の前記ユニットペアの数に等しい、請求項１７に記載の３Ｄメモリデバイスを製造する方法。
【請求項19】
前記第１のトレンチの幅は、前記メモリアレイの長さに、前記第１の複数のユニットペア内の前記ユニットペアの数に前記第１の厚さを乗じたものに四（４）を乗じたものを加えたものであり、前記第２のトレンチの幅は、前記メモリアレイの前記長さに、前記第２の複数のユニットペア内の前記ユニットペアの数に前記第２の厚さを乗じたものに二（２）を乗じたものを加えたものである、請求項１８に記載の３Ｄメモリデバイスを製造する方法。
【請求項20】
前記メモリアレイは、ダイナミックランダムアクセスメモリ（DRAM）アレイ又はNAND（not and）メモリアレイを含む、請求項１０に記載の３Ｄメモリデバイスを製造する方法。【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
[0001] 本出願は、２０２２年９月４日に出願された「L-TYPE WORDLINE CONNECTION STRUCTURE FOR THREE-DIMENSIONAL MEMORY」と題する米国非仮特許出願第17/902,838号の優先権を主張し、該米国非仮特許出願は、２０２１年１１月８日に出願された「L-TYPE WORDLINE CONNECTION STRUCTURE FOR THREE-DIMENSIONAL MEMORY」と題する米国仮特許出願第63/276,851号の非仮特許出願であり、これらの出願の全体は、参照により本明細書に援用される。
[0001] 本出願は、２０２２年９月４日に出願された「L-TYPE WORDLINE CONNECTION STRUCTURE FOR THREE-DIMENSIONAL MEMORY」と題する米国非仮特許出願第17/902,838号の優先権を主張し、該米国非仮特許出願は、２０２１年１１月８日に出願された「L-TYPE WORDLINE CONNECTION STRUCTURE FOR THREE-DIMENSIONAL MEMORY」と題する米国仮特許出願第63/276,851号の非仮特許出願であり、これらの出願の全体は、参照により本明細書に援用される。
【0002】
[0002] 本説明、例示的な実施形態、及び特許請求の範囲は、半導体デバイスに関し、特に、三次元（３Ｄ）メモリデバイスに関する。
【背景技術】
【0003】
[0003] 三次元（３Ｄ）メモリデバイスアーキテクチャでは、複数のユニットペアが基板上に積層される。スタックの各ユニットセルにアクセスするために、導体層を形成して露出させ、各ユニットペアのユニットセルと制御回路との接続を可能にする必要がある。従来、３Ｄメモリデバイス用の導体層は、積層されたユニットペアの両側に配置された段差を伴って形成される。しかし、当業者には理解されるように、これではデバイス面積が大幅に消費される。したがって、複数のユニットペアを積層するための３Ｄ構造を提供する必要がある。
【発明の概要】
【0004】
[0004] 任意の特定の要素や行為の説明を容易に特定するために、参照番号の（１以上の）最上位桁は、その要素が最初に導入される図番号を指す。更に、同様な番号が同様な要素を表す。
【0005】
[0005] 図面は単に説明するためのものであり、本開示の特定のパラメータを表現することを意図するものではなく、必ずしも縮尺通りではない。図面は、本開示の例示的な実施形態を示すことを意図しており、したがって、範囲を限定するものと見なされない。
【0006】
[0006] 更に、図面の幾つかにおける特定の要素は、説明を明確にするために、省略されるか又は縮尺通りには図示されていないことがある。断面図は、「スライス」又は「近接して見た」断面図の形態の場合があり、例示を明確にするために、普通であれば「真の」断面図では見えているはずの特定の背景線を省略することがある。更に、明瞭さのために、幾つかの参照番号は、幾つかの図面では省略されることがある。
【図面の簡単な説明】
【0007】
【図1】[0007] 本開示の（１以上の）実施形態による二層の３Ｄメモリデバイスを示す。
【図2】[0008] 本開示の（１以上の）実施形態による三層の３Ｄメモリデバイスを示す。
【図3A】[0009] 本開示の（１以上の）実施形態による３Ｄメモリデバイスを製造するための方法を示す。
【図3B】本開示の（１以上の）実施形態による３Ｄメモリデバイスを製造するための方法を示す。
【図5】[0011] 本開示の（１以上の）実施形態による半導体製造システム５００を示す。
【図6】[0012] 本開示の（１以上の）実施形態によるコンピュータ可読ストレージ媒体を示す。
【発明を実施するための形態】
【0008】
[0013] 次に、本開示による方法、装置、及びシステムが、様々な実施形態が示されている添付図面を参照しながら、本明細書で以後より完全に説明されることになる。方法、装置、及びシステムは、多くの異なる形態で具現化されてよく、本明細書で説明される複数の実施形態に限定されるものと見なされない。その代わりに、これらの実施形態は、本開示が一貫しておりかつ完全となるように提供され、当業者に、説明される方法及び装置の範囲を十分に伝える。
【0009】
[0014] 上述されたように、複数のユニットペアのスタック用の導体を露出させる改良された３Ｄメモリ構造が必要とされている。図１は、本開示の（１以上の）非限定的な実施例による３Ｄメモリデバイス１００の切断側面図を示す。３Ｄメモリデバイス１００は、メモリアレイ領域１０６内に形成されたメモリセル（図示せず）の第１の層１０２と第２の層１０４を含む。メモリセルの層は、スタックと呼ばれることもあることに留意されたい。しかし、３Ｄメモリデバイスのスタック全体を指す場合又は３Ｄメモリデバイスの個々の「層」を指す場合を明確にするために、本明細書では層という用語を使用することが多い。概して、第１の層１０２のメモリセルは、導体１１０と絶縁体１１２によって基板１０８上に形成され、第２の層１０４のメモリセルは、導体１１０と絶縁体１１２によって第１の層１０２上に形成される。第１の層１０２と第２の層１０４の両方のメモリセルに関連付けられる導体１１０は、接続領域１１４において３Ｄメモリデバイス１００の上面に露出し、メモリセルを制御回路（図示せず）に電気的に接続するために、金属線１１６に結合され得る。
【0010】
[0015] ３Ｄメモリデバイス１００内のメモリセルは、導体１１０のペアを多数有するＬ型（又はＬ字形状）構造を使用して形成される。第２の層１０４のＬ型構造は、第１の層１０２のＬ型構造の上に形成される。見られ得るように、接続領域１１４内の第２の層１０４のＬ型構造の幅１１８は、第１の層１０２のＬ型構造の幅１２０の少なくとも二倍（２×）だけ内側にある。
【0011】
[0016] 本開示のこの構造及び製造の方法は、３層以上のメモリセルを積層することに適用され得る。例えば、図２は、本開示の（１以上の）非限定的な実施例による３Ｄメモリデバイス２００を示す。３Ｄメモリデバイス２００は、Ｌ型接続構造を有するメモリセルの層を含むという点で、３Ｄメモリデバイス１００に類似する。しかし、３Ｄメモリデバイス２００は、３Ｄメモリデバイス１００の二（２）つの層とは対称的に、三（３）つの層を含む。特に、３Ｄメモリデバイス２００は、第１の層２０２、第２の層２０４、及び第３の層２０６を含む。層は、メモリアレイ領域２０８内に形成されたメモリセル（図示せず）を規定する。概して、第１の層２０２のメモリセルは、導体２１２と絶縁体２１４によって基板２１０上に形成され、第２の層２０４のメモリセルは、導体２１２と絶縁体２１４によって第１の層２０２上に形成され、第３の層２０６のメモリセルは、導体２１２と絶縁体２１４によって第２の層２０４上に形成される。第１の層２０２、第２の層２０４、及び第３の層２０６の各々のメモリセルに関連付けられた導体２１２は、接続領域２１６において３Ｄメモリデバイス２００の上面に露出され、メモリセルを制御回路（図示せず）に電気的に接続するために、金属線２１８に結合され得る。
【0012】
[0017] ３Ｄメモリデバイス２００内のメモリセルは、導体２１２のペアを多数有するＬ型構造を使用して形成される。接続領域２１６内の第２の層２０４のＬ型構造の幅２２０は、第１の層２０２のＬ型構造の幅２２２の少なくとも二倍（２×）だけ内側にあり、第３の層２０６のＬ型構造の幅２２４は、第２の層２０４のＬ型構造の幅２２０の少なくとも２×だけ内側にある。
【0013】
[0018] 図３Ａ及び図３Ｂは、本開示の（１以上の）実施形態による、３Ｄメモリデバイスを製造するための方法３００を示す。方法３００は、図４Ａから図４ＡＪを参照しながら説明される。概して、図４Ａから図４Ｗは、導体と絶縁体の交互層の各層（又はスタック）のＬ型構造を形成することを示し、図５Ａ（削除）から図５Ｂ（削除）は、各層内のメモリセルのアレイを形成するために全体構造を処理し、下層のメモリセルを上面の金属線に接続することを示している。本開示は、ダイナミックランダムアクセスメモリ（DRAM）アレイ、フラッシュメモリアレイ、例えば、NAND（not and）メモリアレイなどの、様々な種類のメモリアレイを有する多数の種類のメモリデバイスを形成するために適用され得ることに留意されたい。形成されるメモリセルの特定のアレイは、以下の説明によって限定されるものではない。しかし、本明細書で説明される概念は、３Ｄメモリデバイス（例えば、３Ｄメモリデバイス１００、２００など）の下層を露出させて、それらを信号線に接続するために実施され得る。
【0014】
[0019] 方法３００は、ブロック３０２で「基板を提供する」ことから開始し得る。その場合、半導体基板が提供され得る。該方法は、ブロック３０４で「酸化ケイ素と窒化ケイ素の交互層を基板上に堆積させて、下層（lower deck）を形成する」ことに続き、その場合、シリコン材料の交互層が基板（図示せず）上に堆積され得る。例えば、図４Ａは、基板４０２を示し、これは、様々な半導体基板（例えば、結晶シリコン（c-Si）など）のいずれかであり得る。
【0015】
[0020] 該方法は、ブロック３０４で「基板内にトレンチをエッチングする」ことに続き、その場合、基板４０２の領域が、例えばドライエッチング工程で除去される。例えば、図４Ｂは、基板４０２の側面切断図を示し、図４Ｃは、トレンチ４０４が基板４０２内にエッチングされた基板４０２の上面図を示す。幾つかの実施形態では、トレンチ４０４の深さ４０６が、製造されている３Ｄメモリデバイスの第１の層内のユニットペア（例えば、導体と絶縁体のペア）の数に各ユニットペアの厚さを乗じたものに実質的に等しくなり得る。図４Ｅは、厚さ４１２を有するユニットペア４１０を示す。幾つかの実施形態では、深さ４０６が、１０と１００ナノメートル（nm）の間であり、１０と１０００個の間のユニットペア４１０が存在する。
【0016】
[0021] 更に、トレンチ４０４の幅４１４（又は限界寸法）は、第１の層のメモリアレイ部分の長さ４１６に、ユニットペア４１０の数に各ユニットペア４１０の厚さを乗じたものに４を乗じたものを加えたものに実質的に等しくなり得る。別の言い方をすれば、トレンチ４０４の幅４１４は、長さ４１６に、トレンチ４０４の深さ４０６の四（４）倍を加えたものに実質的に等しくなり得る。
【0017】
[0022] 該方法は、ブロック３０６で「ユニットペアの第１のスタックを基板上に堆積させる」ことに続き、その場合、第１の数のユニットペアが、トレンチ４０４の領域にわたり基板４０２上に堆積される。ユニットペア４１０のスタック４０８は、例えば、化学気相堆積（CVD）工程などを介して、基板４０２の上に堆積され得る。幾つかの実施形態では、各ユニットペア４１０が、酸化ケイ素（SiO）膜及び窒化ケイ素（SiN）膜を含み得る。各膜は、１０と５０nmの間の厚さを有する。
【0018】
[0023] 図４Ｄは、トレンチ４０４をカバーするユニットペア４１０のスタック４０８が基板４０２の上に堆積された基板４０２の上面図を示す。図４Ｅ及び図４Ｆは、スタック４０８を示す基板４０２の切断側面図を示す。特に、図４Ｅは、切れ目４１８に沿った基板４０２の切断側面図を示し、図４Ｆは、切れ目４２０に沿った基板４０２の切断側面図を示す。
【0019】
[0024] 該方法は、ブロック３０８で「ユニットペアの第１のスタックを平坦化する」ことに続き、その場合、ユニットペア４１０の第１のスタック４０８は、例えば、化学機械平坦化（CMP）工程などを使用して平坦化され得る。幾つかの実施形態では、絶縁体４２２（例えば、SiOなど）が、スタック４０８の上に堆積され、次いで、構造を平坦化（又は平面化）して、トレンチ４０４の側面付近においてユニットペア４１０を露出させることができる。例えば、図４Ｇは、スタック４０８の上に堆積された絶縁体４２２を示す切断側面図（例えば、切れ目４１８における）を示し、図４Ｈは、基板４０２の表面上のユニットペア４１０の部分を除去し、それによって、ユニットペア４１０を露出させるために、平坦化されたスタック４０８を示す切断側面図（例えば、切れ目４１８における）を示す。
【0020】
[0025] 該方法は、ブロック３１０で「ユニットペアの第１のスタック内にメモリホールをパターニングする」ことに続き、その場合、メモリホール４２４は、ユニットペア４１０の第１のスタック４０８内にパターニングされる。幾つかの実施形態では、メモリホール４２４が、エッチング（ドライやウェットなど）工程を使用して形成され得る。例えば、図４Ｉは、スタック４０８内にメモリホール４２４が形成された基板４０２上に形成されたスタック４０８の上面図を示す。図４Ｊ及び図４Ｋは、スタック４０８が上に形成された基板４０２であって、スタック４０８内にメモリホール４２４が形成された基板４０２の切断側面図を示す。特に、図４Ｊは、切れ目４１８に沿った構造の切断側面図を示し、図４Ｋは、切れ目４２０に沿った構造の切断側面図を示す。幾つかの実施形態では、ブロック３１０において、メモリホールが、犠牲材料４２６（例えば、炭素など）で充填され得る。
【0021】
[0026] 該方法は、ブロック３１２で「ユニットペアの第１のスタックの上方にトレンチを成形する」ことに続き、その場合、ユニットペア４１０の第１のスタック４０８の上方にトレンチ４２８が成形される。幾つかの実施形態では、成形材料（例えば、SiOなど）内にトレンチ４２８が成形され得る。特に、エッチング停止層４３０が、内部に形成されたメモリホール４２４（犠牲材料４２６で充填されている）を有する平坦化されたスタック４０８の上に堆積され、次いで、成形材料４３２がエッチング停止層４３０の上に堆積され得る。図４Ｌ及び図４Ｍは、それぞれ、切れ目４１８及び４２０に沿った切断側面図を示す。特に、図４Ｌ及び図４Ｍは、ユニットペア４１０のスタック４０８が上に形成された基板４０２であって、エッチング停止層４３０がスタック４０８の上に堆積され、成形材料４３２がエッチング停止層４３０の上に堆積された、スタック４０８内に形成されたメモリホール４２４を更に有する基板４０２を示す。幾つかの実施形態では、成形材料４３２の深さ４３４が、製造されている３Ｄメモリデバイスの第２の層内のユニットペア（例えば、導体と絶縁体のペア）の数に各ユニットペアの厚さ（例えば、１０から１００nm）を乗じたものに実質的に等しくなり得る。
【0022】
[0027] 更に、ブロック３１２において、トレンチ４２８は、例えば、マスクを使用する反応性イオンエッチング（RIE）工程を使用して、成形材料４３２内にエッチングされ得る。図４Ｎと図４Ｏは、それぞれ、切れ目４１８と４２０に沿った切断側面図を示す。特に、図４Ｎ及び図４Ｏは、ユニットペア４１０のスタック４０８が形成された基板４０２であって、ユニットペア４１０のスタック４０８の上方の成形材料４３２内にトレンチ４２８が形成された基板４０２を示す。幾つかの実施形態では、トレンチ４２８の幅４３６が、第２の層のメモリアレイ部分の長さに、ユニットペア４１０の数に各ユニットペア４１０の厚さを乗じたものに２を乗じたものを加えたものに実質的に等しくなり得る。別の言い方をすれば、トレンチ４２８の幅４３６は、第２の層のメモリアレイ部分の長さにトレンチ４２８の深さ４３４の二（２）倍を加えたものに実質的に等しくなり得る。幅４３６は、図示されているように、トレンチ４０４の幅４１４よりも小さい。
【0023】
[0028] 該方法は、ブロック３１４で「ユニットペアの第１のスタック上にユニットペアの第２のスタックを堆積させる」ことに続き、その場合、スタック４３８を形成するために、トレンチ４２８の領域にわたりユニットペア４１０のスタック４０８上に第２の数のユニットペア４１０が堆積される。すなわち、ユニットペア４１０のスタック４３８は、例えば、CVD工程などを介して、スタック４０８の上に堆積され得る。図４Ｐは、基板４０２の上にユニットペア４１０のスタック４０８が堆積された基板４０２であって、スタック４０８の上にユニットペア４１０のスタック４３８が堆積された基板４０２の切断側面図（切れ目４１８に沿った）を示す。同様に、図４Ｑは、基板４０２の上にユニットペア４１０のスタック４０８が堆積された基板４０２であって、スタック４０８の上にユニットペア４１０のスタック４３８が堆積された基板４０２の切断側面図（切れ目４２０に沿った）を示す。
【0024】
[0029] 該方法は、ブロック３１６で「ユニットペアの第２のスタックを平坦化する」ことに続き、その場合、ユニットペア４１０の第２のスタック４３８は、例えば、化学機械平坦化（CMP）工程などを使用して平坦化され得る。幾つかの実施形態では、絶縁体４２２（例えば、SiOなど）が、スタック４３８の上に堆積され、次いで、構造を平坦化（又は平面化）して、トレンチ４２８の側面付近においてユニットペア４１０を露出させることができる。例えば、図４Ｒは、スタック４３８の上に堆積された絶縁体４２２を示す切断側面図（例えば、切れ目４１８における）を示し、図４Ｓは、成形材料４３２の表面上のユニットペア４１０の部分を除去し、それによって、ユニットペア４１０を露出させるために、平坦化されたスタック４３８を示す切断側面図（例えば、切れ目４１８における）を示す。
【0025】
[0030] 該方法は、ブロック３１８で「ユニットペアの第２のスタック内にメモリホールをパターニングする」ことに続き、その場合、メモリホール４４０は、ユニットペア４１０の第２のスタック４３８内にパターニングされる。幾つかの実施形態では、メモリホール４４０が、エッチング（ドライやウェットなど）工程を使用して形成され得る。例えば、図４Ｔは、メモリホール４２４の上方かつメモリホール４２４と同一線上でスタック４３８内に形成されたメモリホール４４０を有する構造を示す切断側面図（切れ目４１８に沿った）を示す。同様に、図４Ｕは、メモリホール４２４の上方かつメモリホール４２４と同一線上でスタック４３８内に形成されたメモリホール４４０を有する構造を示す切断側面図（切れ目４２０に沿った）を示す。幾つかの実施形態では、ブロック３１８において、犠牲材料４２６が除去され得る（例えば、周囲酸素中での灰化処理などを使用して）。
【0026】
[0031] したがって、Ｌ型構造を有するユニットペア４１０を有し、内部で整列したメモリホール（例えば、メモリホール４２４及び４４０）を有する、下側スタック４０８と上側スタック４３８が、それぞれ、上述されたように形成され得る。この完成した構造の切断側面図が、切れ目４１８に沿った構造を示す図４Ｖ及び切れ目４２０に沿った構造を示す図４Ｗにおいて示されている。
【0027】
[0032] 方法３００は、図３Ｂでより完全に示されるブロック３２０に続く。該方法は、ブロック３２０で「メモリアレイ領域を形成するためにメモリホールに基づいてメモリセルを形成する」ことに続き、その場合、メモリセル４４２は、メモリアレイ領域４４６を形成するために、メモリホール４２４及びメモリホール４４０から形成される。幾つかの実施態様では、下側メモリホール４２４及び上側メモリホール４４０を、SiO、SiN、及びポリシリコンの組み合わせで充填して、「ONOP」構造を形成することができる一方、上側メモリホール４４０上にビット線（BL）コンタクト４４４を形成することができる。例えば、図４Ｘは、メモリホール４２４及びメモリホール４４０から形成されたメモリセル４４２であって、BLコンタクト４４４を有するメモリセル４４２を含む、メモリアレイ領域４４６を有する構造の切断側面図（切れ目４１８に沿った）を示す。同様に、図４Ｙは、メモリホール４２４及びメモリホール４４０から形成されたメモリセル４４２であって、BLコンタクト４４４を有するメモリセル４４２を含む、メモリアレイ領域４４６を有する構造の切断側面図（切れ目４２０に沿った）を示す。
【0028】
[0033] 該方法は、ブロック３２２で「メモリアレイ領域内にワード線を形成する」ことに続き、その場合、ワード線は、メモリアレイ領域４４６内に形成される。幾つかの実施形態では、ユニットペア４１０の層の種類のうちの一方（例えば、SiN）を導体（例えば、タングステン（W））で置き換えるためのアクセスを提供するように、チャネル又はスリット４４８が構造内にパターニングされる。例えば、スリット４４８を構造内にエッチングし、スタック４０８とスタック４３８の両方のユニットペア４１０内のSiN層を除去することができる（例えば、リン酸などを使用して）。
【0029】
[0034] 例えば、図４Ｚは、スリット４４８が内部にパターニングされた構造の上面図を示し、図４AAと図４ＡＢは、内部にパターニングされたスリット４４８も示す、それぞれ、切れ目４１８と４２０に沿った構造の切断側面図を示す。図４ＡＣは、ユニットペア４１０のSiN層が除去され、導体４５０（例えば、W）で置き換えられた状態を示す、構造の上面図を示し、図４ＡＤと図４ＡＥは、それぞれ、切れ目４１８と４２０に沿った構造の切断側面図を示し、ユニットペア４１０のSiN層が除去され、導体４５０（例えば、W）で置き換えられた状態を示し、導体４５０とSiO４５２を含むユニットペアが残されている。
【0030】
[0035] 該方法は、ブロック３２４で「メモリアレイ領域内にソース線を形成する」ことに続き、その場合、ソース線４５４は、スリット４４８を充填することによって、メモリアレイ領域４４６内に形成される。幾つかの実施形態では、メモリアレイ領域４４６内にソース線４５４を形成するために、スリット４４８が充填され、ソース線４５４上に、SLコンタクト４５６が形成され得る。図４ＡＦは、ソース線４５４を形成するために充填されたスリット４４８の上面図を示し、図４ＡＧと図４ＡＨは、それぞれ、切れ目４１８と４２０に沿った構造の切断側面図を示し、メモリアレイ領域４４６内にソース線４５４を形成するために充填されたスリット４４８を示す。
【0031】
[0036] 該方法は、ブロック３２６で「ワード線コンタクトホールをパターニングすること」に続き、その場合、ワード線コンタクトホール４５８は、構造内にパターニングされる。幾つかの実施形態では、ユニットペア４１０のスタック４０８のワード線を制御回路（図示せず）に結合するために、深いワード線コンタクトホール４５８が、成形材料４３２を貫通してパターニングされ、ユニットペア４１０の成形材料スタック４３８のワード線を制御回路に結合するために、浅いワード線コンタクトホール４５８がパターニングされ得る。図４ＡＩは、Ｌ型構造のスタック４０８ならびにスタック４３８へのアクセスを提供するために、ワード線コンタクトホール４５８が内部にパターニングされたメモリアレイ領域４４６を有する構造を示す。
【0032】
[0037] 該方法は、ブロック３２８で「ワード線コンタクトホールを導体で充填する」ことに続き、その場合、ワード線コンタクトホール４５８は、メモリアレイ領域４４６内のメモリセルを３Ｄメモリデバイス４００用の制御回路に結合するために、バックエンドオブライン（BEOL）処理中に形成された金属線同士の間の電気的な接触を提供するよう、Ｌ字形状導体４６０（例えば、窒化チタン（TiN）、Wなど）で充填される。例えば、図４ＡＪは、Ｌ字形状導体４６０で充填されたワード線コンタクトホールを示す３Ｄメモリデバイス４００を示す。
【0033】
[0038] 図５は、コントローラ５０２と（１以上の）半導体プロセスツール５０４とを備える半導体製造システム５００を示す。コントローラ５０２は、（１以上の）半導体プロセスツール５０４と通信可能に（例えば、電気的に又は無線で）結合され、（１以上の）半導体プロセスツール５０４から信号を受信し、（１以上の）半導体プロセスツール５０４に制御信号を通信するように構成されている。概して、（１以上の）半導体プロセスツール５０４は、ターゲット５１６上で動作する（例えば、ユニットペアのスタック内にＬ型構造を有する３Ｄメモリデバイスを形成するために）。（１以上の）半導体プロセスツール５０４は、３Ｄメモリデバイス１００、３Ｄメモリデバイス２００、３Ｄメモリデバイス４００などの、半導体デバイスの製造をサポートするための様々なコンポーネント（図示せず）を更に含み得る。更に、（１以上の）半導体プロセスツール５０４は、単一のハウジング内に収容されない複数のツールであり得る（この図５では、単一のツールが示されているが）。
【0034】
[0039] 幾つかの実施形態では、（１以上の）半導体プロセスツール５０４が、コントローラ５０２などのコンピューティングデバイスによって制御され得る。コントローラ５０２は、ワークステーション、ラップトップ、サーバなどの、様々なコンピューティングデバイスのいずれかであり得る。幾つかの実施形態では、コントローラ５０２と（１以上の）半導体プロセスツール５０４が、同じ筐体又はハウジング内に統合される。他の複数の実施形態では、コントローラ５０２と（１以上の）半導体プロセスツール５０４が、別個の装置である。概して、コントローラ５０２は、本明細書で説明されるように、トレンチ４０４及び／又はトレンチ４２８ならびにワード線コンタクトホール４５８の形成などの、半導体デバイスを製造する工程を制御するように構成される。コントローラ５０２は、プロセッサ５０６、メモリ５０８、制御回路５１０、及び入力／出力装置５１８を含み得る。プロセッサ５０６は、メモリ５０８に電気的に結合され、ターゲット５１６を処理すること、特にターゲット５１６の中に陽子を注入すること、を容易にするための命令５１２などの、コンピュータで実行可能な命令を実行するように構成され得る。
【0035】
[0040] コントローラ５０２はまた、（１以上の）半導体プロセスツール５０４内のセンサ（図示せず）を介して陽子注入処理を監視するためのハードウェアなどの、制御回路５１０も含み得る。上述された（１以上の）半導体プロセスツール５０４の制御を容易にするために、プロセッサ５０６は、様々なチャンバやサブプロセッサを制御するためのプログラム可能な論理制御装置（PLC）、フィールドプログラマブルゲートアレイ（FPGA）、特定用途向け集積回路（ASIC）、１以上の処理コアを有する市販の中央処理装置（CPU）などの、産業設定で使用され得る汎用コンピュータプロセッサのうちのいずれか１つの形態であり得る。メモリ５０８は、非一時的なメモリであり、ランダムアクセスメモリ（RAM）、読出し専用メモリ（ROM）、フロッピーディスク、ハードディスク、ソリッドステートドライブ、フラッシュメモリなどの、容易に入手可能なメモリのうちの１以上であってよい。メモリ５０８は、メモリ５０８によって実行可能な命令５１２と、本明細書で説明されるような複数反復陽子注入工程の各反復のエネルギー及び線量などの情報を含み得る陽子注入工程パラメータ５１４とを記憶し得る。
【0036】
[0041] メモリ５０８内に記憶された命令５１２は、実行されると本開示の方法を回路（例えば、プロセッサ５０６）実施させることができる、プログラム製品又はコンピュータ可読ストレージ媒体の形態を採る。図６は、コンピュータ可読ストレージ媒体６００を示す。コンピュータ可読ストレージ媒体６００は、光学、磁気、又は半導体ストレージ媒体などの、任意の非一時的なコンピュータ可読ストレージ媒体又は機械可読ストレージ媒体を含み得る。様々な実施形態では、コンピュータ可読ストレージ媒体６００が、製造品を含み得る。幾つかの実施形態では、コンピュータ可読ストレージ媒体６００が、コンピュータで実行可能な命令６０２を記憶し得る。命令６０２は、回路（例えば、メモリ５０８、制御回路５１０など）で実行することができる。例えば、コンピュータで実行可能な命令６０２は、方法３００及び／又は命令５１２に関して説明された複数の工程を実施するための命令を含み得る。コンピュータ可読ストレージ媒体６００又は機械可読ストレージ媒体の例としては、揮発性メモリ又は不揮発性メモリ、取り外し可能メモリ又は取り外し不可能メモリ、消去可能又は消去不可能メモリ、書き込み可能又は再書き込み不可能メモリなどを含む、電子データを記憶することができる任意の有形な媒体を挙げることができる。コンピュータで実行可能な命令６０２の例としては、ソースコード、コンパイル済みコード、インタプリタコード（interpreted code）、実行可能コード、静的コード、動的コード、オブジェクト指向コード、ビジュアルコードなどの、任意の適切な種類のコードを挙げることができる。
【0037】
[0042] 添付の図面に示されている様々な層、構造、及び領域は、概略的な例示であることを理解されたい。説明を容易にするために、半導体デバイス又は構造を形成するために一般的に使用される種類の１以上の層、構造、及び領域が、所与の図面において明示的に示されていない場合がある。これは、明示的に図示されていない任意の層、構造、及び／又は領域が、実際の半導体構造から省略されていることを意味するものではない。
【0038】
[0043] 様々な実施形態では、設計ツールが提供され、３Ｄメモリデバイス１００、３Ｄメモリデバイス２００、３Ｄメモリデバイス４００など（例えば、本明細書で説明されるような）の半導体層をパターニングするために使用されるデータセットを生成するように構成され得る。データセットは、リソグラフィ工程中に使用されるフォトマスクを生成して、本明細書で説明されるような構造用の層をパターニングするために生成され得る。そのような設計ツールは、１以上のモジュールの集合を含むことができ、ハードウェア、ソフトウェア、又これらの組合せで構成することも可能である。したがって、例えば、ツールは、１以上のソフトウェアモジュール、ハードウェアモジュール、ソフトウェア/ハードウェアモジュール、又は、これらの任意の組み合わせ若しくは置換の集合であり得る。他の例として、ツールは、ソフトウェアを実行する計算装置若しくは他の機器であってよく、又は、ハードウェアで実装されていてよい。
【0039】
[0044] 本明細書では、モジュールは、任意の形態のハードウェア、ソフトウェア、又はこれらの組合せを利用して実装され得る。例えば、モジュールを構成するために、１以上のプロセッサ、コントローラ、ASIC、PLA、論理部品、ソフトウェアルーチン、又は他の仕組みが実装されることもある。実装では、本明細書で説明される様々なモジュールが、個別のモジュールとして実装されてよく、又は、説明される機能及び特徴が、１以上のモジュールの間で部分的に又は全体的に共有され得る。言い換えると、発明を実施するための形態を読んだ後に当業者には明らかであるように、本明細書で説明される様々な特徴及び機能は、任意の所与の用途において実施されてよく、様々な組み合わせ及び順序で１以上の個別の又は共有されたモジュールにおいて実施され得る。機能の様々な特徴又は要素が、別々のモジュールとして個別に説明され又は特許請求され得るが、当業者は、これらの特徴及び機能が、１以上の共有のソフトウェア及びハードウェア要素の間で共用され得ることが分かるであろう。
【0040】
[0045] 便宜上及び明確性のために、「上部（top）」、「下部（bottom）」、「上側（upper）」、「下側（lower）」、「垂直（vertical）」、「水平（horizontal）」、「横（lateral）」、及び「縦（longitudinal）」といった用語は、図面において現れる様々な構成要素及びそれらを構成する部分の相対的な配置及び配向を説明するものと理解される。専門用語には、具体的に言及された単語、その派生語、及び同様の重要度の単語が含まれる。
【0041】
[0046] 本明細書で使用されるときに、「１つの／ある」（「a」又は「an」）という語から始まる、単数形で記載された要素又は動作は、複数の要素又は動作を除外することが明示的に記載されていなければ、複数の要素又は動作を含むと理解されたい。更に、本開示の「一実施形態（one embodiment）」への言及は、限定を意図するものではない。更なる実施形態も、列挙された特徴を包含し得る。
【0042】
[0047] 更に、「実質的な（substantial）」又は「実質的に（substantially）」という語、それに加えて「おおよその（approximate）」又は「約／おおよそ（approximately）」という語は、一部の実施形態では互換的に使用されてよく、当業者によって許容される任意の相対的尺度を使用して説明され得る。例えば、これらの用語は、基準パラメータとの比較として役立ち、意図された機能を提供し得る許容差を示す。非限定的ではあるが、基準パラメータからの許容差は、例えば、１％未満、３％未満、５％未満、１０％未満、１５％未満、２０％未満などの量であり得る。
【0043】
[0048] 更に、層、領域、又は基板といった１つの要素が、他の要素上の「上に（on、over、又はatop）」形成され、堆積され、又は配置されると言及された場合に、当業者は、１つの要素が他の要素の上に直接的に存在することができ、又は介在要素も存在し得ることが分かるであろう。対照的に、１つの要素が他の要素の「直上（directly on、directly over、又はdirectly atop）」にあると言及される場合には、介在要素は存在しない。
【0044】
[0049] 本明細書で使用されるときに、「堆積する（depositing）」及び／又は「堆積される（deposited）」は、例えば、化学気相堆積（CVD：chemical vapor deposition）、減圧CVD（LPCVD：low-pressure CVD）、及びプラズマ強化CVD（PECVD：plasma-enhanced CVD）を含むがこれらには限定されない、堆積される材料に適した現在知られている又は今後開発される任意の技法を含み得る。更なる技法は、SACVD（semi-atmosphere CVD）及び高密度プラズマCVD（HDPCVD：high-density plasma CVD）、急速熱CVD（RTCVD：rapid thermal CVD）、超高真空CVD（UHVCVD：Ultra-high vacuum CVD）、限定反応処理CVD（LRPCVD：limited reaction processing CVD）、有機金属CVD（MOCVD：metal-organic CVD）、及びスパッタリング堆積を含み得る。更なる技法は、イオンビーム堆積、電子ビーム堆積、レーザー支援堆積（laser assisted deposition）、熱酸化、熱窒化、スピンオン法、物理気相堆積（PVD）、原子層堆積（ALD）、化学酸化、分子線エピタキシ（MBE）、メッキ、蒸着を含み得る。
【0045】
[0050] 本開示の特定の複数の実施形態が本明細書で説明されたが、本開示は、当該技術分野が許す限り広い範囲内にあり、本明細書も同様に読むことができるので、これらの実施形態に限定されない。したがって、上記の説明は、限定として解釈されるべきではない。その代わりに、上記の説明は、単に例示的な実施形態に過ぎない。当業者には、付随する特許請求の範囲及びその趣旨の範囲内で、他の改変も想起されよう。
【図1】
【図2】
【図3A】
【図3B】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【図4I】
【図4J】
【図4K】
【図4L】
【図4M】
【図4N】
【図4O】
【図4P】
【図4Q】
【図4R】
【図4S】
【図4T】
【図4U】
【図4V】
【図4W】
【図4X】
【図4Y】
【図4Z】
【図4AA】
【図4AB】
【図4AC】
【図4AD】
【図4AE】
【図4AF】
【図4AG】
【図4AH】
【図4AI】
【図4AJ】
【図5】
【図6】
【国際調査報告】