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特表2024-539685積層された受動デバイスを有する三次元半導体パッケージ

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-10-29

(54)【発明の名称】積層された受動デバイスを有する三次元半導体パッケージ

(51)【国際特許分類】

H01L 25/07 20060101AFI20241022BHJP

H01L 25/00 20060101ALI20241022BHJP

【ＦＩ】

H01L25/08 C

H01L25/00 B

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024523922

(86)(22)【出願日】2022-10-26

(85)【翻訳文提出日】2024-06-11

(86)【国際出願番号】 US2022047817

(87)【国際公開番号】W WO2023076336

(87)【国際公開日】2023-05-04

(31)【優先権主張番号】17/512,109

(32)【優先日】2021-10-27

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤＭＩＣＲＯＤＥＶＩＣＥＳＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨圭介

(72)【発明者】

【氏名】ラフールアガルワル

(72)【発明者】

【氏名】ラジャスワミナサン

(57)【要約】

三次元半導体パッケージアセンブリは、ダイを含む。ダイは、複数のシリコン貫通ビア（ＴＳＶ）を含む。ＴＳＶは、第１のＴＳＶ及び第２のＴＳＶを含む。第１のＴＳＶは、ダイの活性面からダイの裏面に電力を供給する。また、アセンブリは、受動デバイスを含み、受動デバイスは、受動デバイスの導電性コンタクトがＴＳＶと電気的に接するように、ダイの裏面に結合されている。第１の受動デバイスは、第１のＴＳＶを介して電力を受け取り、第２のＴＳＶを介して第１のダイに電力を供給する。
【選択図】図１

【特許請求の範囲】

【請求項1】

半導体パッケージアセンブリであって、
第１のＴＳＶ（シリコン貫通ビア）と第２のＴＳＶとを含む第１のダイであって、前記第１のＴＳＶは、前記第１のダイの活性面から前記第１のダイの裏面に電流を伝導するように構成されている、第１のダイと、
第１の受動デバイスと、を備え、
前記第１の受動デバイスは、前記第１の受動デバイスの導電性コンタクトが前記第１のＴＳＶ及び前記第２のＴＳＶと電気的に接するように、前記第１のダイの裏面に結合されており、
前記第１の受動デバイスは、前記第１のＴＳＶを介して電流を受け取り、前記第２のＴＳＶを介して前記第１のダイに電流を供給するように構成されている、
半導体パッケージアセンブリ。

【請求項2】

第２のダイを備え、
前記第２のダイは、前記第２のダイの導電性コンタクトが前記第１のダイの第３のＴＳＶ及び第４のＴＳＶと電気的に接するように、前記第１のダイの裏面に結合されている、
請求項１の半導体パッケージアセンブリ。

【請求項3】

前記第２のダイは、前記第３のＴＳＶを介して前記第１の受動デバイスから電流を受け取るように構成されている、
請求項２の半導体パッケージアセンブリ。

【請求項4】

第３のＴＳＶと第４のＴＳＶとを含む第２のダイであって、前記第３のＴＳＶは、前記第２のダイの活性面から前記第２のダイの裏面に電流を伝導するように構成されている、第２のダイと、
第２の受動デバイスであって、前記第２の受動デバイスは、前記第２の受動デバイスの導電性コンタクトが前記第２のダイの前記第３のＴＳＶ及び前記第４のＴＳＶと電気的に接するように、前記第２のダイの裏面に結合されており、前記第２の受動デバイスは、前記第３のＴＳＶを介して電流を受け取り、前記第４のＴＳＶを介して前記第２のダイに電流を供給するように構成されている、第２の受動デバイスと、
前記第１のダイ、前記第２のダイ、前記第１の受動デバイス及び前記第２の受動デバイスを部分的にカプセル化するカプセル化材を含むモールド層と、
前記第１のダイの活性面、前記第２のダイの活性面及び前記モールド材料の同一平面上に製造された再配線層構造と、を備える、
請求項１の半導体パッケージアセンブリ。

【請求項5】

前記第１の受動デバイスは、前記第１のダイの活性面のＰＨＹ（物理デバイス）領域とは反対側の前記第１のダイの裏面のエリアに結合されており、
前記第２の受動デバイスは、前記第２のダイの活性面のＰＨＹ領域とは反対側の前記第２のダイの裏面のエリアに結合されている、
請求項４の半導体パッケージアセンブリ。

【請求項6】

前記第１の受動デバイスは、チップキャパシタである、
請求項１の半導体パッケージアセンブリ。

【請求項7】

前記第２のＴＳＶは、前記第１の受動デバイスから前記第２のＴＳＶを介して前記第１のダイに電力を供給するために、前記第１のダイの電力端子に結合されている、
請求項１の半導体パッケージアセンブリ。

【請求項8】

装置であって、
基板と、
前記基板上に実装された半導体パッケージアセンブリと、を備え、
前記半導体パッケージアセンブリは、
第１のＴＳＶ（シリコン貫通ビア）と第２のＴＳＶとを含む第１のダイであって、前記第１のＴＳＶは、前記第１のダイの活性面において前記基板から受け取った電力を前記第１のダイの裏面に供給する、第１のダイと、
第１の受動デバイスと、を備え、
前記第１の受動デバイスは、前記第１の受動デバイスの導電性コンタクトが前記第１のＴＳＶ及び前記第２のＴＳＶと電気的に接するように、前記第１のダイの裏面に結合されており、
前記第１の受動デバイスは、前記第１のＴＳＶを介して電力を受け取り、前記第２のＴＳＶを介して前記第１のダイに電力を供給する、
装置。

【請求項9】

前記半導体パッケージアセンブリは、第２のダイを備え、
前記第２のダイは、前記第２のダイの導電性コンタクトが前記第１のダイの第３のＴＳＶ及び第４のＴＳＶと電気的に接するように、前記第１のダイの裏面に結合されている、
請求項８の装置。

【請求項10】

前記第２のダイは、前記第３のＴＳＶを介して前記第１の受動デバイスから電力を受け取る、
請求項９の装置。

【請求項11】

前記半導体パッケージアセンブリは、
第３のＴＳＶと第４のＴＳＶとを含む第２のダイであって、前記第３のＴＳＶは、前記第２のダイの活性面から前記第２のダイの裏面に電力を供給する、第２のダイと、
第２の受動デバイスであって、前記第２の受動デバイスは、前記第２の受動デバイスの導電性コンタクトが前記第３のＴＳＶ及び前記第４のＴＳＶと電気的に接するように、前記第２のダイの裏面に結合されており、前記第２の受動デバイスは、前記第３のＴＳＶを介して電力を受け取り、前記第４のＴＳＶを介して前記第２のダイに電力を供給する、第２の受動デバイスと、
前記第１のダイ、前記第２のダイ、前記第１の受動デバイス及び前記第２の受動デバイスを部分的にカプセル化するカプセル化材を含むモールド層と、
前記第１のダイの活性面、前記第２のダイの活性面及び前記モールド材料の同一平面上に製造された再配線層構造と、を備える、
請求項８の装置。

【請求項12】

前記第１の受動デバイスは、前記第１のダイの活性面のＰＨＹ（物理デバイス）領域とは反対側の前記第１のダイの裏面のエリアに結合されており、
前記第２の受動デバイスは、前記第２のダイの活性面のＰＨＹ領域とは反対側の前記第２のダイの裏面のエリアに結合されている、
請求項１１の装置。

【請求項13】

前記第１の受動デバイスは、チップキャパシタである、
請求項８の装置。

【請求項14】

前記第２のＴＳＶは、前記第１の受動デバイスから前記第２のＴＳＶを介して前記第１のダイに電力を供給するために、前記第１のダイの電力端子に結合されている、
請求項８の装置。

【請求項15】

方法であって、
第１のＴＳＶ（シリコン貫通ビア）及び第２のシリコン貫通ビア（ＴＳＶ）を含む複数のＴＳＶを第１のダイの裏面に露出させることであって、前記第１のＴＳＶは、前記第１のダイの活性面から前記第１のダイの裏面に電流を伝導するように構成されている、ことと、
第１の受動デバイスを、前記第１の受動デバイスの導電性コンタクトが前記第１のダイの前記第１のＴＳＶと電気的に接するように、前記第１のダイの裏面に結合することと、を含み、
前記第１の受動デバイスは、前記第１のＴＳＶを介して電流を受け取り、前記第２のＴＳＶを介して前記第１のダイに電流を供給するように構成されている、
方法。

【請求項16】

前記第１の受動デバイスは、ハイブリッド接合技術を使用して前記第１のダイに結合される、
請求項１５の方法。

【請求項17】

前記第１の受動デバイスは、前記導電性コンタクト上に製造されたマイクロバンプを使用して前記第１のダイに結合される、
請求項１５の方法。

【請求項18】

第２のダイを、前記第２のダイの導電性コンタクトが前記第１のダイの第３のＴＳＶ及び第４のＴＳＶと電気的に接するように、前記第１のダイの裏面に結合することを含む、
請求項１５の方法。

【請求項19】

前記第１の受動デバイスは、前記第１のダイの活性面のＰＨＹ（物理デバイス）領域とは反対側の前記第１のダイの裏面のエリアに結合される、
請求項１５の方法。

【請求項20】

第３のＴＳＶ及び第４のＴＳＶを第２のダイの裏面に露出させることであって、前記第３のＴＳＶは、前記第２のダイの活性面から前記第２のダイの裏面に電流を伝導するように構成されている、ことと、
第２の受動デバイスを、前記第２の受動デバイスの導電性コンタクトが前記第２のダイの前記第３のＴＳＶ及び前記第４のＴＳＶと電気的に接するように、前記第２のダイの裏面に結合することと、を含み、
前記第２の受動デバイスは、前記第３のＴＳＶを介して電流を受け取り、前記第４のＴＳＶを介して前記第２のダイに電流を供給するように構成されている、
請求項１５の方法。

【発明の詳細な説明】

【背景技術】

【0001】

パッケージ化された集積回路は、典型的には、キャリア基板上に実装された半導体チップを含む。キャリア基板は、マザーボード又はカード等のプリント回路基板に実装されるように構成される。従来のキャリア基板は、複数のビアによって垂直に結ばれた導体平面（conductor planes）又はトレースの複数の層から生成された相互接続システムを含む。キャリア基板のダイ側の入力／出力パッドはダイに接続し、キャリア基板の下側の入力／出力パッドはプリント回路基板に接続する。ボールグリッドアレイ、ランドグリッドアレイ又はピングリッドアレイが、下側入力／出力パッドをプリント回路基板に電気的に接続するために使用される。

【0002】

パッケージ化された集積回路では、電力は、通常、電源及び何らかの形態の電力送達ネットワークを介して集積回路に送達される。現在利用可能な電源は、安定した電圧を供給するように設計されているが、集積回路に送達される実際の電力は、かなりの量のノイズを含む可能性がある。電源に結合された他のデバイスによって引き起こされる電圧変動、電磁干渉及び他の原因等の多くのノイズ源がある。

【図面の簡単な説明】

【0003】

【図1】本開示のいくつかの実施形態による、積層された受動デバイス（passive device）を有する例示的な三次元半導体パッケージの断面ブロック図である。

【図2】いくつかの実施形態による、積層された受動デバイスを有する三次元半導体パッケージを製造するための例示的なプロセスフローの一部を示す図である。

【図3】いくつかの実施形態による、積層された受動デバイスを有する三次元半導体パッケージを製造するための例示的なプロセスフローの別の部分を示す図である。

【図4A】いくつかの実施形態による、積層された受動デバイスを有する三次元半導体パッケージを製造するための例示的なプロセスフローの代替部分を示す図である。

【図4B】いくつかの実施形態による、積層された受動デバイスを有する三次元半導体パッケージを製造するための例示的なプロセスフローの代替部分を示す図である。

【図5】いくつかの実施形態による、積層された受動デバイスを有する三次元半導体パッケージを製造するための例示的なプロセスフローの別の部分を示す図である。

【図6】本開示のいくつかの実施形態による、積層された受動デバイスを有する別の例示的な三次元半導体パッケージの断面ブロック図である。

【図7】本開示のいくつかの実施形態による、積層された受動デバイスを有する別の例示的な三次元半導体パッケージの断面ブロック図である。

【図8】本開示のいくつかの実施形態による、積層された受動デバイスを有する別の例示的な三次元半導体パッケージの斜視ブロック図である。

【図9】いくつかの実施形態による、積層された受動デバイスを有する三次元半導体パッケージを製造する例示的な方法のフロー図である。

【図10】いくつかの実施形態による、積層された受動デバイスを有する三次元半導体パッケージを製造する別の例示的な方法のフロー図である。

【図11】いくつかの実施形態による、積層された受動デバイスを有する三次元半導体パッケージを製造する別の例示的な方法のフロー図である。

【発明を実施するための形態】

【0004】

電源ノイズに関連付けられた問題に対処するために、半導体チップパッケージは、デカップリングキャパシタを使用することが多い。これらのデカップリングキャパシタの多くは、パッケージ基板上に実装される。一変形例では、デカップリングキャパシタは、ダイの周囲の基板のダイ側に実装される。別の変形例では、デカップリングキャパシタは、基板の下側に実装される。

【0005】

スイッチングノイズを低減するために使用されるキャパシタ等の受動デバイスは、半導体ダイ内の集積回路に近接していなければならない。いくつかの例では、低温同時焼成セラミック（low temperature co-fired ceramic、ＬＴＣＣ）チップキャパシタが、パッケージのダイ側の基板上に、典型的にはダイから数ミリメートル離れて配置される。ランド又はボール側チップキャパシタも、集積回路へのより短いルーティングを提供するために使用することができる。しかしながら、これは、相互接続部又は他の構成要素のために使用され得る空間を消費する。半導体ダイの集積回路とチップキャパシタ又は他の受動デバイスとの間の距離は、設計上の課題を生じさせ、デバイス性能に影響を与える大きな容量性及び誘導性寄生を引き起こす可能性がある。

【0006】

これらの制限に対処するために、本開示は、受動デバイスとダイ内の集積回路との間の距離を低減するために１つ以上の受動デバイスが半導体ダイ上に積層される半導体パッケージアセンブリを対象とする。

【0007】

積層された受動デバイスを有する三次元半導体パッケージアセンブリが開示される。アセンブリは、第１のダイを含む。第１のダイは、第１のＴＳＶ及び第２のＴＳＶを含み、第１のＴＳＶは、第１のダイの活性面（active surface）から第１のダイの裏面に電流を伝導するように構成される。また、アセンブリは、第１の受動デバイスを含み、第１の受動デバイスは、第１の受動デバイスの導電性コンタクトが第１のＴＳＶ及び第２のＴＳＶと電気的に接するように、第１のダイの裏面に結合されている。第１の受動デバイスは、第１のＴＳＶを通して電流を受け取り、第２のＴＳＶを通して第１のダイに電流を供給するように構成される。いくつかの例では、第１の受動デバイスは、チップキャパシタである。いくつかの実施形態では、第２のＴＳＶは、第１の受動デバイスから第２のＴＳＶを通して第１のダイに電力を供給するために、第１のダイ内の電力端子に結合される。

【0008】

いくつかの実施形態では、アセンブリは、第２のダイを含み、第２のダイは、第２のダイの導電性コンタクトが第１のダイ内の第３のＴＳＶと電気的に接するように、第１のダイの裏面に結合されている。いくつかの変形例では、第２のダイは、第３のＴＳＶを通して第１の受動デバイスから電流を受け取る。

【0009】

いくつかの実施形態では、アセンブリは、第２のダイを含む。第２のダイは、第３のＴＳＶ及び第４のＴＳＶを含む。第３のＴＳＶは、第２のダイの活性面から第２のダイの裏面に電流を伝導するように構成される。また、アセンブリは、第２の受動デバイスを含み、第２の受動デバイスは、第２の受動デバイスの導電性コンタクトが第３のＴＳＶ及び第４のＴＳＶと電気的に接するように、第２のダイの裏面に結合されている。第２の受動デバイスは、第３のＴＳＶを通して電流を受け取り、第４のＴＳＶを通して第２のダイに電流を供給するように構成される。また、アセンブリは、第１のダイ、第２のダイ、第１の受動デバイス及び第２の受動デバイスを部分的にカプセル化するカプセル化材を含むモールド層を含むことができる。また、アセンブリは、第１のダイの活性面、第２のダイの活性面及びモールド材料の同一平面上の表面上に製造された再配線層構造を含むことができる。いくつかの変形例では、第１の受動デバイスは、第１のダイの活性面のＰＨＹ領域の反対側の第１のダイの裏面のエリアに結合され、第２の受動デバイスは、第２のダイの活性面のＰＨＹ領域の反対側の第２のダイの裏面のエリアに結合される。

【0010】

実施形態の変形例は、積層された受動デバイスを有する三次元半導体パッケージを含む装置を対象とする。装置は、基板と、基板上に実装された半導体パッケージアセンブリと、を含む。半導体パッケージアセンブリは、第１のＴＳＶと第２のＴＳＶとを含む第１のダイを含み、第１のＴＳＶは、第１のダイの活性面において基板から受け取った電力を第１のダイの裏面に供給する。また、アセンブリは、第１の受動デバイスを含み、第１の受動デバイスは、第１の受動デバイスの導電性コンタクトが第１及び第２のＴＳＶと電気的に接するように、第１のダイの裏面に結合されている。第１の受動デバイスは、第１のＴＳＶを通して電力を受け取り、第２のＴＳＶを通して第１のダイに電力を供給する。いくつかの例では、第１の受動デバイスは、チップキャパシタである。いくつかの実施形態では、第２のＴＳＶは、第１の受動デバイスから第２のＴＳＶを通して第１のダイに電力を供給するために、第１のダイ内の電力端子に結合される。

【0011】

いくつかの実施形態では、アセンブリは、第２のダイを含み、第２のダイは、第２のダイの導電性コンタクトが第１のダイ内の第３のＴＳＶと電気的に接するように、第１のダイの裏面に結合されている。いくつかの変形例では、第２のダイは、第３のＴＳＶを通して第１の受動デバイスから電力を受け取る。

【0012】

いくつかの実施形態では、アセンブリは、第３のＴＳＶと第４のＴＳＶとを含む第２のダイを含み、第３のＴＳＶは、第２のダイの活性面から第２のダイの裏面に電力を供給する。また、アセンブリは、第２の受動デバイスを含み、第２の受動デバイスは、第２の受動デバイスの導電性コンタクトが第２のダイ内の第３のＴＳＶ及び第４のＴＳＶと電気的に接するように、第２のダイの裏面に結合されており、第２の受動デバイスは、第３のＴＳＶを通して電力を受け取り、第４のＴＳＶを通して第２のダイに電力を供給する。また、アセンブリは、第１のダイ、第２のダイ、第１の受動デバイス及び第２の受動デバイスを部分的にカプセル化するカプセル化材を含むモールド層と、第１のダイの活性面、第２のダイの活性面及びモールド材料の同一平面上の表面上に製造された再配線層構造と、を含むことができる。いくつかの変形例では、第１の受動デバイスは、第１のダイの活性面のＰＨＹ領域の反対側の第１のダイの裏面のエリアに結合され、第２の受動デバイスは、第２のダイの活性面のＰＨＹ領域の反対側の第２のダイの裏面のエリアに結合される。

【0013】

実施形態の別の変形例は、積層された受動デバイスを有する三次元半導体パッケージを製造する方法を対象とする。本方法は、第１のダイの裏面上に、第１及び第２のシリコン貫通ビア（through silicon via、ＴＳＶ）を含む複数のＴＳＶを露出させることを含み、第１のＴＳＶは、第１のダイの活性面から第１のダイの裏面に電流を伝導するように構成される。また、本方法は、第１の受動デバイスを、第１の受動デバイスの導電性コンタクトが第１のダイ内の第１及び第２のＴＳＶと電気的に接するように、第１のダイの裏面に結合することを含み、第１の受動デバイスは、第１のＴＳＶを通して電流を受け取り、第２のＴＳＶを通して第１のダイに電流を供給する。

【0014】

いくつかの変形例では、第１の受動デバイスは、ハイブリッド接合技術を使用して第１のダイに結合される。他の変形例では、第１の受動デバイスは、導電性コンタクト上に製造されたマイクロバンプを使用して第１のダイに結合される。

【0015】

いくつかの実施形態では、方法は、第２のダイを、第２のダイの導電性コンタクトが第１のダイ内の第３のＴＳＶと電気的に接するように、第１のダイの裏面に結合することを含む。いくつかの変形例では、第１の受動デバイスは、第１のダイの活性面のＰＨＹ領域の反対側の第１のダイの裏面のエリアに結合される。

【0016】

いくつかの実施形態では、方法は、第２のダイの裏面上に第３及び第４のＴＳＶを露出させることを含み、第３のＴＳＶは、第２のダイの活性面から第２のダイの裏面に電流を伝導するように構成される。これらの実施形態では、方法は、第２の受動デバイスを、第２の受動デバイスの導電性コンタクトが第２のダイ内の第３及び第４のＴＳＶと電気的に接するように、第２のダイの裏面に結合することを含み、第２の受動デバイスは、第３のＴＳＶを通して電流を受け取り、第４のＴＳＶを通して第２のダイに電流を供給するように構成される。

【0017】

本開示は、図１から始めて更に詳細に説明される。明細書及び図面を通じて、同じ符号は同じ構成要素を指す。図１は、本開示の一実施形態による、例示的な半導体パッケージアセンブリ１００のブロック図を示す。半導体パッケージアセンブリ１００は、パーソナルコンピュータ、ノートブック、タブレット、スマートフォン、ストレージデータセンタ等の高性能用途、金融、生命科学、又は、人工知能等の大規模データベース若しくは分析を伴う用途において有用であり得る。多くの他の用途が可能である。

【0018】

以下でより詳細に説明するように、例示的な半導体パッケージアセンブリ１００は、ダイの電気的性能を改善するためにダイ上に積層された受動デバイスを含む。受動デバイスがダイに近接していることにより、寄生特性（parasitic properties）が低減され、設計の柔軟性が提供される。

【0019】

図１に示された半導体パッケージアセンブリ１００は、受動デバイス、ダミー構成要素又は他のダイがその上に積層され得る第１レベルの半導体ダイ１１０を含む。第１レベルのダイ１１０は、裏面１０６及び対向するデバイス層１０４を有する、シリコン、シリコンオンインシュレータ、ガリウムヒ素、シリコンゲルマニウム等の半導体基板１０２から形成される。デバイス層集積回路１１２は、デバイス層１０４の上又は内部に形成される。デバイス層は、典型的には、半導体バルクの上に材料の絶縁又は誘電体層、導電層及び半導体層を順次堆積させ、フォトリソグラフィ及びフォトマスクを使用して様々な材料層をパターン化して、回路構成要素及び素子（例えば、トランジスタ、キャパシタ、抵抗器等）を形成することによって製造される。回路構成要素は、ダイの機能回路ブロックを実装する集積回路を形成するように接続される。

【0020】

また、第１レベルのダイ１１０は、半導体基板デバイス層１０４上に形成された相互接続層１２２を含む。ダイ相互接続層１２２は、バックエンドオブライン（back end of line、ＢＥＯＬ）層であり得る。ダイ相互接続層は、ボンドパッド１２４とデバイス層集積回路１１２との間の電気的接続を形成する。ボンドパッド１２４は、ダイ相互接続層１２２内又は上に形成される。

【0021】

ダイ相互接続層１２２は、当業者によって理解されるように、交互の誘電体層と、誘電体層を通って延在する導電性ビアと接続されたパターン化された導電性トレース層（図示せず）と、から構成され得る。パターン化された導電性トレースは、銅、アルミニウム、銀、金、それらの合金等を含むがこれらに限定されない、任意の適切な導電性材料であり得る。誘電体層は、二酸化ケイ素及び酸窒化ケイ素を含むがこれらに限定されない、任意の適切な誘電体材料であり得る。このようにして、第１レベルのダイ１１０は、活性面１２８（例えば、ダイ相互接続層１２２の外面）と、対向する裏面１０６と、を含む。活性面１２８は、基板１０２の反対側のダイ１１０の表面であり、他の構成要素への接続のためのボンドパッド１２４等の相互接続部を含む。いくつかの例では、活性面１２８は、相互接続層１２２の最下層である。

【0022】

図１に更に示されるように、複数のシリコン貫通ビア１３２が、ダイ裏面１０６からデバイス層集積回路１１２まで、又は、デバイス層集積回路１１２を通ってダイ相互接続層１２２まで形成されて、それらの間に電気経路を形成する。ＴＳＶ１３２を形成するための技術及びプロセスは、半導体基板１０２及び／又はデバイス層集積回路１１２へのビアのエッチング又は穿孔（レーザによる等）を含めて、当技術分野で周知である。また、ＴＳＶは、銅、アルミニウム、銀、金、それらの合金等を含むがこれらに限定されない導電性材料をビア内に配設することによって形成される。導電性材料は、堆積及びめっき技術を含むがこれらに限定されない任意の既知の技術によって形成することができる。

【0023】

ＴＳＶ１３２は、デバイス層内のデバイス（トランジスタ、キャパシタ、抵抗器等）がパターン化される前に製造される「ビアファースト（via-first）」ＴＳＶとすることができる。他の変形例では、ＴＳＶ１３２は、個々のデバイスがパターン化された後であるが、ダイ相互接続層１２２が作成される前に製造される「ビアミドル（via-middle）」ＴＳＶとすることができる。なお更なる変形例では、ＴＳＶ１３２は、ダイ相互接続層１２２の製造後（又は製造中）に製造される「ビアラスト（via-last）」ＴＳＶとすることができる。形成後、ＴＳＶ１３２は、相互接続部を生成するために、導電性材料（例えば、銅）で選択的に充填又はめっきされる。図１のＴＳＶ１３２は、導電性金属とシリコン基板との間の電気的絶縁のために誘電体層が堆積される金属絶縁体半導体（metal insulator semiconductor、ＭＩＳ）デバイスである。ＴＳＶ１３２は、埋め込まれ、その結果、ＴＳＶを露出させるために、基板の大部分が、研削又はエッチングで除去されなければならない。読者は、ＴＳＶ１３２が、ダイ分割及びダイ積層に有用な高密度、短チャネル、幅広の相互接続部を提供することを理解するであろう。また、読者は、一般に「シリコン貫通」ビアと呼ばれるが、ＴＳＶは、基板の材料にかかわらず、ダイ活性面１２８又はデバイス層集積回路１１２を裏面１０６に接続する任意のビアであり得ることを理解するであろう。図示されたＴＳＶの数は、説明のためだけのものであり、当業者の読者であれば、図示されたよりも多い又は少ないＴＳＶが存在し得ることを理解するであろう。

【0024】

また、第１レベルのダイ１１０は、ダイ相互接続層１２２の活性面１２８上のボンドサイトに電気的に結合された複数の導電性相互接続部１７０（例えば、ダイパッド、マイクロバンプ、制御コラプスチップ接続（Ｃ４）バンプ等）を含む。活性面１２８は、ダイを保護するためにその上に配設されたパッシベーション層（例えば、窒化ケイ素）を含むことができ、パッシベーション層は、ボンディングサイトを露出させるためにエッチングすることができる。相互接続部１７０は、様々な周知の技術によってボンディングサイト上に製造され得るか又はボンディングサイトに取り付けられ得る。いくつかの例では、アンダーバンプメタライゼーション層（図示せず）が、機械的及び電気的結合を改善するために、相互接続部１７０の取り付けの前にボンディングサイト上に製造される。様々な相互接続部１７０が、第１レベルのダイ１１０に電力及び接地を提供し、入力及び出力信号を伝達する。

【0025】

図１において、半導体パッケージアセンブリ１００は、基板１５０上に実装されている。相互接続部１７０は、基板１５０の表面上のボンディングサイトと位置合わせされる。電力及び接地は、基板１５０から第１レベルのダイ１１０に供給される。入力及び出力信号は、相互接続部１７０を通して第１レベルのダイ１１０と基板１５０との間で伝達される。

【0026】

いくつかの例では、導電性トレース及び導電性ボンドサイトを含む金属層（図示せず）が、第１レベルのダイ１１０の裏面上に製造されて、ＴＳＶ１３２への電気的ルーティングを提供する。ボンドサイトは、第１レベルのダイ１１０の裏面１０６に接合される受動デバイス又は第２レベルのダイの導電性相互接続部を受ける。いくつかの例では、ボンドサイトはボンドパッドを含む。

【0027】

図１に示された例示的な半導体パッケージアセンブリ１００は、第２レベルの又は「積層された」受動デバイス１４０を含む。受動デバイス１４０は、第１レベルのダイの裏面１０６に接合され、したがって、３Ｄパッケージアーキテクチャの第２レベルの構成要素と呼ばれる。受動デバイス１４０は、２つ以上のＴＳＶ１３２に直接接合されるか、又は、第１レベルのダイ１１０の裏面１０６上の導電性トレースを通してＴＳＶ１３２に接続されるボンドサイトに接合される相互接続部１４２（例えば、はんだ構造又はボンドパッド）を含む。はんだリフロープロセスを用いて、ボンドを生成する。他の例では、ハイブリッド接合技術を用いて、ボンドを生成することができる。

【0028】

図１の例における受動デバイス１４０は、キャパシタである。そのような受動デバイス１４０は、抵抗器、インダクタ等として実装することもできる。より具体的には、受動デバイス１４０は、第１レベルのダイ１１０における電源及びスイッチングノイズを低減するために提供されるデカップリングキャパシタである。第１レベルのダイ１１０内の少なくとも１つの第１のＴＳＶ１３２は、（ボンドパッド１２４を通して）相互接続部１７０に電気的に結合され、基板１５０からデカップリングキャパシタ／受動デバイス１４０に電力を搬送する。電力は、キャパシタにエネルギーとして蓄積され、最終的に第２のＴＳＶ１３２を通して第１レベルのダイ１１０に供給される。

【0029】

第２のＴＳＶ１３２は、デバイス層集積回路１１２に電力を送達するために、第１レベルのダイ１１０内の１つ以上の電力端子１４４に接続される（例えば、電力レール、電力バス又は電力メッシュに接続される）。図１では、電力端子１４４が相互接続層１２２内に含まれているが、他の変形例も可能である。例えば、別の変形例では、電力端子１４４は、デバイス層内に設けられてもよい。

【0030】

例示的な半導体パッケージアセンブリは、第１レベルのダイ１１０及び受動デバイス１４０を包むカプセル化層（図示せず）を含む。一例では、カプセル化層は、エポキシ又は他のポリマー材料である。別の例では、カプセル化層は、二酸化ケイ素であり、したがって第１レベルのダイ１１０の熱膨張係数（coefficient of thermal expansion、ＣＴＥ）に近い熱膨張係数を有する。アンダーフィル材料（図示せず）が、第１レベルのダイ１１０と基板１５０との間に堆積されて、相互接続部１７０を包み込んで保護する。いくつかの例では、アンダーフィル材料は、受動デバイス１４０と第１レベルのダイ１１０との間に堆積されて、相互接続部１４２を包み込んで保護する。

【0031】

更なる説明のために、図２～図５は、様々な実施形態による、半導体パッケージアセンブリを製造するための例示的なプロセスフローを示す。例えば、図２～図４に示される例示的なプロセスフローは、図１に描示された例示的な半導体パッケージアセンブリ１００を構成するために使用され得る。図２から始めると、第１レベルのダイ２１０（例えば、図１の第１レベルのダイ１１０）がキャリア２５０上に配置される。第１レベルのダイ２１０は、基板部分２０２と、基板部分２０２に埋め込まれたＴＳＶ２３２と、活性面２２８のボンドパッド２２４を含む相互接続層２２２と、を含む。第１レベルのダイ２１０において、少なくとも１つのＴＳＶ２３２がボンドパッド２２４に結合され、少なくとも１つのＴＳＶが電力端子２４４に結合される。第１レベルのダイ２１０を配置する前に、キャリア２５０の最終的な分離のために、キャリア２５０の取り付け面を熱又は光活性化剥離層で処理することができる。キャリア２５０は、ガラスキャリア又は別の好適な材料とすることができる。

【0032】

図３に移ると、第１レベルのダイ２１０は、ダイ２１０の裏面２０６から基板部分２０２のバルク材料を（例えば、研削によって）除去して、埋め込まれたＴＳＶ２３２を露出させるために、薄化及び平坦化プロセスを受ける。代替的に、薄化は、必要とされないか、又は、キャリア２５０上に第１レベルのダイ２１０を配置する前に実施されている。いくつかの例では、ＴＳＶは、導電性材料（例えば、銅）でめっき又は充填される。第１レベルのダイの裏面は、例えば、第２レベルの構成要素の相互接続部（例えば、はんだ構造）へのＴＳＶ２３２の接続を容易にするためにメタライゼーション層を堆積させることによって、受動デバイス（又は他の第２レベルの構成要素）を受けるように準備され得る。

【0033】

図４Ａに移ると、受動デバイス２４０が、第１レベルのダイ２１０の裏面２０６上に配置される。受動デバイス２４０は、受動デバイス２４０の相互接続部２４２（例えば、マイクロバンプ）が第１レベルのダイ２１０の裏面２０６上のボンディングサイトと位置合わせされるように配置される。ボンディングサイトは、ＴＳＶ２３２の上に直接形成されたボンディングパッドであってもよく、又は、第１レベルのダイ２１０の裏面２０６に形成された導電性トレースを通してＴＳＶ２３２に接続されたボンディングパッドであってもよい。いくつかの例では、はんだリフロープロセスが、受動デバイス２４０を第１レベルのダイ２１０に接合するために使用される。

【0034】

図４Ｂは、図４Ａに示されたプロセスフローの代替例を示す。図４Ｂにおいて、受動デバイス２４０は、受動デバイス２４０の凹型ボンドパッド２４６が、ＴＳＶ１３２に対応する第１レベルのダイ２１０の裏面２０６上のボンディングサイトと位置合わせされるように配置される。これらの例では、ハイブリッド接合プロセスが、受動デバイス２４０を第１レベルのダイ２１０に接合するために使用される。

【0035】

図４Ａ又は図４Ｂの何れかから図５に移ると、キャリア２５０が除去され、剥離層が活性化される。相互接続部２７０（例えば、はんだボール）が、第１レベルのダイの活性面２２８に取り付けられる。相互接続部２７０のいくつかは、ＴＳＶ２３２に電気的に結合される。いくつかの例では、第１レベルのダイ２１０と相互接続部２７０との間の機械的及び電気的結合を改善するために、ダイの活性面２２８上のボンドサイト及びパッシベーション層の周囲部分の上にアンダーバンプメタライゼーションプロセスが実施される。

【0036】

更なる説明のために、図６は、いくつかの実施形態による別の例示的な半導体パッケージアセンブリ６００のブロック図を示す。半導体パッケージアセンブリ６００は、図１の第１レベルのダイ１１０と同様の特徴を含む第１レベルのダイ６１０を含む。すなわち、図６は、ＴＳＶ６３２ａ～ｈ、基板６０２の裏面６０６、活性面６３０、相互接続層６２２、デバイス層集積回路６１２を含むデバイス層６０４、及び、デバイス層集積回路６１２に電力を送達するための第１レベルのダイ６１０内の１つ以上の電力端子６４４（例えば、電力レール、電力バス又は電力メッシュに接続される）を含む。図示されたＴＳＶの数は、説明のためだけのものであり、当業者の読者であれば、図示されたよりも多くのＴＳＶが存在し得ることを理解するであろう。

【0037】

また、半導体パッケージアセンブリ６００は、第１レベルのダイ６１０の活性面６３０に電気的及び機械的に結合された多数の外部相互接続部６７０を含む。外部相互接続部６７０は、基板６５０等の外部構成要素から半導体パッケージアセンブリ６００に電力及び接地を提供するために使用される。

【0038】

また、半導体パッケージアセンブリ６００は、上述したように第１レベルのダイ６１０の裏面６０６に接合された受動デバイス６４０、６４６を含む。したがって、受動デバイス６４０、６４６は、３Ｄパッケージアーキテクチャの第２レベルの構成要素である。受動デバイス６４０、６４６は、第１レベルのダイ６１０の裏面６０６上の導電性トレースを通してＴＳＶ（すなわち、ＴＳＶ６３２ａ、６３２ｂ、６３２ｇ、６３２ｈ）に直接接合されるか、又は、ＴＳＶ（すなわち、ＴＳＶ６３２ａ、６３２ｂ、６３２ｇ、６３２ｈ）に接続された２つ以上のボンドサイトに接合される相互接続部６４２、６４８（例えば、マイクロバンプ又はボンドパッド）を含む。受動デバイス６４０、６４６は、図示されたものよりも多い又は少ないＴＳＶに電気的に結合され得ることが理解されるであろう。相互接続部６４２、６４８は、冶金接合（例えば、はんだリフロー）のためのはんだ構造、又は、ハイブリッド接合のための凹型ボンドパッドとすることができる。様々な例では、受動デバイス６４０、６４６は、キャパシタ、抵抗器、インダクタ又はそれらの組み合わせである。

【0039】

また、半導体パッケージアセンブリ６００は、第１レベルのダイ６１０の裏面６０６に接合された少なくとも１つの積層されたダイ６８０を含む。したがって、積層されたダイ６８０は、３Ｄパッケージアーキテクチャの第２レベルの構成要素である。積層されたダイ６８０は、基板、デバイス層集積回路、相互接続層（説明を容易にするために全ては示さず）等のように、第１レベルのダイ６１０と同様の特徴を含む。積層されたダイ６８０は、入力信号、出力信号、電力及び接地を伝達する外部相互接続部６７０に直接接続されない。むしろ、積層されたダイ６８０との間の入力信号、出力信号、電力及び接地は、第１レベルのダイ６１０のＴＳＶ６３２ｃ、６３２ｄ、６３２ｅ、６３２ｆを通して伝達される。

【0040】

積層されたダイ６８０は、第１レベルのダイ６１０の裏面６０６に接合するための相互接続部６８２を含む。相互接続部６８２は、冶金接合（例えば、はんだリフロー）のためのはんだ構造、又は、ハイブリッド接合のための凹型ボンドパッドとすることができる。存在する場合、凹型ボンドパッドは、積層されたダイ６８０の活性面６２８と同一平面上にあり、銅等の導電性金属から構成することができる。積層されたダイ６８０の相互接続部６８２は、ＴＳＶ（すなわち、ＴＳＶ６３２ｃ、６３２ｄ、６３２ｅ、６３２ｆ）に直接接合することができ、又は、第１レベルのダイ６１０の裏面６０６上の導電性トレースを通してＴＳＶ（すなわち、ＴＳＶ６３２ｃ、６３２ｄ、６３２ｅ、６３２ｆ）に接続された２つ以上のボンドサイトに接合することができる。積層されたダイ６８０は、図示されたものよりも多くの又は少ないＴＳＶに電気的に結合され得ることが理解されよう。

【0041】

受動デバイス６４０、６４６は、上述したように、フィルタ処理された電力を第１レベルのダイ６１０に供給するキャパシタを含む。また、受動デバイス６４０、６４６は、積層されたダイ６８０に電力を供給する。図６に示された例示的な構成では、受動デバイス６４０は、相互接続部６７０、ボンドパッド６２４、ＴＳＶ６３２ａ及び相互接続部６４２を含む経路を通して基板６５０から電力を受け取る。受動デバイス６４０は、ＴＳＶ６３２ｂを通して第１レベルのダイ６１０内の電力端子６４４に電力を供給する。積層されたダイ６８０は、第１レベルのダイ６１０内の電力端子６４４と、電力端子６４４に電気的に結合されたＴＳＶ６３２ｃと、相互接続部６８２と、を含む経路を通して、受動デバイス６４０から電力を受け取る。積層されたダイ６８０は、第１レベルのダイ６１０内のＴＳＶ６３２ｄを通して基板６５０から接地を受け取る。積層されたダイ６８０は、第１レベルのダイ６１０内の相互接続層６２２に電気的に結合された２つ以上のＴＳＶ６３２ｅ、６３２ｆを通して入力／出力信号を伝達する。受動デバイス６４６は、相互接続部６７０及びＴＳＶ６３２ｈを通して基板６５０から電力を受け取る。受動デバイス６４０は、ＴＳＶ６３２ｇを通して第１レベルのダイ６１０内の別の電力端子６４５に電力を供給する。

【0042】

また、半導体パッケージアセンブリ６００は、第１レベルのダイ６１０、積層されたダイ６８０及び受動デバイス６４０、６４６を包むカプセル化層（図示せず）を含む。一例では、カプセル化層は、エポキシ又は他のポリマー材料である。別の例では、カプセル化層は二酸化ケイ素であり、したがって、第１レベルのダイ６１０のＣＴＥに近いＣＴＥを有する。

【0043】

更なる説明のために、図７は、いくつかの実施形態による別の例示的な半導体パッケージアセンブリ７００のブロック図を示す。半導体パッケージアセンブリ７００は、複数の第１レベルのダイ７１０、７１１を含む。第１レベルのダイ７１０は、ＴＳＶ７３２ａ～ｆ、基板７０２の裏面７０６、活性面７２８、相互接続層７２２、デバイス層集積回路７１２を含むデバイス層７０４、及び、デバイス層集積回路７１２に電力を送達するための第１レベルのダイ７１０内の１つ以上の電力端子７４４（例えば、電力レール、電力バス又は電力メッシュに接続される）を含む。加えて、第１レベルのダイ７１１は、ＴＳＶ７３３ａ～ｆ、基板７０３の裏面７０７、活性面７２９、相互接続層７２３、デバイス層集積回路７１３を含むデバイス層７０５、及び、デバイス層集積回路７１３に電力を送達するための第１レベルのダイ７１１内の１つ以上の電力端子７４５（例えば、電力レール、電力バス、又は電力メッシュに接続される）を含む。第１レベルのダイ７１０、７１１の何れかの図示されたＴＳＶの数は、説明のためだけのものであり、当業者の読者であれば、図示されたよりも多い又は少ないＴＳＶが存在し得ることを理解するであろう。

【0044】

また、第１レベルのダイ７１０、７１１は、物理デバイス又は「ＰＨＹ（physical device）」領域７１６、７１７と、非ＰＨＹ領域と、を含む。ＰＨＹ領域は、ダイ間信号の送信に専用の様々な内部及び外部導体構造を有する。非ＰＨＹ領域は、電力、接地、又は、ダイから基板への信号の伝達に合わせて調整された導体構造を有する。ＰＨＹ領域７１６、７１７は、第１レベルのダイ７１０、７１１間の電気経路を実装するための入力／出力信号のためのダイパッドを含む。いくつかの例では、これらのＰＨＹ領域７１６、７１７内のダイパッドは、第１レベルのダイの非ＰＨＹ領域の他のダイパッドよりも細かいピッチを有する。ＰＨＹ７１６、７１７は、第１レベルのダイ７１０、７１１の各々の周辺に製造され、これらのＰＨＹ領域７１６、７１７が互いに近接して、２つのＰＨＹ領域７１６、７１７間の距離が減少するように配置される。

【0045】

また、半導体パッケージアセンブリ７００は、半導体パッケージアセンブリ７００を基板７５０等の外部構成要素に電気的及び機械的に結合する多数の外部相互接続部７７０を含む。一実施形態では、基板７５０は、プリント回路基板（printed circuit board、ＰＣＢ）である。外部相互接続部７７０は、基板７５０から半導体パッケージアセンブリ７００に電力及び接地を提供するために使用される。導電性外部相互接続部は、ダイパッド、マイクロバンプ、Ｃ４バンプ又は他のはんだ構造等の導電性構造であってもよい。

【0046】

また、半導体パッケージアセンブリ７００は、第１レベルのダイ７１０の裏面７０６に接合された少なくとも１つの受動デバイス７４０と、他の第１レベルのダイ７１１の裏面７０７に接合された少なくとも１つの受動デバイス７４１と、を含む。したがって、受動デバイス７４０、７４１は、３Ｄパッケージアーキテクチャの第２レベルの構成要素である。受動デバイス７４０は、ＴＳＶ（すなわち、ＴＳＶ７３２ｅ、７３２ｆ）に直接接合されるか、又は、第１レベルのダイ７１０の裏面７０６上の導電性トレースを通してＴＳＶ（すなわち、ＴＳＶ７３２ｅ、７３２ｆ）に接続された２つ以上のボンドサイトに接合される相互接続部７４２を含む。受動デバイス７４１は、ＴＳＶ（すなわち、ＴＳＶ７３３ｅ、７３３ｆ）に直接接合されるか、又は、第１レベルのダイ７１１の裏面７０７上の導電性トレースを通してＴＳＶ（すなわち、ＴＳＶ７３３ｅ、７３３ｆ）に接続された２つ以上のボンドサイトに接合される相互接続部７４３（例えば、マイクロバンプ又はボンドパッド）を含む。受動デバイス７４０、７４１は、図示されたものよりも多い又は少ないＴＳＶに電気的に結合され得ることが理解されるであろう。相互接続部７４２、７４３は、上述したように、冶金接合（例えば、はんだリフロー）のためのはんだ構造、又は、ハイブリッド接合のための凹型ボンドパッドとすることができる。様々な例では、受動デバイス７４０、７４１は、キャパシタ、抵抗器、インダクタ又はそれらの組み合わせとすることができる。受動デバイス７４０、７４１は、受動デバイス７４０、７４１とダイ間接続を実装するダイパッドとの間の距離を低減するために、それぞれのＰＨＹ領域７１６、７１７の反対側の第１レベルのダイ７１０、７１１の裏面７０６、７０７上に配置される。

【0047】

また、半導体パッケージアセンブリ７００は、第１レベルのダイ７１０の裏面７０６に接合された積層されたダイ７８０と、他の第１レベルのダイ７１１の裏面７０７に接合された積層されたダイ７８１と、を含む。したがって、積層されたダイ７８０、７８１は、３Ｄパッケージアーキテクチャの第２レベルの構成要素である。積層されたダイ７８０は、第１レベルのダイ７１０の裏面７０６に接合するための相互接続部７８２を含む。積層されたダイ７８１は、第１レベルのダイ７１１の裏面７０７に接合するための相互接続部７８３を含む。相互接続部７８２、７８３は、冶金接合（例えば、はんだリフロー）のためのはんだ構造、又は、ハイブリッド接合のための凹型ボンドパッドとすることができる。存在する場合、凹型ボンドパッドは、活性面７２８、７２９と同一平面上にあり、銅等の導電性金属から構成することができる。

【0048】

積層されたダイ７８０の相互接続部７８２は、ＴＳＶ（すなわち、ＴＳＶ７３２ａ、７３２ｄ、７３２ｃ、７３２ｄ）に直接接合されるか、又は、第１レベルのダイ７１０の裏面７０６上の導電性トレースを通してＴＳＶ（すなわち、ＴＳＶ７３２ａ、７３２ｄ、７３２ｃ、７３２ｄ）に接続された２つ以上のボンドサイトに接合される。積層されたダイ７８１の相互接続部７８３は、ＴＳＶ（すなわち、ＴＳＶ７３３ａ、７３３ｄ、７３３ｃ、７３３ｄ）に直接接合されるか、又は、第１レベルのダイ７１１の裏面７０７上の導電性トレースを通してＴＳＶ（すなわち、ＴＳＶ７３３ａ、７３３ｄ、７３３ｃ、７３３ｄ）に接続された２つ以上のボンドサイトに接合される。積層されたダイ７８０、７８１は、図示されたものよりも多くの又は少ないＴＳＶに電気的に結合され得ることが理解されよう。

【0049】

図７に示された例示的な半導体パッケージアセンブリ７００は、第１レベルのダイ７１０、７１１、積層されたダイ７８０、７８１、及び、受動デバイス７４０、７４１を包むカプセル化材７９０を含む。一例では、カプセル化材７９０は、エポキシ又は他のポリマー材料である。別の例では、カプセル化層は二酸化ケイ素であり、したがって、第１レベルのダイ７１０、７１１のＣＴＥに近いＣＴＥを有する。

【0050】

また、半導体パッケージアセンブリ７００は、第１レベルのダイ７１０、７１１のＰＨＹ領域７１６、７１７間の電気経路を実装する再配線層７１８を含む。また、再配線層７１８は、第１レベルのダイの活性面７２８、７２９上の他のダイパッドと再配線層のランド側表面上の相互接続部７７０との間の電気経路を実装する。再配線層７１８は、第１レベルのダイ７１０、７１１の活性面７２８、７２９上、及び、活性面７２８、７２９と同一平面上にあるカプセル化材７９０上に製造される。再配線層７１８は、第１レベルのダイ７１０、７１１の活性面７２８、７２９から、これらの表面を越えてカプセル化材７９０の同一平面上の表面まで延在するファンアウト経路を形成する。再配線層７１８は、トレース、パッド、ビア、及び、製造に好適な他のタイプの導体構造等の導体構造の複数の層（図示せず）と、複数のレベル間誘電体層（図示せず）と、を含むことができる。様々な例では、導体構造は、銅、アルミニウム、金、白金、パラジウム、これら又は他の導体の組み合わせから構成され、めっき、スパッタリング、化学蒸着、これらの組み合わせ等の周知の材料堆積技術を使用して製造され、必要に応じて、周知のフォトリソグラフィ及び方向性エッチング技術を使用してパターン化され得る。レベル間誘電体層は、酸化ケイ素等のガラス又は他のタイプのレベル間誘電体層材料から構成することができる。外部相互接続部は、再配線層７１８内のボンドパッドに機械的及び電気的に結合される。再配線層７１８は、第１レベルのダイ７１０のＰＨＹ領域７１６と他の第１レベルのダイ７１１のＰＨＹ領域７１７との間のタイトピッチ集積ファンアウト相互接続を実装することができる。

【0051】

いくつかの実施形態では、受動デバイス７４０、７４１は、フィルタ処理された電力を第１レベルのダイ７１０、７１１にそれぞれ供給するキャパシタを含む。また、受動デバイス７４０、７４１は、フィルタ処理された電力を積層されたダイ７８０、７８１にそれぞれ供給する。図７に示された例示的な構成では、受動デバイス７４０は、相互接続部７７０、再配線層７１８及びＴＳＶ７３２ｅを通して基板７５０から電力を受け取る。受動デバイス７４０は、ＴＳＶ６３２ｆを通して第１レベルのダイ７１０内の電力端子７４４に電力を供給する。いくつかの実施形態では、積層されたダイ７８０は、ＴＳＶ６３２ｄ及び電力端子７４４への電気経路を通して、又は、ＴＳＶ６３２ｄ及び受動デバイス７４０に電気的に結合された異なる電力端子（図示せず）を含む別の電気経路を通して、受動デバイス７４０から電力を受け取る。他の実施形態では、積層されたダイ７８０は、ＴＳＶ、再配線層７１８及び相互接続部７７０を通して基板から電力を受け取る。積層されたダイ７８０は、第１レベルのダイ７１０内のＴＳＶ７３２ｃを通して基板７５０から接地を受け取る。積層されたダイ７８０は、第１レベルのダイ７１０内の相互接続層７２２に電気的に結合されたＴＳＶ７３２ａ、７３２ｂを通して入力／出力信号を伝達する。

【0052】

同様に、受動デバイス７４１は、相互接続部７７０、再配線層７１８及びＴＳＶ７３３ｅを通して基板７５０から電力を受け取る。受動デバイス７４１は、ＴＳＶ７３３ｆを通して第１レベルのダイ７１１内の電力端子７４５に電力を供給する。いくつかの実施形態では、積層されたダイ７８１は、ＴＳＶ７３３ｄ及び電力端子７４５への電気経路を通して、又は、ＴＳＶ７３３ｄ及び受動デバイス７４１に電気的に結合された別の電力端子（図示せず）を含む別の電気経路を通して、受動デバイス７４１から電力を受け取る。他の実施形態では、積層されたダイ７８１は、ＴＳＶ、再配線層７１８及び相互接続部７７０を通して基板から電力を受け取る。積層されたダイ７８１は、第１レベルのダイ７１１内のＴＳＶ７３３ｃを通して基板７５０から接地を受け取る。積層されたダイ７８１は、第１レベルのダイ７１１内の相互接続層７２３に電気的に結合されたＴＳＶ７３３ａ、７３３ｂを通して入力／出力信号を伝達する。

【0053】

更なる説明のために、図８は、いくつかの実施形態による別の例示的な半導体パッケージアセンブリ８００の斜視ブロック図を示す。従来、非活性（又は「ダミー」）構成要素が、半導体パッケージのための構造的支持を提供するために、他の積層された活性構成要素（例えば、第２レベルのダイ）の中で第１レベルのダイ上に積層される。ダミー構成要素は、例えば、第１レベルのダイのＣＴＥと同様のＣＴＥを有するバルクシリコンであり得る。一例として、ダミー構成要素は、第２レベルのダイのそば又は周りに配置することができる。いくつかの実施形態によれば、ダミー構成要素の一部又は全部を受動デバイスで置き換えることができる。

【0054】

図８の例では、ダミー構成要素の一部又は全部が、第１レベルのダイ上に積層された受動デバイスで置き換えられている。半導体パッケージアセンブリ８００は、第１レベルのダイ８１０の裏面８０６に接合された積層されたダイ８８０と、別の第１レベルのダイ８１１の裏面８０７に接合された積層されたダイ８８１と、を含む。また、ダミー構成要素８２０は、パッケージに構造的支持を提供するために、積層されたダイ８８０、８８１の周りで第１レベルのダイ８１０、８１１の裏面８０６、８０７に取り付けられる。図８の例では、ダミー構成要素の代わりに、受動デバイス８４０、８４１が、第１レベルのダイ８１０、８１１の裏面８０６、８０７にそれぞれ接合される。この例では、受動デバイス８４０、８４１は、第１レベルのダイ８１０、８１１のＰＨＹ領域８１６、８１７（破線によって部分的に示される）に近接して配置されている。第１レベルのダイ８１０、８１１、積層されたダイ８８０、８８１及び受動デバイス８４０、８４１は、上記で説明した図１～図７の何れかに示したものと同じ又は同様の特徴を含む。第１のレベルのダイ８１０、８１１、積層されたダイ８８０、８８１及び受動デバイス８４０、８４１は、説明を明確にするためにここでは示されていないカプセル化材内に包むことができる。再配線層８１８は、第１レベルのダイ８１０、８１１の活性面及びカプセル化材の同一平面上の表面上に製造される。外部相互接続部８７０は、電力及び接地を提供するために、及び、半導体パッケージアセンブリ８００の外部の構成要素からＩ／Ｏ信号を伝達するために、再配線層８１８に取り付けられている。

【0055】

更なる説明のために、図９は、積層された受動デバイスを有する三次元半導体パッケージを製造するための例示的な方法を示すフロー図を示している。図９の方法は、第１のダイの裏面上に複数のシリコン貫通ビア（ＴＳＶ）を露出させること９０２を含む。第１の複数のＴＳＶのうち第１のＴＳＶは、第１のダイの活性面から第１のダイの裏面に電力を供給する。第１のダイの裏面上に複数のＴＳＶを露出させること９０２は、キャリア上に第１レベルの底部ダイを配置し、底部ダイの基板の裏面からバルク材料を除去することによって実行される。裏面は、活性面の反対側の面である。バルク材料は、底部ダイに埋め込まれたＴＳＶを露出させるために、例えば研削によって除去される。ＴＳＶは、裏面から底部ダイへの電気経路を提供する。ＴＳＶは、トランジスタ、キャパシタ又は抵抗器等の集積回路を含むデバイス層で終端することができる。また、ＴＳＶは、電力、接地を受け取り、Ｉ／Ｏ信号を基板又は再配線層等の外部構成要素に伝達するために、ダイの機能論理ブロック間及びダイパッド相互接続部への電気信号経路を提供する、メタライゼーション（例えば、導電性トレース、パッド及びビア）及び誘電体材料の層を含む相互接続層において終端することができる。また、ＴＳＶは、ダイパッドが基板等の外部構成要素と接するダイの活性面で終端することができる。少なくとも１つのＴＳＶは、底部ダイの活性面から底部ダイの裏面へ電力を供給するための電気経路を提供する。

【0056】

また、図９の方法は、第１の受動デバイスを、第１の受動デバイスの導電性コンタクトが第１のダイ内の第１の複数のＴＳＶと電気的に接するように、第１のダイの裏面に結合すること９０４を含む。第１の受動デバイスは、第１のＴＳＶを通して電力を受け取り、第１の複数のＴＳＶのうち第２のＴＳＶを通して第１のダイに電力を供給する。第１の受動デバイスを第１のダイの裏面に結合すること９０４は、受動デバイスと第１のダイの裏面（相互接続層を含む活性面の反対側）との間に冶金ボンド又はハイブリッドボンドを生成することによって実行される。

【0057】

受動デバイスの電気コンタクトは、受動デバイスに電力を供給するＴＳＶを含む第１のグループのＴＳＶに接合される。いくつかの例では、導電性トレース及びボンドパッドが底部ダイの裏面上に形成される。これらの例では、受動デバイスの電気コンタクトは、これらの導電性トレースを通して第１のグループのＴＳＶに電気的に結合されたボンドパッドに接合される。受動デバイスの電気コンタクトのうち少なくとも１つは、受動デバイスに電力を供給するＴＳＶの第１のグループ内のＴＳＶに電気的に結合される。ＴＳＶの第１のグループ内の少なくとも１つの他のＴＳＶは、受動デバイスからダイに電力を供給するために、第１のダイ内の（例えば、ダイの活性面に近接する相互接続層内の）電力端子に接続される。受動デバイスは、キャパシタ、抵抗器、インダクタ又はそれらの組み合わせを含むことができる。電気コンタクトは、ハイブリッド接合のための凹型ダイパッド、又は、冶金接合のための導電性相互接続部（例えば、マイクロバンプ）に電気的及び機械的に結合されたダイパッドであり得る。いくつかの例では、受動デバイスは、上述したように、底部ダイの活性面上のＰＨＹ領域の反対側の底部ダイの裏面上に積層される。

【0058】

更なる説明のために、図１０は、積層された受動デバイスを有する三次元半導体パッケージを製造するための別の例示的な方法を示すフロー図を示している。図１０の方法は、第２のダイを、第２のダイの導電性コンタクトが第１のダイ内の第２の複数のＴＳＶと電気的に接するように、第１のダイの裏面に結合すること１００２を含むという点で、図９の方法に追加される。第２のダイを第１のダイの裏面に結合すること１００２は、積層された第２のダイと底部ダイの裏面（相互接続層を含む活性面の反対側）との間に冶金ボンド又はハイブリッドボンドを生成することによって実行される。積層されたダイの相互接続部は、ＴＳＶの第２のグループに接合される。いくつかの例では、導電性トレース及びボンドパッドは、底部ダイの裏面上に形成される。これらの例では、積層されたダイの相互接続部は、これらの導電性トレースを通してＴＳＶの第２のグループに電気的に結合されるボンドパッドに接合される。様々な実施形態では、相互接続部は、ハイブリッド接合のためにダイの活性面と同一平面上にある凹型ボンドパッド、又は、冶金接合のために導電性相互接続部（例えば、マイクロバンプ）に電気的及び機械的に結合される活性面上に形成されたダイパッドである。ＴＳＶの第２のグループは、少なくとも、積層されたダイと底部ダイとの間のＩ／Ｏ信号のための経路を提供する。

【0059】

更なる説明のために、図１１は、図９の方法の変形例を示すフロー図を示している。図１１の方法は、第２のダイの裏面上に複数のＴＳＶを露出させること１１０２を含む。第２の複数のＴＳＶのうち第３のＴＳＶは、第２のダイの活性面から第２のダイの裏面に電力を供給する。第２のダイの裏面上に複数のＴＳＶを露出させること１１０２は、第１の底部ダイを有するキャリア上に第２の底部ダイを配置し、同じプロセスで第１及び第２の底部ダイの基板の裏面からバルク材料を除去することによって実行される。裏面は、活性面の反対側の面である。

【0060】

バルク材料は、第２の底部ダイに埋め込まれたＴＳＶを露出させるために、例えば研削によって除去される。ＴＳＶは、裏面から第２の底部ダイへの電気経路を提供する。ＴＳＶは、トランジスタ、キャパシタ又は抵抗器等の集積回路を含むデバイス層で終端することができる。また、ＴＳＶは、電力、接地を受け取り、Ｉ／Ｏ信号を基板又は再配線層等の外部構成要素に伝達するために、ダイの機能論理ブロック間及びダイパッド相互接続部への電気信号経路を提供する、メタライゼーション（例えば、導電性トレース、パッド及びビア）及び誘電体材料の層を含む相互接続層において終端することができる。また、ＴＳＶは、ダイパッドが基板等の外部構成要素と接するダイの活性面で終端することができる。少なくとも１つのＴＳＶは、第２の底部ダイの活性面から裏面に電力を供給する電気経路を提供する。

【0061】

また、図１１の方法は、第２の受動デバイスを、第２の受動デバイスの導電性コンタクトが第２のダイ内の第２の複数のＴＳＶと電気的に接するように、第２のダイの裏面に結合すること１１０４を含む。第２の受動デバイスは、第３のＴＳＶを通して電力を受け取り、第２の複数のＴＳＶのうち第４のＴＳＶを通して第２のダイに電力を供給する。第２の受動デバイスを第２のダイの裏面に結合すること１１０４は、第２の受動デバイスと第２の底部ダイの裏面（相互接続層の活性面の反対側）との間に冶金ボンド又はハイブリッドボンドを生成することによって実行される。第２の受動デバイスの電気コンタクトは、第２の底部ダイのＴＳＶの第２のグループに接合される。いくつかの例では、導電性トレース及びボンドパッドは、第２の底部ダイの裏面上に形成される。これらの例では、第２の受動デバイスの電気コンタクトは、これらの導電性トレースを通して第２のグループのＴＳＶに電気的に結合されたボンドパッドに接合される。第２の受動デバイスの電気コンタクトのうち少なくとも１つは、活性面から第２の底部ダイの裏面に電力を供給するための電気経路を提供する第２のグループのＴＳＶ内のＴＳＶに電気的に結合される。第２のグループのＴＳＶ内の別のＴＳＶは、第２の底部ダイ内の（例えば、ダイの活性面に近接する相互接続層内の）電力端子に接続される。様々な例では、第２の受動デバイスは、キャパシタ、抵抗器、インダクタ又はそれらの組み合わせを含むことができる。電気コンタクトは、ハイブリッド接合のための凹型ダイパッド、又は、冶金接合のための導電性相互接続部（例えば、マイクロバンプ）に電気的及び機械的に結合されたダイパッドであってもよい。いくつかの例では、第１の底部ダイ上に積層された第１の受動デバイス及び第２の底部ダイ上に積層された第２の受動デバイスは、上述したように、それぞれのＰＨＹ領域の反対側のそれぞれの裏面上に配置される。

【0062】

上記を考慮して、当業者の読者は、本開示によるいくつかの実施形態がいくつかの利点を提供することを理解するであろう。ダイ側受動デバイスと比較して、半導体パッケージのフットプリントは、底部ダイ上に受動デバイスを積層することによって低減され得る。ランド又はボール側受動デバイスと比較して、ランド又はボール側相互接続部のために利用可能な空間は、受動デバイスをこの側から上記で開示された積層された構成に移動させることによって増加され得る。受動デバイスは、容量性及び誘導性寄生を低減するために、ダイの集積回路により近接して配置することができる。受動デバイスがキャパシタを含む場合、これらの受動デバイスは、これらの高速Ｉ／Ｏ接続に電力を送達する最短経路を提供するために、底部ダイのダイ間相互接続領域のすぐそばに配置することができる。

【0063】

本開示の様々な実施形態において修正及び変更を行うことができることは、上述した記載から理解されるであろう。本明細書における記載は、説明のみを目的としており、限定的な意味で解釈されるべきではない。本開示の範囲は、以下の特許請求の範囲の文言によってのみ限定される。

【図1】