特表 2024-540852 メモリの動的セットアップ及びホールド時間調整

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-11-06

(54)【発明の名称】メモリの動的セットアップ及びホールド時間調整

(51)【国際特許分類】

   G06F 1/10 20060101AFI20241029BHJP

   G06F 12/00 20060101ALI20241029BHJP

   G11C 7/22 20060101ALI20241029BHJP

   G11C 7/04 20060101ALI20241029BHJP

【ＦＩ】

G06F1/10 520

G06F12/00 564D

G11C7/22 100

G11C7/04

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024521282

(86)(22)【出願日】2022-10-10

(85)【翻訳文提出日】2024-05-21

(86)【国際出願番号】 US2022077850

(87)【国際公開番号】W WO2023064729

(87)【国際公開日】2023-04-20

(31)【優先権主張番号】63/254,873

(32)【優先日】2021-10-12

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/564,747

(32)【優先日】2021-12-29

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(71)【出願人】

【識別番号】508301087

【氏名又は名称】エーティーアイ・テクノロジーズ・ユーエルシー

【氏名又は名称原語表記】ＡＴＩ ＴＥＣＨＮＯＬＯＧＩＥＳ ＵＬＣ

【住所又は居所原語表記】Ｏｎｅ Ｃｏｍｍｅｒｃｅ Ｖａｌｌｅｙ Ｄｒｉｖｅ Ｅａｓｔ， Ｍａｒｋｈａｍ， Ｏｎｔａｒｉｏ， Ｌ３Ｔ ７Ｘ６ Ｃａｎａｄａ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】ジョン ジェイ． ウー

(72)【発明者】

【氏名】ヤロスワフ クシュチャク

(72)【発明者】

【氏名】ゴウラヴ シングラ

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160CC01

(57)【要約】

複数の動作条件にわたって順序回路によってデータを効率的に取り込むためのシステム及び方法が説明される。様々な実施形態では、集積回路は、そのＩ／Ｏ境界において及びそのダイにわたって複数の信号到着調整器を含む。信号到着調整器は、各々がそれぞれの待ち時間を伴う２つの内部タイミング経路を含む。信号到着調整器は、入力信号を受信し、第１のタイミング経路及び第２のタイミング経路のうち選択された何れかから出力信号を生成する。信号到着調整器は、出力信号を順序回路に送る。順序回路は、出力信号を入力データ信号及び入力クロック信号のうち何れかとして使用する。信号到着調整器内の２つのタイミング経路間の選択は、順序回路のセットアップ及びホールド時間要件を満足することを支援する。
【選択図】図２

【特許請求の範囲】

【請求項1】

装置であって、
順序回路と、
信号到着調整器と、を備え、
前記信号到着調整器は、
入力クロック信号及び入力データ信号のうち何れかである第１の信号を受信することと、
前記順序回路に伝達するために前記第１の信号の第１のバージョン又は前記第１の信号の第２のバージョンのうち何れかを選択するための制御信号を受信することと、
を行うように構成されており、
前記第１の信号の第２のバージョンは、前記第１の信号の第１のバージョンに対して遅延する、
装置。

【請求項2】

前記制御信号は、比較的低い動作電圧に応じて、前記第１のバージョンを伝達のために選択するように構成されている、
請求項１の装置。

【請求項3】

前記制御信号は、比較的高い動作電圧に応じて、前記第２のバージョンを伝達のために選択するように構成されている、
請求項１の装置。

【請求項4】

第２のタイミング経路は、信号の伝送を遅延させるように構成された複数の回路要素を備える、
請求項２の装置。

【請求項5】

前記複数の回路要素は、２つ以上のインバータを備える、
請求項４の装置。

【請求項6】

前記複数の回路要素は、偶数のインバータを備える、
請求項５の装置。

【請求項7】

前記制御信号は、動作温度に依存して、前記第１の信号の第１のバージョン及び前記第１の信号の第２のバージョンのうち何れかを選択する、
請求項１の装置。

【請求項8】

方法であって、
信号到着調整器が、入力クロック信号及び入力データ信号のうち何れかである第１の信号を受信することと、
順序回路に伝達するために前記第１の信号の第１のバージョン又は前記第１の信号の第２のバージョンのうち何れかを選択するための制御信号を受信することと、を含み、
前記第１の信号の第２のバージョンは、前記第１の信号の第１のバージョンに対して遅延する、
方法。

【請求項9】

前記制御信号は、比較的低い動作電圧に応じて、前記第１のバージョンを伝達のために選択するように構成されている、
請求項８の方法。

【請求項10】

前記制御信号は、比較的高い動作電圧に応じて、前記第２のバージョンを伝達のために選択するように構成されている、
請求項８の方法。

【請求項11】

第２のタイミング経路は、信号の伝送を遅延させるように構成された複数の回路要素を備える、
請求項９の方法。

【請求項12】

前記複数の回路要素は、２つ以上のインバータを備える、
請求項１１の方法。

【請求項13】

前記複数の回路要素は、偶数のインバータを備える、
請求項１２の方法。

【請求項14】

前記方法は、動作温度に依存して、前記第１の信号の第１のバージョン及び前記第１の信号の第２のバージョンのうち何れかを伝達のために選択することを含む、
請求項８の方法。

【請求項15】

コンピューティングシステムであって、
１つ以上のタスクの命令と、前記１つ以上のタスクによって処理されるソースデータと、を記憶するように構成されたメモリと、
前記ソースデータを使用して前記命令を実行するように構成された集積回路と、を備え、
前記集積回路は、
順序回路と、
信号到着調整器と、を備え、
前記信号到着調整器は、
入力クロック信号及び入力データ信号のうち何れかである第１の信号を受信することと、
制御信号を受信することと、
前記制御信号によって部分的に決定された待ち時間を伴う第２の信号を前記順序回路に達することと、
を行うように構成されている、
コンピューティングシステム。

【請求項16】

前記信号到着調整器は、比較的高い動作温度に応じて、前記第１の信号が複数のタイミング経路のうち第１のタイミング経路を通過することに基づいて、前記第２の信号を生成するように構成されている、
請求項１５のコンピューティングシステム。

【請求項17】

前記信号到着調整器は、比較的低い動作電圧に応じて、前記第１の信号が複数のタイミング経路のうち第２のタイミング経路を通過することに基づいて、前記第２の信号を生成するように構成されている、
請求項１５のコンピューティングシステム。

【請求項18】

前記第１のタイミング経路は、前記第２のタイミング経路の第２の待ち時間よりも長い第１の待ち時間を有する、
請求項１６のコンピューティングシステム。

【請求項19】

前記第１の信号は、前記入力データ信号であり、
前記制御信号は、前記順序回路がホールド時間制限されていることを示す、
請求項１５のコンピューティングシステム。

【請求項20】

前記第１の信号は、前記入力クロック信号であり、
前記制御信号は、前記順序回路がセットアップ時間制限されていることを示す、
請求項１５のコンピューティングシステム。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
本願は、２０２１年１０月１２日に出願された「ＤＹＮＡＭＩＣ ＳＥＴＵＰ ＡＮＤ ＨＯＬＤ ＴＩＭＥＳ ＡＤＪＵＳＴＭＥＮＴ ＦＯＲ ＭＥＭＯＲＩＥＳ」と題する米国仮特許出願第６３／２５４，８７３号の優先権を主張し、その全体は、参照により本明細書に組み込まれる。

【背景技術】

【0002】

（関連技術の説明）
様々なタイプの順序回路が、入力クロック信号を受け取り、追加的にデータ信号を受け取る。これらのタイプの順序回路は、データ信号の処理をパイプライン方式で同期させる。これらの順序回路の例としては、ラッチ、フリップフロップ、ワード線ドライバ、ビット線ドライバ及びランダムアクセスメモリにおけるデータ記憶メモリセル等が挙げられる。一般に、順序回路は、セットアップ時間及びホールド時間を含む関連付けられたオーバーヘッドを有する。セットアップ時間又はホールド時間の何れかに違反すると、順序回路内の信号及び関連付けられた出力値が不安定になるか又は予測不能になる。出力値が正しくない値に落ち着くと、データ破損が発生する。しかしながら、出力値が正しい値に落ち着いたとしても、電力消費が増加してしまう。追加的に、出力値を受け取る後続の組み合わせ論理の回路の待ち時間が増加する。

【0003】

加えて、システム管理ユニットは、集積回路を異なる動作モード又は状態間で遷移させながら、集積回路の電力性能状態のための電源電圧の値及び動作クロック周波数を判定する。動作モードの例としては、アウェイク状態、アイドル状態及びスリープ状態が挙げられる。各動作モードは、１つ以上の電力性能状態に関連付けられる。異なる電源電圧及び動作クロック周波数を使用することは、集積回路の性能、電力消費及び安定性の間のトレードオフのバランスをとるのに役立つ。多くの集積回路に対してクロック速度を増加させる要求があるので、異なる動作条件に対して順序回路のセットアップ及びホールド時間要件のバランスをとることが課題となっている。

【0004】

上記を考慮して、複数の動作条件にわたって順序回路によってデータを効率的に取り込むための方法及びシステムが望まれている。

【図面の簡単な説明】

【0005】

【図1】複数の動作条件にわたって順序回路によってデータを効率的に取り込むためのタイミング経路の一般化された図である。

【図2】複数の動作条件にわたって順序回路によってデータを効率的に取り込むためのタイミング経路の一般化された図である。

【図3】複数の動作条件にわたって順序回路によってデータを取り込むためのタイミング経路の一般化された図である。

【図4】複数の動作条件にわたって順序回路によってデータを効率的に取り込むための方法の一実施形態の一般化された図である。

【図5】複数の動作条件にわたって順序回路によってデータを効率的に取り込むための方法の一実施形態の一般化された図である。

【図6】複数の動作条件にわたって順序回路によってデータを取り込むためのタイミング経路を有するコンピューティングシステムの一般化された図である。

【発明を実施するための形態】

【0006】

本発明は、様々な修正及び代替形態の余地があるが、具体的な実施形態が例として図面に示されており、本明細書で詳細に説明される。しかしながら、図面及びその詳細な説明は、開示された特定の形態に本発明を限定することを意図するものではなく、逆に、本発明は、添付の特許請求の範囲によって定義される本発明の範囲に含まれる全ての修正、均等物及び代替物を包含するものであることを理解されたい。

【0007】

以下の説明では、本発明の十分な理解を提供するために、多数の具体的な詳細が記載されている。しかしながら、当業者は、これらの具体的な詳細なしに本発明が実施され得ることを認識すべきである。いくつかの例では、本発明を不明瞭にすることを避けるために、周知の回路、構造及び技術が詳細に示されていない。更に、説明の簡略性及び明確性のために、図に示される要素は、必ずしも縮尺どおりに描画されていないことが理解されよう。例えば、いくつかの要素の寸法は、他の要素に対して誇張されている。

【0008】

複数の動作条件にわたって順序回路によってデータを効率的に取り込むためのシステム及び方法が企図される。様々な実施形態では、集積回路は、そのＩ／Ｏ境界において及びそのダイにわたって複数の信号到着調整器（signal arrival adjusters）を含む。信号到着調整器は、各々がそれぞれの待ち時間を伴う２つの内部タイミング経路を含む。信号到着調整器は、入力信号を受け取り、第１のタイミング経路及び第２のタイミング経路のうち選択された何れかから出力信号を生成する。信号到着調整器は、出力信号を順序回路に送る。いくつかの実施形態では、入力信号及び出力信号は、順序回路によって記憶されるデータ値に対応する。他の実施形態では、入力信号及び出力信号は、順序回路によって使用されるクロック信号に対応する。

【0009】

また、信号到着調整器は、セットアップ／ホールドセレクタ制御信号（又は制御信号）を受け取る。様々な実施形態では、制御ユニットは、様々な動作条件に基づいて制御信号を生成する。信号到着調整器（又は調整器）は、制御信号が第１の状態又は値を有することを調整器が判定した場合に、第１の待ち時間を伴う第１のタイミング経路を選択する。調整器は、制御信号が第１の状態とは異なる第２の状態に関連付けられていることを調整器が判定した場合に、第１の待ち時間よりも大きい第２の待ち時間を伴う第２のタイミング経路を選択する。様々な実施形態では、第２のタイミング経路は、第１のタイミング経路と比較した場合、経路を通る信号の待ち時間を増加させる１つ以上の遅延要素を含む。様々な実施形態では、第１のタイミング経路及び第２のタイミング経路のタイミングは、単一クロックサイクル以下である。調整器は、特定の動作条件に対するセットアップ時間要件及びホールド時間要件の両方を満足するために、順序回路のデータ信号又はクロック信号の信号経路内に配置され、順序回路における対応する到着時間を調整する。

【0010】

動作条件の例としては、動作温度、複数の電力性能状態（Ｐ状態）、動作電源電圧、及び、監視されるアクティビティレベル等が挙げられる。これらの条件のうち１つ以上の現在の値は、ダイ上の信号の待ち時間を変化させる。例えば、動作条件は、信号ルートの抵抗性及び容量性（resistive and capacitive、ＲＣ）寄生効果並びにトランジスタ閾値電圧に影響を及ぼす可能性がある。更に、特定の信号の待ち時間の変化は、その信号経路が、トランジスタよりも長い信号ルート（例えば、長い配線）を多く含むか、又は、長い信号ルートよりも、複数のレベルの組み合わせ論理を提供するトランジスタを多く含むか否かに基づく。したがって、順序回路に到着するデータ信号の待ち時間の変化は、順序回路に到着するクロック信号の待ち時間の変化とは異なり得る。

【0011】

設計者は、セットアップ時間要件及びホールド時間要件の両方が、特定の動作条件下で順序回路に対して満足されることを保証するように、データ信号経路及びクロック信号経路の各々を既にチューニングしている。しかしながら、データ信号及びクロック信号の待ち時間の結果として生じる変化が他の動作条件に対して互いに著しく異なるために、セットアップ及びホールド時間要件の一方又は両方が満足されなくなる。したがって、これらの他の動作条件に対するセットアップ時間要件及びホールド時間要件の両方を満足するために、データ信号又はクロック信号の信号経路上に調整器が配置され、順序回路における到着時間を調整する。特定の条件下で、クロック信号が順序回路におけるデータ信号よりも順序回路に遅く到着すると、順序回路においてホールド時間違反が発生する。例えば、入力クロック信号の順序回路における到着時間と入力データ信号の順序回路における到着時間との間の差が閾値よりも大きい場合、ホールド時間違反が発生する。これらの場合、信号到着調整器は、ホールド時間制限を除去するために、データ信号の経路上で使用される。特定の条件下で、データ信号が順序回路にクロック信号よりも著しく遅く到着すると、順序回路においてセットアップ時間違反が発生する。これらの場合、信号到着調整器は、セットアップ時間制限を除去するために、クロック信号の経路上で使用される。信号到着調整器内の２つのタイミング経路間の選択は、順序回路のセットアップ及びホールド時間要件を満足することを支援する。

【0012】

図１を参照すると、タイミング経路１００の一般化されたブロック図が示されている。集積回路は、信号到着調整器１２０等の複数の信号到着調整器を含む。集積回路は、その入力／出力（input/output、Ｉ／Ｏ）境界において及びそのダイにわたって、信号到着調整器（又は「信号到着調整ユニット」）１２０を使用することができる。様々な実施形態では、信号到着調整器１２０（又は調整器１２０）は、入力データ１０２及びセットアップ／ホールドセレクタ制御信号１０４を受け取る。調整器１２０は、中間データ１２８を生成し、それを順序回路１４０に送る。順序回路１４０は、中間データ１２８及び中間クロック１３２を受け取る。クロックツリー１３０は、入力クロック１０６を受け取り、中間クロック１３２を生成する。また、順序回路は、「ＶＤＤ」１４２として示される電源電圧レベル、及び、「ＶＳＳ」１４４として示される接地基準電圧レベルを使用する。様々な実施形態では、ＶＤＤ１４２及びＶＳＳ１４４の値は、現在使用されている電力性能状態（Ｐ状態）によって設定される。いくつかの実施形態では、調整器１２０は、ＶＤＤ１４２及びＶＳＳ１４４の同じ値を使用する。加えて、入力クロック１０６及び中間クロック１３２のうち１つ以上の動作周波数は、Ｐ状態に基づく。順序回路１４０は、出力データ１５０を生成する。

【0013】

順序回路１４０は、様々な順序データ記憶要素を表す。順序回路１４０の例としては、ラッチ、フリップフロップ、ワード線ドライバ、ビット線ドライバ、及び、ランダムアクセスメモリにおけるデータ記憶メモリビットセル等が挙げられる。概して、順序回路１４０は、セットアップ時間及びホールド時間要件を含む関連付けられたオーバーヘッドを有する。一実施形態では、調整器１２０は、各々がそれぞれの待ち時間を伴う２つのタイミング経路を含む。例えば、調整器１２０は、データ生成器１２２及び１２４を含む。第１のタイミング経路は、入力データ１０２を受け取り、データ生成器１２２及びマルチプレクサ（ｍｕｘ）１２６を使用して、中間データ１２８を生成する。第２のタイミング経路は、入力データ１０２を受け取り、データ生成器１２４及びマルチプレクサ（ｍｕｘ）１２６を使用して、中間データ１２８を生成する。マルチプレクサ１２６の選択線は、セットアップ／ホールドセレクタ１０４を受け取る。データ生成器１２２及び１２４を使用する２つのタイミング経路が示されているが、他の実施形態では、調整器１２０は、別の数のデータ生成器を使用する別の数のタイミング経路を含む。そのような実施形態では、マルチプレクサの数及び制御信号の数が増加する。

【0014】

一実施形態では、データ生成器１２２は、第２のデータ生成器１２４の待ち時間よりも小さい待ち時間を有する。一例では、データ生成器１２２は、配線遅延を使用し、論理ゲート遅延を使用しないが、データ生成器１２４は、直列に接続された偶数（すなわち、２、４、６等）のインバータを使用して、入力データ１０２の遅延された非反転値をマルチプレクサ１２６に送る。他の実施形態では、データ生成器は、反転された値をマルチプレクサ１２６に提供し、マルチプレクサ１２６の出力に、追加のインバータが使用される。マルチプレクサ１２６は、マルチプレクサ１２６の「０」入力が選択されることをセットアップ／ホールドセレクタ１０４が示す場合に、データ生成器１２２を使用する第１のタイミング経路を選択する。制御ユニット（装置の外部にあってもよい）が、セットアップ／ホールドセレクタ１０４を設定する。制御ユニットは、現在の動作条件が入力データ１０２の順序回路における到着時間と中間クロック１３２の順序回路における到着時間との間の差を時間閾値未満にさせることを制御ユニットが決定した場合に、セットアップ／ホールドセレクタ１０４を、データ生成器１２２が選択されることを示す値に設定する。したがって、順序回路１４０のセットアップ及びホールド時間要件は、設計サイクル中の前のチューニングによるこれらの到着時間によって満たされ得る。

【0015】

マルチプレクサ１２６は、セットアップ／ホールドセレクタ１０４がマルチプレクサ１２６の「１」入力が選択されることを示す場合に、データ生成器１２４の待ち時間よりも大きい待ち時間を有するデータ生成器１２２を使用する第２のタイミング経路を選択する。制御ユニットは、現在の特定の動作条件が中間クロック１３２の到着時間を入力データ１０２の到着時間から少なくとも時間閾値だけ遅滞させることを制御ユニットが決定した場合に、セットアップ／ホールドセレクタ１０４を、データ生成器１２４が選択されることを示す値に設定する。したがって、順序回路１４０のホールド時間要件は、これらの特定の動作条件の間に満たされることができない。データ生成器１２４は、これらの特定の条件下で順序回路１４０のホールド時間要件を満足することを支援する。データ生成器１２４の待ち時間は、中間データ１２８及び中間クロック１３２の到着時間の差を時間閾値よりも小さくさせる。したがって、順序回路１４０のホールド時間要件が満たされる。

【0016】

制御ユニットによって監視される動作条件の例としては、動作温度、複数の電力性能状態（Ｐ状態）、動作電圧、及び、監視される活動（アクティビティ）レベル等が挙げられる。これらの条件のうち１つ以上の現在の値は、入力データ１０２及び中間クロック１３２の到着時間等のような、ダイ上の信号の待ち時間を変化させる。例えば、動作条件は、信号ルートの抵抗性及び容量性（ＲＣ）寄生効果並びにトランジスタ閾値電圧に影響を及ぼす可能性がある。中間クロック１３２の到着時間を入力データ１０２の到着時間から少なくとも時間閾値だけ遅滞させる、特定の動作条件の組み合わせが知られている。既知の組み合わせが集積回路によって使用される場合、制御ユニットは、セットアップ／ホールドセレクタ１０４を、データ生成器１２４を選択するようにマルチプレクサ１２６に指示する値に設定する。

【0017】

いくつかの実施形態では、制御ユニットは、回路等のハードウェアを含み、回路は、動作条件の指標を受け取り、順序回路１４０に対してホールド時間違反を引き起こす１つ以上の組み合わせがいつ発生するかを判定する。例えば、電力マネージャ又は他の管理ユニットが、選択されたＰ状態を提供する。様々なタイプの温度センサのうち１つ以上が、動作温度の指標を提供する。順序回路１４０のためのセットアップ／ホールドセレクタ１０４を生成する制御ユニットのハードウェアは、この順序回路１４０に特有である。しかしながら、順序回路１４０の近くの他の順序回路が同様の信号タイミングを有する場合、これらの他の順序回路とともに使用される他の信号到着調整器は、セットアップ／ホールドセレクタ１０４を共有することができる。他の実施形態では、制御ユニットは、順序回路１４０に対してホールド時間違反を引き起こす１つ以上の動作条件の組み合わせを識別する構成可能テーブルを、ハードウェア又はファームウェア内に保持する。制御ユニットは、セットアップ／ホールドセレクタ１０４を、このテーブルの出力として、調整器１２０等の１つ以上の信号到着調整器に送る。

【0018】

信号到着調整器１２０の配置は、入力データ１０２の順序回路１４０における到着時間と中間クロック１３２の順序回路１４０における到着時間との間の差が時間閾値以上である場合に、何れの信号（例えば、入力データ信号１０２及び中間クロック信号１３２）が順序回路１４０に遅れて到着するかに基づく。図示した実施形態では、特定の動作条件下では、中間クロック１３２の到着時間が入力データ１０２の到着時間から少なくとも時間閾値だけ遅滞するので、調整器１２０は入力データ１０２の信号経路内に配置される。しかしながら、他の実施形態では、入力データ１０２の到着時間が特定の動作条件下で中間クロック１３２の到着時間から少なくとも時間閾値だけ遅滞する場合に、調整器１２０は、中間クロック１３２の信号経路内に配置される。このような場合、順序回路１４０は、セットアップ時間要件を満足することができない。したがって、制御ユニットは、セットアップ／ホールドセレクタ１０４を、データ生成器１２４を選択するように設定し、これは、中間クロック１３２の到着時間を更に遅延させる。したがって、これらの場合、入力データ１０２及び中間クロック１３２の到着時間の差が時間閾値よりも小さいので、セットアップ時間要件がここで満足される。

【0019】

図２を参照すると、タイミング経路２００の一般化されたブロック図が示されている。タイミング経路２００は、（図１の）タイミング経路１００に関して示されているのと同様の構成要素を含む。例えば、クロック生成器２１０は、入力クロック信号入力クロック２０６を受け取り、クロック信号２１６を生成し、クロック信号２１６は、ローカルクロックバッファリング回路２１８（又は回路２１８）によって受け取られる。回路２１８の出力は、中間クロック信号２３２であり、中間クロック信号２３２は、順序回路２４０によって受け取られる。クロック生成器２１０は、１つ以上のブール組み合わせ論理ゲート及び複合ゲートを含む、クロックバッファリング回路２１２（又は回路２１２）を使用する。回路２１２によって使用される他の制御信号は、説明を容易にするために示されていない。インバータ２１４は、クロック信号２１６を様々な種類の回路に送るグローバルクロックバッファである。

【0020】

先に説明したように、信号到着調整器２２０（又は調整器２２０）の配置は、入力データ２０２及び中間クロック２３２の到着時間の差が時間閾値以上である場合に、何れの信号（例えば、入力データ信号２０２及び中間クロック信号２３２）が順序回路１４０に遅れて到着するかに基づく。図示した実施形態では、特定の動作条件下では、中間クロック２３２の到着時間が入力データ２０２の到着時間よりも少なくとも時間閾値だけ遅滞するので、調整器２２０は入力データ信号２０２と順序回路２４０との間の信号経路内に配置される。したがって、これらの特定の動作条件下では、順序回路２４０のホールド時間要件は、調整器２２０を使用しなければ満たされることができない。調整器２２０は、中間データ信号２３０を生成し、中間データ信号２３０は、順序回路２４０によって受け取られる。調整器２２０は、２つのタイミング経路を含む。第１のタイミング経路は、論理ゲート追加遅延を伴わない配線遅延を含み、一方、第２のタイミング経路は、入力データ信号をバッファリングして遅延させる一連のインバータを含む。

【0021】

先に説明したように、制御ユニット２５０は、中間クロック２３２の到着時間を入力データ２０２の到着時間から少なくとも時間閾値だけ遅滞させる、動作条件の特定の組み合わせがいつ発生するかを判定することに基づいて、セットアップ／ホールドセレクタ２０４信号をアサートする。様々な実施形態では、制御ユニット２５０は、電力管理回路の一部であってもよく、電力管理回路から情報を受け取ってもよく、又は、その他であってもよい。それ以外の場合、制御ユニットは、セットアップ／ホールドセレクタ２０４信号をネゲートする。セットアップ／ホールドセレクタ２０４信号がネゲートされると、調整器２２０のマルチプレクサ２２６は、配線遅延のみを使用する第１のタイミング経路を選択する。第１のタイミング経路の配線遅延は、順序回路２４０のセットアップ時間要件を満足することを支援する。セットアップ／ホールドセレクタ２０４信号がアサートされると、調整器２２０のマルチプレクサ２２６は、インバータ２２２及びデータ生成器２２４を使用する第２のタイミング経路を選択する。データ生成器２２４は、遅延を加えるために一連のインバータを使用する。一連のインバータは、順序回路２４０のホールド時間要件を満足することを支援する。２つのタイミング経路が示されているが、他の実施形態では、調整器２２０は、別の数のデータ生成器を使用する別の数のタイミング経路を含む。そのような実施形態では、マルチプレクサの数及び制御信号の数が調整器２２０のために増加する。

【0022】

タイミング経路２００のために示された回路は、書込みデータを記憶するレジスタ等の同期ランダムアクセスメモリ（synchronous random access memory、ＳＲＡＭ）の周辺回路に対して異なるモードを選択するための、典型的な既存のインフラストラクチャを活用する。異なる動作電源電圧範囲及び異なる動作温度範囲等によって、順序回路のセットアップ要件及びホールド要件を動的に満足することが困難になる。例えば、調整器２２０を使用せずに信号が順序回路内のホールド時間要件を満足することを可能にする方法は、ある動作条件下でセットアップペナルティを被ることになる。同様に、調整器２２０を使用せずに信号が順序回路内のセットアップ要件を満足することを可能にする方法は、ある動作条件下でホールドタイムペナルティを被ることになる。調整器２２０は、これらの矛盾する要件を切り離し、ホールド時間要件及びセットアップ時間要件の両方が広範囲の動作条件の間に満たされることを可能にする。

【0023】

次に図３を参照すると、タイミング経路３００の一般化されたブロック図が示されている。タイミング経路３００は、（図２の）タイミング経路２００に関して示されているのと同様の構成要素を含む。先に説明した信号及び回路には、同様の符号が付されている。ここで、信号到着調整器３２０は、信号到着調整器２２０に代わるものである。タイミング経路の選択は行われない。したがって、順序回路２４０のセットアップ及びホールド時間要件を満足することは、動作モードが変化するにつれて動作パラメータが変化するので、困難になる。

【0024】

次に図４を参照すると、複数の動作条件にわたって順序回路によってデータを効率的に取り込むための方法４００の一実施形態が示されている。説明のために、この実施形態におけるステップは、順番に示されている。しかしながら、他の実施形態では、いくつかのステップは、図示した順序とは異なる順序で起こり、いくつかのステップは、同時に実行され、いくつかのステップは、他のステップと組み合わされ、いくつかのステップは、存在しない。

【0025】

集積回路は、そのＩ／Ｏ境界において及びそのダイ内に複数の信号到着調整器を含む。様々な実施形態では、信号到着調整器のうちの１つ以上は、（図１の）信号到着調整器１２０及び（図２の）信号到着調整器２２０の構成要素を利用する。順序回路は、入力クロック信号を受け取る（ブロック４０２）。順序回路の例としては、ラッチ、フリップフロップ、ワード線ドライバ、ビット線ドライバ、及び、ランダムアクセスメモリにおけるデータ記憶メモリセル等が挙げられる。一般に、順序回路は、セットアップ時間及びホールド時間要件を含む関連付けられたオーバーヘッドを有する。順序回路は、電源電圧を受け取る（ブロック４０４）。

【0026】

信号到着調整器は、入力データ信号を受け取る（ブロック４０６）。信号到着調整器は、セットアップ／ホールドセレクタ制御信号の指標を受け取る（ブロック４０８）。様々な実施形態では、制御ユニットが、順序回路に対してホールド時間違反を引き起こす１つ以上の動作条件の組み合わせを識別する。例えば、入力クロック信号の順序回路における到着時間と入力データ信号の順序回路における到着時間との間の差は、時間閾値よりも大きい。そのような場合、順序回路は、「ホールド時間制限」される。順序回路がホールド時間制限されていることを制御信号の状態が示す場合（条件ブロック４１０：「ホールド時間制限」）、信号到着調整器は、第２の待ち時間よりも大きい第１の待ち時間を伴う第１のタイミング経路を通る入力信号に基づいて、出力データ信号を生成する（ブロック４１２）。例えば、信号到着調整器内の第１のタイミング経路の第１の待ち時間は、信号到着調整器を伴う第２のタイミング経路の第２の待ち時間よりも大きい。

【0027】

様々な実施形態では、制御ユニットは、順序回路に対してセットアップ時間違反を引き起こす１つ以上の動作条件の組み合わせを識別する。例えば、入力データ信号の順序回路における到着時間と入力クロック信号の順序回路における到着時間との間の差は、時間閾値よりも大きい。このような場合、順序回路は「セットアップ時間が制限される」。順序回路がセットアップ時間制限されていることを制御信号の状態が示す場合（条件ブロック４１０：「セットアップ時間制限」）、信号到着調整器は、信号到着調整器の第１のタイミング経路の第１の待ち時間よりも小さい第２の待ち時間を伴う第２のタイミング経路を通る入力信号に基づいて、出力データ信号を生成する（ブロック４１４）。信号到着調整器（又は調整器）は、出力データ信号を順序回路に伝達する（ブロック４１６）。例えば、順序回路は、出力データ信号を入力データ信号として受け取る。制御信号の受け取られた状態に起因して、調整器は、出力データ信号の順序回路における到着時間とクロック信号の順序回路における到着時間との間の差を時間閾値よりも小さくなるようにする。したがって、順序回路のセットアップ時間要件及びホールド時間要件の両方が満たされる。

【0028】

次に図５を参照すると、複数の動作条件にわたって順序回路によってデータを効率的に取り込むための方法５００の一実施形態が示されている。説明のために、この実施形態におけるステップは、順番に示されている。しかしながら、他の実施形態では、いくつかのステップは、図示した順序とは異なる順序で起こり、いくつかのステップは、同時に実行され、いくつかのステップは、他のステップと組み合わされ、いくつかのステップは、存在しない。

【0029】

集積回路は、そのＩ／Ｏ境界において及びそのダイ内に複数の信号到着調整器を含む。様々な実施形態では、信号到着調整器のうち１つ以上は、（図１の）信号到着調整器１２０及び（図２の）信号到着調整器２２０の構成要素を利用する。順序回路は、入力データ信号を受け取る（ブロック５０２）。順序回路の例としては、ラッチ、フリップフロップ、ワード線ドライバ、ビット線ドライバ、及び、ランダムアクセスメモリにおけるデータ記憶メモリセル等が挙げられる。概して、順序回路は、セットアップ時間及びホールド時間要件を含む関連付けられたオーバーヘッドを有する。順序回路は、電源電圧を受け取る（ブロック５０４）。

【0030】

信号到着調整器は、入力クロック信号を受け取る（ブロック５０６）。信号到着調整器は、セットアップ／ホールドセレクタ制御信号の指標を受け取る（ブロック５０８）。様々な実施形態では、制御ユニットが、順序回路に対してセットアップ時間違反を引き起こす１つ以上の動作条件の組み合わせを識別する。順序回路がセットアップ時間制限されていることを制御信号の状態が示す場合（条件ブロック５１０：「セットアップ時間制限」）、信号到着調整器は、第２の待ち時間よりも大きい第１の待ち時間を伴う第１のタイミング経路を通る入力信号に基づいて、出力クロック信号を生成する（ブロック５１２）。例えば、信号到着調整器内の第１のタイミング経路の第１の待ち時間は、信号到着調整器を伴う第２のタイミング経路の第２の待ち時間よりも大きい。

【0031】

そうではなく、順序回路がホールド時間制限されていることを制御信号の状態が示す場合（条件ブロック５１０：「ホールド時間制限」）、信号到着調整器は、信号到着調整器の第１のタイミング経路の第１の待ち時間よりも相対的に小さい第２の待ち時間を伴う第２のタイミング経路を通る入力信号に基づいて、出力クロック信号を生成する（ブロック５１４）。信号到着調整器（又は調整器）は、出力クロック信号を順序回路に伝達する（ブロック５１６）。例えば、順序回路は、その入力クロック信号として出力クロック信号を受け取る。制御信号の受け取られた状態に起因して、調整器は、出力データ信号の順序回路における到着時間とクロック信号の順序回路における到着時間との間の差を時間閾値よりも小さくなるようにする。したがって、順序回路のセットアップ時間要件及びホールド時間要件の両方が満たされる。

【0032】

次に図６を参照すると、複数の動作条件にわたって順序回路によってデータを取り込むためのタイミング経路を有するコンピューティングシステム６００の一般化されたブロック図が示されている。コンピューティングシステム６００は、プロセッサ６１０及びメモリ６３０を含む。メモリコントローラ、バス又は通信ファブリック、１つ以上の位相ロックループ（phased locked loop、ＰＬＬ）及び他のクロック生成回路、電力管理ユニット等のインターフェースは、説明を容易にするために示されていない。他の実施形態では、コンピューティングシステム６００は、プロセッサ６１０と同じタイプ又は異なるタイプの他のプロセッサ、１つ以上の周辺デバイス、ネットワークインターフェース、及び、１つ以上の他のメモリデバイス等のうち１つ以上を含むことが理解される。いくつかの実施形態では、コンピューティングシステム６００の機能は、システムオンチップ（system on chip、ＳｏＣ）上に組み込まれている。他の実施形態では、コンピューティングシステム６００の機能は、マザーボードに挿入された周辺カード上に組み込まれている。コンピューティングシステム６００は、デスクトップコンピュータ、タブレットコンピュータ、ラップトップ、スマートフォン、スマートウォッチ、ゲームコンソール、パーソナルアシスタントデバイス等の様々なコンピューティングデバイスの何れかにおいて使用される。

【0033】

プロセッサ６１０は、回路等のハードウェアを含む。例えば、プロセッサ６１０は、順序回路６２２、信号到着調整器６２４（又は調整器６２４）及び制御ユニット６２６を利用する少なくとも１つの集積回路６２０を含む。制御ユニットは、セットアップ／ホールドセレクタ信号６２８を生成し、それらを調整器６２４に送る。集積回路６２０は、そのＩ／Ｏ境界において及びそのダイ内に、順序回路６２２及び対応する調整器６２４を含む。調整器６２４のうち１つ以上は、調整器１２０（図１の）及び調整器２２０（図２の）の回路及び機能を利用する。集積回路６２０は、任意の数の調整器を含むことが企図される。

【0034】

いくつかの実施形態では、調整器６２４の各々は、セットアップ／ホールドセレクタ信号６２８のそれぞれの信号を受け取る。他の実施形態では、調整器６２４のうち２つ以上が、セットアップ／ホールドセレクタ信号６２８の特定の信号を共有する。調整器６２４のうち１つ以上は、順序回路６２２のうち対応する順序回路のデータ信号経路上で使用される。他の調整器６２４は、順序回路６２２のうち対応する順序回路のクロック信号経路上で使用される。制御ユニット６２６は、動作条件の何れの組み合わせが順序回路６２２におけるデータ及びクロック信号の到着時間を時間閾値よりも大きく互いから逸脱させるかに基づいて、セットアップ／ホールドセレクタ信号６２８の値を判定する。先に説明したように、動作条件の例としては、動作温度、複数の電力性能状態（Ｐ状態）、動作電源電圧、及び、監視されるアクティビティレベル等が挙げられる。これらの条件のうち１つ以上の現在の値は、ダイ上の信号の待ち時間を変化させる。制御ユニット６２６によって生成されるセットアップ／ホールドセレクタ信号６２８の値に起因して、調整器６２４の各々は、順序回路６２２のうち対応する順序回路におけるデータ信号の到着時間とクロック信号の到着時間との間の差を時間閾値よりも小さくなるようにする。したがって、順序回路６２２のセットアップ時間要件及びホールド時間要件の両方が満たされる。

【0035】

様々な実施形態では、プロセッサ６１０は、１つ以上の処理ユニットを含む。いくつかの実施形態では、処理ユニットの各々は、汎用データ処理が可能な１つ以上のプロセッサコアと、関連するキャッシュメモリサブシステムと、を含む。そのような実施形態では、プロセッサ６１０は、中央処理ユニット（central processing unit、ＣＰＵ）である。別の実施形態では、処理コアは計算ユニットであり、計算ユニットの各々は、複数の並列実行レーン及び関連付けされたデータストレージバッファを有する高度並列データマイクロアーキテクチャを有する。そのような実施形態では、プロセッサ６１０は、グラフィックス処理ユニット（ＧＰＵ）、デジタル信号プロセッサ（digital signal processor、ＤＳＰ）等である。

【0036】

いくつかの実施形態では、メモリ６３０は、ハードディスクドライブ、ソリッドステートディスク、他のタイプのフラッシュメモリ、ポータブルソリッドステートドライブ、及び、テープドライブ等のうち１つ以上を含む。メモリ６３０は、オペレーティングシステム（operating system、ＯＳ）６３２と、コード６３４によって表される１つ以上のアプリケーションと、少なくともソースデータ６３６と、を記憶する。また、メモリ６３０は、コード６３４の特定のアプリケーションを実行する場合にプロセッサ６１０によって生成される中間結果データ及び最終結果データを記憶することが可能である。単一のオペレーティングシステム６３２並びにコード６３４及びソースデータ６３６の単一のインスタンスが示されているが、他の実施形態では、別の数のこれらのソフトウェア構成要素がメモリ６３０に記憶される。オペレーティングシステム６３２は、プロセッサ６１０のブートアップを開始し、タスクをハードウェア回路に割り当て、コンピューティングシステム６００のリソースを管理し、１つ以上の仮想環境をホストするための命令を含む。

【0037】

プロセッサ６１０及びメモリ６３０の各々は、コンピューティングシステム６００に含まれる任意の他のハードウェア構成要素と同様に、互いに通信するためのインターフェースユニットを含む。インターフェースユニットは、メモリ要求及びメモリ応答に対処するためのキューと、特定の通信プロトコルに基づいて、互いに通信するための制御回路と、を含む。通信プロトコルは、供給電圧レベル、動作供給電圧及び動作クロック周波数を判定する電力性能状態、データレート、１つ以上のバーストモード等の様々なパラメータを判定する。

【0038】

上述した実施形態のうち１つ以上は、ソフトウェアを含むことに留意されたい。そのような実施形態では、方法及び／又は機構を実施するプログラム命令は、コンピュータ可読媒体上に搬送又は記憶される。プログラム命令を記憶するように構成されている多数のタイプの媒体が利用可能であり、ハードディスク、フロッピー（登録商標）ディスク、ＣＤ－ＲＯＭ、ＤＶＤ、フラッシュメモリ、プログラマブルＲＯＭ（Programmable ROM、ＰＲＯＭ）、ランダムアクセスメモリ（random access memory、ＲＡＭ）、及び、様々な他の形態の揮発性又は不揮発性記憶装置が挙げられる。一般的に言えば、コンピュータアクセス可能記憶媒体は、命令及び／又はデータをコンピュータに提供するために、使用中にコンピュータによってアクセス可能な任意の記憶媒体を含む。例えば、コンピュータアクセス可能記憶媒体としては、磁気又は光学媒体（例えば、ディスク（固定又は取り外し可能）、テープ、ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭ、ＣＤ－Ｒ、ＣＤ－ＲＷ、ＤＶＤ－Ｒ、ＤＶＤ－ＲＷ、又はＢｌｕ－Ｒａｙ（登録商標）等の記憶媒体）が挙げられる。記憶媒体としては、ＲＡＭ（例えば、同期ダイナミックＲＡＭ（synchronous dynamic RAM、ＳＤＲＡＭ）、ダブルデータレート（double data rate、ＤＤＲ、ＤＤＲ２、ＤＤＲ３等）ＳＤＲＡＭ、低電力ＤＤＲ（low-power DDR、ＬＰＤＤＲ２等）ＳＤＲＡＭ、ラムバスＤＲＡＭ（Rambus DRAM、ＲＤＲＡＭ）、スタティックＲＡＭ（static RAM、ＳＲＡＭ）等）、ＲＯＭ、フラッシュメモリ等の揮発性又は不揮発性メモリ媒体、ユニバーサルシリアルバス（Universal Serial Bus、ＵＳＢ）インターフェース等の周辺インターフェースを介してアクセス可能な不揮発性メモリ（例えば、フラッシュメモリ）等が更に挙げられる。記憶媒体としては、微小電気機械システム（microelectromechanical system、ＭＥＭＳ）、並びに、ネットワーク及び／又はワイヤレスリンク等の通信媒体を介してアクセス可能な記憶媒体が挙げられる。

【0039】

追加的に、様々な実施形態では、プログラム命令は、Ｃ等の高レベルプログラミング言語、又は、Ｖｅｒｉｌｏｇ（登録商標）、ＶＨＤＬ等の設計言語（design language、ＨＤＬ）、又は、ＧＤＳＩＩストリームフォーマット（ＧＤＳＩＩ）等のデータベースフォーマットでのハードウェア機能の動作レベル記述又はレジスタ転送レベル（register-transfer level、ＲＴＬ）記述を含む。いくつかの場合では、記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成する合成ツールによって読み出される。ネットリストは、システムを含むハードウェアの機能も表すゲートのセットを含む。ネットリストは、次いで、マスクに適用される幾何学的形状を記述するデータセットを生成するために、配置及びルーティングされ得る。次に、マスクは、システムに対応する半導体回路又は回路を生成するために、様々な半導体製造ステップで使用され得る。代替的に、コンピュータアクセス可能記憶媒体上の命令は、必要に応じて、ネットリスト（合成ライブラリを有する若しくは有しない）又はデータセットである。追加的に、命令は、Ｃａｄｅｎｃｅ（登録商標）、ＥＶＥ（登録商標）及びＭｅｎｔｏｒ Ｇｒａｐｈｉｃｓ（登録商標）等のベンダからのハードウェアベースのタイプのエミュレータによるエミュレーションのために利用される。

【0040】

上記の実施形態はかなり詳細に説明されているが、上記の開示が十分に理解されると、多数の変形及び修正が当業者には明らかになるであろう。以下の特許請求の範囲は、全てのそのような変形及び修正を包含すると解釈されることが意図されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【国際調査報告】