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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-11-08
(54)【発明の名称】電荷トラップカットを有するＮＡＮＤセル構造
(51)【国際特許分類】
H10B 43/27 20230101AFI20241031BHJP
H01L 21/336 20060101ALI20241031BHJP
H01L 21/768 20060101ALI20241031BHJP
【ＦＩ】
H10B43/27
H01L29/78 371
H01L21/90 A
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024529485
(86)(22)【出願日】2022-11-18
(85)【翻訳文提出日】2024-07-02
(86)【国際出願番号】 US2022080095
(87)【国際公開番号】W WO2023092047
(87)【国際公開日】2023-05-25
(31)【優先権主張番号】63/281,781
(32)【優先日】2021-11-22
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】18/055,058
(32)【優先日】2022-11-14
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390040660
【氏名又は名称】アプライド マテリアルズ インコーポレイテッド
【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ
【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】カン， チャンソク
(72)【発明者】
【氏名】北島 知彦
(72)【発明者】
【氏名】リー， キルヨン
(72)【発明者】
【氏名】プラナタルティハラン， バラスブラマニアン
(72)【発明者】
【氏名】スリニバサン， ムクン
【テーマコード（参考）】
5F033
5F083
5F101
【Ｆターム（参考）】
5F033HH03
5F033HH04
5F033HH07
5F033HH08
5F033HH11
5F033HH15
5F033HH18
5F033HH19
5F033HH20
5F033HH21
5F033HH32
5F033HH33
5F033HH34
5F033HH35
5F033JJ04
5F033JJ07
5F033JJ11
5F033JJ13
5F033JJ14
5F033JJ15
5F033JJ18
5F033JJ19
5F033JJ20
5F033JJ21
5F033JJ33
5F033KK04
5F033MM11
5F033MM12
5F033MM13
5F033QQ10
5F033QQ33
5F033QQ37
5F033RR01
5F033RR04
5F033RR05
5F033RR06
5F033RR07
5F033RR11
5F033RR14
5F033RR21
5F033SS07
5F033SS11
5F033TT07
5F033VV06
5F033VV16
5F083EP18
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA10
5F083JA03
5F083JA04
5F083JA05
5F083JA19
5F083JA32
5F083JA36
5F083JA37
5F083JA38
5F083JA39
5F083JA40
5F083JA43
5F083JA44
5F083KA01
5F083KA05
5F083LA12
5F083LA16
5F083MA06
5F083MA16
5F101BA45
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH02
(57)【要約】
基板上のメモリスタックを貫通して延在するメモリホールの周囲に形成された複数のメモリセルを含むメモリデバイスが記載されている。複数のメモリセルの各々は、不連続のブロッキング酸化物層、電荷トラップ層、及びトンネル酸化物層を含む。ブロッキング酸化物層は、複数のメモリセルの各々の間で不連続である。トンネル酸化物層は、複数のメモリセルの各々の間で連続しており、電荷トラップ層は、複数のメモリセルの各々の間で不連続である。電荷トラップ層は、上部に第１の厚さを有し、中央部に第２の厚さを有し、第１の厚さは第２の厚さとは異なる。
【選択図】図２１Ａ
【選択図】図２１Ａ
【特許請求の範囲】
【請求項1】
半導体メモリデバイスであって、基板上のメモリスタックを貫通して延在するメモリホールの周囲に形成された複数のメモリセルであって、前記メモリスタックは、交互のワードラインと誘電体材料とを含み、前記複数のメモリセルの各々は、不連続のブロッキング酸化物層、電荷トラップ層、及びトンネル酸化物層を含み、
前記ブロッキング酸化物層は、前記複数のメモリセルの各々の間で不連続であり、前記トンネル酸化物層は、前記複数のメモリセルの各々の間で連続しており、前記電荷トラップ層は、前記複数のメモリセルの各々の間で不連続である、
複数のメモリセルと、
前記メモリホールに隣接して前記メモリスタックを貫通して延在する充填されたスリットであって、スペーサ材料及び充填材料のうちの１又は複数を含む、充填されたスリットと
を備える、半導体メモリデバイス。
【請求項2】
前記電荷トラップ層は、上部に第１の厚さを有し、中央部に第２の厚さを有し、前記第１の厚さは前記第２の厚さとは異なる、請求項１に記載の半導体メモリデバイス。
【請求項3】
前記第１の厚さは、前記第２の厚さより少なくとも１％大きい、請求項２に記載の半導体メモリデバイス。
【請求項4】
前記第１の厚さは、前記第２の厚さより少なくとも１％小さい、請求項２に記載の半導体メモリデバイス。
【請求項5】
前記電荷トラップ層は、窒化ケイ素（ＳｉＮ）を含む、請求項１に記載の半導体メモリデバイス。
【請求項6】
前記メモリホールの上面にビットラインパッドを更に備える、請求項１に記載の半導体メモリデバイス。
【請求項7】
前記ワードラインは、金属、金属窒化物、導電性金属化合物、及び半導体材料のうちの１又は複数を含む、請求項１に記載の半導体メモリデバイス。
【請求項8】
前記金属は、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、オスミウム（Ｏｓ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）、レニウム（Ｒｅ）、及びチタン（Ｔｉ）のうちの１又は複数から選択され、前記金属窒化物は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化モリブデン（ＭｏＮ）、及び窒化ジルコニウム（ＺｒＮ）のうちの１又は複数から選択され、前記導電性金属化合物は、酸化タングステン（ＷＯｘ）、酸化ルテニウム（ＲｕＯｘ）、及び酸化イリジウム（ＩｒＯｘ）のうちの１又は複数から選択され、前記半導体材料は、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、及びゲルマニウム（Ｇｅ）のうちの１又は複数から選択される、請求項７に記載の半導体メモリデバイス。
【請求項9】
（削除）
【請求項10】
前記基板は共通ソースラインであり、前記共通ソースラインは犠牲層、酸化物層、及びポリシリコン層を含む、請求項１に記載の半導体メモリデバイス。
【請求項11】
前記半導体メモリデバイスは３Ｄ－ＮＡＮＤである、請求項１に記載の半導体メモリデバイス。
【請求項12】
半導体デバイスを形成する方法であって、基板上の第１の材料と第２の材料の交互の層を含むメモリスタック内にメモリホールを形成することと、
第１の凹部領域を形成するために、前記メモリホールを通して前記第２の材料を凹設することと、
ブロッキング酸化物層を形成するために、前記メモリホールに隣接する前記第２の材料の一部を酸化させることと、
前記ブロッキング酸化物層上に電荷トラップ層を堆積させることと、
前記電荷トラップ層上に犠牲層を共形堆積させることと、
前記犠牲層から前記電荷トラップ層を選択的に除去することと、
前記犠牲層を除去することと、
前記メモリホール内にビットラインを形成することと、
スリットをパターニングすることと、
複数のワードラインを形成することと、
前記スリットを充填することと
を含む方法。
【請求項13】
前記電荷トラップ層は、原子層堆積によって堆積される、請求項１２に記載の方法。
【請求項14】
前記犠牲層から前記電荷トラップ層が選択的に除去された後、前記電荷トラップ層は上部に第１の厚さを有し、中央部に第２の厚さを有し、前記第１の厚さは前記第２の厚さとは異なる、請求項１２に記載の方法。
【請求項15】
前記第１の厚さは、前記第２の厚さより少なくとも１％大きい、請求項１４に記載の方法。
【請求項16】
前記第１の厚さは、前記第２の厚さより少なくとも１％小さい、請求項１４に記載の方法。
【請求項17】
前記ビットラインを形成することは、前記メモリホール内にトランジスタ層を堆積させることであって、前記トランジスタ層は、酸化アルミニウム（ＡｌＯ）層、トラップ層、トンネル酸化物層、及びチャネル層のうちの１又は複数を含む、前記メモリホール内にトランジスタ層を堆積させること
を含む、請求項１２に記載の方法。
【請求項18】
前記基板は共通ソースラインであり、前記共通ソースラインは共通ソース犠牲層、酸化物層、及びポリシリコン層を含み、前記方法は更に、共通ソース開口部を形成するために、前記共通ソースラインから前記犠牲層を除去することを含む、請求項１２に記載の方法。
【請求項19】
ワードラインコンタクトを形成することを更に含む、請求項１２に記載の方法。
【請求項20】
命令を含む非一過性コンピュータ可読媒体であって、前記命令は、処理チャンバのコントローラによって実行されると、前記処理チャンバに、基板上の第１の材料と第２の材料の交互の層を含むメモリスタック内にメモリホールを形成する工程、
第１の凹部領域を形成するために、前記メモリホールを通して前記第２の材料を凹設する工程、
ブロッキング酸化物層を形成するために、前記メモリホールに隣接する前記第２の材料の一部を酸化させる工程、
前記ブロッキング酸化物層上に電荷トラップ層を堆積させる工程、
前記電荷トラップ層上に犠牲層を共形堆積させる工程、
前記犠牲層から前記電荷トラップ層を選択的に除去する工程、
前記犠牲層を除去する工程、
前記メモリホール内にビットラインを形成する工程、
スリットをパターニングする工程、
複数のワードラインを形成する工程、及び
前記スリットを充填する工程
を実行させる、非一過性コンピュータ可読媒体。
【発明の詳細な説明】
【技術分野】
【0001】
［０００１］本開示の実施形態は、電子デバイス、及び電子デバイスを製造するための方法及び装置の分野に関する。より詳細には、本開示の実施形態は、不連続の電荷トラップ層を有する３Ｄ－ＮＡＮＤ及び形成方法を提供する。
【背景技術】
【0002】
［０００２］半導体技術は急速なペースで進歩しており、単位スペース当たりの処理及びストレージの高速化を実現するために、技術の進歩に伴ってデバイスの寸法が縮小してきている。ＮＡＮＤデバイスでは、ＯＮセルとＯＦＦセルを区別するのに十分な電流を得るために、ストリング電流を十分に高くする必要がある。ストリング電流は、シリコンチャネルのグレインサイズを大きくすることで向上するキャリア移動度に依存する。
【0003】
［０００３］ストレージ層としての電荷トラップをベースとする現在の３Ｄ－ＮＡＮＤスタックは、連続する電荷トラップ層を含む。連続する電荷トラップ層は、ワードライン（ＷＬ）からＷＬ絶縁体へのスケールダウンを妨げる２つの重大な問題－セル間の干渉と横方向の電荷拡散－を引き起こす。これらの問題を抑制するためには、各セルのソース及びドレイン（Ｓ／Ｄ）下の電荷トラップ層をトラップカット構造又は閉じ込め構造で排除する必要がある。しかし、トラップカット構造では、ゲート領域の部分的な使用、並びに堆積及び除去プロセスに起因するトラップ層の形状及び厚さのばらつきにより問題が生じる。
【0004】
［０００４］従って当技術分野では、改良された電荷トラップ層を有する３Ｄ－ＮＡＮＤデバイス及び３Ｄ－ＮＡＮＤデバイスの製造方法が必要とされる。
【発明の概要】
【0005】
［０００５］本開示の１又は複数の実施形態は、半導体メモリデバイスを対象とする。半導体メモリデバイスは、基板上のメモリスタックを貫通して延在するメモリホールの周囲に形成された複数のメモリセルであって、メモリスタックは、交互のワードラインと誘電体材料とを含み、複数のメモリセルの各々は、不連続のブロッキング酸化物層、電荷トラップ層、及びトンネル酸化物層を含み、ブロッキング酸化物層は、複数のメモリセルの各々の間で不連続であり、トンネル酸化物層は、複数のメモリセルの各々の間で連続しており、電荷トラップ層は、複数のメモリセルの各々の間で不連続である、複数のメモリセルと、メモリホールに隣接してメモリスタックを貫通して延在する充填されたスリットとを備える。
【0006】
［０００６］本開示の更なる実施形態は、半導体メモリデバイスの形成方法を対象とする。１又は複数の実施形態では、半導体デバイスの形成方法は、基板上の第１の材料と第２の材料の交互の層を含むメモリスタック内にメモリホールを形成することと、第１の凹部領域を形成するために、メモリホールを通して第２の材料を凹設することと、ブロッキング酸化物層を形成するために、メモリホールに隣接する第２の材料の一部を酸化させることと、ブロッキング酸化物層上に電荷トラップ層を堆積させることと、電荷トラップ層上に犠牲層を共形堆積させることと、犠牲層から電荷トラップ層を選択的に除去することと、犠牲層を除去することと、メモリホール内にビットラインを形成することと、スリットをパターニングすることと、複数のワードラインを形成することと、スリットを充填することとを含む。
【0007】
［０００７］本開示の更なる実施形態は、非一過性コンピュータ可読媒体を対象とする。１又は複数の実施形態では、非一過性コンピュータ可読媒体は、処理チャンバのコントローラによって実行されると、処理チャンバに、基板上の第１の材料と第２の材料の交互の層を含むメモリスタック内にメモリホールを形成し、第１の凹部領域を形成するために、メモリホールを通して第２の材料を凹設し、ブロッキング酸化物層を形成するために、メモリホールに隣接する第２の材料の一部を酸化させ、ブロッキング酸化物層上に電荷トラップ層を堆積させ、電荷トラップ層上に犠牲層を共形堆積させ、犠牲層から電荷トラップ層を選択的に除去し、犠牲層を除去し、メモリホール内にビットラインを形成し、スリットをパターニングし、複数のワードラインを形成し、スリットを充填する工程を実行させる命令を含む。
【0008】
［０００８］上述した本開示の特徴を詳細に理解できるように、一部が添付の図面に例示されている実施形態を参照しながら、上記に要約した本開示をより具体的に説明する。しかし、添付の図面は本開示の典型的な実施形態を示すものに過ぎず、したがって、本開示の範囲を限定するものと見なすべきではなく、本開示は他の等しく有効な実施形態も許容しうることに留意されたい。本明細書に記載の実施形態は、例として示すものであり、同様の参照が類似の要素を示す添付の図面の図に限定されるものではない。
【図面の簡単な説明】
【0009】
【図1-1】本明細書に記載の実施形態に係るメモリデバイスの形成方法のプロセスフロー図である。
【図1-2】本明細書に記載の実施形態に係るメモリデバイスの形成方法のプロセスフロー図である。
【図2】１又は複数の実施形態に係るメモリスタックを備える電子デバイスを示す断面図である。
【図3】１又は複数の実施形態に係るメモリスタックの階段状パターンを形成した後の電子デバイスを示す断面図である。
【図4】１又は複数の実施形態に係る電子デバイスを示す断面図である。
【図5A】１又は複数の実施形態に係る電子デバイスを示す断面図である。
【図5B】１又は複数の実施形態に係る領域１２０を示す拡大図である。
【図6A】１又は複数の実施形態に係る領域１２０を示す拡大図である。
【図6B】１又は複数の実施形態に係る電子デバイスを示す断面図である。
【図7A】１又は複数の実施形態に係る電子デバイスを示す断面図である。
【図7B】１又は複数の実施形態に係る領域１２０の拡大図である。
【図8A】１又は複数の実施形態に係る電子デバイスを示す断面図である。
【図8B】１又は複数の実施形態に係る領域１２０の拡大図である。
【図9A】１又は複数の実施形態に係る電子デバイスを示す断面図である。
【図9B】１又は複数の実施形態に係る領域１２０を示す拡大図である。
【図10A】１又は複数の実施形態に係る電子デバイスを示す断面図である。
【図10B】１又は複数の実施形態に係る領域１２０を示す拡大図である。
【図11A】１又は複数の実施形態に係る電子デバイスを示す断面図である。
【図11B】１又は複数の実施形態に係る領域１２０の拡大図である。
【図11C】１又は複数の代替実施形態に係る領域１２０の拡大図である。
【図12A】１又は複数の実施形態に係る電子デバイスを示す断面図である。
【図12B】１又は複数の実施形態に係る領域１２０の拡大図である。
【図13】１又は複数の実施形態に係る電子デバイスを示す断面図である。
【図14】１又は複数の実施形態に係る電子デバイスを示す断面図である。
【図15】１又は複数の実施形態に係る電子デバイスを示す断面図である。
【図16】１又は複数の実施形態に係る電子デバイスを示す断面図である。
【図17】１又は複数の実施形態に係る電子デバイスを示す断面図である。
【図18】１又は複数の実施形態に係る電子デバイスを示す断面図である。
【図19】１又は複数の実施形態に係る電子デバイスを示す断面図である。
【図20】１又は複数の実施形態に係る電子デバイスを示す断面図である。
【図21A】１又は複数の実施形態に係る電子デバイスを示す断面図である。
【図21B】１又は複数の実施形態に係る領域１７０の拡大図である。
【図22-1】本明細書に記載の実施形態に係るメモリデバイスの形成方法を示すプロセスフロー図である。
【図22-2】本明細書に記載の実施形態に係るメモリデバイスの形成方法を示すプロセスフロー図である。
【図23A】１又は複数の実施形態に係る電子デバイスを示す斜視図である。
【図23B】１又は複数の実施形態に係る領域１８０の拡大図である。
【図24A】１又は複数の実施形態に係る電子デバイスを示す斜視図である。
【図24B】１又は複数の実施形態に係る領域１８０の拡大図である。
【図25A】１又は複数の実施形態に係る電子デバイスを示す斜視図である。
【図25B】１又は複数の実施形態に係る領域１８０の拡大図である。
【図26A】１又は複数の実施形態に係る電子デバイスを示す斜視図である。
【図26B】１又は複数の実施形態に係る領域１８０の拡大図である。
【図27】１又は複数の実施形態に係るクラスタツールを示す図である。
【発明を実施するための形態】
【0010】
［００５０］本開示の幾つかの例示的な実施形態を説明する前に、本開示は、以下の説明に記載される構造の詳細又はプロセスステップに限定されないことを理解されたい。本開示は、他の実施形態が可能であり、様々な方法で実行又は実施されることが可能である。
【0011】
［００５１］本明細書及び添付の特許請求の範囲で使用する「前駆体」、「反応剤」、「反応性ガス」等の用語は、基板表面と反応し得る任意のガス種を指すために互換的に使用される。
【0012】
［００５２］本明細書で使用する「原子層堆積」又は「周期的堆積」は、基板表面上に材料の層を堆積させるために２つ以上の反応性化合物を順次暴露することを指す。本明細書及び添付の特許請求の範囲で使用する「反応性化合物」、「反応性ガス」、「反応種」、「前駆体」、「プロセスガス」等の用語は、表面反応（例えば、化学吸着、酸化、還元）において基板表面又は基板表面上の材料と反応することができる種を有する物質を意味するために互換的に使用される。基板又は基板の一部は、前駆体（又は反応性ガス）に順次又は実質的に順次曝露される。本明細書全体で使用する「実質的に順次」とは、前駆体曝露の持続時間の大部分が、共試薬への曝露とは重ならないが、多少の重なりはあり得ることを意味する。
【0013】
［００５３］本明細書で使用する「上（ｏｖｅｒ）」という用語は、一方の表面が他方の表面の上にある物理的な配向を意味するものではなく、むしろ、一方の表面と他方の表面との相対的な化学反応の熱力学的又は動力学的特性の関係を意味する。例えば、酸化物材料の上の損傷した誘電体材料上に選択的に膜を堆積させるとは、損傷した誘電体材料上に膜が堆積し、酸化物材料上には膜があまり堆積しない、もしくは全く堆積しないことを意味する、あるいは、損傷した誘電体材料上の膜の形成が、酸化物材料上の膜の形成に対して熱力学的又は動力学的に有利であることを意味する。
【0014】
［００５４］以下の説明では、本開示の１又は複数の実施形態の徹底的な理解を提供するために、特定の材料、化学物質、要素の寸法等の多数の特定の詳細が記載される。しかしながら、当業者には、本開示の１又は複数の実施形態は、これらの具体的な詳細なしに実施され得ることが明らかであろう。他の例では、半導体製造プロセス、技術、材料、機器等は、本明細書が不必要に不明瞭になるのを避けるために、あまり詳細には説明していない。当業者であれば、本明細書に含まれる説明により、過度な実験を行うことなく、適切な機能性を実現できるであろう。
【0015】
［００５５］本開示の特定の例示的な実施形態を添付の図面に記載し図示したが、上記実施形態は、例示に過ぎず、本開示を限定するものではなく、本開示は、当業者による変更が行われ得るため、図示し記載した特定の構造及び配置に限定されないことを理解されたい。
【0016】
［００５６］酸化物材料と窒化物材料の交互の層のメモリスタックをベースとし、電荷トラップをストレージ層として有する既存の３Ｄ ＮＡＮＤデバイスでは、電荷トラップは連続層である。この連続する電荷トラップ層は、セル間干渉と横方向の電荷拡散を引き起こし、ワードライン（ＷＬ）からＷＬ絶縁体へのスケールダウンを妨げる。セル間干渉と横方向への電荷拡散に対処するには、トラップカット又は閉じ込め構造を用いて、各セルのソース及びドレイン（Ｓ／Ｄ）下のトラップ層を排除する必要がある。しかしながら、トラップカットはゲート領域を使用することができず、トラップ層は一貫した形状と厚さを有する必要がある。したがって、１又は複数の実施形態は、３Ｄ ＮＡＮＤ構造及びトラップカットを使用して電荷トラップ層を作製する方法を提供する。
【0017】
［００５７］１又は複数の実施形態は、不連続の電荷トラップ層の形成のために原子層堆積窒化ケイ素を使用して３－ＮＡＮＤデバイスを製造するための構造及び方法を提供する。１又は複数の実施形態の電荷トラップ層は、セル間干渉及び横方向の拡散が抑制されないように、トンネル酸化物とワードラインとの間にのみ閉じ込められる。１又は複数の実施形態では、非選択性窒化ケイ素（ＳｉＮ）を電荷トラップ層として使用することができる。
【0018】
［００５８］１又は複数の実施形態では、金属堆積及び他のプロセスは、隔離された環境（例えば、クラスタプロセスツール）で実施することができる。したがって、本開示の幾つかの実施形態は、方法を実行するための関連プロセスモジュールを有する統合ツールシステムを提供する。
【0019】
［００５９］図１は、メモリデバイスを形成するための例示的な方法１０を示すフロー図である。当業者は、方法１０が例示のプロセスのいずれか又はすべてを含み得ることを認識するであろう。更に、個々のプロセスの順序は、幾つかの部分について変更することができる。方法１０は、本開示から逸脱することなく、列挙されたプロセスのいずれかから開始することができる。図１を参照すると、工程１２において、メモリスタックが形成される。工程１４において、メモリスタック内にワードライン階段が形成される。工程１６において、メモリホールがパターニングされる。工程１８において、窒化物層が凹設される。工程２０において、凹部にブロッキング酸化物が形成される。工程２２において、電荷トラップ層が堆積され、続いて犠牲層が堆積される。工程２４において、犠牲層が部分的に除去される。工程２６において、電荷トラップ層がマスク解除され、犠牲層が除去される。工程２８において、メモリホール内にトランジスタ層が堆積される。工程３０において、ビットラインパッドが形成される。工程３２において、デバイスにスリットパターンが形成される。工程３４において、共通ソースラインの犠牲層が除去され、置き換えられる。工程３６において、メモリスタックの窒化物層が除去される（モールドプルバック）。工程３８において、ワードラインが形成される。工程４０において、スリットが充填される。工程４２において、ビットラインパッドスタッドが形成される。工程４４において、バックエンド（ＢＥＯＬ）コンタクトが形成される。
【0020】
【0021】
［００６１］図２は、本開示の１又は複数の実施形態に係る電子デバイス１００の初期の又は開始時のメモリスタックを示す図である。幾つかの実施形態では、図２に示す電子デバイス１００は、図示したように、ベア基板１０２上に層状に形成される。図２の電子デバイスは、基板１０２、共通ソースライン１０３、及びメモリスタック１３０で構成される。
【0022】
［００６２］基板１０２は、当業者に公知の任意の適切な材料であり得る。本明細書及び添付の特許請求の範囲で使用する「基板」という用語は、プロセスが作用する表面、又は表面の一部を指す。また、当業者には、文脈上明確な断りがない限り、基板への言及は基板の一部のみを指し得ることが理解されよう。更に、基板上に堆積させることに対する言及は、ベア基板と、その上に１又は複数の膜又は特徴が堆積又は形成された基板との両方を意味し得る。
【0023】
［００６３］本明細書で使用する「基板」は、製造プロセス中に膜処理が実行される基板に形成された任意の基板又は材料表面を指す。例えば、処理が実行され得る基板表面には、用途に応じて、シリコン、酸化ケイ素、ストレインドシリコン、シリコンオンインシュレータ（ＳＯＩ）、炭素がドープされた酸化ケイ素、アモルファスシリコン、ドープされたシリコン、ゲルマニウム、ヒ化ガリウム、ガラス、サファイア等の材料、及び金属、金属窒化物、金属合金等、及び他の導電性材料等の他の任意の材料が含まれる。基板には、限定しないが、半導体ウエハが含まれる。基板は、基板表面を研磨、エッチング、還元、酸化、水酸化、アニール及び／又は焼成するための前処理プロセスに暴露され得る。基板自体の表面で直接膜処理を行うことに加えて、本開示では、開示される膜処理ステップのいずれもが、以下により詳細に開示するように、基板に形成された下層で行われてよく、「基板表面」という用語は、文脈が示すように、そのような下層を含むことが意図される。したがって、例えば、膜／層又は部分的な膜／層が基板表面上に堆積された場合、新たに堆積された膜／層の露出面が基板表面となる。
【0024】
［００６４］１又は複数の実施形態では、共通ソースライン１０３が基板１０２上にある。共通ソースライン１０３は、半導体層とも呼ばれ得る。共通ソースライン１０３は、当業者に公知の任意の適切な技術によって形成することができ、ポリシリコン（ｐｏｌｙ－Ｓｉ）を含むがこれに限定されない任意の適切な材料でできていてよい。幾つかの実施形態では、共通ソースライン１０３は、複数の異なる導電性材料又は半導体材料を含む。例えば、１又は複数の実施形態では、図２に示すように、共通ソースライン１０３は、基板１０２上のポリシリコン層１０４と、ポリシリコン層上の共通ソース犠牲層１０６と、共通ソース犠牲層１０６上の第２のポリシリコン層１０４とを含む。
【0025】
［００６５］１又は複数の実施形態では、犠牲層１０６は、ポリシリコン層１０４上に形成されていてよく、任意の適切な材料でできていてよい。幾つかの実施形態における犠牲層１０６は除去され、後のプロセスで置き換えられる。幾つかの実施形態では、犠牲層１０６は除去されず、メモリデバイス１００内に残る。この場合、「犠牲」という用語は、永久層を含むとして拡大された意味を有し、導電層と呼ばれることがある。図示の実施形態では、以下に更に説明するように、工程３４において犠牲層１０６が除去される。１又は複数の実施形態では、犠牲層１０６は、隣接するポリシリコン層１０４に対して選択的に除去することができる材料を含む。１又は複数の実施形態では、犠牲層は、窒化物材料、例えば窒化ケイ素（ＳｉＮ）、又は酸化物材料、例えば酸化ケイ素（ＳｉＯｘ）を含む。
【0026】
［００６６］１又は複数の実施形態では、メモリスタック１３０が、共通ソースライン１０３上に形成される。図示した実施形態におけるメモリスタック１３０は、複数の交互の第１の層１０８及び第２の層１１０を含む。図２に図示したメモリスタック１３０は、５対の交互の第１の層１０８及び第２の層１１０を有するが、当業者であれば、これは単なる例示のためであることを認識する。メモリスタック１３０は、任意の数の交互の第１の層１０８及び第２の層１１０を有していてよい。例えば、幾つかの実施形態では、メモリスタック１３０は、１９２対の交互の第１の層１０８及び第２の層１１０を含む。他の実施形態では、メモリスタック１３０は、５０対を超える交互の第１の層１０８及び第２の層１１０、又は１００対を超える交互の第１の層１０８及び第２の層１１０、又は３００対を超える交互の第１の層１０８及び第２の層１１０を含む。
【0027】
［００６７］１又は複数の実施形態では、第１の層１０８及び第２の層１１０は、独立して、誘電体材料を含む。１又は複数の実施形態では、誘電体材料は、当業者に公知の任意の適切な誘電体材料を含み得る。本明細書で使用する用語「誘電体材料」は、電界中で分極化され得る電気絶縁体を指す。幾つかの実施形態では、誘電体材料は、酸化物、炭素がドープされた酸化物、多孔質二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、二酸化ケイ素／窒化ケイ素、炭化物、酸炭化物、窒化物、酸窒化物、酸炭窒化物、ポリマー、りんけい酸ガラス、フッ化ケイ酸塩（ＳｉＯＦ）ガラス、又は有機ケイ酸塩ガラス（ＳｉＯＣＨ）のうちの１又は複数を含む。
【0028】
［００６８］１又は複数の実施形態では、第１の層１０８は酸化物層を含み、第２の層１１０は窒化物層を含む。１又は複数の実施形態では、第２の層１１０は、第１の層１０８に実質的に影響を与えることなく第２の層１１０を除去することができるように、第１の層１０８に対してエッチング選択性を有する材料を含む。１又は複数の実施形態では、第１の層１０８は酸化ケイ素（ＳｉＯｘ）を含む。１又は複数の実施形態では、第２の層１１０は窒化ケイ素（ＳｉＮ）を含む。１又は複数の実施形態では、第１の層１０８及び第２の層１１０は、化学気相堆積（ＣＶＤ）又は物理的気相堆積（ＰＶＤ）によって堆積される。
【0029】
［００６９］個々の交互層は、任意の適切な厚さに形成され得る。幾つかの実施形態では、各第２の層１１０の厚さはほぼ等しい。１又は複数の実施形態では、各第２の層１１０は第２の層の厚さを有する。幾つかの実施形態では、各第１の層１０８の厚さはほぼ等しい。この点で使用するほぼ等しい厚さは、互いの±５％以内である。幾つかの実施形態では、第２の層１１０と第１の層１０８との間にシリコン層（図示せず）が形成される。シリコン層の厚さは、第２の層１１０又は第１の層１０８の層の厚さに比べて比較的薄くてよい。１又は複数の実施形態では、第１の層１０８は、約１ｎｍ、約３ｎｍ、約５ｎｍ、約７ｎｍ、約１０ｎｍ、約１２ｎｍ、約１５ｎｍ、約１７ｎｍ、約２０ｎｍ、約２２ｎｍ、約２５ｎｍ、約２７ｎｍ、及び約３０ｎｍを含む、約０．５ｎｍから約３０ｎｍの範囲の厚さを有する。１又は複数の実施形態では、第１の層１０８は、約０．５から約４０ｎｍの範囲の厚さを有する。１又は複数の実施形態では、第２の層１１０は、約１ｎｍ、約３ｎｍ、約５ｎｍ、約７ｎｍ、約１０ｎｍ、約１２ｎｍ、約１５ｎｍ、約１７ｎｍ、約２０ｎｍ、約２２ｎｍ、約２５ｎｍ、約２７ｎｍ、及び約３０ｎｍを含む、約０．５ｎｍから約３０ｎｍの範囲の厚さを有する。１又は複数の実施形態では、第２の層１１０は、約０．５から約４０ｎｍの範囲の厚さを有する。
【0030】
［００７０］１又は複数の実施形態では、第１の層１０８及び第２の層１１０は、化学気相堆積（ＣＶＤ）又は物理的気相堆積（ＰＶＤ）によって堆積される。個々の交互層は、任意の適切な厚さに形成され得る。幾つかの実施形態では、各第２の層１１２の厚さはほぼ等しい。１又は複数の実施形態では、各第２の層１１２は第１の第２の層の厚さを有する。幾つかの実施形態では、各第１の層１１０の厚さはほぼ等しい。この点で使用するほぼ等しい厚さは、互いの±５％以内である。１又は複数の実施形態では、第１の層１０８は、約１ｎｍ、約３ｎｍ、約５ｎｍ、約７ｎｍ、約１０ｎｍ、約１２ｎｍ、約１５ｎｍ、約１７ｎｍ、約２０ｎｍ、約２２ｎｍ、約２５ｎｍ、約２７ｎｍ、及び約３０ｎｍを含む、約０．５ｎｍから約３０ｎｍの範囲の厚さを有する。１又は複数の実施形態では、第２の層１１０は、約１ｎｍ、約３ｎｍ、約５ｎｍ、約７ｎｍ、約１０ｎｍ、約１２ｎｍ、約１５ｎｍ、約１７ｎｍ、約２０ｎｍ、約２２ｎｍ、約２５ｎｍ、約２７ｎｍ、及び約３０ｎｍを含む、約０．５ｎｍから約３０ｎｍの範囲の厚さを有する。
【0031】
［００７１］図３を参照すると、方法１０の工程１４において、階段構造１３１が作製される。１又は複数の実施形態では、階段構造１３１は、第１の層１０８の上面１３４を露出させる。上面１３４を使用して、後述するように、ワードラインコンタクトを形成するための空間が提供され得る。適切な充填材１３５を堆積させて、階段構造１３１の外側の空間を塞ぐことができる。適切な充填材１３５は、当業者に理解されるように、隣接するワードライン間の電気的短絡を防止する任意の材料であり得る。階段構造１３１は、各ワードラインが下のワードラインよりも小さい幅（図では左から右に図示）を有する。「上」及び「下」のような相対的な用語の使用は、本開示の範囲を空間における物理的な配向に限定するものとして捉えるべきではない。
【0032】
［００７２］図４を参照すると、工程１６において、メモリホールチャネル１１６が、メモリスタック１３０を貫通して開かれ／パターニングされる。幾つかの実施形態では、メモリホールチャネル１１６を開くことは、マスク層１３７、メモリスタック１３０、共通ソースライン１０３、及び基板１０２内を貫通するエッチングを含む。メモリホールチャネル１１６は、メモリスタック１３０を貫通して延在する側壁を有し、第２の層１１０の表面１１１及び第１の層１０８の表面１０９を露出させる。
【0033】
［００７３］メモリホールチャネル１１６は、メモリホールチャネル１１６の側壁面１０９、１１１、１１３及び底面１１５が基板１０２内に形成されるように、基板１０２内にある距離だけ延在している。メモリホールチャネル１１６の底部１１４は、基板１０２の厚さ内の任意の点に形成され得る。幾つかの実施形態では、メモリホールチャネル１１６は、基板１０２の厚さの約１％から約９０％の範囲、又は約５％から約９０％の範囲、又は約２０％から約８０％の範囲、又は約３０％から約７０％の範囲、又は約４０％から約６０％の範囲の厚さだけ基板１０２内に延在している。幾つかの実施形態では、メモリホールチャネル１１６は、１０ｎｍ以上の距離だけ基板１０２内に延在している。
【0034】
［００７４］図５Ａ及び図５Ｂは、凹部領域１１８を形成するために、第２の層１１０がメモリホール１１６を通して部分的に凹設される工程１８を示す図である。１又は複数の実施形態では、第２の層１１０は、１ｎｍから３０ｎｍの範囲、又は５ｎｍから２０ｎｍの範囲の凹設距離ｒ１だけ凹設される。したがって、１又は複数の実施形態では、凹部領域１１８は、１ｎｍから３０ｎｍの範囲、又は５ｎｍから２０ｎｍの範囲のサイズを有する。第２の層１１０は、当業者に公知の任意の方法によって凹設することができる。１又は複数の実施形態では、第２の層１１０の一部は、酸素（Ｏ２）及び三フッ化窒素（ＮＦ３）を含むプロセスガスから遠隔プラズマを介して形成された反応性種による選択的除去によって、メモリホール１１６を通して凹設される。他の実施形態では、第２の層１１０の一部は、熱リン（ＨＰ）による選択的除去によってメモリホール１１６を通して凹設される。
【0035】
［００７５］図６Ａ及び図６Ｂは、第２の層１１０に隣接する凹部領域１１８にブロッキング酸化物層１２２が形成される工程２０を示す図である。１又は複数の実施形態では、ブロッキング酸化物層１２２は、第２の層１１０の一部を酸化させることによって形成される。したがって、１又は複数の実施形態では、ブロッキング酸化物層は、酸窒化ケイ素（ＳｉＯＮ）を含む。ブロッキング酸化物層１２２は、任意の適切な厚さを有していてよい。幾つかの実施形態では、ブロッキング酸化物層１２２は、１ｎｍから１５ｎｍの範囲、又は３ｎｍから１０ｎｍの範囲の厚さを有する。
【0036】
［００７６］図７Ａ及び図７Ｂは、電荷トラップ層１２４がブロッキング酸化物層１２２に隣接して形成される工程２２を示す図である。幾つかの実施形態では、電荷トラップ層１２４の側面は、メモリホールチャネル１１６に露出している。電荷トラップ層１２４は、当業者に公知の任意の適切な材料を含み得る。１又は複数の実施形態では、電荷トラップ層１２４は窒化物、例えば窒化ケイ素（ＳｉＮ）を含む。電荷トラップ層１２４は、当業者に公知の任意の適切な手段によって形成され得る。１又は複数の実施形態では、電荷トラップ層１２４は、原子層堆積（ＡＬＤ）によって堆積される。幾つかの実施形態では、電荷トラップ層１２４は、１ｎｍから１５ｎｍの範囲、又は３ｎｍから１０ｎｍの範囲の厚さを有する。
【0037】
［００７７］図８Ａ及び図８Ｂは、犠牲層１２８が、電荷トラップ層１２４に隣接して、凹部領域１１８のメモリホールチャネル１１６を貫通して形成される工程２２を示す図である。犠牲層１２８は、当業者に公知の任意の適切な材料を含み得る。１又は複数の実施形態では、犠牲層１２８は酸化物層、例えば酸化ケイ素（ＳｉＯｘ）を含む。犠牲層１２８は、当業者に公知の任意の適切な手段によって形成することができる。１又は複数の実施形態では、犠牲層は原子層堆積（ＡＬＤ）によって形成される。１又は複数の実施形態では、犠牲層１２８は共形層である。他の実施形態では、犠牲層１２８は共形層であり、犠牲層１２８は下層の電荷トラップ層１２４に実質的に共形である。本明細書で使用する「実質的に共形」である層は、厚さが全体的に（例えば、電荷トラップ層１２４上で）ほぼ同じである層を指す。実質的に共形である層は、厚さのばらつきが約５％以下、２％以下、１％以下又は０．５％以下である。
【0038】
［００７８］１又は複数の実施形態では、図８Ｂに示すように、犠牲層１２８は、凹部領域１１８の上部及び底部と比較して、凹部領域１１８の中央部の方がより厚くなっている。１又は複数の実施形態では、犠牲層１２８の中央部は、１ｎｍから５０ｎｍの範囲又は５ｎｍから３０ｎｍの範囲の厚さを有し、犠牲層１２８の上部／底部は、犠牲層１２８の中央部の厚さの＞０％から５０％の範囲の厚さを有する。
【0039】
［００７９］図９Ａ及び図９Ｂを参照すると、工程２４において、犠牲層１２８の一部が除去される。１又は複数の実施形態では、犠牲層１２８はメモリホールチャネル１１６の側壁上の部分は除去されるが、犠牲層１２８の凹部領域１１８内の部分１２９は残る。犠牲層１２８は、当業者に公知の任意の適切な手段によって除去することができる。１又は複数の実施形態では、犠牲層１２８の一部は、選択的エッチング、例えば、希フッ酸（ＨＦ）溶液又はＨＦガスによって除去される。
【0040】
［００８０］図１０Ａ及び図１０Ｂを参照すると、工程２６において、犠牲層１２８の部分１３０は、犠牲層１２８の部分１３０の周囲の電荷トラップ層１２４を選択的に除去することによって、マスク解除され、例えば、トラップカットされる。犠牲層１２８の部分１３０は、任意の適切な手段によってマスク解除され得る。１又は複数の実施形態では、電荷トラップ層１２４は、リン酸溶液又はリン酸ガスによる湿式又は乾式プロセスを用いて、犠牲層１２８の部分１３０から選択的に除去される。
【0041】
［００８１］図１１Ａ及び図１１Ｂを参照すると、工程２６のトラップカットの後、開口部１３２を形成するために、残っている犠牲層１２８の部分１３０が除去される。残っている犠牲層１２８の部分１３０は、任意の適切な手段によって除去され得る。１又は複数の実施形態では、残っている犠牲層１２８の部分１３０は、選択的エッチングによって除去される。幾つかの具体的な実施形態では、残っている犠牲層１２８の部分１３０は、希フッ酸（ＨＦ）溶液又はガスを用いて除去される。
【0042】
［００８２］１又は複数の実施形態では、電荷トラップ層１２４は、上部に第１の厚さｔｔを有し、中央部に第２の厚さｔｃを有する。１又は複数の実施形態では、第１の厚さｔｔ及び第２の厚さｔｃは、互いに異なる。１又は複数の実施形態では、電荷トラップ層１２４の上部（及び底部）の第１の厚さｔｔは、第２の厚さｔｃよりも大きい。１又は複数の実施形態では、第１の厚さｔｔは、第２の厚さｔｃより少なくとも１％大きい。１又は複数の実施形態では、第１の厚さｔｔは、第２の厚さｔｃより１％から５０％厚い範囲にある。他の実施形態では、電荷トラップ層１２４の上部（及び底部）の第１の厚さｔｔは、第２の厚さｔｃよりも小さい。１又は複数の実施形態では、第１の厚さｔｔは、第２の厚さｔｃより少なくとも１％小さい。１又は複数の実施形態では、第１の厚さｔｔは、第２の厚さｔｃより１％から５０％薄い範囲にある。
【0043】
［００８３］図１２Ａ及び図１２Ｂを参照すると、工程２８において、メモリホールチャネル１１６内にトランジスタ層１３６が形成される。トランジスタ層１３６は、当業者に公知の任意の適切な技術によって形成され得る。幾つかの実施形態では、トランジスタ層は、共形堆積プロセスによって形成される。幾つかの実施形態では、トランジスタ層は、原子層堆積又は化学気相堆積のうちの１又は複数によって形成される。
【0044】
［００８４］１又は複数の実施形態では、トランジスタ層１３６の堆積は、実質的に共形である。本明細書で使用する「実質的に共形」である層は、厚さが全体的にほぼ同じである層を指す（例えば、側壁の上部、中央部、及び底部、ならびにメモリホールチャネル１１６の底部）。実質的に共形である層の厚さのばらつきは、約５％以下、２％以下、１％以下又は０．５％以下である。メモリホール内のトランジスタ層１３６は、酸化アルミニウム（ＡｌＯ）層、ブロッキング酸化物層、トラップ層、トンネル酸化物層、及びチャネル層のうちの１又は複数を含み得る。
【0045】
［００８５］図１２Ａの領域１２０の拡大図である図１２Ｂを参照すると、１又は複数の実施形態では、トランジスタ層１３６は、メモリホールチャネル１１６内のブロッキング酸化物層１２２、窒化物トラップ層１２４、トンネル酸化物層１３６ａ、チャネル材料１３６ｂ、及びコア酸化物材料１３６ｃを含む。１又は複数の実施形態では、チャネル材料１３６ｂはポリシリコンを含む。
【0046】
［００８６］トランジスタ層１３６は、例えば、メモリホールチャネル１１６の寸法に応じて、任意の適切な厚さを有し得る。幾つかの実施形態では、トランジスタ層１３６は、約０．５ｎｍから約５０ｎｍの範囲、又は約０．７５ｎｍから約３５ｎｍの範囲、又は約１ｎｍから約２０ｎｍの範囲の厚さを有する。
【0047】
［００８７］図１３は、ビットラインパッド１３８がトランジスタ層１３６の上面及びマスク層１３７に形成される方法１０の工程３０を示す図である。１又は複数の実施形態では、コア酸化物１３６ｃが凹設され、次に、凹部領域がドープされたポリシリコンで充填されてビットラインパッド１３８が形成される。ビットラインパッド１３８は、ポリシリコンを含むがこれに限定されない、当業者に公知の任意の適切な材料であってよい。
【0048】
［００８８］図１４を参照すると、方法１０の工程３２において、メモリスタック１３０は、層１４０の上面から共通ソースライン１０３の犠牲層１０６まで延在するスリットパターン開口部１４２を形成するために、スリットパターンが形成される。
【0049】
［００８９］図１５及び図１６を参照すると、方法１０の工程３４において、開口部１４４を形成するために、共通ソースライン１０３の犠牲層１０６が除去され、ポリシリコン層１４６に置き換えられる。犠牲層１０６は、選択的エッチング、熱リン酸等を含むがこれらに限定されない、当業者に公知の任意の適切な技術によって除去することができる。ポリシリコン層１８６はドープされていてよい、又はドープされていなくてよい。
【0050】
［００９０］図１７は、開口部１４８を形成するために第２の層１１０が除去される工程３６、モールドプルバックを示す図である。第２の層１１０は、当業者に公知の任意の適切な手段によって除去することができる。１又は複数の実施形態では、第２の層１１０は、選択的エッチング、例えば、選択的湿式エッチング又は選択的乾式エッチングによって除去される。第２の層１１０の除去により開口部１４８が形成される。
【0051】
［００９１］図１８は、ワードライン１５０が形成される方法１０の工程３８を示す図である。ワードライン１５０は、酸化物層１５０ａ、バリア層１５０ｂ、及びワードライン金属１５０ｃのうちの１又は複数を含む。酸化物層１５０ａは、当業者に公知の任意の適切な材料を含み得る。１又は複数の実施形態では、酸化物層１５０ａは酸化アルミニウム層である。バリア層１５０ｂは、当業者に公知の任意の適切な材料を含み得る。１又は複数の実施形態では、バリア層１５０ｂは、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等のうちの１又は複数を含む。１又は複数の実施形態では、ワードライン金属１５０ｃは、銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、モリブデン（Ｍｏ）、白金（Ｐｔ）、タンタル（Ｔａ）、チタン（Ｔｉ）、又はロジウム（Ｒｈ）のうちの１又は複数を含むバルク金属を含む。１又は複数の実施形態では、ワードライン金属１５０ｃは、タングステン（Ｗ）を含む。他の実施形態では、ワードライン金属１５０ｃは、ルテニウム（Ｒｕ）を含む。１又は複数の実施形態では、ワードライン１５０は、金属、金属窒化物、導電性金属化合物、及び半導体材料のうちの１又は複数を含む。金属は、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、オスミウム（Ｏｓ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）、レニウム（Ｒｅ）、又はチタン（Ｔｉ）のうちの１又は複数から選択され得る。金属窒化物は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化モリブデン（ＭｏＮ）、及び窒化ジルコニウム（ＺｒＮ）のうちの１又は複数から選択され得る。導電性金属化合物は、酸化タングステン（ＷＯｘ）、酸化ルテニウム（ＲｕＯｘ）、及び酸化イリジウム（ＩｒＯｘ）のうちの１又は複数から選択され得る。半導体材料は、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、及びゲルマニウム（Ｇｅ）のうちの１又は複数から選択され得る。
【0052】
［００９２］図１９は、スリット１４２がスペーサ材料１５２及び充填材料１５４のうちの１又は複数で充填される、方法１０の工程４０を示す図である。スペーサ材料１５２は、当業者に公知の任意の適切な材料を含み得る。１又は複数の実施形態では、スペーサ材料１５２は酸化ケイ素（ＳｉＯｘ）を含む。絶縁体材料１５４は、当業者に公知の任意の適切な材料であってよい。１又は複数の実施形態では、充填材料１５４はポリシリコンを含む。ポリシリコンはドープされていてよい、又はドープされていなくてよい。１又は複数の実施形態では、ポリシリコンはＮ＋ドープポリシリコンである。
【0053】
［００９３］図２０は、充填されたスリットの上面に形成されたキャップを示す図である。１又は複数の実施形態では、キャップは、バリア層１５６及び金属層１５８を含む。バリア層１５６は、当業者に公知の任意の適切な材料を含み得る。１又は複数の実施形態では、バリア層１５６は、窒化チタン（ＴｉＮ）を含む。金属層１５８は、当業者に公知の任意の適切な金属を含み得る。幾つかの実施形態では、金属１５８はタングステン（Ｗ）を含む。
【0054】
［００９４］図２１Ａ及び図２１Ｂは、ビットラインパッドスタッド１６２及びワードライン（Ｗ／Ｌ）コンタクト１６０が形成される工程４２及び工程４４を示す図である。ビットラインスタッド１６２は、当業者に公知の任意の適切な手段によって形成することができる。
【0055】
［００９５］ワードラインコンタクト１６０は、メモリスタック１３０を貫通してワードライン１５０のうちの１つにおいて終端するのに十分な距離を延在する。１又は複数の実施形態では、ワードラインコンタクト１６０は、当業者に公知の任意の適切な材料を含み得る。１又は複数の実施形態では、ワードラインコンタクト１６０は、金属、金属シリサイド、ポリシリコン、アモルファスシリコン、又はＥＰＩシリコンのうちの１又は複数を含む。１又は複数の実施形態では、ワードラインコンタクト１６０は、接触抵抗を低減するために、Ｎ型ドーパント又はＰ型ドーパントのいずれかによってドープされる。１又は複数の実施形態では、ワードラインコンタクト１６０の金属は、銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、銀（Ａｇ）、金（Ａｕ）、イリジウム（Ｉｒ）、タンタル（Ｔａ）、又は白金（Ｐｔ）のうちの１又は複数から選択される。
【0056】
［００９６］図２２は、メモリデバイスを形成するための例示的な代替方法１１を示すフロー図である。当業者は、方法１１が図示したプロセスのいずれか又はすべてを含み得ることを認識するであろう。更に、個々のプロセスの順序は、幾つかの部分について変えることができる。方法１１は、本開示から逸脱することなく、列挙したプロセスのいずれかから開始することができる。図２２を参照すると、工程１２において、メモリスタックが形成される。工程１４において、メモリスタック内にワードライン階段が形成される。工程１６において、メモリホールがパターニングされる。工程１８において、窒化物層が凹設される。工程２０において、凹部内にブロッキング酸化物が形成される。工程２２において、電荷トラップ層が堆積され、続いて犠牲層が堆積される。工程２４において、犠牲層が部分的に除去される。工程２６において、電荷トラップ層がマスク解除され、犠牲層が除去される。工程２８において、メモリホール内にトランジスタ層が堆積される。工程３０において、ビットラインパッドが形成される。工程３２において、デバイスにスリットパターンが形成される。工程３４において、共通ソースラインの犠牲層が除去され、置き換えられる。工程３６において、メモリスタックの窒化物層が除去される（モールドプルバック）。工程３７Ａにおいて、ブロッキング酸化物が除去される。工程３７Ｂにおいて、電荷トラップ層の一部が酸化される。その後、方法１１は図１の方法１０と同じ方法で継続する。工程３８において、ワードラインが形成される。工程４０において、スリットが誘電体材料で充填される。工程４２において、ビットラインパッドスタッドが形成される。工程４４において、バックエンド（ＢＥＯＬ）コンタクトが形成される。
【0057】
【0058】
［００９８］図２３Ａ及び図２３Ｂは、開口部１４８を形成するために第２の層１１０が除去されるモールドプルバック工程３６後のデバイス１００を示している。第２の層１１０は、当業者に公知の任意の適切な手段によって除去することができる。１又は複数の実施形態では、第２の層１１０は、選択的エッチング、例えば、選択的湿式エッチング又は選択的乾式エッチングによって除去される。第２の層１１０の除去により開口部１４８が形成される。
【0059】
［００９９］図２４Ａ及び図２４Ｂを参照すると、工程３７Ａにおいて、ブロッキング酸化物１２２が開口部１４８を通して除去される。ブロッキング酸化物１２２は、当業者に公知の任意の適切な手段によって除去することができる。
【0060】
［００１００］図２５Ａ及び図２５Ｂは、電荷トラップ層１２４の一部が酸化されて酸化物層１８２が形成される、方法１１の工程３７Ｂを示している。電荷トラップ層１２４は、当業者に公知の任意の手段によって部分的に酸化させることができる。１又は複数の実施形態では、酸化物層１８２は、酸窒化ケイ素（ＳｉＯＮ）又は酸化ケイ素（ＳｉＯｘ）のうちの１又は複数を含む。
【0061】
［００１０１］図２６Ａ及び図２６Ｂは、ワードライン１５０が形成される方法１１の工程３８を示している。ワードライン１５０は、酸化物層１５０ａ、バリア層１５０ｂ、及びワードライン金属１５０ｃのうちの１又は複数を含む。酸化物層１５０ａは、当業者に公知の任意の適切な材料を含み得る。１又は複数の実施形態では、酸化物層１５０ａは酸化アルミニウム層である。バリア層１５０ｂは、当業者に公知の任意の適切な材料を含み得る。１又は複数の実施形態では、バリア層１５０ｂは、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）等のうちの１又は複数を含む。１又は複数の実施形態では、ワードライン金属１５０ｃは、銅（Ｃｕ）、コバルト（Ｃｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、モリブデン（Ｍｏ）、白金（Ｐｔ）、タンタル（Ｔａ）、チタン（Ｔｉ）、又はロジウム（Ｒｈ）のうちの１又は複数を含むバルク金属を含む。１又は複数の実施形態では、ワードライン金属１５０ｃは、タングステン（Ｗ）を含む。他の実施形態では、ワードライン金属１５０ｃは、ルテニウム（Ｒｕ）を含む。１又は複数の実施形態では、ワードライン１５０は、金属、金属窒化物、導電性金属化合物、及び半導体材料のうちの１又は複数を含む。金属は、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、オスミウム（Ｏｓ）、ジルコニウム（Ｚｒ）、イリジウム（Ｉｒ）、レニウム（Ｒｅ）、又はチタン（Ｔｉ）のうちの１又は複数から選択され得る。金属窒化物は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化モリブデン（ＭｏＮ）、及び窒化ジルコニウム（ＺｒＮ）のうちの１又は複数から選択され得る。導電性金属化合物は、酸化タングステン（ＷＯｘ）、酸化ルテニウム（ＲｕＯｘ）、及び酸化イリジウム（ＩｒＯｘ）のうちの１又は複数から選択され得る。半導体材料は、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、及びゲルマニウム（Ｇｅ）のうちの１又は複数から選択され得る。
【0062】
［００１０２］次いで、方法１１は、図１及び図１９～図２１Ｂの方法１０に関して上述したのと同じ方法で進む。工程４０において、スリット１４２が充填される。工程４２において、ビットラインパッドスタッドが形成される。工程４４において、バックエンド（ＢＥＯＬ）コンタクトが形成される。
【0063】
［００１０３］他の実施形態では、半導体デバイスの形成方法が提供される。本方法は、基板上の第１の材料と第２の材料の交互の層を含むメモリスタック内にメモリホールを形成することを含み得る。第２の材料は、メモリホールを通して凹設され、凹部領域が形成される。メモリホールに隣接する第２の材料の一部が酸化され、ブロッキング酸化物層が形成される。電荷トラップ層がブロッキング酸化物層上に堆積される。犠牲層が電荷トラップ層上に共形堆積される。電荷トラップ層が犠牲層から選択的に除去され、次いで犠牲層が除去される。メモリホール内にビットラインが形成される。その後、メモリデバイスにスリットパターンが形成され、複数のワードラインが形成される。その後、スリットが充填される。
【0064】
［００１０４］本開示の追加の実施形態は、図２７に示すように、記載のメモリデバイス及び方法を形成するための処理ツール９００を対象とする。
【0065】
［００１０５］クラスタツール９００は、複数の側面を有する少なくとも１つの中央移送ステーション９２１、９３１を含む。ロボット９２５、９３５が、中央移送ステーション９２１、９３１内に位置決めされ、ロボットブレード及びウエハを複数の側面の各々に移動させるように構成されている。
【0066】
［００１０６］クラスタツール９００は、中央移送ステーションに接続された、プロセスステーションとも呼ばれる複数の処理チャンバ９０２、９０４、９０６、９０８、９１０、９１２、９１４、９１６、及び９１８を備える。様々な処理チャンバは、隣接する処理ステーションから分離された別個の処理領域を提供する。処理チャンバは、前洗浄チャンバ、バッファチャンバ、移送スペース、ウエハオリエンタ／ガス抜きチャンバ、極低温冷却チャンバ、堆積チャンバ、アニールチャンバ、エッチングチャンバ、選択酸化チャンバ、酸化物層薄化チャンバ、又はワードライン堆積チャンバを含むが、これらに限定されない任意の適切なチャンバであってよい。プロセスチャンバ及び構成要素の特定の配置は、クラスタツールに応じて変えることができ、本開示の範囲を限定するものとみなすべきではない。
【0067】
［００１０７］幾つかの実施形態では、クラスタツール９００は、ドレイン用選択ゲート（ＳＧＤ）パターニングチャンバを含む。幾つかの実施形態のドレイン用選択ゲート（ＳＧＤ）パターニングチャンバは、１又は複数の選択エッチングチャンバを備える。
【0068】
［００１０８］図２７に示す実施形態では、ファクトリインターフェース９５０がクラスタツール９００の前部に接続されている。ファクトリインターフェース９５０は、ファクトリインターフェース９５０の前部９５１にローディングチャンバ９５４及びアンローディングチャンバ９５６を含む。ローディングチャンバ９５４を左側に、アンローディングチャンバ９５６は右側に図示したが、当業者であれば、これは１つの可能な構成を表すものに過ぎないことを理解するであろう。
【0069】
［００１０９］ローディングチャンバ９５４及びアンローディングチャンバ９５６のサイズ及び形状は、例えば、クラスタツール９００で処理される基板に応じて変えることができる。図示の実施形態では、ローディングチャンバ９５４及びアンローディングチャンバ９５６は、カセット内に位置決めされた複数のウエハを有するウエハカセットを保持する大きさである。
【0070】
［００１１０］ファクトリインターフェース９５０内にロボット９５２があり、ローディングチャンバ９５４とアンローディングチャンバ９５６との間を移動し得る。ロボット９５２は、ローディングチャンバ９５４のカセットからファクトリインターフェース９５０を通じてロードロックチャンバ９６０にウエハを移送することができる。また、ロボット９５２は、ロードロックチャンバ９６２からファクトリインターフェース９５０を通じてアンローディングチャンバ９５６のカセットにウエハを移送することができる。当業者に理解されるように、ファクトリインターフェース９５０は複数のロボット９５２を有していてよい。例えば、ファクトリインターフェース９５０は、ローディングチャンバ９５４とロードロックチャンバ９６０との間でウエハを移送する第１のロボットと、ロードロック９６２とアンローディングチャンバ９５６との間でウエハを移送する第２のロボットを有していてよい。
【0071】
［００１１１］図示のクラスタツール９００は、第１のセクション９２０及び第２のセクション９３０を有する。第１のセクション９２０は、ロードロックチャンバ９６０、９６２を通してファクトリインターフェース９５０に接続されている。第１のセクション９２０は、その中に位置決めされた少なくとも１つのロボット９２５を有する第１の移送チャンバ９２１を含む。ロボット９２５はロボット式ウエハ移送機構とも呼ばれる。第１の移送チャンバ９２１は、ロードロックチャンバ９６０、９６２、プロセスチャンバ９０２、９０４、９１６、９１８、及びバッファチャンバ９２２、９２４に対して中央に位置している。幾つかの実施形態のロボット９２５は、一度に複数のウエハを独立して移動させることができるマルチアームロボットである。幾つかの実施形態では、第１の移送チャンバ９２１は、複数のロボット式ウエハ移送機構を備える。第１の移送チャンバ９２１のロボット９２５は、第１の移送チャンバ９２１の周囲のチャンバ間でウエハを移動させるように構成されている。個々のウエハは、第１のロボット機構の遠位端に位置するウエハ移送ブレード上で運ばれる。
【0072】
［００１１２］第１のセクション９２０でウエハを処理した後、ウエハは、パススルーチャンバを通して第２のセクション９３０に送られ得る。例えば、チャンバ９２２、９２４は、一方向又は双方向のパススルーチャンバであってよい。パススルーチャンバ９２２、９２４は、例えば、第２のセクション９３０で処理する前にウエハを極低温冷却するため、又は第１のセクション９２０に戻す前にウエハ冷却又は後処理を可能にするために使用され得る。
【0073】
［００１１３］システムコントローラ９９０が、第１のロボット９２５、第２のロボット９３５、第１の複数の処理チャンバ９０２、９０４、９１６、９１８、及び第２の複数の処理チャンバ９０６、９０８、９１０、９１２、９１４と通信する。システムコントローラ９９０は、処理チャンバ及びロボットを制御することができる任意の適切な構成要素であってよい。例えば、システムコントローラ９９０は、中央処理装置、メモリ、適切な回路、及びストレージを含むコンピュータであってよい。
【0074】
［００１１４］プロセスは、一般に、プロセッサによって実行されると、プロセスチャンバに本開示のプロセスを実行させるソフトウェアルーチンとして、システムコントローラ９９０のメモリに記憶され得る。ソフトウェアルーチンはまた、プロセッサによって制御されるハードウェアから遠隔に位置する第２のプロセッサ（図示せず）によって記憶及び／又は実行され得る。本開示の方法の一部又は全部はまた、ハードウェアにおいて実行され得る。このように、プロセスは、ソフトウェアにおいて実装され、コンピュータシステムを使用して実行され得る、あるいはハードウェアにおいて、例えば、特定用途向け集積回路又は他の種類のハードウェア実装態様として、又はソフトウェア及びハードウェアの組み合わせとして実行され得る。ソフトウェアルーチンは、プロセッサによって実行されると、汎用コンピュータを、プロセスが実行されるようにチャンバの動作を制御する特定目的のコンピュータ（コントローラ）に変換する。
【0075】
［００１１５］１又は複数の実施形態では、処理ツールは、ウエハを移動させるように構成されたロボットを含む中央移送ステーションと、複数のプロセスステーションであって、各プロセスステーションは、中央移送ステーションに接続され、隣接するプロセスステーションの処理領域から分離された処理領域を提供し、複数のプロセスステーションは、ドレイン用選択ゲート（ＳＧＤ）パターニングチャンバを含む、複数のプロセスステーションと、中央移送ステーション及び複数のプロセスステーションに接続されたコントローラであって、ウエハをプロセスステーション間で移動させるためにロボットを起動し、プロセスステーションの各々で行われるプロセスを制御するように構成されたコントローラとを備える。
【0076】
［００１１６］１又は複数の実施形態は、処理チャンバのコントローラによって実行されると、処理チャンバに、基板上の第１の材料と第２の材料の交互の層を含むメモリスタック内にメモリホールを形成し、第１の凹部領域を形成するために、メモリホールを通して第２の材料を凹設し、ブロッキング酸化物層を形成するために、メモリホールに隣接する第２の材料の一部を酸化させ、ブロッキング酸化物層上に電荷トラップ層を堆積させ、電荷トラップ層上に犠牲層を共形堆積させ、犠牲層から電荷トラップ層を選択的に除去し、犠牲層を除去し、メモリホール内にビットラインを形成し、スリットをパターニングし、複数のワードラインを形成し、スリットを充填する工程を実行させる命令を含む、非一過性コンピュータ可読媒体を提供する。
【0077】
［００１１７］本明細書に記載の材料及び方法を説明する文脈（特に以下の特許請求の範囲の文脈）での「ａ」及び「ａｎ」及び「ｔｈｅ」という用語及び同様の指示対象の使用は、本書に別段の記載がない限り、又は文脈によって明確に矛盾しない限り、単数形及び複数形の両方を網羅すると解釈されるべきである。本明細書の値の範囲の列挙は、本明細書に別段の記載がない限り、範囲内にある各個別の値を個別に参照する簡略化された方法として役立つことを単に意図するものであり、各個別の値は、本明細書に値が個別に列挙されているかのように本明細書に組み込まれる。本明細書に記載の全ての方法は、本明細書に別段の記載がない限り、又は文脈によって明らかに矛盾しない限り、任意の適切な順序で実行され得る。本明細書で提供するいずれかの及び全ての例、又は例示的な文言（例えば、「等」）の使用は、単に材料及び方法をよりよく明らかにすることを意図しており、別段の請求がない限り、範囲に制限を課すものではない。本明細書のいかなる文言も、特許請求の範囲にないいずれかの要素を、開示された材料及び方法の実施に不可欠なものとして示していると解釈されるべきではない。
【0078】
［００１１８］本明細書全体で言及する、「一実施形態」、「特定の実施形態」、「１又は複数の実施形態」、又は「実施形態」は、その実施形態に関連して記載する特定の特徴、構造、材料、又は特性が本開示の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書中の様々な箇所における「１又は複数の実施形態では」、「特定の実施形態では」、「１つの実施形態では」、又は「実施形態では」等の句の出現は、必ずしも本開示の同じ実施形態を指すとは限らない。更に、特定の特徴、構造、材料、又は特性は、１又は複数の実施形態では任意の適切な方法で組み合わせることが可能である。
【0079】
［００１１９］本明細書の開示を、特定の実施形態を参照しながら説明してきたが、これらの実施形態は、本開示の原理及び適用の単なる例示であることを理解されたい。当業者には、本開示の主旨及び範囲から逸脱することなく、本開示の方法及び装置に様々な修正及び変更を加えることができることが明らかとなる。したがって、本開示は、添付の特許請求の範囲及びその等価物の範囲内にある修正及び変更を含むものとする。
【図1-1】
【図1-2】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図11C】
【図12A】
【図12B】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21A】
【図21B】
【図22-1】
【図22-2】
【図23A】
【図23B】
【図24A】
【図24B】
【図25A】
【図25B】
【図26A】
【図26B】
【図27】
【国際調査報告】