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特表2024-541525パワー半導体デバイスのためのエッジ終端及び関連する製造方法

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-11-08

(54)【発明の名称】パワー半導体デバイスのためのエッジ終端及び関連する製造方法

(51)【国際特許分類】

H01L 29/06 20060101AFI20241031BHJP

H01L 21/76 20060101ALI20241031BHJP

H01L 29/12 20060101ALI20241031BHJP

H01L 29/78 20060101ALI20241031BHJP

H01L 21/336 20060101ALI20241031BHJP

【ＦＩ】

H01L29/78 652P

H01L29/06 301G

H01L29/06 301V

H01L29/78 652R

H01L29/78 652T

H01L29/78 652J

H01L29/78 653A

H01L29/78 658A

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024531392

(86)(22)【出願日】2022-11-18

(85)【翻訳文提出日】2024-07-04

(86)【国際出願番号】 US2022080114

(87)【国際公開番号】W WO2023102324

(87)【国際公開日】2023-06-08

(31)【優先権主張番号】17/538,026

(32)【優先日】2021-11-30

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】592054856

【氏名又は名称】ウルフスピードインコーポレイテッド

【氏名又は名称原語表記】ＷＯＬＦＳＰＥＥＤ，ＩＮＣ．

(74)【代理人】

【識別番号】110000855

【氏名又は名称】弁理士法人浅村特許事務所

(72)【発明者】

【氏名】キム、ウンスン

(72)【発明者】

【氏名】リヒテンヴァルナー、ダニエルジェンナー

(72)【発明者】

【氏名】リュー、セイ－ヒョン

(72)【発明者】

【氏名】イスラム、ネーム

(57)【要約】

パワー半導体デバイスは、第１の導電型の半導体ドリフト領域と、第２の導電型の複数のガード・リングを含むエッジ終端領域とを含む半導体層構造を含む。ガード・リングは、半導体ドリフト領域の表面内に延在する。ガード・リングは、それぞれ、表面に隣接する第１の部分と、表面から離間された第２の部分とを備え、第１の部分は第２の部分よりも広い。関連するデバイス及び製造方法も記載される。

【特許請求の範囲】

【請求項1】

第１の導電型の半導体ドリフト領域と、第２の導電型の複数のガード・リングを含むエッジ終端領域とを含む半導体層構造を備え、
前記ガード・リングのうちの１つ又は複数が、前記半導体ドリフト領域の表面内に約１マイクロメートル（μｍ）よりも大きいそれぞれの深さまで延在し、約３μｍ未満のそれぞれの間隔によって互いに横方向に分離されている、
パワー半導体デバイス。

【請求項2】

前記ガード・リングのうちの前記１つ又は複数が、それぞれ、前記表面に隣接する第１の部分と、前記表面から離間された第２の部分とを備え、前記第１の部分が前記第２の部分よりも広い、請求項１に記載のパワー半導体デバイス。

【請求項3】

前記第２の部分が前記第１の部分よりも高濃度の前記第２の導電型のドーパントを含む、請求項２に記載のパワー半導体デバイス。

【請求項4】

前記第１の部分が前記表面内に第１の深さまで延在し、前記第２の部分が、前記第１の部分を貫通して、前記第１の深さよりも大きい第２の深さまで延在する、請求項２又は３に記載のパワー半導体デバイス。

【請求項5】

前記ガード・リングのうちの前記１つ又は複数が前記第２の部分よりも高濃度の前記第２の導電型のドーパントを含む第３の部分をそれぞれ備える、請求項２又は３に記載のパワー半導体デバイス。

【請求項6】

前記第３の部分が前記第１の部分よりも狭い、請求項５に記載のパワー半導体デバイス。

【請求項7】

前記第３の部分が２つ以上の次元において前記第１の部分内に閉じ込められている、請求項５に記載のパワー半導体デバイス。

【請求項8】

前記ガード・リングのうちの前記１つ又は複数が前記第１の部分と前記第２の部分との間に段差を含む側壁をそれぞれ備える、請求項２から７までのいずれか一項に記載のパワー半導体デバイス。

【請求項9】

前記段差が、異なるドーパント濃度を含む前記ガード・リングの部分間の界面に画定されている、請求項８に記載のパワー半導体デバイス。

【請求項10】

前記半導体層構造が、前記半導体ドリフト領域内に前記第２の導電型の複数のウェル領域を含む活性領域をさらに備え、前記ウェル領域が前記第１の深さまで延在する、請求項４から９までのいずれか一項に記載のパワー半導体デバイス。

【請求項11】

前記活性領域が前記ウェル領域よりも高濃度の前記第２の導電型のドーパントを含む複数の遮蔽パターンをさらに備え、前記遮蔽パターンが前記第２の深さまで延在する、請求項１０に記載のパワー半導体デバイス。

【請求項12】

前記それぞれの間隔が前記第１の部分間で実質的に均一である、請求項２から１１までのいずれか一項に記載のパワー半導体デバイス。

【請求項13】

前記それぞれの深さが約１μｍ～約３μｍであり、前記それぞれの間隔が約０．５μｍ～約３μｍである、請求項１から１２までのいずれか一項に記載のパワー半導体デバイス。

【請求項14】

前記ガード・リングのうちの前記１つ又は複数が、それぞれ、前記表面に隣接する第１の幅と、前記表面から離間された第２の幅とを備え、前記第２の幅に対する前記第１の幅の比が約０．９５～約２である、請求項１から１２までのいずれか一項に記載のパワー半導体デバイス。

【請求項15】

第１の導電型の半導体ドリフト領域と、前記半導体ドリフト領域の表面内に延在する第２の導電型の複数のガード・リングを含むエッジ終端領域とを含む半導体層構造を備え、
前記ガード・リングのうちの１つ又は複数が、それぞれ、前記表面に隣接する第１の部分と、前記表面から離間された第２の部分とを備え、前記第１の部分が前記第２の部分よりも広い、
パワー半導体デバイス。

【請求項16】

前記第２の部分が前記第１の部分よりも高濃度の前記第２の導電型のドーパントを含む、請求項１５に記載のパワー半導体デバイス。

【請求項17】

前記第１の部分が前記表面内に第１の深さまで延在し、前記第２の部分が、前記第１の部分を貫通して、前記第１の深さよりも大きい第２の深さまで延在する、請求項１６に記載のパワー半導体デバイス。

【請求項18】

前記ガード・リングのうちの前記１つ又は複数が前記第２の部分よりも高濃度の前記第２の導電型のドーパントを含む第３の部分をそれぞれ備え、前記第３の部分が前記第１の部分よりも狭い、請求項１６に記載のパワー半導体デバイス。

【請求項19】

前記ガード・リングのうちの前記１つ又は複数がそれぞれの間隔によって互いに横方向に分離され、前記それぞれの間隔が前記第１の部分間で実質的に均一である、請求項１５から１８までのいずれか一項に記載のパワー半導体デバイス。

【請求項20】

前記ガード・リングのうちの前記１つ又は複数が、前記第１の部分と前記第２の部分との間に段差を含む側壁をそれぞれ備える、請求項１５から１９までのいずれか一項に記載のパワー半導体デバイス。

【請求項21】

第１の導電型の半導体ドリフト領域と、前記半導体ドリフト領域の表面内に延在する第２の導電型の複数のガード・リングを含むエッジ終端領域とを含む半導体層構造を備え、
前記ガード・リングのうちの１つ又は複数が、それぞれ、前記表面に隣接する第１の部分と、前記表面から離間された第２の部分と、側壁とを備え、それぞれのガード・リングの前記側壁が前記第１の部分と前記第２の部分との間に段差を含む、
パワー半導体デバイス。

【請求項22】

前記第２の部分が前記第１の部分よりも高濃度の前記第２の導電型のドーパントを含み、前記段差が前記第１の部分と前記第２の部分との界面に画定されている、請求項２１に記載のパワー半導体デバイス。

【請求項23】

前記第１の部分が前記第２の部分よりも広い、請求項２２に記載のパワー半導体デバイス。

【請求項24】

前記第１の部分が前記表面内に第１の深さまで延在し、前記第２の部分が、前記第１の部分を貫通して、前記第１の深さよりも大きい第２の深さまで延在する、請求項２２又は２３に記載のパワー半導体デバイス。

【請求項25】

前記半導体層構造が前記半導体ドリフト領域内に前記第２の導電型の複数のウェル領域を含む活性領域をさらに備え、前記ウェル領域が前記第１の深さまで延在する、請求項２４に記載のパワー半導体デバイス。

【請求項26】

前記活性領域が前記ウェル領域よりも高濃度の前記第２の導電型のドーパントを含む複数の遮蔽パターンをさらに備え、前記遮蔽パターンが前記第２の深さまで延在する、請求項２５に記載のパワー半導体デバイス。

【請求項27】

前記ガード・リングのうちの前記１つ又は複数が前記第２の部分よりも高濃度の前記第２の導電型のドーパントを含む第３の部分をそれぞれ備え、前記第３の部分が前記第１の部分よりも狭い、請求項２２から２６までのいずれか一項に記載のパワー半導体デバイス。

【請求項28】

前記ガード・リングのうちの前記１つ又は複数が約１μｍ～約３μｍのそれぞれの深さまで前記半導体ドリフト領域の前記表面内に延在し、約０．５μｍ～約３μｍのそれぞれの間隔によって互いに横方向に分離されている、請求項２１から２７までのいずれか一項に記載のパワー半導体デバイス。

【請求項29】

前記それぞれの間隔が前記第１の部分間で実質的に均一である、請求項２８に記載のパワー半導体デバイス。

【請求項30】

前記第１の部分が第１の幅を有し、前記第２の部分が第２の幅を有し、前記第２の幅に対する前記第１の幅の比が約０．９５～約２である、請求項２１から２９までのいずれか一項に記載のパワー半導体デバイス。

【請求項31】

第１の導電型の半導体ドリフト領域と、前記半導体ドリフト領域の表面内に延在する第２の導電型の複数のガード・リングを含むエッジ終端領域とを含む半導体層構造を備え、
前記ガード・リングのうちの１つ又は複数が、前記表面に隣接する第１の幅と、前記表面から離間された第２の幅とをそれぞれ備え、前記第１の幅の前記第２の幅に対する比が約０．９５～約２である、
パワー半導体デバイス。

【請求項32】

前記ガード・リングのうちの前記１つ又は複数が、それぞれ、前記第１の幅を含む第１の部分と、前記第２の幅を含む第２の部分とを備え、前記第１の部分が前記第２の部分よりも広い、
請求項３１に記載のパワー半導体デバイス。

【請求項33】

前記第２の部分が前記第１の部分よりも高濃度の前記第２の導電型のドーパントを含む、請求項３２に記載のパワー半導体デバイス。

【請求項34】

前記第１の部分が前記表面内に第１の深さまで延在し、前記第２の部分が、前記第１の部分を貫通して、前記第１の深さよりも大きい第２の深さまで延在する、請求項３２又は３３に記載のパワー半導体デバイス。

【請求項35】

前記ガード・リングのうちの前記１つ又は複数が前記第２の部分よりも高濃度の前記第２の導電型のドーパントを含む第３の部分をそれぞれ備え、前記第３の部分が前記第１の部分よりも狭い、請求項３２から３４までのいずれか一項に記載のパワー半導体デバイス。

【請求項36】

前記ガード・リングのうちの前記１つ又は複数が、前記第１の部分と前記第２の部分との間に段差を含む側壁をそれぞれ備える、請求項３２から３５までのいずれか一項に記載のパワー半導体デバイス。

【請求項37】

前記ガード・リングのうちの前記１つ又は複数が約１μｍ～約３μｍのそれぞれの深さまで前記半導体ドリフト領域の前記表面内に延在し、約０．５μｍ～約３μｍのそれぞれの間隔によって互いに横方向に分離されている、請求項３１から３６までのいずれか一項に記載のパワー半導体デバイス。

【請求項38】

前記それぞれの間隔が前記第１の部分間で実質的に均一である、請求項３７に記載のパワー半導体デバイス。

【請求項39】

前記比が約０．９５～約１．０５である、請求項３１から３８までのいずれか一項に記載のパワー半導体デバイス。

【請求項40】

前記比が約０．９９～約１．０１である、請求項３１から３８までのいずれか一項に記載のパワー半導体デバイス。

【請求項41】

第１の導電型の半導体ドリフト領域を含む半導体層構造を設けるステップと、
前記半導体ドリフト領域内に第２の導電型の複数のガード・リングを形成して、エッジ終端領域を形成するステップと、
を含み、
前記ガード・リングを形成するステップが、前記半導体ドリフト領域上に第１のマスク・パターン及び第２のマスク・パターンを用いて第１のイオン注入プロセス及び第２のイオン注入プロセスをそれぞれ順次に行うステップを含み、前記第１のマスク・パターンが前記第２のマスク・パターンとは異なる幅を有する開口部を含む、
パワー半導体デバイスを製造する方法。

【請求項42】

前記ガード・リングを形成するステップが、
前記第１のマスク・パターンを用いて前記第１のイオン注入プロセスを実行して、前記半導体ドリフト領域の表面に隣接する前記ガード・リングの第１の部分を形成するステップと、
前記第２のマスク・パターンを用いて前記第２のイオン注入プロセスを実行して、前記表面から離間された前記ガード・リングの第２の部分を形成するステップと、
を含み、
前記第２のマスク・パターンの前記開口部が前記第１のマスク・パターンの前記開口部よりも狭く、前記第２の部分が前記第１の部分よりも高濃度の前記第２の導電型のドーパントを含む、
請求項４１に記載の方法。

【請求項43】

前記第２のイオン注入プロセスが前記第１のイオン注入プロセスよりも大きい注入エネルギーを含む、請求項４１又は４２に記載の方法。

【請求項44】

前記第２のマスク・パターンが前記第１のマスク・パターンより厚い厚さを含む、請求項４３に記載の方法。

【請求項45】

前記第２のイオン注入プロセスを実行する前に、前記第２のマスク・パターンの側壁上にスペーサを形成して、前記第２のマスク・パターン内に前記開口部を画定するステップ、
をさらに含む、請求項４４に記載の方法。

【請求項46】

前記第２のイオン注入プロセスが前記第１のイオン注入プロセスの後に実行され、前記スペーサが１つ又は複数の横方向次元において前記ガード・リングの前記第１の部分の境界に重なる、請求項４５に記載の方法。

【請求項47】

前記第２のイオン注入プロセスを実行する前に、前記第１のマスク・パターンの側壁上にスペーサを形成して、前記半導体ドリフト領域上に前記第２のマスク・パターンを形成するステップ、
をさらに含む、請求項４２に記載の方法。

【請求項48】

前記第２のマスク・パターンを用いて前記第２のイオン注入プロセスを実行するステップが、前記ガード・リングの第３の部分を形成するステップを含み、前記第３の部分が前記第２の部分よりも高濃度の前記第２の導電型の前記ドーパントを含む、請求項４２に記載の方法。

【請求項49】

前記第３の部分が２つ以上の次元において前記第１の部分内に閉じ込められている、請求項４８に記載の方法。

【請求項50】

前記第１の部分が前記表面内に第１の深さまで延在し、前記第２の部分が、前記第１の部分を貫通して、前記第１の深さよりも大きい第２の深さまで延在する、請求項４２から４８までのいずれか一項に記載の方法。

【請求項51】

前記半導体層構造が活性領域をさらに含み、前記第１のマスク・パターンを用いて前記第１のイオン注入プロセスを実行するステップが、前記活性領域において前記半導体ドリフト領域の前記表面内に前記第１の深さまで延在する前記第２の導電型の複数のウェル領域を形成するステップを含む、請求項５０に記載の方法。

【請求項52】

前記第２のマスク・パターンを用いて前記第２のイオン注入プロセスを実行するステップが、前記ウェル領域よりも高濃度の前記第２の導電型のドーパントを含み前記活性領域における前記半導体ドリフト領域の前記表面内に前記第２の深さまで延在する複数の遮蔽パターンを形成するステップを含む、請求項５１に記載の方法。

【請求項53】

前記ガード・リングが、それぞれの間隔によって互いに横方向に分離され、前記それぞれの間隔が、前記第１の部分間で実質的に均一である、請求項４２から５２までのいずれか一項に記載の方法。

【請求項54】

前記それぞれの間隔が前記第２の部分間で不均一である、請求項５３に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

優先権の主張
本出願は、２０２１年１１月３０日に出願された米国特許出願第１７／５３８，０２６号からの優先権を主張し、その開示は、参照によりその全体が本明細書に組み込まれる。

【0002】

本開示は、パワー半導体デバイス及びこのようなデバイスを製造する方法に関する。

【背景技術】

【0003】

パワー半導体デバイスは、大電流を流し、高電圧をサポートするために使用される。例えば、パワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、バイポーラ接合トランジスタ（ＢＪＴ）、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）、接合障壁ショットキー・ダイオード、ゲート・ターンオフ・トランジスタ（ＧＴＯ）、ＭＯＳ制御サイリスタ、及び種々の他のデバイスを含む、多種多様なパワー半導体デバイスが、当技術分野で使用され得る。これらのパワー半導体デバイスは、一般に、炭化ケイ素（ＳｉＣ）又は窒化ガリウム（ＧａＮ）ベースの半導体材料などのワイド・バンドギャップ半導体材料から製造される。本明細書では、ワイド・バンドギャップ半導体材料は、約１．４０ｅＶより大きい、例えば約２ｅＶより大きいバンドギャップを有する半導体材料を指す。

【0004】

パワー半導体デバイスは、横型構造又は縦型構造を有することができる。横型構造を有するデバイスでは、デバイスの端子（例えば、パワーＭＯＳＦＥＴデバイスのドレイン端子、ゲート端子、及びソース端子）は、半導体層構造の同じ主面上（例えば、上部又は底部）にある。これに対して、縦型構造を有するデバイスでは、半導体層構造の各主面上に少なくとも１つの端子が設けられている。例えば、縦型ＭＯＳＦＥＴデバイスでは、ソースは半導体層構造の上面にあってもよく、ドレインは半導体層構造の底面にあってもよい。別の例として、パワー・ショットキー・ダイオードは、典型的には、アノード・コンタクトが半導体層構造の第１の主面（例えば、上面）に形成され、カソード・コンタクトが他方の主面（例えば、底面）に形成された縦型構造を有する。縦型構造により、高電流密度がサポートされ、高電圧を阻止することができる厚い半導体ドリフト層又は領域が可能になるため、縦型構造は、典型的には、非常に高い電力用途で使用される。半導体層構造は、下にある基板を含んでも含まなくてもよい。本明細書では、「半導体層構造」という用語は、半導体基板及び／又は半導体エピタキシャル層などの１つ又は複数の半導体層を含む構造を指す。

【0005】

ＭＯＳＦＥＴトランジスタを含む縦型パワー半導体デバイスは、トランジスタのゲート電極が半導体層構造の上に形成される標準的なゲート電極設計を有することができ、或いは、半導体層構造内のトレンチに埋め込まれたゲート電極を有することができる。埋め込みゲート電極を有するＭＯＳＦＥＴは、典型的にはゲート・トレンチＭＯＳＦＥＴと呼ばれる。標準的なゲート電極設計では、各単位セル・トランジスタのチャネル領域は、ゲート電極の下に水平に配置される。対照的に、ゲート・トレンチＭＯＳＦＥＴ設計では、チャネルは垂直に配置される。例えば、ＳｉＣトレンチＭＯＳＦＥＴは、トレンチの側壁上にチャネル領域を実装することによって比較的狭いセル・ピッチが得られるため、固有のより低い比オン抵抗を提供することができる。トレンチ側壁上のチャネル移動度も、平坦なＳｉ面よりも大幅に（例えば、２～４倍）大きくなる場合があり、結果として電流密度が向上する。したがって、ゲート・トレンチＭＯＳＦＥＴは、性能を向上させることができるが、典型的には、より複雑な製造プロセスを必要とする。

【0006】

より一般的には、従来のパワー半導体デバイスは、典型的には、第１の導電型（例えば、ｎ型）を有するエピタキシャル層構造が形成された第１の導電型（例えば、ｎ型基板）を有する炭化ケイ素基板などの基板を含む。このエピタキシャル層構造（１つ又は複数の別個の層を含んでもよい）の一部は、パワー半導体デバイスのドリフト領域として機能する。デバイスは、典型的には、ｐ－ｎ接合又はショットキー接合などの接合を有する１つ又は複数のパワー半導体デバイスを含む「活性領域」を含む。活性領域は、ドリフト領域の上及び／又は中に形成され得る。活性領域は、逆バイアス方向の電圧を阻止し、順バイアス方向の電流を供給するための主接合として機能する。パワー半導体デバイスは、活性領域に隣接する終端領域にエッジ終端を有することもある。１つ又は複数のパワー半導体デバイスが基板上に形成されることがあり、各パワー半導体デバイスは、典型的には、それ自体のエッジ終端を有する。基板が完全に処理された後、得られた構造は、個々のエッジ終端パワー半導体デバイスを分離するためにダイシングされることがある。パワー半導体デバイスは、各パワー半導体デバイスの活性領域が、互いに平行に配置され、一緒になって単一のパワー半導体デバイスとして機能することができる複数の個々の「単位セル」構造を含む単位セル構造を有することができる。

【0007】

パワー半導体デバイスは、大きな電圧及び／又は電流を阻止する（順方向又は逆方向阻止状態で）或いは通過させる（順方向動作状態で）ように設計される。例えば、阻止状態では、パワー半導体デバイスは、数百又は数千ボルトの電位を維持するように設計されることがある。しかしながら、印加された電圧が、デバイスが阻止するように設計されている電圧レベルに近づくか、又はそれを超えると、無視できないレベルの電流がパワー半導体デバイスを通って流れ始めることがある。一般に「漏れ電流」と呼ばれるこのような電流は、非常に望ましくない場合がある。漏れ電流は、電圧がデバイスの設計電圧阻止能力を超えて増加した場合に流れ始めることがあり、これは、とりわけ、ドリフト領域のドーピング及び厚さの関数である場合がある。漏れ電流は、デバイスのエッジ終端及び／又は一次接合の故障などの他の理由によっても生じることがある。デバイスに印加される電圧が降伏電圧を超えて臨界レベルまで増加した場合、電界の増大により、半導体デバイス内で電荷キャリアが制御不能且つ望ましくない暴走を引き起こし、アバランシェ降伏として知られる状態に至る可能性がある。

【0008】

パワー半導体デバイスでは、デバイスの設計降伏電圧よりも低い電圧レベルで、無視できない量の漏れ電流が流れ始めることもある。特に、漏れ電流は、電界集中効果に起因して高電界が発生することがある活性領域のエッジで流れ始めることがある。この電界集中（及び結果として生じる漏れ電流の増加）を低減するために、パワー半導体デバイスの活性領域の一部又は全部を取り囲む上述のエッジ終端が設けられることがある。これらのエッジ終端は、より広い領域にわたって電界を分散させ、それによって電界集中を低減することができる。

【発明の概要】

【0009】

本開示の一部の実施例によると、パワー半導体デバイスは、第１の導電型の半導体ドリフト領域と、第２の導電型の複数のガード・リングを含むエッジ終端領域とを含む半導体層構造を含む。ガード・リングのうちの１つ又は複数は、半導体ドリフト領域の表面内に約１マイクロメートル（μｍ）よりも大きいそれぞれの深さまで延在し、約３μｍ未満のそれぞれの間隔によって互いに横方向に分離されている。

【0010】

一部の実施例では、ガード・リングのうちの１つ又は複数は、それぞれ、表面に隣接する第１の部分と、表面から離間された第２の部分とを備え、第１の部分は第２の部分より広い。

【0011】

一部の実施例では、第２の部分は、第１の部分よりも高濃度の第２の導電型のドーパントを含む。

【0012】

一部の実施例では、第１の部分は、表面内に第１の深さまで延在し、第２の部分は、第１の部分を貫通して、第１の深さよりも大きい第２の深さまで延在する。

【0013】

一部の実施例では、ガード・リングのうちの１つ又は複数は、それぞれ、第２の部分よりも高濃度の第２の導電型のドーパントを含む第３の部分を含む。

【0014】

一部の実施例では、第３の部分は第１の部分よりも狭い。

【0015】

一部の実施例では、第３の部分は、２つ以上の次元で第１の部分内に閉じ込められる。

【0016】

一部の実施例では、ガード・リングのうちの１つ又は複数は、第１の部分と第２の部分との間に段差を含む側壁をそれぞれ備える。

【0017】

一部の実施例では、段差は、異なるドーパント濃度を含むガード・リングの部分間の界面に画定される。

【0018】

一部の実施例では、半導体層構造は、半導体ドリフト領域内に第２の導電型の複数のウェル領域を含む活性領域をさらに備え、ウェル領域は第１の深さまで延在する。

【0019】

一部の実施例では、活性領域は、ウェル領域より高濃度の第２の導電型のドーパントを含む複数の遮蔽パターンをさらに備え、遮蔽パターンは、第２の深さまで延在する。

【0020】

一部の実施例では、それぞれの間隔は、第１の部分間で実質的に均一である。

【0021】

一部の実施例では、それぞれの深さは約１μｍ～約３μｍであり、それぞれの間隔は約０．５μｍ～約３μｍである。

【0022】

一部の実施例では、ガード・リングのうちの１つ又は複数は、表面に隣接する第１の幅と、表面から離間された第２の幅とをそれぞれ含み、第２の幅に対する第１の幅の比は、約０．９５～約２である。

【0023】

本開示の一部の実施例によると、パワー半導体デバイスは、第１の導電型の半導体ドリフト領域と、半導体ドリフト領域の表面内に延在する第２の導電型の複数のガード・リングを含むエッジ終端領域とを含む半導体層構造を含む。１つ又は複数のガード・リングは、それぞれ、表面に隣接する第１の部分と、表面から離間された第２の部分とを備え、第１の部分は第２の部分よりも広い。

【0024】

一部の実施例では、第２の部分は、第１の部分よりも高濃度の第２の導電型のドーパントを含む。

【0025】

【0026】

一部の実施例では、ガード・リングのうちの１つ又は複数は、第２の部分よりも高濃度の第２の導電型のドーパントを含む第３の部分をそれぞれ備え、第３の部分は第１の部分よりも狭い。

【0027】

一部の実施例では、ガード・リングのうちの１つ又は複数は、それぞれの間隔によって互いに横方向に分離され、それぞれの間隔は、第１の部分間で実質的に均一である。

【0028】

一部の実施例では、ガード・リングのうちの１つ又は複数は、第１の部分と第２の部分との間に段差を含む側壁をそれぞれ備える。

【0029】

本開示の一部の実施例によると、パワー半導体デバイスは、第１の導電型の半導体ドリフト領域と、半導体ドリフト領域の表面内に延在する第２の導電型の複数のガード・リングを含むエッジ終端領域とを含む半導体層構造を含む。１つ又は複数のガード・リングは、それぞれ、表面に隣接する第１の部分と、表面から離間された第２の部分と、側壁とを備え、それぞれのガード・リングの側壁は、第１の部分と第２の部分との間に段差を含む。

【0030】

一部の実施例では、第２の部分は、第１の部分よりも高濃度の第２の導電型のドーパントを含み、段差は、第１の部分と第２の部分との界面に画定される。

【0031】

一部の実施例では、第１の部分は第２の部分よりも広い。

【0032】

【0033】

【0034】

一部の実施例では、活性領域は、ウェル領域よりも高濃度の第２の導電型のドーパントを含む複数の遮蔽パターンをさらに備え、遮蔽パターンは、第２の深さまで延在する。

【0035】

【0036】

一部の実施例では、ガード・リングのうちの１つ又は複数は、半導体ドリフト領域の表面内に約１μｍ～約３μｍのそれぞれの深さまで延在し、約０．５μｍ～約３μｍのそれぞれの間隔によって互いに横方向に分離されている。

【0037】

一部の実施例では、それぞれの間隔は、第１の部分間で実質的に均一である。

【0038】

一部の実施例では、第１の部分は第１の幅を有し、第２の部分は第２の幅を有し、第２の幅に対する第１の幅の比は約０．９５～約２である。

【0039】

本開示の一部の実施例によると、パワー半導体デバイスは、第１の導電型の半導体ドリフト領域と、半導体ドリフト領域の表面内に延在する第２の導電型の複数のガード・リングを含むエッジ終端領域とを含む半導体層構造を含む。１つ又は複数のガード・リングは、それぞれ、表面に隣接する第１の幅と、表面から離間された第２の幅とを備え、第２の幅に対する第１の幅の比は、約０．９５対約２である。

【0040】

一部の実施例では、ガード・リングのうちの１つ又は複数は、それぞれ、第１の幅を含む第１の部分と、第２の幅を含む第２の部分とを備え、第１の部分は第２の部分よりも広い。

【0041】

一部の実施例では、第２の部分は、第１の部分よりも高濃度の第２の導電型のドーパントを含む。

【0042】

【0043】

【0044】

一部の実施例では、ガード・リングのうちの１つ又は複数は、第１の部分と第２の部分との間に段差を含む側壁をそれぞれ備える。

【0045】

【0046】

一部の実施例では、それぞれの間隔は、第１の部分間で実質的に均一である。

【0047】

一部の実施例では、この比は約０．９５～約１．０５である。

【0048】

一部の実施例では、この比は約０．９９～約１．０１である。

【0049】

本開示の一部の実施例によると、パワー半導体デバイスを製造する方法は、第１の導電型の半導体ドリフト領域を含む半導体層構造を設けるステップと、半導体ドリフト領域に第２の導電型の複数のガード・リングを形成して、エッジ終端領域を形成するステップとを含む。ガード・リングを形成するステップは、半導体ドリフト領域上に第１のマスク・パターン及び第２のマスク・パターンを用いて第１及び第２のイオン注入プロセスをそれぞれ順次に行うステップを含み、第１のマスク・パターンは第２のマスク・パターンとは異なる幅の開口部を含む。

【0050】

一部の実施例では、ガード・リングを形成するステップは、第１のマスク・パターンを用いて第１のイオン注入プロセスを実行して、半導体ドリフト領域の表面に隣接するガード・リングの第１の部分を形成するステップと、第２のマスク・パターンを用いて第２のイオン注入プロセスを実行して、表面から離間されたガード・リングの第２の部分を形成するステップとを含む。第２のマスク・パターンの開口部は、第１のマスク・パターンの開口部よりも狭く、第２の部分は、第１の部分よりも高濃度の第２の導電型のドーパントを含む。

【0051】

一部の実施例では、第２のイオン注入プロセスは、第１のイオン注入プロセスよりも大きい注入エネルギーを含む。

【0052】

一部の実施例では、第２のマスク・パターンは、第１のマスク・パターンよりも大きい厚さを含む。

【0053】

一部の実施例では、第２のイオン注入プロセスを実行する前に、本方法は、第２のマスク・パターンの側壁にスペーサを形成してそこに開口部を画定するステップを含む。

【0054】

一部の実施例では、第２のイオン注入プロセスは、第１のイオン注入プロセスの後に実行され、スペーサは、１つ又は複数の横方向次元においてガード・リングの第１の部分の境界に重なる。

【0055】

一部の実施例では、第２のイオン注入プロセスを実行する前に、本方法は、第１のマスク・パターンの側壁にスペーサを形成して、半導体ドリフト領域上に第２のマスク・パターンを形成するステップを含む。

【0056】

一部の実施例では、第２のマスク・パターンを用いて第２のイオン注入プロセスを実行するステップは、ガード・リングの第３の部分を形成するステップを含み、第３の部分は、第２の部分よりも高濃度の第２の導電型のドーパントを含む。

【0057】

一部の実施例では、第３の部分は、２つ以上の次元で第１の部分内に閉じ込められる。

【0058】

【0059】

一部の実施例では、半導体層構造は活性領域をさらに含み、第１のマスク・パターンを用いて第１のイオン注入プロセスを実行するステップは、活性領域の半導体ドリフト領域の表面内に第１の深さまで延在する第２の導電型の複数のウェル領域を形成するステップを含む。

【0060】

一部の実施例では、第２のマスク・パターンを用いて第２のイオン注入プロセスを実行するステップは、ウェル領域よりも高濃度の第２の導電型のドーパントを含み活性領域における半導体ドリフト領域の表面内に第２の深さまで延在する複数の遮蔽パターンを形成するステップを含む。

【0061】

一部の実施例では、ガード・リングは、それぞれの間隔によって横方向に互いに分離され、それぞれの間隔は、第１の部分間で実質的に均一である。

【0062】

一部の実施例では、それぞれの間隔は、第２の部分間で不均一である。

【0063】

一部の実施例による他のデバイス、装置、及び／又は方法は、以下の図面及び詳細な説明を検討すると当業者には明らかになるであろう。上記の実施例のいずれか及びすべての組合せに加えて、すべてのこのような追加の実施例は、本明細書内に含まれ、本発明の範囲内にあり、添付の特許請求の範囲によって保護されることが意図されている。

【図面の簡単な説明】

【0064】

【図1A】本開示の一部の実施例によるパワー半導体デバイスの概略平面図である。

【図1B】本開示の一部の実施例によるパワー半導体デバイスの、図１Ａの長い線Ｂ－Ｂ’をとる概略断面図である。

【図2A】本開示の一部の実施例によるガード・リング構造の拡大概略断面図である。

【図2B】本開示の一部の実施例によるガード・リング構造の拡大概略断面図である。

【図3A】本開示の一部の実施例によるガード・リング構造の拡大概略断面図である。

【図3B】本開示の一部の実施例によるガード・リング構造の拡大概略断面図である。

【図4A】本開示の一部の実施例によるガーデニング構造の拡大概略断面図である。

【図4B】本開示の一部の実施例によるガーデニング構造の拡大概略断面図である。

【図5A】本開示の一部の実施例によるパワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。

【図5B】本開示の一部の実施例によるパワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。

【図5C】本開示の一部の実施例によるパワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。

【図5D】本開示の一部の実施例によるパワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。

【図5E】本開示の一部の実施例によるパワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。

【図5F】本開示の一部の実施例によるパワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。

【図6A】本開示の一部の実施例によるパワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。

【図6B】本開示の一部の実施例によるパワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。

【図6C】本開示の一部の実施例によるパワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。

【図6D】本開示の一部の実施例によるパワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。

【図6E】本開示の一部の実施例によるパワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。

【図6F】本開示の一部の実施例によるパワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。

【図6G】本開示の一部の実施例によるパワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。

【図6H】本開示の一部の実施例によるパワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。

【図7A】本開示の一部の実施例によるパワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。

【図7B】本開示の一部の実施例によるパワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。

【図7C】本開示の一部の実施例によるパワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。

【図7D】本開示の一部の実施例によるパワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。

【図7E】本開示の一部の実施例によるパワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。

【図7F】本開示の一部の実施例によるパワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。

【図7G】本開示の一部の実施例によるパワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。

【図7H】本開示の一部の実施例によるパワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。

【図8A】本開示の一部の実施例による、パワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。

【図8B】本開示の一部の実施例による、パワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。

【図8C】本開示の一部の実施例による、パワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。

【図8D】本開示の一部の実施例による、パワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。

【図8E】本開示の一部の実施例による、パワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。

【図8F】本開示の一部の実施例による、パワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。

【図9】本開示の実施例によるパワー半導体デバイスを製造するための操作を示す流れ図である。

【発明を実施するための形態】

【0065】

パワー半導体デバイスは、逆バイアス方向の電圧を阻止し、順バイアス方向の電流を提供するための主接合として機能するｐ－ｎ及び／又はショットキー接合と、主接合に隣接するエッジ終端とを含むことができる。例えば、接合終端拡張（ＪＴＥ）領域は、イオン注入によって形成されて、反対の導電型の領域を画定することができ、主接合を取り囲むことができる。ＪＴＥ領域の目的は、エッジにおける電界集中を低減又は防止し、空乏領域がデバイスの表面と相互作用することを低減又は防止することである。表面効果によって、空乏領域が不均一に広がり、デバイスの降伏電圧に悪影響を及ぼす可能性がある。他のエッジ終端には、ガード・リング及びフローティング・フィールド・リング（ＦＦＲ）が含まれる。

【0066】

本開示の一部の実施例は、一部の既存のパワー半導体デバイスのエッジ終端における限界の認識から生じている場合がある。パワー半導体デバイスは、第１の（ｎ－又はｐ－）導電型を有する層と、デバイスの上面からより深いレベル（例えば、約１～５ミクロン以上）の層内に第２の（ｐ－又はｎ－）導電型を有する領域とを含むことができる。ドーパントを導入するためのエピタキシャル及び／又は拡散ベースの技術は、炭化ケイ素又は他のワイド・バンドギャップ半導体材料において課題を提起し得るため、このような深いパターンの形成は、典型的には、イオン注入によって実施されることがある。

【0067】

例えば、デバイスのウェル領域及び／又はゲート電極の下の半導体材料の層とは異なる導電型の、遮蔽パターンとも呼ばれる深い又は「埋め込み」遮蔽半導体領域を形成することが望ましい場合がある。デバイスのエッジ終端も同様に、終端と活性領域との間に平滑な電界を提供するために、（例えば、深いイオン注入によって形成された）深い遮蔽パターンを含むことができる。しかしながら、高エネルギー注入を使用してこのようなパターンを形成すると、隣接する注入領域間に横方向の拡張（又は「ストラグル（ｓｔｒａｇｇｌｅ）」）が生じることがあり、隣接する注入特徴を電気的に接続する可能性がある。

【0068】

本明細書に記載される一部の実施例は、特定の半導体材料、設計、及び／又は製造プロセスにとって有益である可能性がある、エッジ終端における深い注入と浅い注入の両方を実施するための複数の連続的なマスク及び注入プロセスを提供する。本明細書では、例として特定の導電型（すなわち、ｎ型及びｐ型）の領域を参照して説明及び図示するが、本開示の実施例によると、領域の導電型は逆（すなわち、ｐ型及びｎ型）であってもよいことが理解されよう。

【0069】

図１Ａは、本開示の一部の実施例によるパワー半導体デバイス１００の概略平面図である。図１Ｂは、図１Ａの線Ｂ－Ｂ’に沿ったパワー半導体デバイス１００の一部の拡大概略断面図である。パワー半導体デバイス１００は、単なる例としてトレンチ・ゲート縦型パワーＭＯＳＦＥＴとして示されているが、例えば、プレーナ・ゲート・パワーＭＯＳＦＥＴ、ショットキー・ダイオード、パワーＩＧＢＴ、又は他のパワー半導体デバイスであってもよい。パワー半導体デバイス１００は、活性領域が、互いに並列に配置された複数の個々のデバイスを含み、それらが一緒になって単一のパワー・デバイスとして機能する「単位セル」構造を有する。

【0070】

図１Ａ及び図１Ｂに示すように、パワー半導体デバイス１００は、活性領域１４がエッジ終端領域１６内に画定され、周縁領域１５が活性領域１４とエッジ終端領域１６との間に延在する基板１１０を含む。エッジ終端領域１６は、活性領域１４のエッジで発生し得る望ましくない電界集中効果を低減するのに役立つ可能性がある。エッジ終端領域１６は、活性領域１４を完全に又は実質的に取り囲むことができるが、必ずしもそうである必要はない。

【0071】

基板１１０は、高濃度にドープされた（例えば、ｎ^＋）基板であってもよい。低濃度にドープされた（例えば、ｎ^－）半導体ドリフト層又はドリフト領域１２０が、基板１１０上に設けられている。一実施例において、ドリフト領域１２０の上部は電流拡散層（「ＣＳＬ」）を含むことができる。反対の導電型（例えば、ｐ）の中程度にドープされた領域が、ドリフト領域１２０上に（例えば、エピタキシャル成長又は注入によって）形成され、デバイス１００のためのウェル領域又はウェル１７０’（例えば、ｐ型ウェル又は「ｐウェル」）として作用する。基板１１０、ドリフト領域１２０（電流拡散層を含む）、及びウェル領域１７０を画定する中程度にドープされた領域は、その中に形成された様々な領域／パターンとともに、パワー半導体デバイス１００の半導体層構造１０６に含まれる。

【0072】

半導体層構造１０６は、ワイド・バンドギャップ半導体材料を含むことができる。例示的なパワー半導体デバイス１００では、基板１１０及びドリフト層１２０は、炭化ケイ素（ＳｉＣ）ベースであり、例えば、ＳｉＣ基板１１０及びその上に均一な又は段階的なドーピング濃度でエピタキシャル成長させたＳｉＣドリフト層１２０である。基板１１０及びドリフト層１２０は、ＳｉＣに限定されず、例えば、ＩＩＩ族窒化物（例えば、ＧａＮ）、ガリウム砒素（ＧａＡｓ）、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコン・ゲルマニウム（ＳｉＧｅ）などの他の材料系から形成されてもよい。

【0073】

図１Ａ及び図１Ｂに示すように、トレンチ１８０は、「ストライプ状」ゲート・トレンチ・レイアウトで半導体層構造１０６内に形成され、トレンチ１８０は、長手（例えば、Ｙ）方向に互いに平行に連続的に延在する。トレンチ１８０（ゲート電極１８４が形成される）は、中程度にドープされた領域１７０を貫通して延在し、ウェルを画定する。高濃度にドープされた（例えば、ｐ型）遮蔽パターン１４０’は、例えば、トレンチ１８０によって露出した部分へのイオン注入によって、ドリフト領域１２０内に形成され、深い遮蔽パターン１４０’とも呼ばれる。遮蔽パターン１４０’は、ウェル１７０’と電気的に接続されていてもよい。トレンチ１８０の底面及び側壁にはゲート絶縁層１８２が形成されている。

【0074】

ゲート電極１８４（又は「ゲート」）は、それぞれのゲート・トレンチ１８０を充填するように各ゲート絶縁層上に形成される。トランジスタ伝導チャネル（破線矢印１７８によって示される）は、ゲート絶縁層１８２に隣接するウェル領域１７０内に設けられている。高濃度にドープされた（例えば、ｎ^＋）ソース領域１６０は、例えば、イオン注入を介して形成されるように、ウェル領域１７０’の上部に延在する。ソース・コンタクトは、高濃度にドープされたソース領域１６０上に形成され得る。一部の実施例では、ソース・コンタクトはオーミック金属であってもよい。ドレイン・コンタクトは、基板１１０の下面、例えばドリフト領域１２０の反対側に形成されてもよい。各ゲート電極１８４上には、ゲート・コンタクトが形成されてもよい。ソース、ドレイン、及びゲート・コンタクトは、説明を容易にするために示されていない。

【0075】

エッジ終端領域１６は、複数のガード・リング３６を有する。ガード・リング３６は、ドリフト層１２０の対応する部分を、ドリフト層１２０とは反対の第２の導電型のドーピング材料で高濃度にドーピングすることによって形成することができ、デバイス１００の活性領域１４の周囲のエッジ終端領域１６に同心のリングとして実装することができる。ガード・リング３６は、例えば、イオン注入により形成することができる。ガード・リング３６は、互いに（例えば、本明細書に記載されるような横方向の間隙又は間隔Ｓ１、Ｓ２によって）、及びデバイス１００の他の特徴から電気的に絶縁され得る。ガード・リング３６は、電気的にフローティング状態であってもよい。図１Ｂに示すように、一部の実施例では、エッジ終端領域１６は、表面１２０ｓに隣接する第１のより広い部分１７０（上部ガード・リング部分とも呼ばれる）と、表面１２０ｓの反対側の（例えば、表面１２０ｓの下にあるか、又は表面１２０ｓから離間された）第２のより狭い部分１４０（下部ガード・リング部分とも呼ばれる）とを有する、表面１２０ｓ内に（例えば、Ｚ方向に）延在するガード・リング３６を含むことができる。

【0076】

一部の実施例では、上部ガード・リング部分１７０及び下部ガード・リング部分１４０は、例えば、図５Ａ～図８Ｆを参照して後述するように、複数のマスク及び注入操作を使用して形成され得る。実質的に矩形として図示されているが、エッジ終端領域１６及び／又はガード・リング３６は、任意の形状であってもよく、図示された実施例では矩形である活性領域１４の周縁部の形状に概ね対応する。これらの要素のそれぞれは、活性領域１４の周囲に連続的に又は不連続的に延在してもよい。また、エッジ終端領域１６は、ドリフト層１２０の上面１２０ｓと実質的に同一平面上にあってもよく、又はドリフト層１２０の上面１２０ｓに対して非同一平面上（例えば、ドリフト層１２０の上面１２０ｓから突出している、又は凹んでいる）であってもよいことが理解されよう。

【0077】

周縁領域１５は、ガード・リング３６と活性領域１４の外縁部との間に設けられてもよく、活性領域１４及び／又はエッジ終端１６の特徴に対応する特徴のすべてではないが一部を含んでもよい。例えば、周縁領域１５は、活性領域１４及びエッジ終端１６の深い遮蔽パターン１４０及び／又は高濃度ドーピング領域１５０を含むことができる。しかしながら、周縁領域１５は、例えば、本明細書に記載されるような連続的なマスキング及び注入操作に基づいて、ウェル領域１７０’を含まなくてもよく、又はウェル領域１７０’がなくてもよい。

【0078】

上述したように、図１Ａ及び図１Ｂは、（限定はしないが）縦型ＭＯＳＦＥＴデバイス、特にトレンチ・ゲートＭＯＳＦＥＴデバイスに関する例示的な実施例を示す。トレンチ・ゲートＭＯＳＦＥＴ縦型パワー・デバイス１００は、トレンチ１８０の側壁に沿ってチャネル領域１７８を実装することによってセル・ピッチが狭くなるため、（例えば、プレーナ・ゲート・デバイスと比較して）より低い比オン抵抗を本質的に有する可能性がある。さらに、トレンチ１８０の側壁上のチャネル移動度は、平坦なＳｉ面よりも高い（例えば、約２～４倍）可能性があり、その結果、電流密度が向上する。

【0079】

トレンチ・ゲートＭＯＳＦＥＴを実現するために、様々な製造方法を使用することができる。図１Ｂの実例では、高エネルギー（例えば、ＭｅＶ）注入を使用して、高濃度にドープされた（例えば、ｐ＋）又は高濃度の注入領域１４０’（遮蔽パターンとも呼ばれる）を設けることができる。この構造は、トレンチ１８０の対向する側壁の両方における積極的なセル・ピッチの縮小と側壁導電率の利用を可能にすることができる。

【0080】

デバイスのエッジ終端１６も同様に、エッジ終端１６と活性領域１４との間に平滑な電界を提供するために、同様の深い又は埋め込み遮蔽パターン１４０及び高濃度注入領域１５０を含むことができる。しかしながら、高エネルギー注入は、隣接する注入領域１５０間に横方向の拡張又は「ストラグル」をもたらす可能性があり、これは、エッジ終端１６のガード・リング３６などの注入特徴間に狭い横方向間隔Ｓ１が存在し得る実施態様では特に問題となる可能性がある。

【0081】

図２Ａ～図２Ｂ、図３Ａ～図３Ｂ、及び図４Ａ～図４Ｂは、本開示の一部の実施例によるガード・リング構造（本明細書ではガード・リングとも呼ばれる）の拡大概略断面図である。各ガード・リング構造は、所望の電界効果を維持しながら、横方向のストラグルを低減又は回避し、隣接する及び／又は同心のガード・リングの電気的分離を維持するように、複数のドーパント濃度及び特徴サイズ（例えば、幅及び／又は深さ）を含み得る。一部の実施例では、それぞれのドーパント濃度及び／又は特徴寸法は、例えば、連続的な深い注入プロセス及び浅い注入プロセスを実施するために、複数の連続的なマスク・プロセスを使用して達成され得る。

【0082】

図２Ａ～図２Ｂ、図３Ａ～図３Ｂ、及び図４Ａ～図４Ｂの実例に示すように、第１の（例えば、ｎ型）導電型のドリフト領域１２０の部分は、エッジ終端領域１６を画定するために第２の（例えば、ｐ型）導電型の複数のガード・リング３６を含むことができる。ガード・リング３６は、半導体ドリフト領域１２０の表面１２０ｓ内に（例えば、Ｚ方向に）約１マイクロメートル（μｍ）よりも大きいそれぞれの深さＤ２まで延在する。ガード・リングは、表面１２０ｓに隣接して約３μｍ未満のそれぞれの間隔Ｓ１ａ、Ｓ１ｂ（総称してＳ１）によって互いに横方向に（例えば、Ｘ方向及び／又はＹ方向に）分離されている。ガード・リング３６は、それぞれ、異なる深さ（例えば、Ｄ１、Ｄ２）、異なる横方向間隔（例えば、Ｓ１、Ｓ２）、及び／又は第２の導電型のドーパントの異なる濃度（例えば、濃淡及び／又はハッチングの違いによって示される）を有する複数の部分（例えば、１７０、１４０、１５０）を含むことができる。

【0083】

より詳細には、ガード・リング３６は、ドリフト領域の表面１２０ｓに隣接する第１の部分１７０と、表面１２０ｓから離間された第２の部分１４０とを含む。第１の部分１７０は、表面１２０ｓに隣接するそれぞれの間隔Ｓ１によって互いに横方向に分離され、第２の部分１４０は、表面１２０ｓから離間されたそれぞれの間隔Ｓ２、Ｓ２’、Ｓ２’’（総称してＳ２）によって互いに横方向に分離されている。間隔Ｓ１及びＳ２は、隣接する及び／又は同心のガード・リング３６間の電気的絶縁を維持するのに十分であり得る。

【0084】

一部の実施例では、エッジ終端領域１６のガード・リング３６の第１の部分１７０は、活性領域１４のウェル領域１７０’と同時に形成されてもよく、又はその他の方法でこれに対応してもよく、したがって、ウェル領域１７０と同様の濃度の第２の導電型のドーパントを含むことができる。第１の部分１７０は、それぞれの幅Ｗ１ａ、Ｗ１ｂ（総称してＷ１）を有し、表面１２０ｓに隣接するそれぞれの間隔Ｓ１によって互いに横方向に分離され、それぞれの深さＤ１まで表面１２０ｓ内に延在する。本明細書で使用されるように、幅Ｗ１、Ｗ２は、間隔Ｓ１、Ｓ２と同じ横方向に沿って（例えば、Ｘ又はＹ方向に）測定され得る。深さＤ１、Ｄ２は、表面１２０ｓに対して垂直方向に沿って（例えば、Ｚ方向に）測定され得る。例えば、表面１２０ｓに隣接するガード・リング３６間のそれぞれの間隔Ｓ１は、約３μｍ～約０．５μｍ、例えば、約２μｍ～約０．８μｍ、又は約１．５μｍ～１μｍであってもよい。表面１２０ｓに隣接するガード・リング３６の第１の部分１７０のそれぞれの幅Ｗ１は、約３μｍ～約０．５μｍ、例えば、約２．５μｍ～約０．５μｍ、又は約１．５μｍ～１μｍであってもよい。ガード・リング３６の第１の部分１７０のそれぞれの深さＤ１は、約３μｍ～約１μｍ、例えば、約２．５μｍ～約１．５μｍ、又は約１．５μｍ～１μｍであってもよい。

【0085】

一部の実施例では、エッジ終端領域１６におけるガード・リング３６の第２の部分１４０は、活性領域１４及び／又は周縁領域１５における遮蔽領域１４０’と同時に形成されてもよく、又はその他の方法でこれに対応してもよい。第２の部分１４０は、例えば、遮蔽領域１４０’の濃度と同様に、第１の部分１７０よりも高濃度の第２の導電型ドーパントを有することができる。第２の部分１４０は、それぞれの幅Ｗ２、Ｗ２’、Ｗ２’’’（総称してＷ２）を有し、表面１２０ｓから離間されたそれぞれの間隔Ｓ２、Ｓ２’、Ｓ２’’（総称してＳ２）によって互いに横方向に分離され、表面１２０ｓ内に（第１の部分１７０内に又はそれを貫いて）それぞれの深さＤ２まで延在する。例えば、表面１２０ｓから離間されたガード・リング３６間のそれぞれの間隔Ｓ２は、約３μｍ～約０．５μｍ、例えば、約２μｍ～約０．８μｍ、又は約１．５μｍ～１μｍであってもよい。表面１２０ｓから離間されたガード・リング３６の第２の部分１４０のそれぞれの幅Ｗ２は、約３μｍ～約０．５μｍ、例えば、約２．５μｍ～約０．５μｍ、又は約１．５μｍ～１μｍであってもよい。ガード・リング３６の第２の部分１４０のそれぞれの深さＤ２は、約１μｍ～約５μｍ、例えば、約２μｍ～約４μｍ、又は約２．５μｍ～３．５μｍであってもよい。

【0086】

一部の実施例では、ガード・リング３６の第１の部分１７０間のそれぞれの横方向間隔Ｓ１は、例えば、図２Ａ、図２Ｂ、図４Ａ、及び図４Ｂに示すように、第２の部分１４０間の横方向間隔Ｓ２よりも小さくてもよい。他の実施例では、ガード・リング３６の第１の部分１７０間のそれぞれの横方向間隔Ｓ１は、例えば、図３Ａ及び図３Ｂに示すように、第２の部分１４０間の横方向間隔Ｓ２’とほぼ等しいか又はそれよりも大きくてもよい。ガード・リング３６の第１の部分１７０のそれぞれの幅Ｗ１は、それぞれの深さＤ１にわたって実質的に均一であってもよい。したがって、隣接するガード・リングの第１の部分１７０間の横方向間隔Ｓ１は、同様に、それぞれの深さＤ１にわたって実質的に均一であってもよい。

【0087】

一部の実施例では、ガード・リング３６の第１の部分１７０のそれぞれの幅Ｗ１は、第２の部分１４０のそれぞれの幅Ｗ２よりも広くてもよい。他の実施例では、ガード・リング３６の第１の部分１７０のそれぞれの幅Ｗ１は、第２の部分１４０のそれぞれの幅Ｗ２とほぼ等しいか、それよりも狭くてもよい。例えば、第１の部分１７０の幅Ｗ１と第２の部分１４０の幅Ｗ２との比は、約０．９５～約２（すなわち、Ｗ１：Ｗ２＝約０．９５：約２．０）であってもよい。一部の実施例では、第１の部分１７０の幅Ｗ１及び第２の部分の幅Ｗ２は、ほぼ等しいか、又は均一であってもよく、例えば、Ｗ１：Ｗ２の比は約０．９５：約１．０５、又は約０．９９：約１．０１であってもよい。

【0088】

さらに図２Ａ～図２Ｂ、図３Ａ～図３Ｂ、及び図４Ａ～図４Ｂを参照すると、ガード・リング３６は、ドリフト領域の表面１２０ｓ内に延在する第３の部分１５０をさらに含むことができる。第３の部分１５０は、周縁領域１５の高濃度領域１５０と同時に形成されてもよく、又はその他の方法でこれに対応してもよい。第３の部分１５０は、第２の部分１４０よりも高濃度の第２の導電型ドーパントを有することができる。例えば、ガード・リング３６の第３の部分１５０は、（例えば、ｐ型領域の場合）約１×１０^１７～約１×１０^２０／ｃｍ^３のドーパント濃度を有することができる。第２の部分１４０は、第３の部分１５０よりも低いが、同じ又は同様の範囲のドーパント濃度（例えば、ｐ型領域の場合、約１×１０^１７～約５×１０^１９／ｃｍ^３のドーパント濃度）を有することができる。ガード・リングの第１の部分１７０は、第２の部分１４０よりも低いが、同じ又は同様の範囲のドーパント濃度（例えば、ｐ型領域の場合、約１×１０^１７～約１×１０^１９／ｃｍ^３のドーパント濃度）を有することができる。

【0089】

第３の部分１５０は、第１の部分１７０のそれぞれの幅Ｗ１及び深さＤ１よりも小さいそれぞれの幅Ｗ３及び／又は深さＤ３を有することができる。一部の実施例では、第３の部分１５０は、２つ以上の次元（例えば、複数の横方向次元及び／又は深さ方向次元）において第１の部分１７０内に閉じ込められ得る。例えば、第１の部分１７０及び第３の部分１５０は、隣接するガード・リング３６の横方向の「ストラグル」（及び結果として生じる電気的接続）を回避するように、それぞれのマスク特徴及び／又は注入操作を使用して表面１２０ｓ内に注入され得る。そのため、ガード・リング３６は、ドリフト領域１２０とは異なる導電型の電気的に絶縁された領域であってもよく、異なるドーパント濃度を有する２つ、３つ、又はそれ以上の部分をそれぞれ含むことができ、深さ方向次元に沿って２つ、３つ、又はそれ以上の異なる間隔で互いに横方向に分離されてもよく、及び／又はドリフト領域１２０の表面１２０ｓ内に２つ、３つ、又はそれ以上の異なる深さまで延在することができる。

【0090】

ガード・リング３６は、異なる形状で形成されてもよい。例えば、図２Ａ及び図２Ｂに示すように、ガード・リングの第２の部分１４０は、例えば、第１の部分１７０の内部及びそれを越えて延在する「Ｕ」字形状の断面を画定するように、深さＤ２にわたって実質的に均一な幅Ｗ２で延在する側壁を有するように形成されてもよい。或いは、図３Ａ～図３Ｂ及び図４Ａ～図４Ｂに示すように、ガード・リングの第２の部分１４０は、例えば、断面が逆マッシュルーム形及び「Ｖ」字形をそれぞれ画定するように、深さＤ２にわたって幅Ｗ２’及びＷ２’’が変化する側壁を有するように形成されてもよい。幅Ｗ２は、深さＤ２にわたって、例えば、約０．２５μｍ～約１．２５μｍ、例えば、約０．５μｍ～約１μｍ、又は約０．６μｍ～０．９μｍだけ変化してもよい。したがって、隣接するガード・リング３６の第２の部分１４０間の間隔Ｓ２は、実質的に均一であってもよく、又は不均一であってもよい。

【0091】

特に、図２Ａ～図２Ｂは、第２の部分１４０の幅Ｗ２（したがって、それらの間の横方向間隔Ｓ２）が、それぞれの深さＤ２にわたって実質的に均一であってもよいことを示す。図３Ａ～図３Ｂは、第２の部分１４０の幅Ｗ２’（したがって、それらの間の横方向間隔Ｓ２’）が深さＤ２にわたって不均一であってもよいことを示しており、例として、第２の部分１４０の下部領域がその上部領域よりも広いことが示されている。図４Ａ～図４Ｂは、第２の部分１４０の幅Ｗ２’’（したがって、それらの間の横方向間隔Ｓ２’’）が深さＤ２にわたって連続的に変化し得ることを示しており、例として、表面１２０ｓからの距離とともに連続的に減少する幅Ｗ２’’が示されている。第１の部分１７０の幅Ｗ１（したがって、それらの間の横方向間隔Ｓ１）は、それぞれの深さＤ１にわたって実質的に均一であってもよい。

【0092】

ガード・リング３６の第１の部分１７０、第２の部分１４０、及び／又は第３の部分１５０の幅の差は、深さ方向に沿って幅又はプロファイルが不均一であるガード・リング側面３６ｓ（本明細書では側壁とも呼ばれる）を画定することができる。したがって、側壁３６ｓは、ガード・リング３６のそれぞれの部分１７０、１４０、及び／又は１５０の間の幅の差に基づく１つ又は複数の段差ＳＤを含むことができる。例えば、図２Ａ、図３Ａ、及び図４Ａに示すように、表面１２０ｓに隣接する第１の部分１７０の幅Ｗ１と、表面１２０ｓから離間された第２の部分の幅Ｗ２との間の差は、ガード・リング３６の側壁３６ｓに沿って段差ＳＤを画定することができる。したがって、本明細書に記載される段差は、幅の緩やかな変化又は他の急激でない変化を含む、ガード・リング３６のそれぞれの部分間の幅の任意の変化を指すことがあり、急激な変化又は段差の変化に限定されない。したがって、段差ＳＤは、約０．５μｍ～約２μｍ、例えば、約０．７５μｍ～約１．７５μｍ、又は約１μｍ～１．５μｍの範囲であってもよい。上述したように、第２の部分１４０は、第１の部分１７０よりも高いドーパント濃度を有することができるため、段差ＳＤは、異なるドーパント濃度を有するガード・リング３６の部分間の界面に画定される。

【0093】

ガード・リング３６は、複数のマスク及び／又は注入操作を用いて、異なる濃度、深さ、及び／又は幅で形成されてもよい。例えば、図９に示され、図５Ａ～図５Ｆ、図６Ａ～図６Ｈ、図７Ａ～図７Ｈ、及び図８Ａ～図８Ｆを参照して以下に詳細に説明されるように、ブロック９０５において第１の導電型の半導体ドリフト領域１２０を含む半導体層構造１０６が設けられてもよい。ブロック９１５において、エッジ終端領域１６を画定するために、半導体ドリフト領域内に第２の導電型の複数のガード・リングを形成することができる。ガード・リング３６は、半導体ドリフト領域１２０上に異なる幅の開口部をそれぞれ画定する２つ以上のマスク・パターンを用いて２回以上のイオン注入プロセスを順次に行って形成することができる。例えば、エッジ終端領域１６は、所望の間隔Ｓ１でドリフト領域１２０の表面１２０ｓに隣接する注入領域１７０の横方向境界（それぞれの幅Ｗ１を有する）を画定するために、より低いエネルギー（例えば、約１．０ＭｅＶ未満）によるより浅い注入のためのより広い開口部を有するより薄いマスク・パターンを用いて形成されてもよく、エッジ終端領域１６内の注入領域１４０の接合深さＤ２を画定するために、より高いエネルギー（例えば、約１．０ＭｅＶ～約２．０ＭｅＶ）によるより深い注入のためのより狭い開口部を有するより厚いマスク・パターンを用いて形成されてもよい。一部の実施例では、エッジ終端領域１６の接合深さＤ２は活性領域１４の遮蔽パターン１４０’の接合深さＤ２と同一であっても（すなわち、一致していても）よい。

【0094】

一部の実施例によるパワー半導体デバイスを製造する方法が以下に記載される。これらの実例では、説明を容易にするためにドリフト領域（又はその一部）のみが示されているが、図示された半導体層構造は、基板と、例えばエピタキシャル成長によって基板上に設けられた第１の導電型の追加の半導体層とを含み得ることが理解されよう。半導体層構造は、ＳｉＣ基板及び均一な又は段階的なドーピング濃度でその上にエピタキシャル成長させたＳｉＣドリフト層を含むがこれらに限定されないワイド・バンドギャップ半導体材料を含むことができる。

【0095】

図５Ａ～図５Ｆは、本開示の一部の実施例による、パワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。図５Ａに示すように、第１の導電型の低濃度にドープされた（例えば、ｎ－）半導体ドリフト領域１２０が、エピタキシャル成長によって半導体基板上に形成される。ドリフト層１２０の上部には、第１の導電型の電流拡散層が形成されてもよい。ドリフト領域１２０は、活性領域１４と、エッジ終端領域１６と、活性領域１４とエッジ終端領域１６との間に延在する周縁領域１５とを含む。高濃度にドープされた（例えばｎ^＋）ソース領域１６０が、例えばマスキング及びイオン注入を介して、活性領域１４の上部に形成される。

【0096】

さらに図５Ａを参照すると、第１のマスク・パターン５０５が、ドリフト領域１２０の表面１２０ｓ上に形成される。第１のマスク・パターン５０５は、例えば、約０．７５μｍ～約２．２５μｍ、例えば、約１μｍ～約２μｍの厚さを有する比較的薄い層（例えば、ＳｉＯ_２などの窒化物又は酸化物層）であってもよい。第１のマスク・パターン５０５は、周縁領域１５の表面１２０ｓを覆うが、活性領域１４及びエッジ終端領域１６の表面１２０ｓの一部を露出させる開口部を含む。エッジ終端領域１６における第１のマスク・パターン５０５の開口部は、表面１２０ｓの一部を露出させるそれぞれの幅Ｗ１ｍを有する。一部の実施例では、活性領域１４における第１のマスク・パターン５０５の開口部は、ウェル領域１７０’を画定するようにサイズ調整されてもよく、第１のマスク・パターン５０５は、ウェル注入マスクと呼ばれることもある。例えば、ウェル注入マスク５０５は、（エッジ終端領域１６の幅Ｗ１ｎを有するマスク開口部に加えて）活性領域１４に所望の寸法を有するマスク開口部を含むことができ、したがって、領域１４及び１６の両方を同時に、又はその他の方法で同じ注入マスク５０５を使用して注入することができる。

【0097】

図５Ｂに示すように、第１のマスク・パターン５０５を注入マスクとして使用して１つ又は複数の第１の注入プロセス５１０を実行して、マスク・パターン５０５によって露出されたドリフト領域１２０の表面１２０ｓ内に第２の導電型（例えば、ｐ型）のドーパントを注入して、エッジ終端領域１６におけるガード・リング３６の第１の部分１７０と、一部の実施例では、活性領域１４におけるウェル領域１７０’とを画定する。注入領域１７０、１７０’は、例えば、約１×１０^１７～約１×１０^２０／ｃｍ^３の第２の導電型ドーパント濃度で中程度にドープされてもよい。エッジ終端領域１６において第１のマスク・パターン５０５によって覆われた表面１２０ｓの部分は、第１の部分１７０ガード・リング３６の間の横方向間隔Ｓ１を画定することができる。第１の注入プロセス５１０は、比較的浅い深さＤ１で表面１２０ｓ内に延在する注入領域１７０、１７０’を画定するために、比較的より低い注入エネルギー（例えば、約０．２５ＭｅＶ～約１．０ＭｅＶ、例えば、約０．５ＭｅＶ）で実行され得る。ガード・リング３６の隣接する部分１７０間の間隔Ｓ１は、エッジ終端領域１６のそれぞれの深さＤ１にわたって実質的に均一であってもよい。すなわち、比較的薄い第１のマスク・パターン５０５を使用するより低いエネルギー注入５１０により、ガード・リング３６の第１の部分１７０のそれぞれの幅Ｗ１、したがって第１の部分１７０間のそれぞれの間隙又は狭い横方向間隔Ｓ１をより正確に制御することが可能になる。

【0098】

図５Ｃに示すように、第１のマスク・パターン５０５を除去し、図５Ｄにおいてドリフト領域１２０の表面１２０ｓに第２のマスク・パターン５１５を形成する。第２のマスク・パターン５１５は、約２μｍ～約５μｍ、例えば、約２．５μｍ～約４μｍの厚さを有する比較的厚い層（例えば、ＳｉＯ_２などの窒化物又は酸化物層）で形成されてもよい。第２のマスク・パターン５１５の厚さは第１のマスク・パターン５０５の厚さより厚い。第２のマスク・パターン５１５は、活性領域１４、周縁領域１５、及びエッジ終端領域１６の表面１２０ｓの一部を露出させる開口部を含む。第２のマスク・パターン５１５内の開口部は、エッジ終端領域１６の表面１２０ｓの一部を露出させるそれぞれの幅Ｗ２ｍを有する。第２のマスク・パターン５１５の開口部の幅Ｗ２ｍは、第１のマスク・パターン５０５の開口部の幅Ｗ１ｍよりも狭く、注入領域１７０のエッジを越えて横方向に延在する。一部の実施例では、活性領域１４における第２のマスク・パターン５１５の開口部は、遮蔽領域１４０’を画定するようにサイズ調整されてもよく、第２のマスク・パターン５１５は、遮蔽注入マスクと呼ばれることもある。例えば、遮蔽注入マスク５１５は、厚さが数マイクロメートルであってもよく、（エッジ終端領域１６の幅Ｗ２ｍを有するマスク開口部に加えて）活性領域１４に所望の寸法を有するマスク開口部を含むことができるため、領域１４及び１６の両方を同時に、又はその他の方法で同じ注入マスク５１５を使用して注入することができる。遮蔽領域１４０’は、幅が数マイクロメートルであってもよい。

【0099】

図５Ｅに示すように、第２のマスク・パターン５１５を注入マスクとして使用して１つ又は複数の第２の注入プロセス５２０を実行して、第２のマスク・パターン５１５によって露出されたドリフト領域１２０の表面１２０ｓ内に第２の導電型（例えば、ｐ型）のドーパントを注入して、エッジ終端領域１６、周縁領域、及び／又は活性領域１４に注入領域１４０、１４０’、１５０を画定する。第２の注入プロセス５２０は、第１の注入プロセス５１０と比較して比較的より高い注入エネルギー（例えば、約２ＭｅＶ～約５ＭｅＶ、例えば、約３ＭｅＶ～約４ＭｅＶ）で実行されて、比較的深い深さＤ２で表面１２０ｓ内に延在するガード・リング３６の第２の部分として注入領域１４０、１４０’（シールド注入とも呼ばれる）を画定することができる。深さＤ２は、ガード・リングの第１の部分を提供する注入領域１７０、１７０’の深さＤ１よりも大きく、すなわち注入領域１７０は注入領域１４０よりも浅い。第２の部分１４０、１４０’は、例えば、約１×１０^１７～約１×１０^２０／ｃｍ^３の第２の導電型ドーパント濃度で、第１の部分１７０、１７０’よりも高濃度にドープされてもよい。

【0100】

第２の注入プロセス５２０は、複数の注入ステップを含むことができる。第２の注入プロセス５２０は、ガード・リング３６の第３の部分を提供する注入領域１５０を画定するために、より低いエネルギーの注入プロセスを含むこともできる。第３の部分１５０は、例えば、約１×１０^１７～約１×１０^２０／ｃｍ^３、例えば、約１×１０^１８～約１×１０^２０／ｃｍ^３の第２の導電型ドーパント濃度を有する、第２の部分１４０よりも高い第２の導電型の濃度領域を有してもよい（したがって、「プラス」注入と呼ばれることがある）。第３の部分１５０は、ガード・リング３６の第１の部分１７０内に設けられてよい。一部の実施例では、第３の部分１５０は、第１の部分１７０の１つ又は複数の次元内、例えば、横方向（例えば、Ｘ、Ｙ）及び／又は深さ方向（例えば、Ｚ）次元内に閉じ込められ得る。ガード・リングの第３の部分１５０は、第２の部分１４０の前又は後に形成されてもよい。

【0101】

第２のマスク・パターン５１５の厚さは、単独で、又はその開口部の幅Ｗ２ｍと組み合わせて、より高い注入エネルギーでの領域１４０、１５０の部分の横方向の膨張（又は「マッシュルーム化」）を低減するように構成され得る。すなわち、高エネルギー注入は、隣接する注入領域１４０及び／又は１５０間の横方向の拡張をもたらす可能性があるため、本開示の実施例は、より高いエネルギー注入とともに使用するためのより大きい厚さ及び／又はより狭い開口部を有する１つ又は複数の追加のマスク・パターンを提供し、これにより、ガード・リング３６の第２の部分１４０のそれぞれの幅Ｗ２をより正確に制御することができ、隣接するガード・リング３６間の横方向の拡張及び結果として生じる電気的接触を低減又は回避することができる。具体的には、第２のマスク・パターン５１５の開口部Ｗ２ｍは、第２のマスク・パターンＷ２ｍが、隣接するガード・リング３６間の横方向の膨張が起こり得るより高いエネルギー又は他の注入条件下で、所望の横方向間隔Ｓ１を画定するガード・リング３６の第１の部分１４０のエッジ又は境界を覆うように、十分に狭くてもよい。一部の実施例では、ガード・リング３６の隣接する部分１４０間の間隔Ｓ２は、エッジ終端領域１６のそれぞれの深さＤ２にわたって不均一であってもよく、一部の実施例では、（図２Ａ～図４Ｂに示すように）ガード・リング３６の側壁３６ｓに沿って１つ又は複数の段差ＳＤを画定してもよい。

【0102】

図５Ｆに示すように、第２のより高いエネルギー及び／又はより高濃度の注入プロセス５２０を実行した後、第２のマスク・パターン５１５をドリフト領域１２０の表面１２０ｓから除去することができる。図１Ｂに示すように、活性領域１４にゲート・トレンチ１８０、ゲート絶縁層１８２、及び／又はゲート１８４を画定するために、追加のマスキング、エッチング、及び／又は堆積ステップが実行されてもよい。

【0103】

図５Ａ～図５Ｆでは、最初に、より低いエネルギー注入５１０及びより広い開口部Ｗ１ｍを有する第１のマスク・パターン５０５を用いて注入領域１７０を形成し、その後、より高いエネルギー注入５２０及びより狭い開口部Ｗ２ｍを有する第２のマスク・パターンを用いて注入領域１４０及び１５０を形成するものとして示されているが、ガード・リング３６の部分１４０、１５０、１７０は、示された順序で形成される必要はないことが理解されよう。例えば、一部の実施例では、注入領域１４０及び１５０は、最初に、より狭い開口部Ｗ２ｍを有する第２のマスク・パターンを用いて、より高いエネルギー及び／又はより高濃度の注入５２０を使用して形成されてもよく、注入領域１７０は、その後、より広い開口部Ｗ１ｍを有する第１のマスク・パターン５０５を用いて、より低いエネルギー及び／又はより低濃度の注入５１０を使用して形成されてもよい。より一般的には、本明細書では特定の操作順序を使用してパワー半導体デバイスを製造することに関して示されているが、操作のうちの１つ又は複数は、示された順序又は順番から外れて実行され得ることが理解されよう。

【0104】

図６Ａ～図６Ｈは、本開示の一部の実施例による、パワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。特に、（幅Ｗ２ｍを有する）より狭い開口部を有するより厚い第２のマスク・パターン５１５が、上述の高エネルギー注入プロセス５２０において使用され得るが、注入領域１４０の横方向の拡張又はストラグルを低減又は回避するために、十分に狭い開口部Ｗ２ｍ（例えば、サブミクロン幅）を有するこのようなより厚いマスク・パターン５１５を製造するには課題がある場合がある。図６Ａ～図６Ｈに示されるような本開示の実施例は、所望のサブミクロン幅を有する開口部を達成するために使用され得るスペーサ製造プロセスをさらに含む。図６Ａ～図６Ｈの一部の態様は、図５Ａ～図５Ｆを参照して上述した構造及び／又は操作と同様である場合があり、したがって、このような同様の構造及び／又は操作の説明は簡略化又は省略されることがある。

【0105】

図６Ａに示すように、第１のマスク・パターン５０５は、活性領域１４、エッジ終端領域１６、及びそれらの間の周縁領域１５を含むドリフト領域１２０の表面１２０ｓに形成される。第１のマスク・パターン５０５は、比較的薄くてもよく、活性領域１４及びエッジ終端領域１６の表面１２０ｓの一部を露出させる開口部を含む。エッジ終端領域１６の開口部は、それぞれの幅Ｗ１ｍを有し、一方、活性領域１４の開口部は、ウェル領域１７０’を画定するようにサイズ調整されてもよい。

【0106】

図６Ｂに示すように、第１のマスク・パターン５０５を注入マスクとして使用して、１つ又は複数の比較的より低いエネルギーの第１の注入プロセス５１０を実行して、マスク・パターン５０５によって露出されたドリフト領域１２０の表面１２０ｓに第２の導電型（例えば、ｐ型）のドーパントを注入して、横方向間隔Ｓ１（例えば、Ｘ及び／又はＹ次元の）を有するエッジ終端領域１６におけるガード・リング３６の中程度にドープされた第１の部分１７０と、一部の実施例では、比較的浅い深さＤ１を有する活性領域１４のウェル領域１７０’とを画定する。比較的薄い第１のマスク・パターン５０５を使用するより低いエネルギー注入５１０は、ガード・リング３６の第１の部分１７０のそれぞれの幅Ｗ１をより正確に制御することを可能にし、したがって、ガード・リング３６の第１の部分１７０間のそれぞれの間隙又は狭い横方向間隔Ｓ１を画定するために使用され得る。

【0107】

図６Ｃに示すように、第１のマスク・パターン５０５が除去され、比較的厚い第２のマスク・パターン５１５’が、図６Ｄのドリフト領域１２０の表面１２０ｓに形成される。第２のマスク・パターン５１５’の厚さは、第１のマスク・パターン５０５の厚さよりも大きく、活性領域１４、周縁領域１５、及びエッジ終端領域１６の表面１２０ｓの一部を露出させる開口部を含む。第２のマスク・パターン５１５’の開口部は、エッジ終端領域１６の表面１２０ｓの一部を露出させるそれぞれの幅Ｗ２ｍ’を有する。第２のマスク・パターン５１５の開口部の幅Ｗ２ｍ’は、エッジ終端領域１６における第１のマスク・パターン５０５の開口部の幅Ｗ１ｍよりも広くてもよく、等しくてもよく、狭くてもよい。

【0108】

図６Ｅに示すように、共形マスク層６１５が、第２のマスク・パターン５１５’の上面及び側壁に沿って延在し、ドリフト領域１２０の表面１２０ｓの露出部分に形成される。共形マスク層６１５は、例えば、約０．１μｍ～約０．５μｍ、例えば、約０．２５μｍ～約０．４μｍの厚さを有する比較的薄い誘電体層（例えば、窒化物（ＳｉＮなど）又は酸化物層）であってもよい。共形マスク層６１５の厚さは、第２のマスク・パターン５１５’の側壁への共形マスク層６１５の堆積が、第２のマスク・パターン５１５’の幅Ｗ２ｍ’よりも狭い幅Ｗ２ｍを有する開口部を画定するように選択され得る。

【0109】

図６Ｆに示すように、エッチバック・プロセス（例えば、異方性エッチング）を実行して、第２のマスク・パターン５１５’の上面上及びドリフト領域１２０の表面１２０ｓの露出部分上の共形なスペーサ層６１５の一部を除去して、第２のマスク・パターン５１５’の側壁上にスペーサ６１５’を画定する。スペーサ６１５’は、１つ又は複数の横方向（例えば、Ｘ及び／又はＹ）次元において注入領域１７０のエッジ部分又は境界に重なるか、又はそれを覆う。第２のマスク・パターン５１５’及びスペーサ６１５’は、活性領域１４、周縁領域１５、及びエッジ終端領域１６の表面１２０ｓの一部を露出させる開口部を有する注入マスクを集合的に画定する。エッジ終端領域１６のマスク開口部は、それぞれの幅Ｗ２ｍを有し、一方、活性領域１４のマスク開口部は、遮蔽領域１４０’を画定するようにサイズ調整されてもよく、その結果、領域１４及び１６の両方を同時に、又はその他の方法で同じ注入マスク５１５’、６１５’を使用して注入することができる。

【0110】

図６Ｇに示すように、第２のマスク・パターン５１５’及びスペーサ６１５’を注入マスクとして使用して、１つ又は複数の比較的より高いエネルギーの第２の注入プロセス５２０を実行して、マスク・パターン５０５によって露出されたドリフト領域１２０の表面１２０ｓに第２の導電型（例えば、ｐ型）のドーパントを注入して、横方向間隔Ｓ２（例えば、Ｘ及び／又はＹ次元の）を有するエッジ終端領域１６の（第１の部分１７０と比較して）ガード・リング３６のより高濃度にドープされた第２の部分１４０と、一部の実施例では、比較的深い深さＤ２を有する活性領域１４の遮蔽領域１４０’と、を画定する。ガード・リング３６の隣接する部分１４０間の間隔Ｓ２は、エッジ終端領域１６のそれぞれの深さＤ２にわたって不均一であってもよく、ガード・リング３６の側壁３６ｓに沿って１つ又は複数の段差ＳＤを画定してもよい。

【0111】

比較的より厚い第２のマスク・パターン５１５’の側壁上に比較的薄い共形層６１５からスペーサ６１５’を形成することによって、（第２のマスク・パターン５１５’の開口部の幅Ｗ２ｍ’と比較して）より狭い（例えば、サブミクロン）幅Ｗ２ｍを有する開口部を達成することができ、スペーサ６１５’は、隣接するガード・リング３６の第１の部分１７０のエッジ又は境界に重なる。したがって、より高いエネルギーの第２の注入プロセス５２０は、比較的狭い（例えば、サブミクロン）幅Ｗ２を有する第２の部分１４０を画定し、それによって、隣接するガード・リング３６間の横方向のストラグルを低減又は回避することができる。一部の実施例では、図６Ａ～図６Ｈに示される操作は、図５Ａ～図５Ｆに示される操作より狭いマスク開口幅Ｗ２ｍ（及びそれに対応してより狭いガード・リング幅Ｗ２）を達成し得る。

【0112】

第２の注入プロセス５２０は、注入領域１５０を形成するために、より低いエネルギー、より高濃度の注入プロセスを含むこともでき、（第２の部分１４０と比較して）より高濃度の第２の導電型を有するガード・リング３６の第３の部分を提供する。第３の部分１５０は、上述したように、１つ又は複数の次元において、ガード・リング３６の第１の部分１７０内に閉じ込められ得る。

【0113】

図６Ｈに示すように、第２の高エネルギー注入プロセス５２０を実行した後に、第２のマスク・パターン５１５’及びスペーサ６１５’がドリフト領域１２０の表面１２０ｓから除去される。図１Ｂに示すように、活性領域１４にゲート・トレンチ１８０、ゲート絶縁層１８２、及び／又はゲート１８４を画定するために、追加のマスキング、エッチング、及び／又は堆積ステップが実行されてもよい。

【0114】

図６Ａ～図６Ｈでは、最初に、より低いエネルギー注入５１０と、より広い開口部Ｗ１ｍを有する第１のマスク・パターン５０５とを使用して注入領域１７０を形成し、その後、より高いエネルギー注入５２０と、より狭い開口部Ｗ２ｍを有する第２のマスク・パターン５１５’及びスペーサ６１５’とを使用して注入領域１４０及び１５０を形成するものとして示されているが、ガード・リング３６の部分１４０、１５０、１７０は、示された順序で形成される必要はないことが理解されるであろう。すなわち、より高いエネルギーの深い注入５２０及びより低いエネルギーの浅い注入５１０は、任意の順序で実行されてもよく、示された順番に限定されない。例えば、一部の実施例では、図７Ａ～図７Ｈを参照して後述するように、注入領域１４０及び１５０は、最初に、より狭い開口部Ｗ２ｍを画定する第２のマスク・パターン５１５’及び／又はスペーサ６１５’を用いて、より高いエネルギー注入５２０を使用して形成されてもよく、注入領域１７０は、その後、より広い開口部Ｗ１ｍを有する第１のマスク・パターン５０５を用いて、より低いエネルギー注入５１０を使用して形成されてもよい。

【0115】

図７Ａ～図７Ｈは、本開示の一部の実施例による、パワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。特に、図７Ａ～図７Ｈに示されるような本開示の実施例は、図６Ａ～図６Ｈと比較して、注入順序を逆にすることができることを示す。図６Ａ～図６Ｈを参照して上述した構造及び／又は操作と同様である図７Ａ～図７Ｈの態様の説明は、簡略化又は省略されることがある。

【0116】

図７Ａに示すように、第２のマスク・パターン５１５’は、活性領域１４、エッジ終端領域１６、及びそれらの間の周縁領域１５を含むドリフト領域１２０の表面１２０ｓに形成される。第２のマスク・パターン５１５’は、比較的厚くてもよく、活性領域１４、周縁領域１５、及びエッジ終端領域１６の表面１２０ｓの一部を露出させる開口部を含む。第２のマスク・パターン５１５’の開口部は、エッジ終端領域１６の表面１２０ｓの一部を露出させるそれぞれの幅Ｗ２ｍ’を有する。

【0117】

図７Ｂに示すように、共形マスク層６１５が、第２のマスク・パターン５１５’の上面及び側壁に沿って延在し、ドリフト領域１２０の表面１２０ｓの露出部分に形成される。共形マスク層６１５は比較的薄くてもよく、その厚さは、第２のマスク・パターン５１５’の側壁への共形マスク層６１５の堆積が、第２のマスク・パターン５１５’の幅Ｗ２ｍ’よりも狭い幅Ｗ２ｍを有する開口部を画定するように選択される。

【0118】

図７Ｃに示すように、エッチバック・プロセスを実行して、第２のマスク・パターン５１５’の上面上及びドリフト領域１２０の表面１２０ｓの露出部分上の共形なスペーサ層６１５の一部を除去して、第２のマスク・パターン５１５’の側壁上にスペーサ６１５’を画定し、スペーサ６１５’は、１つ又は複数の横方向次元において注入領域１７０のエッジ部分又は境界に重なるか、又はそれを覆う。第２のマスク・パターン５１５’及びスペーサ６１５’は、活性領域１４、周縁領域１５、及びエッジ終端領域１６の表面１２０ｓの一部を露出させる開口部を有する注入マスクを集合的に画定する。エッジ終端領域１６のマスク開口部は、それぞれの幅Ｗ２ｍを有し、一方、活性領域１４のマスク開口部は、遮蔽領域１４０’を画定するようにサイズ調整されてもよく、その結果、領域１４及び１６の両方を同時に、又はその他の方法で同じ注入マスク５１５’、６１５’を使用して注入することができる。

【0119】

図７Ｄに示すように、第２のマスク・パターン５１５’及びスペーサ６１５’を注入マスクとして使用して、１つ又は複数の比較的より高いエネルギーの第２の注入プロセス５２０を実行して、マスク・パターン５０５によって露出されたドリフト領域１２０の表面１２０ｓに第２の導電型（例えば、ｐ型）のドーパントを注入して、横方向間隔Ｓ２を有するエッジ終端領域１６のガード・リング３６のより高濃度にドープされた第２の部分１４０と、一部の実施例では、比較的深い深さＤ２を有する活性領域１４の遮蔽領域１４０’とを画定する。一部の実施例では、ガード・リング３６の隣接する部分１４０間の間隔Ｓ２は、エッジ終端領域１６のそれぞれの深さＤ２にわたって不均一であってもよく、及び／又は、（例えば、図３Ａ～図３Ｂ及び図４Ａ～図４Ｂに示すように）ガード・リング３６の側壁３６ｓに沿って１つ又は複数の段差ＳＤを画定してもよい。

【0120】

比較的より厚い第２のマスク・パターン５１５’の側壁上の比較的薄いスペーサ６１５’は、（第２のマスク・パターン５１５’の開口部の幅Ｗ２ｍ’と比較して）より狭い（例えば、サブミクロン）幅Ｗ２ｍを有する開口部を提供する。したがって、より高いエネルギーの第２の注入プロセス５２０は、比較的狭い（例えば、サブミクロン）幅Ｗ２を有する第２の部分１４０を画定し、それによって、隣接するガード・リング３６間の横方向のストラグルを低減又は回避することができる。

【0121】

【0122】

図７Ｅに示すように、第２のより高いエネルギー注入プロセス５２０を実行した後、第２のマスク・パターン５１５’及びスペーサ６１５’がドリフト領域１２０の表面１２０ｓから除去される。図７Ｆでは、ドリフト領域１２０の表面１２０ｓに第１のマスク・パターン５０５が形成されている。

【0123】

第１のマスク・パターン５０５は、（第２のマスク・パターン５１５’と比較して）比較的薄くてもよく、活性領域１４及びエッジ終端領域１６の表面１２０ｓの一部を露出させる開口部を含む。第１のマスク・パターン５０５は、周縁領域１５におけるドリフト領域１２０ｓ（及び注入領域１４０、１５０）の表面を覆うことができる。エッジ終端領域１６のマスク開口部は、それぞれの幅Ｗ１ｍを有する。マスク開口部の幅Ｗ１ｍは、注入領域１４０及び／又は１５０の幅Ｗ２よりも広く、その結果、注入領域１４０及び１５０の両側の表面１２０ｓの部分は、エッジ終端領域１６における第１のマスク・パターン５０５のマスク開口部によって露出される。活性領域１４のマスク開口部も、ウェル領域１７０’を画定するようにサイズ調整されてもよく、その結果、領域１４及び１６の両方が、同時に、又はその他の方法で同じ注入マスク５０５を使用して注入され得る。

【0124】

図７Ｇに示すように、第１のマスク・パターン５０５を注入マスクとして使用して、１つ又は複数の比較的より低いエネルギーの第１の注入プロセス５１０を実行して、マスク・パターン５０５によって露出されたドリフト領域１２０の表面１２０ｓに第２の導電型（例えば、ｐ型）のドーパントを注入して、横方向間隔Ｓ１を有するエッジ終端領域１６におけるガード・リング３６の中程度にドープされた第１の部分１７０と、一部の実施例では、比較的浅い深さＤ１を有する活性領域１４のウェル領域１７０’とを画定する。ガード・リング３６の第１の部分１７０は、第２の部分１４０及び／又は第３の部分１５０の外側に横方向に延在してもよく、ガード・リング３６の第２の部分１４０が延在する深さＤ２よりも浅いドリフト層１２０内の深さＤ１まで形成されてもよい。

【0125】

比較的薄い第１のマスク・パターン５０５を使用するより低いエネルギー注入５１０は、前の注入操作５２０によって達成されたガード・リング３６のより高濃度の第２の部分１４０及び／又は第３の部分１５０に実質的に影響を及ぼすことなく、ガード・リング３６の第１の部分１７０のそれぞれの幅Ｗ１をより正確に制御することを可能にし得る。したがって、ガード・リング３６の第１の部分１７０間のそれぞれの間隙又は狭い横方向間隔Ｓ１は、隣接するガード・リング３６間の横方向のストラグルを低減又は回避するように、より低いエネルギー注入５１０及び比較的薄い第１のマスク・パターン５０５を使用して実質的に均一になるように画定され得る。

【0126】

図７Ｈに示すように、第１のマスク・パターン５０５を除去する。図１Ｂに示すように、活性領域１４にゲート・トレンチ１８０、ゲート絶縁層１８２、及び／又はゲート１８４を画定するために、追加のマスキング、エッチング、及び／又は堆積ステップが実行されてもよい。

【0127】

図７Ａ～図７Ｈでは、特定の操作及び操作の順序を参照して図示されているが、図示された操作は、（例えば、図６Ａ～図６Ｈに示すように）他の順序で、及び／又は（例えば、第２のマスク・パターン５１５がより狭い開口部Ｗ２ｍを含み、スペーサ６１５’を製造するための操作が省略された図５Ａ～図５Ｆに示すように）追加の若しくは省略された操作で実行されてもよいことが理解されるであろう。すなわち、ガード・リング３６の部分１４０、１５０、１７０は、図示された順序で形成される必要はなく、より高いエネルギーの深い注入５２０及びより低いエネルギーの浅い注入５１０は、具体的に図示されたものよりも追加の又はより少ない操作で、任意の順序で実行されてもよい。

【0128】

図８Ａ～図８Ｆは、本開示の一部の実施例による、パワー半導体デバイスを製造する方法における例示的な操作を示す概略断面図である。特に、図８Ａ～８Ｆに示されるような本開示の実施例は、所望のサブミクロン幅を有する開口部を達成するために、注入操作が自己整合プロセスで、スペーサ製造プロセスを使用して実行され得ることを示す。図５Ａ～図５Ｆ、図６Ａ～図６Ｈ、及び／又は図７Ａ～図７Ｈを参照して上述した構造及び／又は操作と同様である図８Ａ～図８Ｆの態様の説明は、簡略化又は省略されることがある。

【0129】

図８Ａに示すように、第１のマスク・パターン５０５は、ドリフト領域１２０の表面１２０ｓに形成され、エッジ終端領域１６の表面１２０ｓの一部を露出させる開口部を有する。第１のマスク・パターン５０５は、例えば、約１μｍ～約２μｍの厚さを有する比較的薄い層（例えば、ＳｉＯ_２などの窒化物又は酸化物層）であってもよい。エッジ終端領域１６のマスク開口部は、それぞれの幅Ｗ１ｍを有する。一部の実施例では、第１のマスク・パターン５０５は、ウェル領域１７０’を画定するようにサイズ調整されたマスク開口部を有する活性領域１４（図示せず）上にも形成されてもよい。

【0130】

図８Ｂに示すように、第１のマスク・パターン５０５を注入マスクとして使用して、１つ又は複数の比較的より低いエネルギーの第１の注入プロセス５１０を実行して、マスク・パターン５０５によって露出されたドリフト領域１２０の表面１２０ｓに第２の導電型（例えば、ｐ型）のドーパントを注入して、横方向間隔Ｓ１を有し（及び一部の実施例では、活性領域１４のウェル領域１７０’）、比較的浅い深さＤ１を有するエッジ終端領域１６におけるガード・リング３６の中程度にドープされた第１の部分１７０を画定する。比較的薄い第１のマスク・パターン５０５を使用するより低いエネルギー注入５１０は、ガード・リング３６の第１の部分を提供する注入領域１７０のそれぞれの幅Ｗ１をより正確に制御することを可能にし、したがって、ガード・リング３６の第１の部分１７０間に所望の横方向間隔Ｓ１（深さＤ１にわたって実質的に均一であってもよい）を有するそれぞれの間隙を画定するために使用され得る。

【0131】

図８Ｃに示すように、共形マスク層６１５が、第１のマスク・パターン５０５の上面及び側壁に沿って延在し、ドリフト領域１２０の表面１２０ｓの露出部分に形成される。共形マスク層６１５は、図６Ｅを参照して上述したように、比較的薄い誘電体層であってもよい。共形マスク層６１５の厚さは、第１のマスク・パターン５０５の側壁への共形マスク層６１５の堆積が、第１のマスク・パターン５０５の幅Ｗ１ｍよりも狭い幅Ｗ２ｍを有する開口部を画定するように選択され得る。

【0132】

図８Ｄに示すように、エッチバック・プロセス（例えば、異方性エッチング）を実行して、第１のマスク・パターン５０５の上面上及びドリフト領域１２０の表面１２０ｓの露出部分上の共形なスペーサ層６１５の一部を除去して、第１のマスク・パターン５０５の側壁上にスペーサ６１５’を画定する。スペーサ６１５’は、１つ又は複数の横方向（例えば、Ｘ及び／又はＹ）次元において注入領域１７０のエッジ部分又は境界に重なるか、又はそれを覆う。第１のマスク・パターン５０５及びスペーサ６１５’は、エッジ終端領域１６の表面１２０ｓの一部を露出させる開口部を有する注入マスクを集合的に画定する。エッジ終端領域１６のマスク開口部は、それぞれの幅Ｗ２ｍを有する。

【0133】

図８Ｅに示すように、第１のマスク・パターン５０５及びスペーサ６１５’を注入マスクとして使用して、１つ又は複数の比較的より高いエネルギーの第２の注入プロセス５２０を実行して、マスク・パターン５０５によって露出されたドリフト領域１２０の表面１２０ｓに第２の導電型（例えば、ｐ型）のドーパントを注入して、横方向間隔Ｓ２及び比較的深い深さＤ２を有するエッジ終端領域１６のガード・リング３６のより高濃度にドープされた第２の部分１４０を画定する。第１のマスク・パターン５０５の側壁上に比較的薄い共形層６１５からスペーサ６１５’を形成することによって、より狭い（例えば、サブミクロン）幅Ｗ２ｍを有する開口部を達成することができる。一部の実施例では、第２の注入プロセス５２０は、図５Ａ～図５Ｆ、図６Ａ～図６Ｈ、及び／又は図７Ａ～図７Ｈの実施例よりも低い注入エネルギー（例えば、約５０ｋｅＶ～約５００ｋｅＶ）での深いチャネリング注入プロセスを含むことができ、これにより、所望の横方向間隔Ｓ１、Ｓ２を維持しながら、且つより薄い第１のマスク・パターン５０５を依然として使用しながら、ガード・リング３６の第２の部分１４０を深さＤ２まで注入することが可能になり得る。

【0134】

したがって、第２の注入プロセス５２０は、比較的狭い（例えば、サブミクロン）幅Ｗ２を有する第２の部分１４０を画定し、それによって、隣接するガード・リング３６間の横方向のストラグルを低減又は回避することができる。ガード・リング３６の隣接する部分１４０間の間隔Ｓ２は、一部の実施例では、エッジ終端領域１６のそれぞれの深さＤ２にわたって不均一であってもよい。また、図２Ａ～図４Ｂに示すように、ガード・リング３６の側壁３６ｓに沿って１つ又は複数の段差ＳＤが画定されてもよい。特に、段差ＳＤは、ガード・リング３６の第１の部分１７０及び第２の部分１４０の幅Ｗ１、Ｗ２の差によって形成されてもよい。

【0135】

第２の注入プロセス５２０は、注入領域１５０を形成するために、第２の部分１４０よりも高い第２の導電型の濃度を有するガード・リング３６の第３の部分を提供し、より低いエネルギー、より高濃度の注入プロセスを含むこともできる。第３の部分１５０は、上述したように、１つ又は複数の次元において、ガード・リング３６の第１の部分１７０内に閉じ込められ得る。図８Ｆに示すように、第２の注入プロセス５２０を実行した後、第１のマスク・パターン５０５及びスペーサ６１５’は、ドリフト領域１２０の表面１２０ｓから除去される。

【0136】

図８Ａ～図８Ｆでは、最初に、より低いエネルギー注入５１０及びより広い開口部Ｗ１ｍを有する第１のマスク・パターン５０５を使用して注入領域１７０を形成し、その後、より高いエネルギー注入５２０及びより狭い開口部Ｗ２ｍを有するスペーサ６１５’を使用して注入領域１４０及び１５０を形成するものとして示されているが、ガード・リング３６の部分１４０、１５０、１７０は、示された順序で形成される必要はないことが理解されるであろう。より一般的には、本発明の実施例は、エッジ終端領域１６を通して一貫したガード・リング間隔Ｓ１、Ｓ２を維持しながら、複数のマスク及び／又は注入プロセスを使用してサブミクロン遮蔽パターン１４０を提供するために、上記及び／又は他の操作の任意の組合せを含むことができる。

【0137】

追加のマスキング、エッチング、及び／又は堆積ステップを実行して、活性領域１４のドリフト領域１２０の表面１２０ｓ内に延在するゲート・トレンチ１８０を画定することができ、トレンチ１８０内にゲート絶縁層１８２及びゲート電極１８４を形成することができる。例えば、図１Ｂに示すように、酸化物層などのゲート絶縁層１８２が、各ゲート・トレンチ１８０の底面及び側壁上に形成される。各ゲート絶縁層１８２上にはゲート電極１８４が形成されている。コンタクトは、半導体層構造１０６の上面及び底面に形成されてもよい。例えば、ドレイン・コンタクトは、ドリフト領域１２０の反対側の基板１１０の下面に形成されてもよい。ソース・コンタクトは、高濃度にドープされたソース領域１６０上の半導体層構造の上部に形成されてもよい。ソース・コンタクトは、一部の実施例では、遮蔽パターン１４０’への電気的接続を提供し得る。ソース・コンタクトは、一部の実施例ではオーミック金属であってもよく、遮蔽パターン１４０’を電気接地に電気的に接続するように構成された共通ソースを提供してもよい。上記の説明では、製造ステップが例示的な順番又は順序で記載されているが、製造ステップは異なる順番で実行されてもよいことが理解されよう。例えば、様々なエッチング及びイオン注入ステップの順番は、上述したものから変更されてもよい。

【0138】

本開示は、主にパワーＭＯＳＦＥＴの実施態様に関して本明細書に記載されているが、本明細書に記載される技術は、接合又はエッジ終端領域を含み得る他のパワー半導体デバイスにも等しく良好に適用されることが諒解されよう。すなわち、本開示の実施例は、ＭＯＳＦＥＴに限定されず、本明細書で開示される技術は、ＩＧＢＴ、ショットキー・ダイオード、又は任意の他の適切なデバイスなどの他のパワー半導体デバイスで使用されてもよい。

【0139】

本明細書に開示される異なる実施例の特徴は、任意の方法で組み合わされて、多くの追加の実施例を提供し得ることが理解されるであろう。例えば、本明細書に記載される任意のＭＯＳＦＥＴの実施例の特徴は、ＳｉＣ又はＳｉなどの他の半導体材料上に製造されたＩＧＢＴの実施例に組み込まれてもよい。したがって、本発明の概念の様々な特徴が特定の実例に関して本明細書に記載されているが、これらの特徴は、多くの追加の実施例を提供するために、他の実施例に追加され、及び／又は他の実施例の例示的な特徴の代わりに使用され得ることが諒解されよう。したがって、本開示は、これらの異なる組合せを包含すると理解されるべきである。

【0140】

上記の説明において、各例示的実施例は、特定の導電型を有する。上記の実施例のそれぞれにおいて、ｎ型層及びｐ型層の導電性を単に逆にすることによって、反対の導電型のデバイスを形成することができることが理解されよう。したがって、本開示は、異なるデバイス構造（例えば、ＭＯＳＦＥＴ、ＩＧＢＴなど）ごとにｎチャネル・デバイスとｐチャネル・デバイスの両方をカバーすることが諒解されよう。

【0141】

本開示は、主に、炭化ケイ素ベースのパワー半導体デバイスに関して上述されている。しかしながら、本明細書では炭化ケイ素が一例として使用されており、本明細書で説明されるデバイスは、任意の適切なワイド・バンドギャップ半導体材料系で形成され得ることが理解されよう。一例として、窒化ガリウム系半導体材料（例えば、窒化ガリウム、窒化アルミニウム・ガリウムなど）が、上述の実施例のいずれかにおいて炭化ケイ素の代わりに使用されてもよい。本明細書に記載される異なる実施例の異なる特徴を組み合わせて、追加の実施例を提供することができることも理解されるであろう。

【0142】

本開示の実施例は、本発明の実施例が示される添付の図面を参照して上述された。しかしながら、本発明は、多くの異なる形態で具現化されてもよく、上述の実施例に限定されるものとして解釈されるべきではないことが理解されるであろう。むしろ、これらの実施例は、本開示が完璧且つ完全なものとなり、本発明の範囲を当業者に十分に伝えるように提供されている。同様の番号は、全体を通して同様の要素を指す。

【0143】

第１、第２などの用語は、様々な要素を説明するために本明細書全体を通して使用されるが、これらの要素は、これらの用語によって限定されるべきではないことが理解されよう。これらの用語は、ある要素を別の要素と区別するためにのみ使用される。例えば、本開示の範囲から逸脱することなく、第１の要素を第２の要素と呼ぶことができ、同様に、第２の要素を第１の要素と呼ぶことができる。「及び／又は」という用語は、関連付けられ列挙された項目のうちの１つ又は複数の任意及びすべての組合せを含む。

【0144】

本明細書で使用される用語は、特定の実施例を説明することのみを目的としており、本発明を限定することは意図されていない。本明細書で使用される場合、単数形「ａ」、「ａｎ」及び「ｔｈｅ」は、文脈が明らかにそうでないことを示さない限り、複数形も同様に含むことが意図されている。用語「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、及び／又は「含んでいる（ｉｎｃｌｕｄｉｎｇ）」は、本明細書で使用されるとき、述べられた特徴、整数、ステップ、操作、要素、及び／又は構成要素の存在を指定するが、１つ又は複数の他の特徴、整数、ステップ、操作、要素、構成要素、及び／又はそれらのグループの存在又は追加を排除しないことがさらに理解されよう。

【0145】

層、領域又は基板などの要素が、別の要素の「上に（ｏｎ）」あるか、又は別の要素の「上に（ｏｎｔｏ）」延在していると言及される場合、それは、別の要素の直接上にあり得るか、又は別の要素の直接上に延在し得るか、又は介在要素も存在し得ることが理解されるであろう。対照的に、要素が別の要素の「直接上に（ｄｉｒｅｃｔｌｙｏｎ）」あるか、又は別の要素の「直接上に（ｄｉｒｅｃｔｌｙｏｎｔｏ）」延在すると言及されるとき、介在要素は存在しない。また、ある要素が別の要素に「接続される（ｃｏｎｎｅｃｔｅｄ）」又は「結合される（ｃｏｕｐｌｅｄ）」と言及される場合、その要素は他の要素に直接接続又は結合されてもよく、或いは介在要素が存在してもよいことが理解されるであろう。対照的に、ある要素が別の要素に「直接接続される（ｄｉｒｅｃｔｌｙｃｏｎｎｅｃｔｅｄ）」又は「直接結合される（ｄｉｒｅｃｔｌｙｃｏｕｐｌｅｄ）」と呼ばれるとき、介在要素は存在しない。

【0146】

「下（ｂｅｌｏｗ）」又は「上（ａｂｏｖｅ）」又は「上側（ｕｐｐｅｒ）」又は「下側（ｌｏｗｅｒ）」又は「上部（ｔｏｐ）」又は「底部（ｂｏｔｔｏｍ）」などの相対的な用語は、本明細書では、図に示されるように、１つの要素、層又は領域の別の要素、層又は領域に対する関係を説明するために使用され得る。これらの用語は、図に示される向きに加えて、デバイスの異なる向きを包含することが意図されていることが理解されるであろう。

【0147】

本発明の実施例は、本発明の理想化された実施例（及び中間構造）の概略図である断面図を参照して本明細書に記載されている。図面における層及び領域の厚さは、明確にするために誇張されていることがある。さらに、例えば、製造技術及び／又は公差の結果として、図の形状とは異なることが予想される。本発明の実施例はまた、流れ図を参照して説明されている。流れ図に示されるステップは、示された順番で実行される必要はないことが理解されるであろう。

【0148】

本発明の一部の実施例は、層及び／又は領域内の多数キャリア濃度を指すｎ型又はｐ型などの導電型を有するものとして特徴付けられる半導体層及び／又は領域を参照して説明されている。したがって、ｎ型材料は、負に帯電した電子が平衡濃度の大部分を有し、ｐ型材料は、正に帯電した正孔が平衡濃度の大部分を有する。一部の材料は、（ｎ＋、ｎ－、ｐ＋、ｐ－、ｎ＋＋、ｎ－－、ｐ＋＋、ｐ－－などのように）「＋」又は「－」を用いて指定され、別の層又は領域と比較して、多数キャリアの比較的多い（「＋」）又は少ない（「－」）濃度を示すことがある。しかしながら、このような表記は、層又は領域内の多数又は少数キャリアの特定の濃度の存在を暗示しない。

【0149】

図面及び明細書では、本発明の典型的な実施例が開示されており、特定の用語が用いられているが、それらは、限定を目的としたものではなく、一般的且つ説明的な意味でのみ使用されており、本発明の範囲は以下の特許請求の範囲に記載されている。

【図1A】