特表 2024-542037 高速リンクのためのベースラインワンダー、直流レベルシフト及び受信機線形等化の組合せ方式

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-11-13

(54)【発明の名称】高速リンクのためのベースラインワンダー、直流レベルシフト及び受信機線形等化の組合せ方式

(51)【国際特許分類】

   H04L 25/02 20060101AFI20241106BHJP

【ＦＩ】

H04L25/02 R

H04L25/02 V

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024525737

(86)(22)【出願日】2022-10-10

(85)【翻訳文提出日】2024-06-11

(86)【国際出願番号】 US2022077853

(87)【国際公開番号】W WO2023081570

(87)【国際公開日】2023-05-11

(31)【優先権主張番号】63/275,852

(32)【優先日】2021-11-04

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/566,199

(32)【優先日】2021-12-30

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＶＥＲＩＬＯＧ

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】ラジェシュ クマール

(72)【発明者】

【氏名】エドアルド プレーテ

(72)【発明者】

【氏名】ジェラルド アール． タルボット

(72)【発明者】

【氏名】イーサン クレイン

(72)【発明者】

【氏名】トレイシー ジェイ． ファイスト

(72)【発明者】

【氏名】ジェフリー クーパー

【テーマコード（参考）】

5K029

【Ｆターム（参考）】

5K029DD24

5K029HH05

5K029HH08

(57)【要約】

信号の直流（direct current、ＤＣ）レベルシフトのためのコンボ方式を実装するためのシステム、装置及び方法が開示される。受信機回路は、第１のインターフェース上で入力信号を受信する。第１のインターフェースは、入力信号を第２のインターフェースに渡すコンデンサと並列の抵抗器に結合される。また、第１のインターフェースは、接地と電圧源との間の第１の対の電流源に結合され、第２のインターフェースは、接地と電圧源との間の第２の対の電流源に結合される。オペアンプは、感知されたコモンモード電圧と基準電圧との間の差に基づいて電流源を駆動する。この回路構成により、受信機回路は、ベースラインワンダーを防止し、入力信号のＤＣレベルシフトを行い、入力信号の線形等化を実現することができる。
【選択図】図４

【特許請求の範囲】

【請求項1】

入力信号を受信するように構成された第１のインターフェースと、
前記第１のインターフェースに結合され、前記入力信号のベースラインワンダー補正バージョンとして出力信号を生成するように構成された回路であって、受信機－コンデンサ並列配置と、前記抵抗器－コンデンサ並列配置の何れかの端部に接続された１つ以上の電流源と、を含む回路と、
前記回路から前記第１の出力信号を受信するように構成された第２のインターフェースと、を備える
装置。

【請求項2】

前記回路は、
前記受信機－コンデンサ並列配置の第１の抵抗器であって、前記第１の抵抗器の第１のレッグが前記第１のインターフェースに結合されており、前記第１の抵抗器の第２のレッグが前記第２のインターフェースに結合されている、第１の抵抗器と、
前記受信機－コンデンサ並列配置の第１のコンデンサであって、前記第１のコンデンサの第１のレッグが前記第１のインターフェースに結合されており、前記第１のコンデンサの第２のレッグが前記第２のインターフェースに結合されている、第１のコンデンサと、
前記第１のインターフェースに結合された第１の電流源と、
前記第２のインターフェースに結合された第２の電流源と、を備える、
請求項１の装置。

【請求項3】

前記装置は、
前記第１の抵抗器、前記第１のコンデンサ、前記第１の電流源及び前記第２の電流源の配置に基づいて、前記入力信号の直流（ＤＣ）レベルを前記第１のインターフェースから前記第２のインターフェースにシフトすることと、
前記第１の抵抗器、前記第１のコンデンサ、前記第１の電流源及び前記第２の電流源の配置に基づいて、比較的低い周波数で線形等化を実行することと、
を行うように構成されている、
請求項２の装置。

【請求項4】

前記回路は、前記第１の電流源及び前記第２の電流源を駆動するように構成された演算増幅器（オペアンプ）を備える、
請求項３の装置。

【請求項5】

前記回路は、
第３の電流源であって、前記第３の電流源の第１のレッグが前記第１のインターフェースに結合されている、第３の電流源と、
第４の電流源であって、前記第４の電流源の第１のレッグが前記第２のインターフェースに結合されている、第４の電流源と、を備える、
請求項４の装置。

【請求項6】

前記第１の電流源の第２のレッグは、電圧源に結合されており、
前記第２の電流源の第２のレッグは、接地に結合されており、
前記第３の電流源の第２のレッグは、接地に結合されており、
前記第４の電流源の第２のレッグは、前記電圧源に結合されており、
前記オペアンプは、前記第３の電流源及び前記第４の電流源を駆動するように構成されている、
請求項５の装置。

【請求項7】

前記オペアンプは、
第１の入力レッグ上で、前記第１のインターフェース上のコモンモード電圧を受け取ることと、
第２の入力レッグ上で、前記第２のインターフェースのための基準電圧を受け取ることと、
前記第１の入力レッグ上の電圧と前記第２の入力レッグ上の電圧との間の差に基づいて、前記第１の電流源、前記第２の電流源、前記第３の電流源及び前記第４の電流源を駆動するための制御信号を生成することと、
を行うように構成されている、
請求項６の装置。

【請求項8】

第１の回路が、第１の信号経路上及び第２の信号経路上で差動入力信号を受信することと、
１つ以上の第１の電流源が、前記第１の信号経路に電流を供給すること、又は、前記第１の信号経路から電流をシンクすることと、
１つ以上の第２の電流源が、前記第２の信号経路に電流を供給すること、又は、前記第２の信号経路から電流をシンクすることと、
前記差動入力信号の一方の側を、第１の受信機－コンデンサ並列配置を介して第３の信号経路に渡すことと、
１つ以上の第３の電流源が、前記第３の信号経路に電流を供給すること、又は、前記第３の信号経路から電流をシンクすることと、
前記差動入力信号の一方の側を、第２の受信機－コンデンサ並列配置を介して第４の信号経路に渡すことと、
１つ以上の第４の電流源が、前記第４の信号経路に電流を供給すること、又は、前記第４の信号経路から電流をシンクすることと、
前記第３の信号経路上及び第４の信号経路上で、前記差動信号の出力バージョンを第２の回路に供給することと、を含む、
方法。

【請求項9】

増幅器が、第１のレッグ上の感知されたコモンモード電圧を受け取ることと、
前記増幅器が、第２のレッグ上で基準電圧を受け取ることと、
前記感知されたコモンモード電圧及び前記基準電圧に基づいて制御信号を生成することと、
前記制御信号を前記第１の電流源、前記第２の電流源、前記第３の電流源及び前記第４の電流源にドライブすることと、を含む、
請求項８の方法。

【請求項10】

前記１つ以上の第１の電流源は、
第１のレッグが電源電圧に結合されており、第２のレッグが前記第１のインターフェースに結合された第１の所定の電流源と、
第１のレッグが前記第１のインターフェースに結合されており、第２のレッグが接地に結合された第２の所定の電流源と、を備える、
請求項８の方法。

【請求項11】

前記１つ以上の第２の電流源は、
第１のレッグが電源電圧に結合されており、第２のレッグが前記第２のインターフェースに結合された第１の所定の電流源と、
第１のレッグが前記第２のインターフェースに結合されており、第２のレッグが接地に結合された第２の所定の電流源と、を備える、
請求項８の方法。

【請求項12】

前記１つ以上の第３の電流源は、
第１のレッグが電源電圧に結合されており、第２のレッグが前記第３のインターフェースに結合された第１の所定の電流源と、
第１のレッグが前記第３のインターフェースに結合されており、第２のレッグが接地に結合された第２の所定の電流源と、を備える、
請求項８の方法。

【請求項13】

前記１つ以上の第４の電流源は、
第１のレッグが電源電圧に結合されており、第２のレッグが前記第４のインターフェースに結合された第１の所定の電流源と、
第１のレッグが前記第４のインターフェースに結合されており、第２のレッグが接地に結合された第２の所定の電流源と、を備える、
請求項８の方法。

【請求項14】

前記第２の回路は、受信機フロントエンド回路である、
請求項８の方法。

【請求項15】

システムであって、
第１の抵抗器であって、第１のインターフェースの第１のラインに接続された第１のレッグと、第２のインターフェースの第１のラインに接続された第２のレッグと、を含む第１の抵抗器と、
前記第１のインターフェースの前記第１のラインに接続された第１の電流シンクと、
前記第１のインターフェースの前記第１のラインに接続された第１の電流源と、
前記第２のインターフェースの前記第１のラインに接続された第２の電流シンクと、
前記第２のインターフェースの前記第１のラインに接続された第２の電流源と、を備える、
システム。

【請求項16】

共通制御信号が、前記第１の電流シンク、前記第１の電流源、前記第２の電流シンク及び前記第２の電流源に結合されている、
請求項１５のシステム。

【請求項17】

前記共通制御信号を生成するように構成された演算増幅器（オペアンプ）を備える、
請求項１６のシステム。

【請求項18】

第１のコンデンサであって、前記第１のインターフェースの前記第１のラインに接続された第１のレッグと、前記第２のインターフェースの前記第１のラインに接続された第２のレッグと、を含む第１のコンデンサを備える、
請求項１５のシステム。

【請求項19】

第２の抵抗器であって、前記第１のインターフェースの第２のラインに接続された第１のレッグと、前記第２のインターフェースの第２のラインに接続された第２のレッグと、を含む第２の抵抗器と、
前記第１のインターフェースの前記第２のラインに接続された第３の電流シンクと、
前記第１のインターフェースの前記第２のラインに接続された第３の電流源と、
前記第２のインターフェースの前記第２のラインに接続された第４の電流シンクと、
前記第２のインターフェースの前記第２のラインに接続された第４の電流源と、を備える、
請求項１５のシステム。

【請求項20】

共通制御信号は、前記第３の電流シンク、前記第３の電流源、前記第４の電流シンク及び前記第４の電流源に結合されている、
請求項１９のシステム。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
本願は、２０２１年１１月４日に出願された「ＣＯＭＢＩＮＡＴＩＯＮ ＳＣＨＥＭＥ ＦＯＲ ＢＡＳＥＬＩＮＥ ＷＡＮＤＥＲ， ＤＩＲＥＣＴ ＣＵＲＲＥＮＴ ＬＥＶＥＬ ＳＨＩＦＴＩＮＧ， ＡＮＤ ＲＥＣＥＩＶＥＲ ＬＩＮＥＡＲ ＥＱＵＡＬＩＺＡＴＩＯＮ ＦＯＲ ＨＩＧＨ ＳＰＥＥＤ ＬＩＮＫＳ」と題する米国仮特許出願第６３／２７５，８５２号に対する優先権を主張し、当該出願の全体が参照により本明細書に組み込まれる。

【背景技術】

【0002】

（関連技術の説明）
ベースラインワンダー（baseline wander）は、任意の交流（alternating current、ＡＣ）結合シリアライザ／デシリアライザ（serializer/deserializer、ＳｅｒＤｅｓ）リンクに共通の問題である。ベースラインワンダーは、ＤＣワンダーと呼ばれることがあることに留意されたい。１又は０の長いストリングが信号経路上で送信される場合にはいつでも、信号は、ＡＣ結合コンデンサによって効果的に送信されないスペクトルの低周波数部分にエネルギーを有する。信号の拒絶された部分は、より小さい眼分離（smaller eye separation）のために、マルチレベルシグナリング（例えば、パルス振幅変調４レベル（pulse amplitude modulation 4-level、ＰＡＭ４））にとって特に有害である低周波数ノイズを生成する。また、これは、ＡＣコンデンサが回路基板上と比較して半導体のダイ上に配置される場合に重要な問題である。ＡＣコンデンサがダイ上にある場合、典型的には、回路基板上にある場合と比較してあまり大きくすることができない。ベースラインワンダーに対する典型的な解決策は、フィードバック機構を含み、ベースラインワンダーの影響が推定され、補正として入力に加えられる。フィードバックは有限量の遅延を含み、これは、補正機構が決して完全ではないことを意味し、ベースラインワンダーによるリンクバジェットの非ゼロ障害につながる。

【0003】

本明細書に記載の方法及び機構の利点は、添付の図面と併せて以下の説明を参照することによってより良く理解され得る。

【図面の簡単な説明】

【0004】

【図1】送信機及び受信機を含む一般的なコンピュータ又は通信システムの一実施形態のブロック図である。

【図2】コンピューティングシステムの一実施形態のブロック図である。

【図3】受信機の一実施形態のブロック図である。

【図4】受信機回路の一実施形態のブロック図である。

【図5】受信機回路の別の実施形態のブロック図である。

【図6】電流源回路の一実施形態のブロック図である。

【図7】受信機回路の別の実施形態のブロック図である。

【図8】電流源回路の一実施形態のブロック図である。

【図9】信号の直流レベルシフトのための組合せ方式を採用する方法の一実施形態を示す一般化されたフロー図である。

【図10】ベースラインワンダーを防止し、ＤＣレベル調整を実行し、線形等化を達成するための方法の一実施形態を示す一般化されたフロー図である。

【図11】差動データ信号を受信して調整するための方法の一実施形態を示す一般化されたフロー図である。

【図12】入力信号のベースラインワンダー補正バージョンを生成する方法の一実施形態を示す一般化されたフロー図である。

【図13】回路表現を記憶する非一時的なコンピュータ可読記憶媒体の一実施形態を示すブロック図である。

【発明を実施するための形態】

【0005】

以下の説明では、本明細書に提示される方法及び機構の十分な理解を提供するために、多数の具体的な詳細が記載されている。しかしながら、当業者は、これらの具体的な詳細なしに様々な実施形態を実施し得ることを認識すべきである。いくつかの場合では、本明細書において説明されるアプローチを不明瞭にすることを避けるために、周知の構造、構成要素、信号、コンピュータプログラム命令及び技術が詳細に示されていない。説明を簡単且つ明確にするために、図に示される要素は必ずしも縮尺どおりに描かれているわけではないことを理解されたい。例えば、いくつかの要素の寸法は、他の要素に対して誇張されている場合がある。

【0006】

信号の直流（direct current、ＤＣ）レベルシフトのためのコンボ方式を実装するための様々なシステム、装置及び方法が本明細書で開示される。一実施形態では、受信機回路は、第１のインターフェース上で入力信号を受信する。第１のインターフェースは、入力信号を第２のインターフェースに渡すコンデンサと並列の抵抗器に結合される。入力におけるコンデンサと並列な受信機の組合せは、全体の受信機伝達関数に０を加え、低周波信号に対する線形等化器（linear equalizer）として働く。また、第１のインターフェースは、接地と電圧源との間の第１の対の電流源に結合され、第２のインターフェースは、接地と電圧源との間の第２の対の電流源に結合される。一実施形態では、電流源を通る電流は、コモンモードフィードバックオペアンプによって自動的に調整される。このオペアンプは、一方の入力を入力パッドで感知されたコモンモード（ＶＣＭ_ＰＡＤ）として有し、他方の入力を所望のコモンモード電圧基準（ＶＣＭ_ＲＥＦ）として有する。電流は、プロセス、電圧及び温度変動にわたってＶＣＭ_ＰＡＤ＝ＶＣＭ_ＲＥＦを維持するように連続的に調整される。この回路構成により、受信機回路は、ベースラインワンダーを防止し、入力信号のＤＣレベルシフトを行い、入力信号の線形等化（linear equalization）を実現することができる。

【0007】

図１を参照すると、送信機１０５及び受信機１１０を含む汎用コンピュータ又は通信システム１００の一実施形態のブロック図が示されている。一実施形態では、送信機１０５は、通信チャネル１１５を介して受信機１１０にデータを送信する。通信チャネル１１５は、送信機１０５と受信機１１０との間に任意の数の個々の接続（すなわち、信号経路）を含むことができ、接続の数は、実施形態に従って変化する。また、通信チャネル１１５の個々の接続は、差動信号及び／又はシングルエンド信号をサポートすることができる。一実施形態では、差動信号は、位相が異なり振幅が等しい２つの信号を含む。例えば、差動信号の一方の信号が正の信号を表し、他方の信号が負の信号を表してもよい。シングルエンド信号は、接地（すなわち、０ボルト）と電源電圧（すなわち、ＶＤＤ）との間等のように、２つの電圧レベル間で遷移するデータを搬送する１つの信号である。本開示全体を通して、回路の多くは、差動信号をサポートする観点から説明される。しかしながら、当業者は、これらの回路がシングルエンド信号をサポートするようにも適合され得ることを理解するであろう。実施形態に応じて、通信チャネル１１５は、ケーブル、バックプレーン、１つ以上の金属トレース、又は、他のタイプの通信チャネルである。例えば、一実施形態では、チャネル１１５は、マルチチップモジュールの２つのチップ間の１つ以上の金属トレースである。物理レイヤにおいて、送信機１０５と受信機１１０との間の通信は、所定の送信プロトコルに従って単方向又は双方向であり得る。システム１００は、任意の数及びタイプの他のデバイスを含むことができることに留意されたい。加えて、システム１００は、システム全体に分散された任意の数の送信機－受信機の対を含むことができる。

【0008】

送信機１０５及び受信機１１０は、実施形態に応じて任意のタイプのデバイスであり得る。例えば、一実施形態では、送信機１０５は、処理ユニット（例えば、中央処理ユニット（central processing unit、ＣＰＵ）、グラフィックス処理ユニット（graphics processing unit、ＧＰＵ））であり、受信機１１０は、メモリデバイスである。メモリデバイスは、ダイナミックランダムアクセスメモリ（dynamic random access memory、ＤＲＡＭ）、シンクロナスＤＲＡＭ（synchronous DRAM、ＳＤＲＡＭ）、ダブルデータレート（double data rate、ＤＤＲ、ＤＤＲ２、ＤＤＲ３等）ＳＤＲＡＭ（ｍＤＤＲ３等のモバイルバージョンのＳＤＲＡＭ及び／又はＬＰＤＤＲ２等の低電力バージョンのＳＤＲＡＭを含む）、ＲＡＭＢＵＳ ＤＲＡＭ（ＲＤＲＡＭ）、スタティックランダムアクセスメモリ（static random access memory、ＳＲＡＭ）等の任意のタイプのメモリであり得る。１つ以上のメモリデバイスを回路基板上に結合して、シングルインラインメモリモジュール（single inline memory module、ＳＩＭＭ）、デュアルインラインメモリモジュール（dual inline memory module、ＤＩＭＭ）等のメモリモジュールを形成することができる。あるいは、メモリデバイスは、チップオンチップ構成、パッケージオンパッケージ構成、又は、マルチチップモジュール（ＭＣＭ）構成のシステムオンチップ（ＳｏＣ）又は集積回路（ＩＣ）内に実装することができる。

【0009】

別の実施形態では、送信機１０５は、入力／出力（Ｉ／Ｏ）ファブリックであり、受信機１１０は、周辺デバイスである。周辺デバイスは、Ｗｉ－Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、セルラ、全地球測位システム（Global Positioning System、ＧＰＳ）等の様々なタイプのワイヤレス通信のためのデバイスを含むことができる。また、周辺デバイスは、ランダムアクセスメモリ（random access memory、ＲＡＭ）ストレージ、ソリッドステートストレージ、ディスクストレージ等の追加のストレージも含むことができる。また、周辺デバイスは、タッチディスプレイスクリーン又はマルチタッチディスプレイスクリーンを含むディスプレイスクリーン、キーボード又は他の入力デバイス、マイクロフォン、スピーカ等のユーザインターフェースデバイスを含むことができる。他の実施形態では、送信機１０５及び受信機１１０は、他のタイプのデバイスである。システム１００は、ＩＣ、ＳｏＣ、ＭＣＭ等の任意のタイプのシステムであり得ることに留意されたい。

【0010】

図２を参照すると、コンピューティングシステム２００の一実施形態のブロック図が示されている。図示するように、システム２００は、デスクトップコンピュータ２１０、ラップトップコンピュータ２２０、サーバ２３０、モバイルデバイス２４０等のチップ、回路、構成要素等を表す。他のシステム、装置、デバイス（例えば、ゲームコンソール、ウェアラブルデバイス、モノのインターネット（ＩｏＴ）デバイス、周辺デバイス）が可能であり、企図される。図示した実施形態では、システム２００は、送信機２０２Ａ～２０２Ｎ及び受信機２０３Ａ～２０３Ｎの任意の数の対を含む。

【0011】

図３を参照すると、受信機３００の一実施形態のブロック図が示されている。一実施形態では、（図１の）受信機１１０は、受信機３００の構成要素の１つ以上のインスタンスを含む。入力信号３０５は、受信機回路３１５によってインターフェース３１０上で受信される。一実施形態では、入力信号３０５は差動信号であり、インターフェース３１０は２つの別の物理接続を含む。別の実施形態では、入力信号３０５はシングルエンド信号であり、インターフェース３１０は１つの物理接続を含む。

【0012】

一実施形態では、受信機回路３１５は、調整された信号をインターフェース３２０に渡す前に、インターフェース３１０上で受信された入力信号３０５について３つの異なる目標を達成する。この実施形態では、受信機回路３１５は、ベースラインワンダー（すなわち、ＤＣワンダー）を防止し、ＤＣレベルシフトを実行し、入力信号３０５の線形等化を達成する。受信機回路３１５を実装する異なる方法の例は、本開示の残りの部分を通して提供される。インターフェース３２０に結合された後、受信機３１５からの出力信号は、受信機フロントエンド３２５に提供される。受信機フロントエンド３２５は、信号によって搬送されるデータを抽出するためにサンプリングされるように信号を準備することができる。

【0013】

図４を参照すると、受信機回路４００の一実施形態のブロック図が示されている。一実施形態では、受信機回路３１５は、受信機回路４００について示された構成要素及び構造を含む。一実施形態では、差動入力データ信号は、チャネル４０５Ａ～４０５Ｂ上で受信機回路４００によって受信される。例えば、一実施形態では、差動信号の正の信号は４０５Ａによって受信され、差動信号の負の信号は４０５Ｂによって受信される。２つの電流源４１０Ａ及び４１０Ｃはパッド４０５Ａに結合され、電流源４１０Ａの第１のレッグは電圧源に結合され、電流源４１０Ａの第２のレッグはパッド４０５Ａに結合され、電流源４１０Ｃの第１のレッグはパッド４０５Ａに結合され、電流源４１０Ｃの第２のレッグは接地に結合される。同様に、２つの電流源４３０Ａ及び４３０Ｃはパッド４０５Ｂに結合され、電流源４３０Ａの第１のレッグは電圧源に結合され、電流源４３０Ａの第２のレッグはパッド４０５Ｂに結合され、電流源４３０Ｃの第１のレッグはパッド４０５Ｂに結合され、電流源４３０Ｃの第２のレッグは接地に結合される。

【0014】

受信機パッド４０５Ａは、抵抗器４１５の第１のレッグ及びコンデンサ４２０の第１のレッグに結合され、抵抗器４１５及びコンデンサ４２０は並列に配置される。受信機パッド４０５Ａは、第１の差動信号線入力４０５Ａと呼ぶこともできることに留意されたい。受信機パッド４０５Ａから延在する線は、伝送線４０５Ａ、信号経路４０５Ａ又は信号線４０５Ａと呼ぶこともできることにも留意されたい。抵抗器４１５の第２のレッグ及びコンデンサ４２０の第２のレッグは、受信機フロントエンド信号線入力４６５Ａに結合される。受信機フロントエンド信号線入力４０５Ａから延びる線は、伝送線４６５Ａ、信号経路４６５Ａ又は信号線４６５Ａと呼ばれることもあることに留意されたい。また、２つの電流源４１０Ｂ及び４１０Ｄが信号線入力４６５Ａに結合され、電流源４１０Ｂの第１のレッグが電圧源に結合され、電流源４１０Ｂの第２のレッグが信号線入力４６５Ａに結合され、電流源４１０Ｄの第１のレッグが信号線入力４６５Ａに結合され、電流源４１０Ｄの第２のレッグが接地に結合される。

【0015】

同様に、受信機パッド４０５Ｂは、抵抗器４３５の第１のレッグ及びコンデンサ４４０の第１のレッグに結合され、抵抗器４３５及びコンデンサ４４０は並列に配置される。抵抗器４３５の第２のレッグ及びコンデンサ４４０の第２のレッグは、受信機フロントエンド信号線入力４６５Ｂに結合される。また、２つの電流源４３０Ｂ及び４３０Ｄが信号線入力４６５Ｂに結合され、電流源４３０Ｂの第１のレッグが電圧源に結合され、電流源４３０Ｂの第２のレッグが信号線入力４６５Ｂに結合され、電流源４３０Ｄの第１のレッグが信号線入力４６５Ｂに結合され、電流源４３０Ｄの第２のレッグが接地に結合される。

【0016】

直列に配置された一対の抵抗器４５５及び４６０は、受信機フロントエンド信号線入力４６５Ａと受信機フロントエンド信号線入力４６５Ｂとの間に結合される。抵抗器４５５及び４６０の中点は、オペアンプ４５０の第１の入力に結合され、基準電圧は、オペアンプ４５０の第２の入力に結合される。オペアンプ４５０の出力は、電流源４１０Ａ～４１０Ｄ及び４３０Ａ～４３０Ｄに結合される。オペアンプ４５０は、電流源４１０Ａ～４１０Ｄ及び４３０Ａ～４３０Ｄを通る電流の流れを制御して、信号線入力４６５Ａ～４６５Ｂ上の適切なＤＣレベルを達成し、後続の回路（例えば、受信機フロントエンド回路）によって要求されるものに一致させる。

【0017】

受信機回路４００は、ベースラインワンダーを防止し、入力信号のＤＣレベルをシフトし、線形等化を達成することができる。典型的なＳｅｒＤｅｓリンクは、高周波数成分に対してデータ信号の低周波数成分を減衰させるために、送信機において有限インパルス応答（finite impulse response、ＦＩＲ）フィルタの使用を採用する。これは、チャネルの受信機端においてより平坦な応答をもたらす。加えて、受信機は、判定帰還型等化器（decision feedback equalizer、ＤＦＥ）を使用して、以前に送信されたデータの１つ以上のビットをキャンセルし得る。しかしながら、これらの技術は、より低い周波数成分（ナイキスト周波数の１／２０未満）に対して十分な減衰を提供しない。これは、１又は０の長いストリングがチャネルを介して送信される場合に残留符号間干渉（residual intersymbol interference、ＩＳＩ）をもたらす。しかしながら、図４に示された受信機回路４００は、ベースラインワンダーを回避するために使用される回路を、より低い周波数で線形等化器として機能するように再利用する。これは、低周波数０（例えば、１６ＧＨｚナイキスト周波数に対して～８００ＭＨｚ）の追加によって達成される。

【0018】

受信機回路４００は、ベースラインワンダーを防止し、入力信号のＤＣレベルをシフトし、線形等化を達成するための受信機回路の一例に過ぎないことを理解されたい。他の実施形態では、受信機回路の構成要素及び／又は他の適切な構造の他の組合せを使用することができる。言い換えれば、受信機回路４００に関して示された構成要素の配置に対する変形形態が、他の実施形態において使用され得ることを理解されたい。（図５の）受信機回路５００及び（図７の）受信機回路７００について２つの変形例が提示され、以下でさらに詳細に説明される。

【0019】

図５を参照すると、受信機回路５００の別の実施形態のブロック図が示されている。受信機回路５００は、図４に示した受信機回路４００の構成を変形したものである。送信機と受信機との間の電圧差が既知であり、入力パッド５０５Ａ～５０５Ｂにおけるコモンモード電圧が受信機フロントエンド入力パッド５６５Ａ～５６５Ｂにおけるコモンモード電圧よりも低いシナリオでは、電流源のうちの２つを入力チャネル及び出力チャネルから省略することができる。したがって、入力信号経路５０５Ａは、電流シンクとして機能する電流源５１０Ｃに接続され、出力信号経路５６５Ａは、抵抗器５１５を通って電流源５１０Ｃに流れる電流を供給する電流源５１０Ｂに接続される。同様に、入力信号経路５０５Ｂは、電流シンクとして作用する電流源５３０Ｃに接続され、出力信号経路５６５Ｂは、抵抗器５３５を通って電流源５３０Ｃに流れる電流を供給する電流源５３０Ｂに接続される。受信機回路５００の他の構成要素は、受信機回路４００と同様である。

【0020】

図６を参照すると、電流源回路６００の一実施形態のブロック図が示されている。一実施形態では、（図５の）電流源５１０Ｂ及び５１０Ｃは、回路６００の構成要素及び構造を使用して実装される。「Ｏｐａｍｐ＿ｏｕｔ」とラベル付けされた信号は、オペアンプ（例えば、オペアンプ５５０）によって生成される制御信号を指す。また、「Ｖｉｎ，ｐ」とラベル付けされた信号は信号経路５０５Ａに対応し、「Ｖｏｕｔ，ｐ」とラベル付けされた信号は信号経路５６５Ａに対応する。図６に示すように、Ｐ型トランジスタ６０５及び６１０は、電源電圧と「Ｖｏｕｔ，ｐ」との間に直列に結合される。Ｐ型トランジスタ６１５及び６２０は、電源電圧とＮ型トランジスタ６２５のドレインとの間に直列に結合される。Ｎ型トランジスタ６２５及びＮ型トランジスタ６３０のゲートは互いに結合され、Ｎ型トランジスタ６２５及び６３０のソースポートは接地に結合され、Ｎ型トランジスタ６３０のドレインポートは「Ｖｉｎ，ｐ」に結合される。また、Ｐ型トランジスタ６３５及び６４０のソースポートは電源電圧に結合され、Ｐ型トランジスタ６３５及び６４０のドレインポートはそれぞれＮ型トランジスタ６４５及び６５０のドレインポートに結合される。Ｎ型トランジスタ６４５及び６５０のゲートは、共に、Ｎ型トランジスタ６５０のドレインポートに結合され、Ｎ型トランジスタ６４５及び６５０のソースポートは、接地に結合される。Ｐ型トランジスタ６３５及び６１０のゲートは、互いに結合され、「Ｖｂｉａｓ，ｐ」とラベル付けされる。回路６００に示されているトランジスタの配置は、一実施形態による電流源５１０Ｂ及び５１０Ｃ並びに電流源５３０Ｂ及び５３０Ｃを実装するための１つの可能な方式にすぎないことに留意されたい。他の実施形態では、他の適切な回路配置を使用して、電流源５１０Ｂ及び５１０Ｃと電流源５３０Ｂ及び５３０Ｃとを構成することができる。

【0021】

図７を参照すると、受信機回路７００の別の実施形態のブロック図が示されている。受信機回路７００は、図４に示した受信機回路４００の構成を変形したものである。送信機と受信機との間の電圧差が既知であり、入力パッド７０５Ａ～７０５Ｂにおけるコモンモード電圧が受信機フロントエンド入力パッド７６５Ａ～７６５Ｂにおけるコモンモード電圧よりも高いシナリオでは、電流源のうち２つを入力信号経路及び出力信号経路から省略することができる。したがって、入力信号経路７０５Ａは、抵抗器７１５を介して電流源７１０Ｄに電流を供給する電流源７１０Ａに接続され、出力信号経路７６５Ａは、電流シンクとして機能する電流源７１０Ｄに接続される。同様に、入力信号経路７０５Ｂは、抵抗器７３５を介して電流源７３０Ｄに電流を供給する電流源７３０Ａに接続され、出力信号経路７６５Ｂは、電流シンクとして機能する電流源７３０Ｄに接続される。受信機回路７００の他の構成要素は、受信機回路４００と同様である。

【0022】

図８を参照すると、電流源回路８００の一実施形態のブロック図が示されている。一実施形態では、（図７の）電流源７１０Ａ及び７１０Ｄは、回路８００の構成要素及び構造を使用して実装される。「Ｖｉｎ，ｐ」とラベル付けされた信号は信号経路７０５Ａに対応し、「Ｖｏｕｔ，ｐ」とラベル付けされた信号は信号経路７６５Ａに対応する。図８に示すように、Ｐ型トランジスタ８０５及び８１０のソースポートは電源電圧に接続され、Ｐ型トランジスタ８０５及び８１０のゲートは互いに接続され且つＰ型トランジスタ８０５のドレインポートに接続される。Ｐ型トランジスタ８１０のドレインポートは、「Ｖｉｎ，ｐ」とラベル付けされた信号に結合される。「Ｖｏｕｔ，ｐ」とラベル付けされた信号は、Ｎ型トランジスタ８３０のドレインポートに接続され、Ｎ型トランジスタ８３０のゲートは、Ｎ型トランジスタ８２０及び８２５のゲートに接続され、「Ｖｂｉａｓ，ｎ」とラベル付けされる。Ｎ型トランジスタ８２５のドレインポートは、Ｐ型トランジスタ８０５のドレインポートに接続される。電流源８１５は、電源電圧とＮ型トランジスタ８２０のドレインポートとの間に接続されている。Ｎ型トランジスタ８２０、８２５、８３０のソースポートは接地されている。回路８００内に示されるトランジスタの配置は、一実施形態による電流源７１０Ａ及び７１０Ｄ並びに電流源７３０Ａ及び７３０Ｄを実装するための１つの可能な方式に過ぎないことに留意されたい。他の実施形態では、他の適切な回路配置を使用して、電流源７１０Ａ及び７１０Ｄと電流源７３０Ａ及び７３０Ｄとを構成することができる。

【0023】

図９を参照すると、信号の直流レベルシフトのための組合せ方式を使用する方法９００の一実施形態が示されている。説明の目的で、この実施形態におけるステップ及び図１０～図１２のステップが順番に示されている。しかしながら、記載された方法の様々な実施形態では、記載された要素の１つ以上が、図示された順序とは異なる順序で同時に実行されるか、又は、完全に省略されることに留意されたい。必要に応じて、他の追加の要素も実行される。本明細書に記載の様々なシステム又は装置の何れも、方法９００（及び、方法１０００～１２００）を実施するように構成される。

【0024】

第１の回路は、第１のインターフェース上で入力信号を受信する（ブロック９０５）。入力信号は、実施形態に応じて、差動信号又はシングルエンド信号の一方の側（例えば、正又は負の何れか）であり得る。第１のインターフェースは、第１の信号経路、第１の信号線、第１のパッド、第１のノード又は第１の伝送線と呼ぶこともできることに留意されたい。入力信号は、抵抗器とコンデンサの並列組合せを介して第２のインターフェースに至る（ブロック９１０）。抵抗器は、低周波数成分のためのフィードフォワード経路を提供する。第１及び第２のインターフェースに結合された複数の電流源は、電流モード電圧と基準電圧との間の差に基づいて第１の入力信号の直流（ＤＣ）レベルを調整する（ブロック９１５）。複数の第１の電流源は、実施形態に応じて、４つの電流源又は８つの電流源を含むことができる。入力信号は、第２のインターフェースを介して第２の回路に提供される（ブロック９２０）。一実施形態では、第２の回路は、受信機フロントエンド回路である。ブロック９２０の後、方法９００は終了する。

【0025】

図１０を参照すると、ベースラインワンダーを防止し、ＤＣレベル調整を実行し、線形等化を達成するための方法１０００の一実施形態が示されている。受信機回路の複数の電流源は、第１のインターフェース上の入力信号の直流（direct current、ＤＣ）レベルを第２のインターフェース上の出力信号の所望の基準電圧に変換する（ブロック１００５）。交流（alternating current、ＡＣ）コンデンサと並列のフィードフォワード抵抗器は、入力信号のベースラインワンダーを防止するために、低周波信号成分のためのフィードフォワード抵抗器経路を提供する（ブロック１０１０）。また、ＡＣコンデンサと並列のフィードフォワード抵抗器は、高周波信号成分に対して入力信号の低周波信号成分を減衰させるように、入力信号の線形等化を実行する（ブロック１０１５）。ブロック１０１５の後、方法１０００は終了する。方法１０００を実行した結果として、入力信号は、第１のインターフェースから第２のインターフェースに渡される一方で、ベースラインワンダーを防止すること、ＤＣレベルを調整すること、及び、線形等化を受けることの３つの目標を達成する。

【0026】

図１１を参照すると、差動データ信号を受信して調整するための方法１１００の一実施形態が示されている。受信機回路は、第１及び第２の信号経路上で差動入力信号を受信する（ブロック１１０５）。第１の信号経路は、ワイヤ、トレース又は他の物理的接続媒体とすることができ、第２の信号経路は、ワイヤ、トレース、又は、第１のチャネルとは別の異なる他の物理的接続媒体とすることができることに留意されたい。１つ以上の第１の電流源は、第１の信号経路に電流を提供する（すなわち、供給する）か、又は、第１の信号経路から電流をシンクする（ブロック１１１０）。１つ以上の第２の電流源は、第２の信号経路に電流を提供するか、又は、第２の信号経路から電流をシンクする（ブロック１１１５）。

【0027】

差動入力信号の一方の側は、第１の信号経路上で、抵抗器及びコンデンサの第１の並列配置を介して第３の信号経路に渡される（ブロック１１２０）。１つ以上の第３の電流源は、第３の信号経路に電流を提供するか、又は、第３の信号経路から電流をシンクする（ブロック１１２５）。また、差動入力信号の他方の側は、第２の信号経路上で、抵抗器及びコンデンサの第２の並列配置を介して第４の信号経路に渡される（ブロック１１３０）。１つ以上の第４の電流源は、第４の信号経路に電流を提供するか、又は、第４の信号経路から電流をシンクする（ブロック１１３５）。増幅器（例えば、オペアンプ）は、第１のレッグ上で感知されたコモンモード電圧を受信し、第２のレッグ上で基準電圧を受信して、第１、第２、第３及び第４の電流源を駆動するための制御信号を生成する（ブロック１１４０）。入力差動信号の出力バージョンが、第３及び第４の信号経路上で受信機フロントエンド回路に提供される（ブロック１１４５）。ブロック１１４５の後、方法１１００は終了する。方法１１００を実行することによって、差動信号の出力バージョンは、ベースラインワンダーを回避し、ＤＣレベルシフトを受け、線形等化を達成する。

【0028】

図１２を参照すると、入力信号のベースラインワンダー補正バージョンを生成するための方法１２００の一実施形態が示されている。装置は、第１のインターフェース上で入力信号を受信する（ブロック１２０５）。一実施形態では、入力信号は差動信号である。別の実施形態では、入力信号はシングルエンド信号である。さらなる実施形態では、入力信号は、差動信号対の一方の信号である。第１のインターフェースに接続された回路は、入力信号のベースラインワンダー補正バージョンとして出力信号を生成し、回路は、受信機－コンデンサ並列配置と、抵抗器－コンデンサ並列配置の何れかの端部に接続された１つ以上の電流源と、を含む（ブロック１２１０）。第２のインターフェースは、回路から出力信号を受信し、出力信号を受信機フロントエンド回路に転送する（ブロック１２１５）。ブロック１２１５の後、方法１２００は終了する。入力信号のベースラインワンダー補正バージョンを生成することに加えて、回路は、入力信号のＤＣレベルをシフトし、比較的低い周波数で線形等化を実行することもできることに留意されたい。

【0029】

図１３を参照すると、回路表現１３０５を記憶する非一時的なコンピュータ可読記憶媒体１３００の一実施形態を示すブロック図が示されている。一実施形態では、回路製造システム１３１０は、非一時的なコンピュータ可読記憶媒体１３００に記憶された回路表現１３０５を処理し、回路表現１３０５に基づいて任意の数の集積回路１３１５Ａ～１３１５Ｎを製造する。

【0030】

非一時的なコンピュータ可読記憶媒体１３００は、様々な適切なタイプのメモリデバイス又は記憶デバイスの何れかを含むことができる。媒体１３００は、インストール媒体（例えば、サムドライブ、ＣＤ－ＲＯＭ）、コンピュータシステムメモリ又はランダムアクセスメモリ（例えば、ＤＲＡＭ、ＤＤＲ ＲＡＭ、ＳＲＡＭ、ＥＤＯ ＲＡＭ、Ｒａｍｂｕｓ ＲＡＭ）、不揮発性メモリ（例えば、フラッシュ、磁気媒体、ハードドライブ、光学記憶装置）、レジスタ、又は、他のタイプのメモリ要素であり得る。媒体１３００は、他のタイプの非一時的なメモリ又はそれらの任意の組合せを含むことができる。媒体１３００は、異なる場所（例えば、ネットワークを介して接続された異なるコンピュータシステム）に存在する２つ以上のメモリ媒体を含むことができる。

【0031】

様々な実施形態では、回路表現１３０５は、ＶＨＤＬ、Ｖｅｒｉｌｏｇ、ＳｙｓｔｅｍＣ、ＳｙｓｔｅｍＶｅｒｉｌｏｇ、ＲＨＤＬ等のハードウェア記述言語を含むがこれらに限定されない様々な適切なコンピュータ言語のうち何れかを使用して指定される。回路表現１３０５は、集積回路１３１５Ａ～１３１５Ｎのうち１つ以上の少なくとも一部を製造するために回路製造システム１３１０によって使用可能である。回路表現１３０５のフォーマットは、少なくとも１つの回路製造システム１３１０によって認識可能である。いくつかの実施形態では、回路表現１３０５は、集積回路１３１５Ａ～１３１５Ｎの合成及び／又はレイアウトを指定する１つ以上のセルライブラリを含む。

【0032】

回路製造システム１３１０は、集積回路を製造するように構成された様々な適切な要素のうち何れかを含む。これは、例えば、半導体材料を（例えば、マスキングを含むことができるウェハ上に）堆積させるための要素、材料を除去するための要素、堆積された材料の形状を変更するための要素、（例えば、材料をドーピングすることによって、又は紫外線処理を使用して誘電率を修正することによって）材料を修正するための要素等を含むことができる。また、回路製造システム１３１０は、正確な動作のために製造された回路の試験を実行することができる。

【0033】

様々な実施形態では、集積回路１３１５Ａ～１３１５Ｎは、回路表現１３０５によって指定される回路設計に従って動作し、これは、本明細書で説明する機能のうち何れかを実行することを含むことができる。例えば、集積回路１３１５Ａ～１３１５Ｎは、本明細書に示される回路に示される様々な要素のうち何れか、及び／又は、本明細書に示される回路の複数のインスタンスを含むことができる。さらに、集積回路１３１５Ａ～１３１５Ｎは、他の構成要素と共に本明細書で説明される様々な機能を実行することができる。例えば、集積回路１３１５Ａ～１３１５Ｎは、（例えば、電圧源自体を含むのとは対照的に）電源電圧を提供するように構成された電圧源回路に結合することができる。さらに、本明細書で説明する機能は、複数の接続された集積回路によって実行することができる。

【0034】

本明細書で使用される場合、「回路の設計を指定する回路表現」という形式の句は、要素が満たされるために問題の回路が製造されなければならないことを暗示しない。むしろ、この句は、回路が製造されると、示された動作を実行するように構成されるか、又は、指定された構成要素を含む回路を記述することを示す。

【0035】

上記の実施形態は、実施形態の非限定的な例に過ぎないことを強調しておきたい。実施形態は、アップスケーリングされた画像、ダウンスケーリングされた画像、及び、スケーリングされていない画像に適用される。上記の開示が十分に理解されると、多数の変形及び修正が当業者に明らかになるであろう。以下の特許請求の範囲は、全てのそのような変形及び修正を包含すると解釈されることが意図されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【国際調査報告】