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特表2024-542530充填誘電材料を有するゲートオールラウンドトランジスタアーキテクチャ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-11-15
(54)【発明の名称】充填誘電材料を有するゲートオールラウンドトランジスタアーキテクチャ
(51)【国際特許分類】
H01L 21/336 20060101AFI20241108BHJP
H01L 27/088 20060101ALI20241108BHJP
H01L 21/8238 20060101ALI20241108BHJP
H01L 29/786 20060101ALI20241108BHJP
【ＦＩ】
H01L29/78 616J
H01L27/088 331E
H01L27/092 F
H01L29/78 618B
H01L29/78 618E
H01L29/78 617M
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024531028
(86)(22)【出願日】2022-11-29
(85)【翻訳文提出日】2024-07-22
(86)【国際出願番号】 US2022080544
(87)【国際公開番号】W WO2023102369
(87)【国際公開日】2023-06-08
(31)【優先権主張番号】63/284,709
(32)【優先日】2021-12-01
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/994,520
(32)【優先日】2022-11-28
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390040660
【氏名又は名称】アプライド マテリアルズ インコーポレイテッド
【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ
【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】パル， アシシュ
(72)【発明者】
【氏名】コロンボー， ベンジャミン
(72)【発明者】
【氏名】バジージ， エル メディー
(72)【発明者】
【氏名】プラナタルティハラン， バラスブラマニアン
【テーマコード（参考）】
5F048
5F110
【Ｆターム（参考）】
5F048AC03
5F048BA16
5F048BB09
5F048BB11
5F048BD06
5F048BF06
5F048BF07
5F110CC10
5F110DD01
5F110DD05
5F110EE01
5F110EE02
5F110EE04
5F110EE09
5F110FF01
5F110GG02
5F110GG03
5F110GG19
5F110GG20
5F110HK09
5F110HK10
5F110HM02
5F110NN03
5F110NN22
5F110NN23
5F110NN24
5F110NN33
5F110NN35
5F110QQ19
(57)【要約】
半導体デバイスと半導体デバイスを製造する方法とが説明される。該方法は、ソース／ドレインキャビティを形成するための前面処理と、キャビティを犠牲層で充填することとを含む。次いで、金属充填された裏面パワーレールビアを形成するために、裏面の処理中に犠牲層が除去される。
【選択図】図２Ｓ
【選択図】図２Ｓ
【特許請求の範囲】
【請求項1】
半導体デバイスを形成する方法であって、基板上のシャロートレンチアイソレーションの上面に超格子構造を形成することであって、前記超格子構造は、複数の積層対として交互に配置された複数の水平チャネル層と対応する複数の半導体材料層とを含む、超格子構造を形成すること、
前記基板上の前記超格子構造に隣接して複数のソーストレンチと複数のドレイントレンチとを形成すること、
ソースキャビティとドレインキャビティとを形成するために、前記複数のソーストレンチのうちの少なくとも１つと前記複数のドレイントレンチのうちの少なくとも１つとを拡張すること、
前記ソースキャビティ内と前記ドレインキャビティ内とに犠牲層を堆積させること、
前記犠牲層上にソース領域とドレイン領域とを形成すること、
前記超格子構造の上面にゲート構造を形成すること、
前記犠牲層に整列した複数のビア開口部を形成するためにエッチングすること、
前記複数のビアから前記ソース領域と前記ドレイン領域とに延在する少なくとも１つの開口部を形成するために、前記犠牲層を除去すること、及び
複数のビアを形成するために、前記複数のビア開口部内と前記開口部内とに金属を堆積させることを含む、方法。
【請求項2】
前記犠牲層は、前記シャロートレンチアイソレーション及び前記基板とは異なるエッチング選択性を有する、請求項１に記載の方法。
【請求項3】
前記犠牲層は、酸化ケイ素（SiOx）、窒化ケイ素（SiN）、炭化ケイ素（SiC）、ホウ素がドープされたシリコン、シリコンがドープされたホウ素、金属、金属酸化物、金属ケイ素化合物、金属炭化物、及び高誘電率材料のうちの１以上を含む、請求項１に記載の方法。
【請求項4】
前記犠牲層は、２nmから５０nmの範囲の厚さを有する、請求項１に記載の方法。
【請求項5】
前記複数のソーストレンチのうちの少なくとも１つと前記複数のドレイントレンチのうちの少なくとも１つを拡張することは、ソースキャビティとドレインキャビティとを形成するためにエッチングすることを含む、請求項１に記載の方法。
【請求項6】
前記エッチングすることは、横方向エッチングすることを含む、請求項５に記載の方法。
【請求項7】
前記複数の半導体材料層はシリコンゲルマニウム（SiGe）を含み、前記複数の水平チャネル層はシリコン（Si）を含む、請求項１に記載の方法。
【請求項8】
前記複数の半導体材料層はシリコン（Si）を含み、前記複数の水平チャネル層はシリコンゲルマニウム（SiGe）を含む、請求項１に記載の方法。
【請求項9】
前記ソース領域と前記ドレイン領域とを形成することは、それらの領域にエピタキシャル層を成長させることを含む、請求項１に記載の方法。
【請求項10】
前記ソース領域と前記ドレイン領域とは、リン（P）、ヒ素（As）、ホウ素（B）、及びガリウム（Ga）のうちの１以上で独立してドープされる、請求項１に記載の方法。
【請求項11】
前記ゲート構造は、タングステン（W）、コバルト（Co）、モリブデン（Mo）、ルテニウム（Ru）、窒化チタン（TiN）、窒化タンタル（TaN）、チタンアルミニウム（TiAl）、及びNドープポリシリコンのうちの１以上を含む、請求項１に記載の方法。
【請求項12】
前記方法は、減圧を壊すことなしに処理チャンバ内で実行される、請求項１に記載の方法。
【請求項13】
半導体デバイスを形成する方法であって、基板上のシャロートレンチアイソレーションの上面に超格子構造を形成することであって、前記超格子構造は、複数の積層対として交互に配置された複数の水平チャネル層と対応する複数の半導体材料層とを含む、超格子構造を形成すること、
前記超格子構造の上面にゲート構造を形成すること、
前記基板上の前記超格子構造に隣接して複数のソーストレンチと複数のドレイントレンチとを形成すること、
ソースキャビティとドレインキャビティとを形成するために、前記複数のソーストレンチのうちの少なくとも１つと前記複数のドレイントレンチのうちの少なくとも１つとを拡張すること、
前記ソースキャビティ内と前記ドレインキャビティ内とに犠牲層を堆積させること、
前記複数の水平チャネル層の各々の上に内側スペーサ層を形成すること、
前記犠牲層上にソース領域とドレイン領域とを形成すること、
前記超格子構造に隣接して置換金属ゲートを形成すること、
前記ソース領域と前記ドレイン領域とに電気的に接触するCTとCGとを形成すること、
第１の金属線を形成すること、
前記半導体デバイスを１８０度回転させること、
前記基板を平坦化すること、
前記基板上に層間絶縁膜材料を堆積させること、
前記基板内に前記犠牲層への裏面パワーレールビアを形成すること、
前記裏面パワーレールビアから前記ソース領域と前記ドレイン領域とに延在する少なくとも１つの開口部を形成するために、前記犠牲層を除去すること、及び
前記裏面パワーレールビア内と前記開口部内とに金属を堆積させることを含む、方法。
【請求項14】
前記犠牲層は、前記シャロートレンチアイソレーション及び前記基板とは異なるエッチング選択性を有する、請求項１３に記載の方法。
【請求項15】
前記犠牲層は、酸化ケイ素（SiOx）、窒化ケイ素（SiN）、炭化ケイ素（SiC）、ホウ素がドープされたシリコン、シリコンがドープされたホウ素、金属、金属酸化物、金属ケイ素化合物、金属炭化物、及び高誘電率材料のうちの１以上を含む、請求項１３に記載の方法。
【請求項16】
前記犠牲層は、２nmから５０nmの範囲の厚さを有する、請求項１３に記載の方法。
【請求項17】
前記複数のソーストレンチのうちの少なくとも１つと前記複数のドレイントレンチのうちの少なくとも１つを拡張することは、ソースキャビティとドレインキャビティとを形成するためにエッチングすることを含む、請求項１３に記載の方法。
【請求項18】
命令を含む非一時的なコンピュータ可読媒体であって、前記命令は、処理チャンバのコントローラによって実行されると、前記処理チャンバに複数の工程を実行させ、前記複数の工程は、基板上のシャロートレンチアイソレーションの上面に超格子構造を形成することであって、前記超格子構造は、複数の積層対として交互に配置された複数の水平チャネル層と対応する複数の半導体材料層とを含む、超格子構造を形成すること、
前記基板上の前記超格子構造に隣接して複数のソーストレンチと複数のドレイントレンチとを形成すること、
ソースキャビティとドレインキャビティとを形成するために、前記複数のソーストレンチのうちの少なくとも１つと前記複数のドレイントレンチのうちの少なくとも１つとを拡張すること、
前記ソースキャビティ内と前記ドレインキャビティ内とに犠牲層を堆積させること、
前記犠牲層上にソース領域とドレイン領域とを形成すること、
前記超格子構造の上面にゲート構造を形成すること、
前記犠牲層に整列した複数のビア開口部を形成するためにエッチングすること、
前記複数のビアから前記ソース領域と前記ドレイン領域とに延在する少なくとも１つの開口部を形成するために、前記犠牲層を除去すること、及び
複数のビアを形成するために、前記複数のビア開口部内と前記開口部内とに金属を堆積させることを含む、非一時的なコンピュータ可読媒体。
【請求項19】
前記犠牲層は、前記超格子構造及び前記基板とは異なるエッチング選択性を有する、請求項１８に記載の非一時的なコンピュータ可読媒体。
【請求項20】
前記犠牲層は、酸化ケイ素（SiOx）、窒化ケイ素（SiN）、炭化ケイ素（SiC）、ホウ素がドープされたシリコン、シリコンがドープされたホウ素、金属、金属酸化物、金属ケイ素化合物、金属炭化物、及び高誘電率材料のうちの１以上を含む、請求項１８に記載の非一時的なコンピュータ可読媒体。【発明の詳細な説明】
【技術分野】
【0001】
[0001] 本開示の実施形態は、広くは、半導体デバイスに関する。特に、本開示の実施形態は、充填誘電材料を含むゲートオールラウンド（GAA）デバイス、及びその製造方法を対象とする。
【背景技術】
【0002】
[0002] トランジスタは、ほとんどの集積回路の主要な構成要素である。トランジスタの駆動電流、したがって速度は、トランジスタのゲート幅に比例するので、より速いトランジスタは、一般に、より大きなゲート幅を必要とする。したがって、トランジスタのサイズと速度の間にはトレードオフがあり、最大駆動電流と最小サイズとを有するトランジスタの対立する目標に対処するために、「フィン」電界効果トランジスタ（finFET）が開発されている。FinFETは、トランジスタの設置面積を大幅に増加させることなく、トランジスタのサイズを大幅に増加させるフィン形状のチャネル領域を特徴とし、現在多くの集積回路で利用されている。しかし、finFETは、それ自体の欠点を有する。
【0003】
[0003] トランジスタデバイスの特徴サイズが、より大きな回路密度及びより高い性能を実現するために縮小し続けるにつれて、静電結合を改善し、寄生容量やオフ状態リーク（off-state leakage）などのような悪影響を低減させるために、トランジスタデバイス構造を改良する必要がある。トランジスタデバイス構造の複数の例としては、平面構造、フィン電界効果トランジスタ（FinFET）構造、及びゲートオールアラウンド（GAA）構造が挙げられる。GAAデバイス構造は、積層構成内で懸架され且つソース／ドレイン領域によって接続された幾つかの格子整合チャネルを含む。GAA構造は、良好な静電制御を提供し、相補型金属酸化膜半導体（CMOS）ウエハ製造における幅広い採用を見い出すことができる。
【0004】
[0004] 半導体をパワーレールに接続することは、典型的には、セルの前面で行われるが、これには大きなセル面積が必要である。裏面パワーレールの形成では、エッチング停止層を有さない化学機械平坦化（CMP）プロセスを使用して、前面の処理後にウエハ厚さが薄くされる。このため、CMP中に過研磨や幾つかのウエハの厚さ特性の問題が生じてしまう。裏面パワーレール形成では、ウエハの裏面からシリコンを通してビアエッチングを行い、ソースエピ（source-epi）へのアクセスを得る。このプロセスにはエッチング停止層がないため、オーバーエッチングになって短絡したり、アンダーエッチングになってオープンになったりする。したがって、改良された半導体デバイス及びその製造方法が必要とされている。
【発明の概要】
【0005】
[0005] 本開示の１以上の実施形態は、半導体デバイスを形成する方法を対象とする。１以上の実施形態では、半導体デバイスを形成する方法が、基板上のシャロートレンチアイソレーションの上面に超格子構造を形成することであって、超格子構造は、複数の積層対として交互に配置された複数の水平チャネル層と対応する複数の半導体材料層とを含む、超格子構造を形成すること、基板上の超格子構造に隣接して複数のソーストレンチと複数のドレイントレンチとを形成すること、ソースキャビティとドレインキャビティとを形成するために、複数のソーストレンチのうちの少なくとも１つと複数のドレイントレンチのうちの少なくとも１つとを拡張すること、ソースキャビティ内とドレインキャビティ内とに犠牲層を堆積させること、犠牲層上にソース領域とドレイン領域を形成すること、超格子構造の上面にゲート構造を形成すること、犠牲層に整列した複数のビア開口部を形成するためにエッチングすること、複数のビアからソース領域とドレイン領域とに延在する少なくとも１つの開口部を形成するために、犠牲層を除去すること、及び、複数のビアを形成するために、複数のビア開口部内と開口部内とに金属を堆積させることを含む。
【0006】
[0006] 本開示の更なる複数の実施形態は、半導体デバイスを形成する方法を対象とする。１以上の実施形態では、半導体デバイスを形成する方法が、基板上のシャロートレンチアイソレーションの上面に超格子構造を形成することであって、超格子構造は、複数の積層対として交互に配置された複数の水平チャネル層と対応する複数の半導体材料層とを含む、超格子構造を形成すること、超格子構造の上面にゲート構造を形成すること、基板上の超格子構造に隣接して複数のソーストレンチと複数のドレイントレンチとを形成すること、ソースキャビティとドレインキャビティとを形成するために、複数のソーストレンチのうちの少なくとも１つと複数のドレイントレンチのうちの少なくとも１つとを拡張すること、ソースキャビティ内とドレインキャビティ内とに犠牲層を堆積させること、複数の水平チャネル層の各々の上に内側スペーサ層を形成すること、犠牲層上にソース領域とドレイン領域とを形成すること、超格子構造に隣接して置換金属ゲートを形成すること、ソース領域とドレイン領域とに電気的に接触するCTとCGとを形成すること、第１の金属線を形成すること、半導体デバイスを１８０度回転させること、基板を平坦化すること、基板上に層間絶縁膜材料を堆積させること、基板内に犠牲層への裏面パワーレールビアを形成すること、裏面パワーレールビアからソース領域とドレイン領域とに延在する少なくとも１つの開口部を形成するために、犠牲層を除去すること、及び、裏面パワーレールビア内と開口部内とに金属を堆積させることを含む。
【0007】
[0007] 更なる複数の実施形態は、命令を含む非一時的なコンピュータ可読媒体であって、前記命令は、処理チャンバのコントローラによって実行されると、前記処理チャンバに複数の工程を実行させ、前記複数の工程は、基板上のシャロートレンチアイソレーションの上面に超格子構造を形成することであって、超格子構造は、複数の積層対として交互に配置された複数の水平チャネル層と対応する複数の半導体材料層とを含む、超格子構造を形成すること、基板上の超格子構造に隣接して複数のソーストレンチと複数のドレイントレンチとを形成すること、ソースキャビティとドレインキャビティとを形成するために、複数のソーストレンチのうちの少なくとも１つと複数のドレイントレンチのうちの少なくとも１つとを拡張すること、ソースキャビティ内とドレインキャビティ内とに犠牲層を堆積させること、犠牲層上にソース領域とドレイン領域を形成すること、超格子構造の上面にゲート構造を形成すること、犠牲層に整列した複数のビア開口部を形成するためにエッチングすること、複数のビアからソース領域とドレイン領域とに延在する少なくとも１つの開口部を形成するために、犠牲層を除去すること、及び、複数のビアを形成するために、複数のビア開口部内と開口部内とに金属を堆積させることを含む、非一時的なコンピュータ可読媒体を対象とする。
【0008】
[0008] 上述の本開示の特徴を詳細に理解し得るように、上記で簡単に要約された本開示のより具体的な説明が、複数の実施形態を参照することによって得られ、一部の実施形態は、付随する図面に例示されている。しかし、添付の図面は、本開示の典型的な実施形態のみを例示しており、本開示は他の等しく有効な実施形態も許容し得るので、添付の図面は、本開示の範囲を限定すると見なすべきではないことに留意されたい。
【図面の簡単な説明】
【0009】
【図2A】[0010] １以上の実施形態によるデバイスの断面図を示す。
【図2B】[0011] １以上の実施形態によるデバイスの断面図を示す。
【図2C】[0012] １以上の実施形態によるデバイスの断面図を示す。
【図2D】[0013] １以上の実施形態によるデバイスの断面図を示す。
【図2E】[0014] １以上の実施形態によるデバイスの断面図を示す。
【図2F】[0015] １以上の実施形態によるデバイスの断面図を示す。
【図2G】[0016] １以上の実施形態によるデバイスの断面図を示す。
【図2H】[0017] １以上の実施形態によるデバイスの断面図を示す。
【図2I】[0018] １以上の実施形態によるデバイスの断面図を示す。
【図2J】[0019] １以上の実施形態によるデバイスの断面図を示す。
【図2K】[0020] １以上の実施形態によるデバイスの断面図を示す。
【図2L】[0021] １以上の実施形態によるデバイスの断面図を示す。
【図2M】[0022] １以上の実施形態によるデバイスの断面図を示す。
【図2N】[0023] １以上の実施形態によるデバイスの断面図を示す。
【図2O】[0024] １以上の実施形態によるデバイスの断面図を示す。
【図2P】[0025] １以上の実施形態によるデバイスの断面図を示す。
【図2Q】[0026] １以上の実施形態によるデバイスの断面図を示す。
【図2R】[0027] １以上の実施形態によるデバイスの断面図を示す。
【図2S】[0028] １以上の実施形態によるデバイスの断面図を示す。
【図2T】[0029] １以上の実施形態によるデバイスの断面図を示す。
【図2U】[0030] １以上の実施形態によるデバイスの断面図を示す。
【図2V】[0031] １以上の実施形態によるデバイスの断面図を示す。
【図2W】[0032] １以上の実施形態によるデバイスの断面図を示す。
【図3】[0033] １以上の実施形態によるクラスタツールを示す。
【発明を実施するための形態】
【0010】
[0034] 理解を容易にするために、可能な場合には、図に共通する同一の要素を指し示すのに同一の参照番号を使用した。図は縮尺通りではなく、分かり易くするために簡略化されていることがある。一実施形態の要素及び特徴は、更なる記述がなくとも、その他の実施形態に有益に組み込まれてよい。
【0011】
[0035] 本開示の幾つかの例示的な実施形態を説明する前に、本開示が以下の説明で提示される構造又はプロセスステップの詳細に限定されないことを理解されたい。本開示は、他の実施形態も可能であり、様々な方法で実施又は実行することができる。
【0012】
［0036］ 本明細書及び添付の特許請求の範囲において使用される「基板」という用語は、処理が作用する表面又は表面の一部分を表している。これも当業者には当然のことであるが、基板に対して言及がなされるとき、文脈上他のことが明示されない限り、基板の一部分のみを指す場合がある。更に、基板上への堆積に対して言及がなされるとき、それは、ベア基板と、１以上の膜又は特徴が堆積又は形成された基板と、の両方を意味し得る。
【0013】
[0037] 本明細書で使用されるときに、「基板」とは、その上で製造プロセス中に膜処理が実行されるところの、任意の基板又は基板上に形成された材料表面のことを指す。例えば、処理が実施され得る基板表面には、用途に応じて、シリコン、酸化ケイ素、ストレインドシリコン、シリコンオンインシュレーター（silicon on insulator：SOI）、炭素がドープされた酸化ケイ素、窒化ケイ素、ドープされたケイ素、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアなどの材料、並びに、金属、金属窒化物、金属合金、及びその他の導電性材料といった、他の任意の材料が含まれる。基板は、半導体ウエハを含むが、それに限定されない。基板は、基板表面を研磨し、エッチングし、還元し、酸化させ、ヒドロキシル化し（又は、化学官能性を付与するためにターゲットの化学部分（chemical moieties）を別様に生成若しくはグラフトし）、アニーリングし、及び／又はベイクするための、前処理プロセスに曝露され得る。基板自体の表面上で直接膜処理することに加えて、本開示では、開示された任意の膜処理ステップが、以下でより詳細に開示される基板上に形成された下層にも実施され得る。「基板表面」という用語は、文脈が示すように、かかる下層を含むことが意図される。したがって、例えば基板表面上に膜／層又は部分的な膜／層が堆積している場合には、新たに堆積した膜／層の露出面が基板表面になる。所与の基板表面が何を含むかは、どのような膜が堆積されるか、及び使用される特定の化学的性質に左右される。
【0014】
[0038] 本明細書及び添付の特許請求の範囲で使用されるときに、「前駆体」、「反応物質」、「反応性ガス」などの用語は、基板表面と反応することができる任意のガス種を指すために、相互交換可能に使用される。
【0015】
[0039] トランジスタは、半導体デバイス上に形成されることが多い、回路構成要素又は回路素子である。回路設計に応じて、キャパシタ、インダクタ、抵抗器、ダイオード、導電ラインなどに加えて、半導体デバイス上にトランジスタが形成される。概して、トランジスタは、ソース領域とドレイン領域との間に形成されるゲートを含む。１以上の実施形態では、ソース領域及びドレイン領域が、ドープされた基板領域を含み、特定の用途に適したドーピングプロファイルを示す。ゲートは、チャネル領域の上に配置されるものであり、基板のゲート電極とチャネル領域との間に介在するゲート誘電体を含む。
【0016】
[0040] 本明細書で使用されるときに、「電界効果トランジスタ」又は「FET」という用語は、電界を使用してデバイスの電気的挙動を制御するトランジスタを指す。エンハンスメント型電界効果トランジスタは、概して、低温で非常に高い入力インピーダンスを示す。ドレイン端子とソース端子の間の導電性は、デバイス内の電界によって制御される。その電界は、デバイスの本体とゲートとの間の電圧差によって生成される。FETの３つの端子は、そこを通ってキャリアがチャネルに入るソース（S）、そこを通ってキャリアがチャネルを離れるドレイン（D）、及びチャネルの導電性を調節する端子であるゲート（G）である。従来、ソース（S）においてチャネルに入る電流は、ISと指定され、ドレイン（D）においてチャネルに入る電流は、IDと指定される。ドレインとソースとの間の電圧は、VDSと指定される。ゲート（G）に電圧を印加することによって、ドレインにおいてチャネルに入る電流（すなわち、ID）が制御され得る。
【0017】
[0041] 金属酸化膜半導体電界効果トランジスタ（MOSFET）は、電界効果トランジスタ（FET）の一種である。これは絶縁ゲートを有するものであり、絶縁ゲートの電圧が、デバイスの導電率を決定する。印加される電圧量に応じて導電率を変化させるこの能力は、電子信号を増幅させるか、又は切り替えるために使用される。MOSFETは、本体電極と、本体の上方に位置付けられ且つゲート誘電体層によって全ての他のデバイス領域から絶縁されたゲート電極と、の間の金属酸化膜半導体（MOS）容量による、電荷濃度の変調に基づくものである。MOSキャパシタと比較して、MOSFETは、２つの更なる端子（ソースとドレイン）を含み、それらの各々は、本体領域によって分離された別々の高度にドープされた領域に接続されている。これらの領域はp型でもn型でもよいが、いずれも同じ型であり、本体領域とは反対の型でなければならない。ソースとドレインは（本体とは異なり）、ドーピングの型の後に“+”の記号で示されているように、高度にドープされている。
【0018】
[0042] MOSFETが、nチャネル又はnMOSFETである場合、ソース及びドレインはn+領域であり、本体はp領域である。MOSFETが、pチャネル又はpMOSFETである場合、ソース及びドレインはp+領域であり、本体はn領域である。ソースは、チャネルを通って流れる電荷キャリア（nチャネル用の電子、pチャネル用の正孔）の供給源であるため、そのように名前が付けられ、同様に、ドレインは、電荷キャリアがチャネルを離れるので、そのように名前が付けられている。
【0019】
[0043] 本明細書で使用されるときに、「フィン電界効果トランジスタ（FinFET）」は、ゲートがチャネルの２つ又は３つの側面に配置され、二重又は三重ゲート構造を形成する、基板上に構築されたMOSFETトランジスタを指す。FinFETデバイスは、チャネル領域が基板上に「フィン」を形成しているため、FinFETという一般名称が付けられている。FinFETデバイスは、高速なスイッチング時間と高い電流密度を有する。
【0020】
[0044] 本明細書で使用されるときに、「ゲートオールアラウンド（GAA）」という用語は、電子デバイス、例えば、トランジスタを指すために使用され、その場合、ゲート材料は、全ての側面のチャネル領域を取り囲んでいる。GAAトランジスタのチャネル領域は、ナノワイヤ若しくはナノスラブ若しくはナノシート、バー形状チャネル、又は当業者に知られている他の適切なチャネル構成を含んでよい。１以上の実施形態では、GAAデバイスのチャネル領域が、垂直方向に離隔した複数の水平ナノワイヤ又は水平バーを有し、GAAトランジスタを、積層水平ゲートオールアラウンド（hGAA）トランジスタとする。
【0021】
[0045] 本明細書で使用されるときに、「ナノワイヤ」という用語は、ナノメートル（10-9メートル）のオーダーの直径を有するナノ構造を指す。ナノワイヤはまた、長さと幅の比が１０００を越えているとも規定され得る。代替的に、ナノワイヤは、厚さや直径が数十ナノメートル以下に制約され、長さが制約されない構造として規定され得る。ナノワイヤは、トランジスタや一部のレーザー用途に使用され、１以上の実施形態では、半導体材料、金属材料、絶縁材料、超伝導材料、又は分子材料で作られている。１以上の実施形態では、ナノワイヤが、ロジックCPU、GPU、MPU、並びに揮発性（例えば、DRAM）及び不揮発性（例えば、NAND）デバイス用のトランジスタで使用される。本明細書で使用されるときに、「ナノシート」という用語は、約０．１nmから約１０００nmの範囲のスケールの厚さを有する二次元ナノ構造を指す。
【0022】
[0046] 本開示の複数の実施形態は、複数の図面によって説明される。複数の図面は、本開示の１以上の実施形態による、デバイス（例えば、トランジスタ）及びトランジスタを形成するためのプロセスを示している。図示されるプロセスは、開示されるプロセス用の単に例示的な可能な使用であり、本開示のプロセスが、図示されている用途に限定されないことを、当業者は認識するであろう。
【0023】
[0047] 本開示の１以上の実施形態は、複数の図面を参照しながら説明される。１以上の実施形態の方法では、トランジスタ、例えばゲートオールアラウンドトランジスタが、標準的なプロセスフローを使用して製造される。幾つかの実施形態では、裏面パワーレールを実現するために、裏面ウエハ研磨用のエッチング停止層としてシャロートレンチアイソレート（STI）を用いた、高度な化学機械平坦化（CMP）プロセスが使用される。充填誘電材料と裏面パワーレールとが、GAAトランジスタ用途のために一体化される。１以上の実施形態では、充填誘電材料が、NMOSとPMOSのソースエピの下部を接続する、裏面パワーレールビアエッチングプロセス用の効果的なエッチング停止層として機能する。
【0024】
[0048] １以上の実施形態の方法では、トランジスタ、例えばゲートオールアラウンドトランジスタが、標準的なプロセスフローを使用して製造される。ソース／ドレインキャビティが凹んだ後で、ソース／ドレインキャビティの寸法が拡張され、犠牲充填材料が堆積される。製造は、内側スペーサの形成、ソース／ドレインエピタキシ、層間絶縁膜の形成、置換ゲート形成、CT及びCG形成、並びに前面金属線形成に進む。次いで、基板が反転され、平坦化される。層間絶縁膜が裏面に堆積され、裏面パワーレールビアがパターニングされ、層間絶縁膜がエッチングされる。ダマシントレンチが形成され、犠牲層充填物が除去されて、開口部を形成する。金属が開口部内に堆積され、次いで、裏面金属線が形成される。１以上の実施形態では、犠牲層充填材料が有利なことに選択的である。それによって、エッチングされると、自己整合トレンチ及び／又はビアが形成され、したがって、位置ずれが回避される。
【0025】
[0049] 図１は、本開示の幾つかの実施形態による半導体デバイスを形成するための方法６のプロセスフロー図を示す。図２Ａ～図２Ｗは、本開示の幾つかの実施形態による半導体構造の製造の複数の段階を示す。以下で、方法６が図２Ａ～図２Ｗに関して説明される。図２Ａ～図２Ｗは、１以上の実施形態による電子デバイス（例えば、GAA）の断面図である。方法６は、半導体デバイスのマルチステップ製造プロセスの一部であり得る。したがって、方法６は、クラスタツールに結合された任意の適切なプロセスチャンバ内で実行され得る。クラスタツールは、半導体デバイスの製造に用いられるエッチング、堆積、物理気相堆積（PVD）、化学気相堆積（CVD）、酸化のために構成されたチャンバ、又は任意の他の適切なチャンバなどの、半導体デバイスを製造するためのプロセスチャンバを含み得る。
【0026】
[0050] 図２Ａ～図２Ｗは、図１の複数の工程８から４４の製造ステップである。図１を参照すると、デバイス１００を形成する方法６が、工程８において基板１０２を提供することによって開始する。幾つかの実施形態では、基板１０２が、バルク半導体基板であってよい。本明細書で使用されるときに、「バルク半導体基板」という用語は、基板の全体が半導体材料で構成されている基板を指す。バルク半導体基板は、半導体構造を形成するための任意の適切な半導体材料及び／又は半導体材料の組み合わせで構成することができる。例えば、半導体層は、結晶シリコン（例えば、Si<100>又はSi<111>）、酸化ケイ素、ストレインドシリコン（IBMが開発したもの）、シリコンゲルマニウム、ドープされた若しくはドープされていないポリシリコン、ドープされた若しくはドープされていないシリコンウエハ、パターニングされた若しくはパターニングされていなウエハ、ドープされたシリコン、ゲルマニウム、ガリウムヒ素、又は他の適切な半導体材料などの、１以上の材料を含んでよい。幾つかの実施形態では、半導体材料がシリコン（Si）である。１以上の実施形態では、半導体基板１０２が、半導体材料、例えば、シリコン（Si）、炭素（C）、ゲルマニウム（Ge）、シリコンゲルマニウム（SiGe）、ゲルマニウム錫（GeSn）、他の半導体材料、又はそれらの任意の組み合わせを含む。１以上の実施形態では、基板１０２が、シリコン（Si）、ゲルマニウム（Ge）、ガリウム（Ga）、ヒ素（As）、又はリン（P）のうちの１以上を含む。基板が形成されてよい材料の幾つかの例が本明細書で説明されるが、パッシブ及びアクティブ電子デバイス（例えば、トランジスタ、メモリ、キャパシタ、インダクタ、抵抗器、スイッチ、集積回路、増幅器、光電子デバイス、又は任意の他の電子デバイス）が構築されてよい基礎として機能してよい任意の材料が、本開示の精神及び範囲内に含まれる。
【0027】
[0051] 幾つかの実施形態では、半導体材料が、n型ドープされたシリコン（n-Si）又はp型ドープされたシリコン（p-Si）などの、ドープされた材料であってよい。幾つかの実施形態では、基板が、イオン注入プロセスなどの任意の適切なプロセスを使用してドープされてよい。本明細書で使用されるときに、「n型」という用語は、製造中に真性半導体に電子供与元素をドープすることによって作られる半導体を指す。n型という言葉は、電子が持つ負の電荷に由来する。n型半導体では、電子が多数キャリアで、正孔が少数キャリアである。本明細書で使用されるときに、「p型」という用語は、正電荷のウェル（又は正孔）を指す。n型半導体に対して、p型半導体は電子濃度よりも正孔濃度が高い。p型半導体では、正孔が多数キャリアで、電子が少数キャリアである。１以上の実施形態では、ドーパントが、ホウ素（B）、ガリウム（Ga）、リン（P）、ヒ素（As）、他の半導体ドーパント、又はそれらの組み合わせのうちの１以上から選択される。
【0028】
[0052] 図１及び図２Ａを参照すると、幾つかの実施形態では、工程１０において、エッチング停止層１０３が基板の上面に形成され得る。エッチング停止層１０３は、当業者に知られている任意の適切な材料を含んでよい。１以上の実施形態では、エッチング停止層１０３が、シリコンゲルマニウム（SiGe）を含む。１以上の実施形態では、エッチング停止層１０３が、高いゲルマニウム（Ge）含有量を有する。１以上の実施形態では、ゲルマニウムの量が、３５％から４５％を含む、３０％から５０％の範囲である。理論に束縛されることなしに、３０％から５０％のゲルマニウム含有量は、エッチング停止層の選択性を高め、応力欠陥を最小限に抑えると考えられている。１以上の実施形態では、エッチング停止層が、５nmから３０nmの範囲の厚さを有する。エッチング停止層１０３は、裏面処理中の平坦化（例えば、CMP）、ドライエッチング、又はウェットエッチングのためのエッチング停止として機能し得る。
【0029】
[0053] １以上の図示されていない実施形態では、工程１２において、エピタキシャル層、例えばエピタキシャルシリコンが、エッチング停止層１０３上に堆積され得る。エピタキシャル層は、２０nmから１００nmの範囲の厚さを有する。
【0030】
[0054] 図１及び図２Ａを参照すると、１以上の実施形態では、工程１４において、少なくとも１つの超格子構造１０１が、基板１０２の上面、又はエッチング停止層１０３とエピタキシャル層との上面に形成される。超格子構造１０１は、複数の積層対として交互に配置された複数の半導体材料層１０４と対応する複数の水平チャネル層１０６とを含む。幾つかの実施形態では、複数の積層された層群が、シリコン（Si）とシリコンゲルマニウム（SiGe）との群を含む。幾つか実施形態では、複数の半導体材料層１０４が、シリコンゲルマニウム（SiGe）を含み、複数の水平チャネル層１０６が、シリコン（Si）を含む。他の複数の実施形態では、複数の水平チャネル層１０６が、シリコンゲルマニウム（SiGe）を含み、複数の半導体材料層１０４が、シリコン（Si）を含む。
【0031】
[0055] 幾つかの実施形態では、複数の半導体材料層１０４と対応する複数の水平チャネル層１０６とが、超格子構造２０４を形成するのに適した任意の数の格子整合材料対を含み得る。幾つかの実施形態では、複数の半導体材料層１０４と対応する複数の水平チャネル層１０６とが、約２から約５０対の格子整合材料を含む。
【0032】
[0056] １以上の実施形態では、複数の半導体材料層１０４と複数の水平チャネル層１０６の厚さが、約２nmから約５０nmの範囲、約３nmから約２０nmの範囲、又は約２nmから約１５nmの範囲にある。
【0033】
[0001] 図１及び図２Ｂを参照すると、１以上の実施形態では、工程１６において、超格子構造１０１がパターニングされて、隣接するスタック１０５同士の間に開口部１０８を形成する。パターニングは、当業者に知られている任意の適切な技法によって行われ得る。これに関して使用されるときに、「開口部（opening）」という用語は、任意の意図的な表面不規則を意味する。開口部の適切な複数の例には、非限定的に、上部、２つの側部、及び下部を有するトレンチが含まれる。開口部は、任意の適切なアスペクト比（フィーチャの幅に対するフィーチャの深さの比）を有し得る。幾つかの実施形態では、アスペクト比が、約５：１、約１０：１、約１５：１、約２０：１、約２５：１、約３０：１、約３５：１、又は約４０：１以上である。
【0034】
[0057] 図１及び図２Ｃを参照すると、工程１８において、シャロートレンチアイソレーション（STI）１１０が形成される。本明細書で使用されるときに、「シャロートレンチアイソレーション（STI）」は、電流リークを防止する集積回路の特徴部を指す。１以上の実施形態では、STIが、トレンチ又は開口部１０８を充填するために、１以上の誘電材料（二酸化ケイ素など）を堆積させ、化学機械平坦化などの技法を使用して余剰な誘電体を除去することによって生成される。
【0035】
[0058] 図１及び図２Ｄを参照すると、幾つかの実施形態では、置換ゲート構造１１３（例えば、ダミーゲート構造）が、超格子構造１０１の上に且つ超格子構造１０１に隣接して形成される。ダミーゲート構造１１３は、ドランジスタデバイスのチャネル領域を画定する。ダミーゲート構造１１３は、当該技術分野で知られている任意の適切な従来の堆積及びパターニングプロセスを使用して形成されてよい。
【0036】
[0059] １以上の実施形態では、ダミーゲート構造１１３が、ゲート１１４とポリシリコン層１１２のうちの１以上を含む。１以上の実施形態では、ダミーゲート構造１１３が、タングステン（W）、コバルト（Co）、モリブデン（Mo）、ルテニウム（Ru）、窒化チタン（TiN）、窒化タンタル（TaN）、チタンアルミニウム（TiAl）、及びNドープポリシリコンのうちの１以上を含む。
【0037】
[0060] 図１及び図２Ｅを参照すると、幾つかの実施形態では、工程２２において、側壁スペーサ１１６が、超格子構造１０１上のダミーゲート構造１１３の外側側壁に沿って形成される。側壁スペーサ１１６は、当該技術分野で知られている任意の適切な絶縁材料、例えば、窒化ケイ素、酸化ケイ素、酸窒化ケイ素、炭化ケイ素などを含む。幾つかの実施形態では、側壁スペーサが、当該技術分野で知られている任意の適切な従来の堆積及びパターニングプロセス、例えば、原子層堆積、プラズマ強化原子層堆積、プラズマ強化化学気相堆積、低圧化学気相堆積、又は等方性堆積を使用して形成される。
【0038】
【0039】
[0062] 図１及び図２Ｇを参照すると、工程２６において、１以上の実施形態では、ソース／ドレイントレンチ１１８が、横方向エッチングによって深くされ、拡張されて、超格子構造１０１の下にキャビティ１１９を形成する。キャビティ１１９は、任意の適切な深さ及び幅を有し得る。１以上の実施形態では、キャビティ１１９が、シャロートレンチアイソレーション１１０を通って基板１０２の中に延在する。１以上の実施形態では、エッチング停止層１０３が、キャビティ１１９のエッチング形成中に除去される。それによって、キャビティ１１９は、基板１０２まで延在する。
【0040】
[0063] キャビティ１１９は、当業者に知られている任意の適切な手段によって形成され得る。工程２６のエッチングプロセスは、ソースドレイントレンチ１１８に対して選択的な任意の適切なエッチングプロセスを含み得る。幾つかの実施形態では、工程２６のエッチングプロセスが、ウェットエッチング又はドライエッチングのうちの１以上を含む。エッチングプロセスは、方向性エッチングであり得る。
【0041】
[0064] 幾つか実施形態では、ドライエッチングプロセスが、従来のプラズマエッチング、又は、カリフォルニア州サンタクララにあるアプライドマテリアルズ社から利用可能なSiCoNi（商標）エッチングプロセスなどの遠隔プラズマ支援型ドライエッチングプロセスを含んでよい。SiCoNi（商標）エッチングプロセスでは、デバイスが、H2、NF3、及び／又はNH3プラズマ種、例えば、プラズマ励起された水素及びフッ素種に曝露される。例えば、幾つかの実施形態では、デバイスが、H2、NF3、及びNH3プラズマへの同時曝露を受けてよい。SiCoNi（商標）エッチングプロセスは、SiCoNi（商標）エッチングPrecleanチャンバ内で実行されてよい。SiCoNi（商標）エッチングPrecleanチャンバは、Centura（登録商標）、Dual ACP、Producer（登録商標）GT、及びEndura（登録商標）プラットフォームを含む、様々なマルチ処理プラットフォームのうちの１つの中に統合されてよく、これらは全て、アプライドマテリアルズ（登録商標）社から購入できる。ウェットエッチングプロセスは、フッ化水素（HF）酸最終プロセス（すなわち、いわゆる「HF最終（HF last）」プロセス）を含んでよく、このプロセスでは、表面のHFエッチングが実施され、これにより、表面は水素終端されたままとなる。代替的に、任意の他の液体ベースのエピタキシャル前の予洗浄プロセスが採用されてよい。幾つかの実施形態では、プロセスが、自然酸化物除去用の昇華型エッチングを含む。エッチングプロセスは、プラズマ方式と熱方式がある。プラズマプロセスは、任意の適切なプラズマ（例えば、導電結合プラズマ、誘導結合プラズマ、マイクロ波プラズマ）であり得る。
【0042】
[0065] 図１及び図２Ｈを参照すると、工程２８において、犠牲層１２０がキャビティ１１９内に堆積される。犠牲層１２０は、当業者に知られている任意の適切な材料を含み得る。１以上の実施形態では、犠牲層１２０が、シャロートレンチアイソレーション１１０とは異なるエッチング速度を有する任意の適切な材料、並びに結晶シリコン及び結晶シリコンゲルマニウム（SiGe）を含み得る。１以上の実施形態では、犠牲層１２０が誘電材料を含む。本明細書で使用されるときに、「誘電材料」という用語は、電界内で分極し得る電気絶縁体を指す。幾つかの実施形態では、誘電材料が、酸化物、炭素がドープされた酸化物、二酸化ケイ素（SiO2）、多孔性二酸化ケイ素（SiO2）、窒化ケイ素（SiN）、二酸化ケイ素／窒化ケイ素、炭化物（carbide）、酸炭化物（oxycarbide）、窒化物、酸窒化物（oxynitride）、酸炭窒化物（oxycarbonitride）、ポリマー、リンケイ酸塩ガラス、フッ化ケイ酸塩（SiOF）ガラス、又は有機ケイ酸塩ガラス（SiOCH）のうちの１以上を含む。１以上の実施形態では、犠牲層１２０が、酸化ケイ素（SiOx）、窒化ケイ素（SiN）、炭化ケイ素（SiC）、ホウ素がドープされたシリコン、シリコンがドープされたホウ素、金属、金属酸化物、金属ケイ素化合物（metal silicide）、金属炭化物、及び高誘電率（high-k）材料のうちの１以上を含む。幾つかの実施形態では、高誘電率材料が、酸化アルミニウム（Al2O3）や酸化ハフニウム（HfO2）などのうちの１以上から選択される。１以上の特定の実施形態では、犠牲層１２０が酸化ケイ素（SiOx）を含む。
【0043】
[0066] 幾つかの実施形態では、誘電材料１２０が、従来の化学気相堆積法を使用して、基板１０２上に堆積される。幾つかの実施形態では、犠牲層１２０が、基板１０２の上面の下方へ凹む。それによって、超格子構造１０１の下部分が、基板１０２から形成される。
【0044】
[0067] 図１及び図２Ｉを参照すると、工程３０において、水平チャネル層１０６の各々の上に内側スペーサ層１２１が形成される。内側スペーサ層１２１は、当業者に知られている任意の適切な材料を含み得る。１以上の実施形態では、内側スペーサ層１２１が窒化物材料を含む。特定の複数の実施形態では、内側スペーサ層１２１が窒化ケイ素を含む。
【0045】
[0068] 図２Ｊ及び図１を参照すると、工程３２において、幾つかの実施形態では、埋め込まれたPMOSソース１２２とNMOSソース１２３領域が、ソース／ドレイントレンチ１１８内に形成される。幾つかの実施形態では、埋め込まれたPMOSソース１２２が、超格子構造１０１の第１の端部に隣接して形成され、NMOSソース１２３が、超格子構造１０１の第２の反対側の端部に隣接して形成される。幾つかの実施形態では、埋め込まれたPMOSソース１２２とNMOSソース１２３領域が、非限定的に、シリコン（Si）、ゲルマニウム（Ge）、シリコンゲルマニウム（SiGe）、シリコンリン（SiP）、シリコンヒ素（SiAs）などの、任意の適切な半導体材料から形成される。幾つかの実施形態では、埋め込まれたPMOSソース１２２とNMOSソース１２３領域が、エピタキシャル堆積プロセスなどの任意の適切な堆積プロセスを使用して形成され得る。幾つかの実施形態では、埋め込まれたPMOSソース１２２とNMOSソース１２３領域が、リン（P）、ヒ素（As）、ホウ素（B）、及びガリウム（Ga）のうちの１以上で独立してドープされる。
【0046】
[0069] 幾つかの実施形態では、図１及び図２Ｋを参照すると、工程３４において、層間絶縁膜（ILD）層１２４が、PMOSソース１２２とNMOSソース１２３領域、ダミーゲート構造１１３、及び側壁スペーサ１１６を含む、基板１０２の上にブラケット堆積される。ILD層１２４は、従来の化学気相堆積法（例えば、プラズマ強化化学気相堆積や低圧化学気相堆積）を使用して堆積されてよい。１以上の実施形態では、ILD層１２４が、任意の適切な誘電材料、例えば、ドープされていない酸化ケイ素、ドープされた酸化ケイ素（例えば、BPSGやPSG）、窒化ケイ素、及び酸窒化ケイ素から形成されるが、これらに限定されない。１以上の実施形態では、ILD層１２４が、次いで、ダミーゲート構造１１３の上部を露出させるために、従来の化学機械平坦化法を用いて研磨し戻される。幾つかの実施形態では、ILD層１２４が、ダミーゲート構造１１３の上部及び側壁スペーサ１１６の上部を露出させるために研磨される。
【0047】
[0070] 超格子構造１０１のチャネル領域１０８を露出させるために、ダミーゲート構造１１３が除去され得る。ILD層１２４は、ダミーゲート構造１１３の除去中に、PMOSソース１２２とNMOSソース１２３領域を保護する。ダミーゲート構造１１３は、プラズマドライエッチングやウェットエッチングなどの任意の従来のエッチング方法を使用して除去されてよい。幾つかの実施形態では、ダミーゲート構造１１３がポリシリコンを含み、ダミーゲート構造１１３は、選択的エッチングプロセスによって除去される。幾つかの実施形態では、ダミーゲート構造１１３がポリシリコンを含み、超格子構造１０１が、シリコン（Si）とシリコンゲルマニウム（SiGe）との交互層を含む。
【0048】
[0071] 図１及び図２Ｌを参照すると、工程３６において、半導体デバイス、例えばGAAの形成が、ナノシートの放出及び置換金属ゲート１２６の形成を伴う従来の手順に従って継続する。特に、１以上の図示されていない実施形態では、複数の半導体材料層１０４が、超格子構造１０１内の複数の水平チャネル層１０６同士の間で、選択的にエッチングされる。例えば、超格子構造１０１が、シリコン（Si）層とシリコンゲルマニウム（SiGe）層で構成されている場合、チャネルナノワイヤを形成するために、シリコンゲルマニウム（SiGe）が選択的にエッチングされる。複数の半導体材料層１０４、例えばシリコンゲルマニウム（SiGe）は、複数の水平チャネル層１０６に対して選択的な任意の周知のエッチャントを使用して除去され得る。その場合、該エッチャントは、複数の水平チャネル層１０６よりも著しく高い速度で、複数の半導体材料層１０４をエッチングする。幾つかの実施形態では、選択的なドライエッチング又はウェットエッチングプロセスが使用されてよい。複数のナノシートチャネル層１０６がシリコン（Si）であり、複数の半導体材料層１０４がシリコンゲルマニウム（SiGe）である幾つかの実施形態では、シリコンゲルマニウムの層が、ウェットエッチャント、例えば、カルボン酸／硝酸／HF水溶液、及びクエン酸／硝酸／HF水溶液を使用して、選択的に除去され得るが、これらに限定されない。複数の半導体材料層１０４が除去されることによって、複数の水平チャネル層１０６の間にボイドが残される。複数の水平チャネル層１０６の間のボイドは、約３nmから約２０nmの厚さを有する。残りの水平チャネル層１０６は、PMOSソース１２２とNMOSソース１２３領域に結合されたチャネルナノワイヤの垂直アレイを形成する。チャネルナノワイヤは、基板１０２の上面と平行に延在し、チャネルワイヤの単一の列を形成するように互いに整列する。
【0049】
[0072] １以上の実施形態では、高誘電率誘電体が形成される。高誘電率誘電体は、当業者に知られている任意の適切な堆積技法によって堆積される任意の適切な高誘電率誘電材料であり得る。幾つかの実施形態の高誘電率誘電体は、酸化ハフニウムを含む。幾つかの実施形態では、窒化チタン（TiN）、タングステン（W）、コバルト（Co）、アルミニウム（Al）などの導電性材料が、高誘電率誘電体上に堆積されて、置換金属ゲート１２６を形成する。導電性材料は、複数のチャネル層の各々の周りに均一な厚さを有する層が形成されることを確実にするために、原子層堆積（ALD）などの任意の適切な堆積プロセスを使用して形成されてよいが、これに限定されない。
【0050】
【0051】
【0052】
[0075] 図２Ｑを参照すると、工程４２において、デバイス１００は、１８０度回転又は反転される。それによって、基板１０２は、今や図の上部にある。図２Ｒを参照すると、１以上の実施形態では、基板１０２が、平坦化され、STI酸化物１１０で停止する。平坦化は、非限定的に、化学機械研磨（CMP）を含む、当業者に知られた任意の適切な平坦化プロセスであり得る。幾つかの実施形態では、裏面パワーレールを実現するために、裏面ウエハ研磨用のエッチング停止層としてシャロートレンチアイソレーション（STI）１１０を用いた、高度な化学機械平坦化（CMP）プロセスが使用される。高度なCMPは、エンドポイント検出（EDP）を使用する。精密なプロセス制御とEDPとが、構造内のディッシングと浸食を最小限に抑えるために必要とされる。従来のCMPは、エンドポイント検出（EDP）を使用しない。１以上の実施形態では、回転する前に、ハイブリッド接合（酸化物対酸化物とCu対Cu）、又は静電ダミーウエハ接合を用いて、前面が最後の層で銅（Cu）メタライゼーションに接合される。
【0053】
[0076] 図１及び図２Ｓを参照すると、工程４４において、層間絶縁膜材料１４８が、裏面に堆積される。層間絶縁膜材料１４８は、当業者に知られている任意の適切な手段によって堆積され得る。層間絶縁膜材料１４８は、当業者に知られている任意の適切な材料を含み得る。１以上の実施形態では、層間絶縁膜材料１４８が、窒化ケイ素（SiN）、炭化物、又は炭化ホウ素のうちの１以上を含み、高アスペクト比のエッチングとメタライゼーションを可能にする。
【0054】
[0077] 図２Ｓで示されているように、工程４６において、１以上の実施形態では、裏面ビア１５２がパターニングされる。ビア１５２は、当業者に知られている任意の適切な手段によって形成され得る。１以上の実施形態では、ビア１５２が、層間絶縁膜材料１４８をパターニング及びエッチングし、基板１０２を除去してビア１５２を形成することによって形成され得る。ビア１５２がパターニングされたときに、ビア１５２は、層間絶縁膜材料１４８の上面から犠牲層１２０まで延在する。したがって、１以上の実施形態では、犠牲層１２０が、エッチング停止層として機能する。幾つかの実施形態では、ビア１５２のアスペクト比が、約５：１、約１０：１、約１５：１、約２０：１、約２５：１、約３０：１、約３５：１、又は約４０：１以上である。
【0055】
[0078] 工程４８において、図２Ｔで示されているように、ソース／ドレイン（PMOSソース１２２とNMOSソース１２３領域）の上に開口部１５６を形成するために、犠牲層１２０が選択的に除去される。
【0056】
[0079] 工程５０において、図２Ｕで示されているように、デバイス１００はシリサイド化され、バリア層１５８がビア１５２内に堆積される。バリア層１５８は、当業者に知られている任意の適切な材料を含み得る。幾つかの実施形態では、バリア層１５８が、窒化チタン（TiN）又は窒化タンタル（TaN）を含む。
【0057】
[0080] 図２Ｖを参照すると、工程５２において、金属１６０が、ビア１５２内のバリア層１５８上に堆積される。金属１６０は、当業者に知られている任意の適切な金属を含み得る。１以上の実施形態では、金属１６０が、タングステン（W）、モリブデン（Mo）、コバルト（Co）、銅（Cu）、ルテニウム（Ru）などのうちの１以上から選択される。
【0058】
[0081] 図１及び図２Ｗを参照すると、工程５４において、裏面金属線（M0）１６２が形成される。理論に束縛されることなしに、裏面にパワーレールを配置することによって、セルの面積を２０％から３０％の範囲で増やすことができると考えられている。
【0059】
[0082] 本開示の更なる複数の実施形態は、図３で示されているように、説明されたGAAデバイスの形成及び方法のための処理ツール３００を対象とする。アプライドマテリアルズ（登録商標）社から入手できるReflexion（登録商標）CMP、Selectra（登録商標）Etch、Centura（登録商標）、Dual ACP、Producer（登録商標）GT、及びEndura（登録商標）プラットフォームを含む、様々なマルチ処理プラットフォームが利用され得る。クラスタツール３００は、複数の側面を有する少なくとも１つの中央移送ステーション３１４を含む。ロボット３１６が、中央移送ステーション３１４内に配置され、ロボットブレード及びウエハを複数の側面の各々に移動させるように構成されている。
【0060】
[0083] クラスタツール３００は、中央移送ステーションに接続された（プロセスステーションとも呼ばれる）複数の処理チャンバ３０８、３１０、及び３１２を備える。様々な処理チャンバは、隣接するプロセスステーションから隔離された別個の処理領域を提供する。処理チャンバは、前洗浄、予洗浄チャンバ、堆積チャンバ、アニーリングチャンバ、エッチングチャンバなどを含む、任意の適切なチャンバであり得るが、これらに限定されない。プロセスチャンバ及び構成要素の特定の配置は、クラスタツールに応じて変更することができ、本開示の範囲を限定するものとして解釈されるべきではない。
【0061】
[0084] 図３で示されている実施形態では、ファクトリインターフェース３１８が、クラスタツール３００の前面に接続されている。ファクトリインターフェース３１８は、ファクトリインターフェース３１８の前面３１９上に、ローディング及びアンローディングのためのチャンバ３０２を含む。
【0062】
[0085] ローディングチャンバ及びアンローディングチャンバ３０２のサイズ及び形状は、例えば、クラスタツール３００内で処理される基板に応じて変更され得る。図示されている実施形態では、ローディングチャンバ及びアンローディングチャンバ３０２が、カセット内に配置された複数のウエハを有するウエハカセットを保持するようにサイズ決定されている。
【0063】
[0086] ロボット３０４が、ファクトリインターフェース３１８内にあり、ローディングチャンバとアンローディングチャンバ３０２との間で移動することができる。ロボット３０４は、ローディングチャンバ３０２内のカセットからファクトリインターフェース３１８を通してロードロックチャンバ３２０に、ウエハを移送することができる。ロボット３０４はまた、ロードロックチャンバ３２０からファクトリインターフェース３１８を通してアンローディングチャンバ３０２内のカセットに、ウエハを移動することもできる。
【0064】
[0087] 幾つかの実施形態のロボット３１６は、一度に複数のウエハを独立して移動させることができるマルチアームロボットである。ロボット３１６は、移送チャンバ３１４の周囲のチャンバ間でウエハを移動させるように構成されている。個々のウエハは、第１のロボット機構の遠位端に位置付けられたウエハ移送ブレード上に担持される。
【0065】
[0088] システムコントローラ３５７が、ロボット３１６、並びに、複数の処理チャンバ３０８、３１０、及び３１２と通信する。システムコントローラ３５７は、処理チャンバ及びロボットを制御することができる任意の適切な構成要素であり得る。例えば、システムコントローラ３５７は、中央処理装置（CPU）３９２、メモリ３９４、入力／出力（I／O）３９６、及びサポート回路３９８を含む、コンピュータであり得る。
【0066】
[0089] プロセスは、概して、プロセッサによって実行されたときに、プロセスチャンバに本開示のプロセスを実行させるソフトウェアルーチンとして、システムコントローラ３５７のメモリ内に記憶されてよい。ソフトウェアルーチンはまた、プロセッサによって制御されるハードウェアから遠隔に配置された第２のプロセッサ（図示せず）によって、記憶及び／又は実行されてもよい。本開示の方法の一部又は全部はまた、ハードウェアでも実行され得る。したがって、プロセスは、ソフトウェア内に実装され、コンピュータシステムを使用して、例えば、特定用途向け集積回路若しくは他の種類のハードウェア実装としての、又はソフトウェアとハードウェアとの組み合わせとしてのハードウェア内で実施されてよい。ソフトウェアルーチンは、プロセッサよって実行されたときに、汎用コンピュータを、プロセスが実行されるようにチャンバ動作を制御する専用コンピュータ（コントローラ）に変換する。
【0067】
[0090] 幾つかの実施形態では、システムコントローラ３５７が、テンプレート材料を結晶化するために、急速熱処理チャンバを制御するための構成を有する。
【0068】
[0091] １以上の実施形態では、処理ツールが、ウエハを移動させるように構成されたロボットを備える中央移送ステーション、複数のプロセスステーションであって、各プロセスステーションが、中央移送ステーションに接続され、隣接するプロセスステーションの処理領域から分離された処理領域を提供し、複数のプロセスステーションは、テンプレート堆積チャンバとテンプレート結晶化チャンバを備える、複数のプロセスステーション、及び、中央移送ステーションと複数のプロセスステーションとに接続されたコントローラであって、ロボットを起動して、ウエハをプロセスステーション同士の間で移動させ、プロセスステーションの各々において行われるプロセスを制御するように構成されたコントローラを含む。
【0069】
[0092] 本明細書で説明される材料及び方法を説明する文脈において（殊に、以下の特許請求の範囲の文脈において）、用語「１つの（a）」及び「１つの（an）」並びに「その（the）」と、類似の指示物の使用は、本明細書でその逆が示されているか又は明らかに文脈から矛盾する場合を除いて、単数と複数の両方をカバーすると解釈される。本明細書での値の範囲の列挙は、本明細書で特に明記しない限り、範囲内に入る各個別の値を個別に参照する略記法として機能することを単に意図しており、各個別の値は、本明細書で個別に引用されているかのように明細書に組み込まれる。本明細書に記載のすべての方法は、本明細書に別段の指示がない限り、又は明らかに文脈に矛盾しない限り、任意の適切な順序で実行され得る。本明細書で提供された任意の及び全ての例、又は例示的な文言（例えば、「～など（such as）」）の使用は、単に材料及び方法をより良好に説明することを意図したものであり、特に主張しない限り、範囲を限定するものではない。本明細書中のいかなる文言も、開示された材料及び方法の実施に不可欠なものとして特許請求されていない要素を示すものと解釈すべきではない。
【0070】
[0093] この明細書全体を通じて、「一実施形態（one embodiment）」、「特定の実施形態（certain embodiments）」、「１以上の実施形態（one or more embodiments）」、又は「実施形態（an embodiment）」に対する言及は、実施形態に関連して説明されている特定のフィーチャ、構造、材料、又は特性が、本開示の少なくとも１つの実施形態に含まれることを意味する。故に、この明細書全体の様々な箇所での「１以上の実施形態で」、「特定の実施形態で」、「一実施形態で」、又は「実施形態で」などの表現は、必ずしも、本開示の同一の実施形態に言及するものではない。更に、特定の特徴、構造、材料、又は特性は、１以上の実施形態において、任意の最適な方式で組み合わされ得る。
【0071】
[0094] 本明細書の開示は特定の実施形態を参照して説明されているが、これらの実施形態は、本開示の原理及び用途の例示にすぎないことを理解されたい。本開示の精神及び範囲から逸脱することなく、本開示の方法及び装置に対して様々な改変及び変形を行い得ることが、当業者には明らかになろう。したがって、本発明は、付随する特許請求の範囲及びその均等物に含まれる改変例及び変形例を含むことが意図されている。
【図1-1】
【図1-2】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図2J】
【図2K】
【図2L】
【図2M】
【図2N】
【図2O】
【図2P】
【図2Q】
【図2R】
【図2S】
【図2T】
【図2U】
【図2V】
【図2W】
【図3】
【国際調査報告】