▶ アプライド マテリアルズ インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-11-15
(54)【発明の名称】ゲートオールアラウンドトランジスタ及び形成方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20241108BHJP
【ＦＩ】
H01L29/78 301Y
H01L29/78 301X
H01L29/78 301S
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024531204
(86)(22)【出願日】2022-10-30
(85)【翻訳文提出日】2024-07-16
(86)【国際出願番号】 US2022048313
(87)【国際公開番号】W WO2023101780
(87)【国際公開日】2023-06-08
(31)【優先権主張番号】63/285,276
(32)【優先日】2021-12-02
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/967,099
(32)【優先日】2022-10-17
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390040660
【氏名又は名称】アプライド マテリアルズ インコーポレイテッド
【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ
【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．
(74)【代理人】
【識別番号】110002077
【氏名又は名称】園田・小林弁理士法人
(72)【発明者】
【氏名】コロンボー， ベンジャミン
(72)【発明者】
【氏名】プラナタルティハラン， バラスブラマニアン
(72)【発明者】
【氏名】リウ， レクン
【テーマコード（参考）】
5F140
【Ｆターム（参考）】
5F140AA00
5F140BB05
5F140BB06
5F140BC15
5F140BG02
5F140BG08
5F140BG09
5F140BG11
5F140BG12
5F140BG14
5F140BH06
5F140BK09
5F140BK18
5F140BK21
5F140CB04
5F140CE10
(57)【要約】
本明細書の手法は、最適化されたゲートオールアラウンドトランジスタを形成するためのデバイス及び方法を提供する。１つの方法は、交互に配置された複数の第１の層と第２の層を各々が含む複数のナノシートを形成することと、第１の層に対して第２の層を横方向に陥凹させるために複数のナノシートをエッチングすることとを含みうる。本方法は、複数のナノシートの各々の露出部分に沿ってスペーサ材料を形成すること、複数のナノシートの各々の第１の層からスペーサ材料を除去するためにスペーサ材料をエッチングすること、及びスペーサ材料が複数のナノシートの各々の第１の層から除去された後に、複数のナノシートに対して側壁処理を実行することによって、陥凹させた第２の層の上に内側スペーサを形成することを更に含みうる。
【選択図】図１１Ｂ
【選択図】図１１Ｂ
【特許請求の範囲】
【請求項1】
交互に配置された複数の第１の層と第２の層を各々が含む複数のナノシートを形成することと、前記第１の層に対して前記第２の層を横方向に陥凹させるために前記複数のナノシートをエッチングすることと、
陥凹させた前記第２の層の上に内側スペーサを形成することであって、
前記複数のナノシートの各々の露出部分に沿ってスペーサ材料を形成すること、
前記複数のナノシートの各々の前記第１の層から前記スペーサ材料を除去するために前記スペーサ材料をエッチングすること、及び
前記スペーサ材料が前記複数のナノシートの各々の前記第１の層から除去された後に、前記複数のナノシートに対して側壁処理を実行すること
によって、内側スペーサを形成することと
を含む、方法。
【請求項2】
前記複数のナノシートの各々の前記露出部分に沿って前記スペーサ材料を形成することが、流動性化学気相堆積又は原子層堆積のうちの１つを含む、請求項１に記載の方法。
【請求項3】
前記側壁処理が、分離プラズマ処理又はプラズマドーピングイオン注入である、請求項１に記載の方法。
【請求項4】
前記複数のナノシートの上に複数のダミーゲートを形成することであって、前記複数のナノシートが基板から形成される、複数のダミーゲートを形成することと、前記複数のナノシートの上にかつ前記複数のダミーゲートの各々の側壁に沿って、スペーサを形成することと、
前記複数のナノシートの各々の前記部分を露出させるために、前記複数のナノシートの上の前記スペーサを除去することと
を更に含む、請求項１に記載の方法。
【請求項5】
前記複数のダミーゲートの各々の間にソース／ドレインエピタキシャル層を形成することを更に含む、請求項４に記載の方法。
【請求項6】
前記第２の層に対する所望量の横方向のくぼみを決定するための測定プロセスを実行することを更に含む、請求項１に記載の方法。
【請求項7】
前記第１の層に対して前記第２の層を横方向に陥凹させるために前記複数のナノシートをエッチングすることが、前記第２の層に対して決定された前記所望量の横方向のくぼみに基づいて横方向のエッチングを実行することを含み、前記複数のナノシートの２つの隣接するナノシート間の距離が、前記２つの隣接するナノシートの下側部分と上側部分との間で一定である、請求項６に記載の方法。
【請求項8】
プロセッサと、メモリと
を備えるシステムであって、該メモリが、
交互に配置された複数の第１の層と第２の層を各々が含む複数のナノシートを形成することと、
前記第１の層に対して前記第２の層を横方向に陥凹させるために前記複数のナノシートをエッチングすることと、
陥凹させた前記第２の層の上に内側スペーサを形成することであって、
前記複数のナノシートの各々の露出部分に沿ってスペーサ材料を形成すること、
前記複数のナノシートの各々の前記第１の層から前記スペーサ材料を除去するために前記スペーサ材料をエッチングすること、及び
前記スペーサ材料が前記複数のナノシートの各々の前記第１の層から除去された後に、前記複数のナノシートに対して側壁処理を実行すること
によって、内側スペーサを形成することと
を行うための、前記プロセッサによって実行可能な命令を記憶する、システム。
【請求項9】
前記複数のナノシートの各々の前記露出部分に沿って前記スペーサ材料を形成するための、前記プロセッサによって実行可能な前記命令が、流動性化学気相堆積又は原子層堆積のうちの１つを実行することを含む、請求項８に記載のシステム。
【請求項10】
前記側壁処理が、分離プラズマ処理又はプラズマドーピングイオン注入である、請求項８に記載のシステム。
【請求項11】
前記メモリが、前記複数のナノシートの上に複数のダミーゲートを形成することであって、前記複数のナノシートが基板から形成される、複数のダミーゲートを形成することと、
前記複数のナノシートの上にかつ前記複数のダミーゲートの各々の側壁に沿って、スペーサを形成することと、
前記複数のナノシートの各々の前記部分を露出させるために、前記複数のナノシートの上の前記スペーサを除去することと
を行うための、前記プロセッサによって実行可能な命令を更に記憶する、請求項８に記載のシステム。
【請求項12】
前記メモリが、前記複数のダミーゲートの各々の間にソース／ドレインエピタキシャル層を形成するための、前記プロセッサによって実行可能な命令を更に記憶する、請求項１１に記載のシステム。
【請求項13】
前記メモリが、前記第２の層に対する所望量の横方向のくぼみを決定するための測定プロセスを実行するための、前記プロセッサによって実行可能な命令を更に記憶する、請求項８に記載のシステム。
【請求項14】
前記第１の層に対して前記第２の層を横方向に陥凹させるために前記複数のナノシートをエッチングするための、プロセッサによって実行可能な前記命令が、前記第２の層に対して決定された前記所望量の横方向のくぼみに基づいて横方向のエッチングを実行することを更に含み、前記複数のナノシートの２つの隣接するナノシート間の距離が、前記２つの隣接するナノシートの下側部分と上側部分との間で一定である、請求項１３に記載の方法。
【請求項15】
複数のナノシート上の複数のダミーゲートであって、前記複数のナノシートの各々が交互に配置された第１の層と第２の層を含み、前記複数のナノシートが基板ベースから垂直方向に延び、前記第２の層の水平方向における第１の厚さが、前記第１の層の前記水平方向における第２の厚さよりも小さい、複数のダミーゲートと、前記第２の層にだけ沿って形成された内側スペーサと
を備える、デバイス。
【請求項16】
前記複数のナノシートの間に形成されたソース／ドレインエピタキシャル層を更に含む、請求項１５に記載のデバイス。
【請求項17】
前記ソース／ドレインエピタキシャル層が前記内側スペーサと直接接触している、請求項１６に記載のデバイス。
【請求項18】
前記第１の層がシリコンであり、前記第２の層がシリコンゲルマニウムである、請求項１５に記載のデバイス。
【請求項19】
前記複数のナノシートの２つの隣接するナノシート間の距離が、前記２つの隣接するナノシートの下側部分と上側部分との間で一定である、請求項１５に記載のデバイス。
【請求項20】
前記内側スペーサの外面によって画定される第１の平面が、前記第１の層の外面によって画定される第２の平面と同一平面上にある、請求項１５に記載のデバイス。【発明の詳細な説明】
【技術分野】
【0001】
関連出願
［０００１］本出願は、２０２２年１０月１７日に出願された「ゲートオールアラウンドトランジスタ及び形成方法（ＧＡＴＥ－ＡＬＬ－ＡＲＯＵＮＤ ＴＲＡＮＳＩＳＴＯＲＳ ＡＮＤ ＭＥＴＨＯＤＳ ＯＦ ＦＯＲＭＩＮＧ）」と題する米国通常（非仮）特許出願１７／９６７，０９９号の優先権を主張し、本米国通常（非仮）特許出願は、２０２１年１２月２日に出願された「ゲートオールアラウンドトランジスタ及び形成方法（ＧＡＴＥ－ＡＬＬ－ＡＲＯＵＮＤ ＴＲＡＮＳＩＳＴＯＲＳ ＡＮＤ ＭＥＴＨＯＤＳ ＯＦ ＦＯＲＭＩＮＧ）」と題する米国仮特許出願６３／２８５，２７６号の優先権を主張するものであり、それらの全体が参照により本明細書に組み込まれている。
［０００１］本出願は、２０２２年１０月１７日に出願された「ゲートオールアラウンドトランジスタ及び形成方法（ＧＡＴＥ－ＡＬＬ－ＡＲＯＵＮＤ ＴＲＡＮＳＩＳＴＯＲＳ ＡＮＤ ＭＥＴＨＯＤＳ ＯＦ ＦＯＲＭＩＮＧ）」と題する米国通常（非仮）特許出願１７／９６７，０９９号の優先権を主張し、本米国通常（非仮）特許出願は、２０２１年１２月２日に出願された「ゲートオールアラウンドトランジスタ及び形成方法（ＧＡＴＥ－ＡＬＬ－ＡＲＯＵＮＤ ＴＲＡＮＳＩＳＴＯＲＳ ＡＮＤ ＭＥＴＨＯＤＳ ＯＦ ＦＯＲＭＩＮＧ）」と題する米国仮特許出願６３／２８５，２７６号の優先権を主張するものであり、それらの全体が参照により本明細書に組み込まれている。
【0002】
［０００２］本実施形態は、半導体デバイスのパターニングに関し、より詳細には、最適化されたゲートオールアラウンドトランジスタを形成するためのデバイス及び技法に関する。
【背景技術】
【0003】
［０００３］集積回路（ＩＣ）技術がより小さな技術ノードに向かって進歩するにつれて、ゲートチャネル接続を増加させ、オフ状態の電流を低下させ、短チャネル効果（ＳＣＥ）を減らすことによってゲート制御を改善するために、マルチゲートデバイスが使用されてきた。マルチゲートデバイスは、概して、チャネル領域の複数の側面上に配置されたゲート構造又はその一部を有するデバイスを指す。フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）とゲートオールアラウンド（ＧＡＡ）トランジスタは、どちらも非プレーナ型のトランジスタとして列挙され、高性能かつ低リークのアプリケーションを実現するマルチゲートデバイスの例である。ＧＡＡトランジスタは、通常、チャネル領域の周囲に部分的又は全体的に延びて２つ以上の側面においてチャネル領域にアクセスできるゲート構造を有している。ＧＡＡトランジスタのチャネル領域は、ナノワイヤ、ナノシート、又はその他のナノ構造から形成されうる。
【0004】
［０００４］１つの集積回路においてナノワイヤトランジスタ及び／又はナノシートトランジスタを含む様々なマルチゲートデバイスを上手く集積化することは、困難である。例えば、ポリシリコンの結晶化配向になどによる横方向のエッチング速度の違いにより、側壁の表面が粗くなり、傾斜し、かつ／又は不均一になり、垂直プロファイルに歪みが生じる。処理が進むにつれて、不均一な側壁表面の上に形成されるコンフォーマルなスペーサがプロファイルの歪みを引継ぎ、ゲート長のパターニングに一貫性がなくなる。
【0005】
［０００５］したがって、処理中のゲート長のばらつきを制御するための改良された手法が必要とされる。
【発明の概要】
【0006】
［０００６］本概要は、以下の「発明を実施するための形態」で更に詳述する構想から選んだものを、簡略化した形で紹介するために提示される。本概要は、特許請求される発明の主題の重要な特徴又は基本的な特徴を特定することを意図したものではなく、また、特許請求される発明の主題の範囲を決定する際の補助となることも意図していない。
【0007】
［０００７］１つの態様では、方法は、交互に配置された複数の第１の層と第２の層を各々が含む複数のナノシートを形成することと、第１の層に対して第２の層を横方向に陥凹させるために複数のナノシートをエッチングすることとを含みうる。本方法は、複数のナノシートの各々の露出部分に沿ってスペーサ材料を形成すること、複数のナノシートの各々の第１の層からスペーサ材料を除去するためにスペーサ材料をエッチングすること、及びスペーサ材料が複数のナノシートの各々の第１の層から除去された後に、複数のナノシートに対して側壁処理を実行することによって、陥凹させた第２の層の上に内側スペーサを形成することを更に含みうる。
【0008】
［０００８］別の態様では、システムは、プロセッサと、メモリとを備えうる。該メモリは、交互に配置された複数の第１の層と第２の層を各々が含む複数のナノシートを形成することと、第１の層に対して第２の層を横方向に陥凹させるために複数のナノシートをエッチングすることと、陥凹した第２の層の上に内側スペーサを形成することであって、複数のナノシートの各々の露出部分に沿ってスペーサ材料を形成すること、複数のナノシートの各々の第１の層からスペーサ材料を除去するためにスペーサ材料をエッチングすること、及びスペーサ材料が複数のナノシートの各々の第１の層から除去された後に、複数のナノシートに対して側壁処理を実行することによって、内側スペーサを形成することとを行うための、プロセッサによって実行可能な命令を記憶する。
【0009】
［０００９］更に別の態様では、デバイスは、複数のナノシート上の複数のダミーゲートであって、複数のナノシートの各々が交互に配置された第１の層と第２の層を含み、複数のナノシートが基板ベースから垂直方向に延び、第２の層の水平方向における第１の厚さが、第１の層の水平方向における第２の厚さよりも小さい、複数のダミーゲートと、第２の層にだけ沿って形成された内側スペーサとを含みうる。
【0010】
［００１０］添付図面は、本開示の原理の実際的な応用を含む本開示の例示的な手法を以下のように示している。
【図面の簡単な説明】
【0011】
【図1】［００１１］本開示の実施形態による、例示的なデバイスの基板の透視図を示す。
【図2】［００１２］本開示の実施形態による、デバイスの基板から形成された一対のナノシート構造の透視図を示す。
【図3】［００１３］本開示の実施形態による、デバイスのソーストレンチ分離（ＳＴＩ）層の透視図を示す。
【図4】［００１４］本開示の実施形態による、デバイスの一対のナノシート構造上に形成された複数のダミーゲートの透視図を示す。
【図5】［００１５］本開示の実施形態による、一対のナノシート構造上及び複数のダミーゲート構造上に形成されたスペーサの透視図を示す。
【図6】［００１６］本開示の実施形態による、一対のナノシート構造の上からスペーサを除去した後のデバイスの透視図を示す。
【図7A】［００１７］本開示の実施形態による、一対のナノシート構造の一部を除去した後のデバイスの透視図を示す。
【図7B】［００１８］本開示の実施形態による、一対のナノシート構造の一部を除去した後のデバイスの側断面図を示す。
【図8】［００１９］本開示の実施形態による、測定プロセス中のデバイスの側断面図を示す。
【図9A】［００２０］本開示の実施形態による、一対のナノシート構造の第２の層を部分的に除去した後のデバイスの透視図を示す。
【図9B】［００２１］本開示の実施形態による、一対のナノシート構造の第２の層を部分的に除去した後のデバイスの側断面図を示す。
【図10】［００２２］本開示の実施形態による、一対のナノシート構造の上に形成されたスペーサ材料を含むデバイスの側断面図を示す。
【図11A】［００２３］本開示の実施形態による、一対のナノシート構造の第１の層の上からスペーサ材料を除去した後のデバイスの透視図を示す。
【図11B】［００２４］本開示の実施形態による、一対のナノシート構造の第１の層の上からスペーサ材料を除去した後のデバイスの側断面図を示す。
【図11C】［００２５］本開示の実施形態による、一対のナノシート注入中のデバイスの側断面図を示す。
【図12A】［００２６］本開示の実施形態による、複数のダミーゲート構造間にソース／ドレイン（Ｓ／Ｄ）エピタキシャル層を形成した後のデバイスの透視図を示す。
【図12B】［００２７］本開示の実施形態による、複数のダミーゲート構造間のＳ／Ｄエピタキシャル層を形成した後のデバイスの側断面図を示す。
【図13】［００２８］本開示の実施形態による例示的なシステムの概略図を示す。
【図14A】［００２９］本開示の実施形態による、デバイスを形成するための方法のプロセスフローを示す。
【図14B】本開示の実施形態による、デバイスを形成するための方法のプロセスフローを示す。
【発明を実施するための形態】
【0012】
［００３０］図面は必ずしも縮尺通りではない。図面は単なる表示にすぎず、本開示の具体的なパラメータを描写することを意図するものではない。図面は、本開示の例示的な実施形態を示すためのものであり、したがって、範囲を限定するものと見なすべきではない。図面では、類似の付番は類似の要素を表わしている。
【0013】
［００３１］更に、一部の図の特定の要素は、説明を分かりやすくするために、省略されていることも、縮尺通りに図示されていないこともある。断面図は、「スライス（ｓｌｉｃｅｓ）」の、又は「近視眼的（ｎｅａｒ－ｓｉｇｈｔｅｄ）」な断面図の形態であることがあり、説明を分かりやすくするために、「真の（ｔｒｕｅ）」断面図であれば視認可能であったはずの特定の背景線が省略されている。更に、分かりやすくするために、特定の図面においては、一部の参照番号が省略されていることがある。
【0014】
［００３２］以下、本開示による方法、システム、及びデバイスを、様々な実施形態が示されている添付図面を参照して、より詳細に説明する。本方法、システム、及びデバイスは、多くの異なる形態で具体化される可能性があり、本明細書に記載の実施形態に限定されるものと解釈されるものではない。代わりに、これらの実施形態は、開示が一貫しておりかつ完全なものとなり、当業者に方法の範囲を十分に伝えることができるように提供されている。
【0015】
［００３３］本明細書に記載の実施形態は、有利には、ゲートオールアラウンド（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ（ＧＡＡ））トランジスタの一組のナノシートの第１の層タイプを第２の層タイプに対して横方向にエッチングすることによって、ダミーゲートのＣＤのばらつきを低減し、ナノシートのゲート長さの均一性を向上させる。その後、ソース／ドレイン（Ｓ／Ｄ）エピ（ｅｐｉ）形成の前に、第１の層タイプの上に内側スペーサが形成されうる。いくつかの実施形態では、Ｓ／Ｄエピ形成の前に、内側スペーサに側壁処理が実行されうる。そうすることで、最適化されたゲートオールアラウンド（ＧＡＡ）トランジスタが形成されうる。
【0016】
［００３４］図１は、本明細書に記載される１つ以上の実施形態による、処理の初期段階における半導体デバイス（以下「デバイス」）１００の透視図を示す。デバイス１００は、ＧＡＡデバイス構造、垂直ＧＡＡデバイス構造、水平ＧＡＡデバイス構造、又はナノシート電界効果トランジスタ（ＦｉｎＦＥＴ）デバイス構造でありうる。図示されるように、デバイス１００は、基板ベース１０４と、基板ベース１０４上に形成される交互に配置された複数の第１の層１０６及び第２の層１０８とを含むナノシートスタック１０２を含みうる。様々な実施形態では、交互に配置された複数の第１の層１０６及び第２の層１０８は、２～１０個の第１の層１０６及び２～１０個の第２の層１０８を含みうる。第１の層１０６の組成は、例えば、その後の処理中にエッチング選択性及び／又は異なる酸化速度を実現するために、第２の層１０８の組成とは異なりうる。いくつかの実施形態では、交互に配置された複数の第１の層１０６及び第２の層１０８は、所望のエッチング選択性を実現するために、異なる材料、異なる構成原子％、異なる構成重量％、及び／又は他の異なる特性を含みうる。
【0017】
［００３５］本実施形態では、第１の層１０６はシリコン（Ｓｉ）を含み、第２の層１０８はシリコンとは異なるエッチングする選択性を有するシリコンゲルマニウム（ＳｉＧｅ）を含みうる。非限定的であるが、各第１の層１０６の厚さは約１ｎｍ～約１０ｎｍであり、各第２の層１０８の厚さは約１ｎｍ～約１０ｎｍであり、２つの厚さは同じであっても異なっていてもよい。非限定的ではあるが、交互に配置された複数の第１の層１０６及び第２の層１０８は、所望の半導体層数に達するまで、描かれたインターリーブかつ交互配置される構成で、層ごとにエピタキシャル成長しうる。
【0018】
［００３６］図２に示すように、ナノシートスタック１０２は、基板ベース１０４から垂直方向に延びる複数の構造、即ちナノシート１１０を形成するように処理（例えば、エッチング）されうる。ナノシート１１０の各々は、上面１１２と一組の反対側にある側壁面１１４を含みうる。隣接するナノシート１１０は、トレンチ１０９によって分離されうる。ナノシート１１０は、任意の適切な方法によってパターニングされうる。例えば、ナノシート１１０は、ダブルパターニングプロセス又はマルチパターニングプロセスを含む１つ以上のフォトリソグラフィプロセスを使用して、パターニングされうる。概して、ダブルパターニングプロセス又はマルチパターニングプロセスは、フォトリソグラフィと自己整合プロセスとを組み合わせ、例えば、単一の直接フォトリソグラフィプロセスを使用して別法で取得可能なピッチよりも小さいピッチのパターンを作成することができる。本明細書の実施形態は、この文脈に限定されない。
【0019】
［００３７］図３に示すように、誘電体材料がトレンチ１０９（図２）に部分的に充填され、隣接するナノシート１１０間にソーストレンチ分離（ｓｏｕｒｃｅ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ（ＳＴＩ））層１１６を形成する。ＳＴＩ層１１６は、酸化ケイ素、窒化ケイ素、及び炭素のうちの少なくとも１つを含みうる。ＳＴＩ層１１６は、流動性ＣＶＤ（ＦＣＶＤ）、ＰＥＣＶＤ（プラズマ化学気相堆積）、ＰＶＤ、ＡＬＤ、及びＭＯＣＶＤなどの任意の堆積方法によって堆積させることができる。
【0020】
［００３８］次に、図４に示すように、複数のダミーゲート構造１２０をナノシート１１０上に形成されうる。複数のダミーゲート構造１２０は、ＳＴＩ層１１６の上に形成されうる。いくつかの実施形態では、ダミーゲート構造１２０は、ゲート材料層１２１及びハードマスク１２３を含む犠牲ゲートであり、ゲート材料層１２１は、エッチング停止層１２６の上に形成されうる。いくつかの実施形態では、ゲート材料層１２１は、アモルファスシリコン（ａ－Ｓｉ）又はポリシリコンでありうる。ハードマスク１２３は、ゲート材料層１２１上にコンフォーマルに堆積させることができる。図示されるように、複数のダミーゲート構造１２０は、ナノシート１１０の長手方向に垂直な長手方向を有しうる。
【0021】
［００３９］次に、図５に示すように、ダミーゲート１２０の各々の側壁１２４に沿った、かつナノシート１１０の交互に配置された複数の第１の層１０６及び第２の層１０８の上を含む、デバイス１００の上に、複数のゲートスペーサ１２２が形成されうる。次いで、図６に示されるように、ゲートスペーサ１２２を除去（例えば、エッチング）して、ナノシート１１０の一部、即ち、交互に配置された複数の第１の層１０６及び第２の層１０８を露出させることができる。図示されるように、ゲートスペーサ１２２は、ナノシート１１０の第２の層１０８の底層１０８－Ａに沿って残りうる。非限定的であるが、ゲートスペーサ１２２は、窒化ケイ素、酸化ケイ素、炭窒化ケイ素、酸窒化ケイ素、シリコンオキシカーボナイトライド（ｓｉｌｉｃｏｎ ｏｘｙ ｃａｒｂｏ－ｎｉｔｒｉｄｅ）などの誘電体材料で形成され、単層構造を有していても、複数の誘電体層を含む多層構造を有してもよい。
【0022】
［００４０］図７Ａ～図７Ｂに示すように、次にナノシート１１０の露出部分が除去されうる。いくつかの実施形態では、交互に配置された複数の第１の層１０６及び第２の層１０８は、ダミーゲート構造１２０の側壁１２４に沿って形成されたゲートスペーサ１２２の外面１２８によって画定される平面に対して選択的なトレンチ１３４内でエッチングされうる。交互に配置された複数の第１の層１０６及び第２の層１０８はまた、ナノシート１１０のシリコン部分１３２の上面１３０に対して選択的にエッチングされうる。図７Ｂにより良く示されるように、ナノシート１１０の下側部分１３８に沿った２つの隣接するナノシート１１０間の第１の距離「Ｄ１」は、エッチング後のナノシート１１０の上側部分１４０に沿った第２の距離「Ｄ２」よりも小さくなりうる。硬化しない限り、ナノシート１１０の側壁間のこの不均一性は、垂直プロファイルの歪みにつながる。
【0023】
［００４１］この欠点に対処するために、図８に示すように、デバイス１００に対して測定プロセス１４４が実行されうる。測定プロセス１４４は、ナノシート１１０の第１の側壁１４６と第２の側壁１４８との間、例えば、その上側部分１４０と下側部分１３８との間、の複数の距離測定（例えば、ＧＬ１、ＧＬ２、ＧＬ３）を行うことを含みうる。より具体的には、距離測定ＧＬ１、ＧＬ２、ＧＬ３は、第２の層１０８の露出した側壁に沿って行われうる。エッチングプロセスのばらつきにより、ＧＬ３＞ＧＬ２＞ＧＬ１となる。第１の側壁１４６と第２の側壁１４８に沿った様々な点の間で、より多くの又はより少ない数の測定が行われうることが理解されよう。
【0024】
［００４２］様々な実施形態において、測定プロセス１４４は、断面走査電子顕微鏡法（ＳＥＭ）、透過電子顕微鏡法（ＴＥＭ）、測長走査型電子顕微鏡法（ＣＤ－ＳＥＭ）などを含むがこれらに限定されない、任意の数の異なる計測技法を含みうる。他の実施形態では、ナノシート１１０間のゲート長を測定するために、光学的限界寸法（ＯＣＤ）測定、原子間力計測（ＡＦＭ）、又は測長原子間力計測（ＣＤ－ＡＦＭ）が使用されうる。いくつかの実施形態では、測定プロセス１４４は計測チャンバ内で行われうる。
【0025】
［００４３］測定プロセス１４４から収集されたデータは、ナノシート１１０間により均一なトレンチプロファイルを形成するために、第２の層１０８及び／又は第１の層１０６に対する所望量の横方向のくぼみを決定するために使用されうる。より具体的には、第１及び第２の距離Ｄ１、Ｄ２（図７Ｂ）が等しいか、又はほぼ等しいことが望ましい場合がある。これを実現するために、ＧＬ１、ＧＬ２、ＧＬ３などの測定データがエッチングデバイスにフィードフォワードされ（ｆｅｅｄ ｆｏｒｗａｒｄ）、測定データに基づいて、エッチングプロセス／レシピ（ｒｅｃｉｐｅ）が生成及び実行される。いくつかの実施形態では、エッチングプロセス／レシピは、第２の層１０８の特定の材料組成（例えば、ＳｉＧｅ）をターゲットにするように選択されうる。エッチングプロセスは、１つ又はいくつかのエッチングステップを含みうる。例えば、１つ以上のエッチングステップは、第１の層１０６上で実質的にエッチング損失が発生しない（又は発生する損失が最小である）第２の層１０８に対して調整された高いエッチング選択性を有しうる。本開示のいくつかの実施形態によれば、１つ以上のエッチングステップは、様々な異なるガスを使用する異方性エッチングプロセスを含みうる。
【0026】
［００４４］図９Ａ～図９Ｂに示されるように、エッチングプロセス１５０は、ナノシート１１０の第１の層１０６に対して、かつゲートスペーサ１２２に対して、第２の層１０８を除去しうる。図示していないが、いくつかの実施形態では、エッチングプロセス１５０に先行して、第１の層１０６及び第２の層１０８の両方の一部を除去するための最初のエッチング工程が行われてもよい。例えば、第１及び第２の層１０６、１０８は、各トレンチ１３４内に平行な側壁を形成するように処理されうる。いくつかの実施形態では、エッチングプロセス１５０は、オンボード計測（ＯＢＭ）を備えた選択的高速プラズマエッチング（ＳＲＰ）デバイスによって実行される横方向ＳｉＧｅエッチングであり、上記のエッチングプロセスに従って、第２の層１０８を所望の水平深さ／距離までインデントするように最適化されている。エッチャント組成、エッチング温度、エッチング溶液濃度、エッチング時間、エッチング圧力、ソース電力、ＲＦバイアス電圧、ＲＦバイアス電力、エッチャント流量、他の適切なエッチングパラメータ、又はこれらの組み合わせなど、第２の層１０８の選択的エッチングを実現するために様々なエッチングパラメータが調整されうる。いくつかの実施形態では、エッチングは、フッ素含有ガス（例えば、ＨＦ、Ｆ２、ＮＦ３、ＣＦ４、ＳＦ６、ＣＨ２Ｆ２、ＣＨＦ３、及び／又はＣ２Ｆ６）による第２の層１０８への選択的等方性ドライエッチングプロセス（例えば、表面ガス／ラジカル反応プロセス）でありうる。いくつかの実施形態では、第２の層１０８のＳｉＧｅを選択的にエッチングするために、フッ素含有ガス対酸素含有ガス（例えば、Ｏ２）の比、エッチング温度、及び／又はＲＦ電力が調整されうる。
【0027】
［００４５］図９Ｂに最も良く示されているように、ナノシート１１０に対する横方向のエッチング結果として、第２の層１０８の水平方向における第１の厚さ「Ｔ１」は、第１の層１０６の水平方向における第２の厚さ「Ｔ２」よりも小さい。いくつかの実施形態では、第２の層１０８の各々のＴ１は等しくなり又はほぼ等しくなりうる。他の実施形態では、第２の層１０８の底層１０８－Ａの厚さは、第２の層１０８の上層１０８－Ｃの厚さよりも大きくなりうる。更に、いくつかの実施形態では、第１の層１０６の各々のＴ２は等しいか、又はほぼ等しくなりうる。他の実施形態では、第１の層１０６の底層１０６－Ａの厚さは、第１の層１０６の上層１０６－Ｃの厚さよりも大きくなりうる。
【0028】
［００４６］エッチングプロセス１５０に続いて、ナノシート１１０の第１の側壁１４６及び第２の側壁１４８は、互いに平行であるか、又はほぼ平行でありうる。より具体的には、第１の側壁１４６の第２の層１０８の外面１５２（図９Ｂ）によって画定される平面は、第２の側壁１４８の第２の層１０８の外面１５４によって画定される平面にほぼ等しくなりうる。同様に、第１の側壁１４６の第１の層１０６の外面１５６によって画定される平面は、第２の側壁１４８の第１の層１０６の外面１５８によって画定される平面にほぼ等しくなりうる。
【0029】
［００４７］図１０に示すように、次に、ナノシート１１０に沿ってスペーサ材料１６０が形成されうる。いくつかの実施形態では、スペーサ材料１６０は、ダミーゲート構造１２０及びトレンチ１３４内で露出されている交互に配置された複数の第１の層１０６及び第２の層１０８の表面など、デバイス１００の様々な露出されている表面に沿って形成された誘電体でありうる。いくつかの実施形態では、スペーサ材料１６０は、後続のエッチングプロセス中に所望のエッチング選択性を実現するために、第１の層１０６及びゲートスペーサ１２２（図９Ｂ）における材料とは異なる材料を含みうる。いくつかの実施形態では、スペーサ材料１６０は、シリコン、酸素、炭素、窒素、その他の適切な材料、又はこれらの組み合わせ（例えば、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、炭化ケイ素、又は酸炭窒化ケイ素（ｓｉｌｉｃｏｎ ｏｘｙｃａｒｂｏｎｉｔｒｉｄｅ））などの誘電体材料を含む。いくつかの実施形態では、スペーサ材料１６０は、低誘電率の誘電体材料を含む。例示的な低誘電率の誘電体材料は、フッ化物がドープされたシリカガラス、炭素がドープされた酸化ケイ素、ブラックダイアモンド（登録商標）（リフォルニア州サンタクララのＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ社）、ポリイミド、その他の低誘電率の誘電体率材料、又はこれらの組み合わせを含む。非限定的であるが、スペーサ材料１６０は、流動性化学気相堆積（ＦＣＶＤ）又は原子層堆積（ＡＬＤ）を介して形成されうる。
【0030】
［００４８］図１１Ａ～図１１Ｂに示すように、スペーサ材料１６０は、その後、第１の層１０６に対して選択的に除去（例えば、エッチング）されうる。より具体的には、ＳＲＰエッチング１６１は、第１の層１０６の外面１５６、１５８からスペーサ材料１６０を除去するために実行されうる。しかしながら、スペーサ材料１６０は、ナノシート１１０の各々の第２の層１０８に沿って残り、第１の層１０６の各々の間に内側スペーサ１６２を形成する。ＳＲＰエッチング１６１の結果、第１の層１０６の外面１５６、１５８がトレンチ１３４に露出される。いくつかの実施形態では、内側スペーサ１６２の外面１６６によって画定される平面は、第１の層１０６の外面１５６、１５８によって画定される平面にほぼ等しい。
【0031】
［００４９］図１１Ｃに示すように、スペーサ材料１６０がナノシート１１０の第１の層１０６から除去された後、側壁処理１６８が内側スペーサ１６２に対して実行されうる。いくつかの実施形態では、側壁処理１６８は、ナノシート１１０に衝撃を与えるプラズマ処理（例えば、分離プラズマ処理（ｄｅｃｏｕｐｌｅｄ ｐｌａｓｍａ ｔｒｅａｔｍｅｎｔ：ＤＰＸ）又はプラズマドーピング（ＰＬＡＤ））である。様々な実施形態において、側壁処理１６８は、図示されるように、ナノシート１１０の第１の側壁１４６及び第２の側壁１４８内に斜めに、又は垂直方向に行われる。非限定的であるが、側壁処理１６８は、ヘリウム、アルゴン、窒素、酸素、及び／又は水素を含むプラズマ処理でありうる。プラズマ投与量（ｄｏｓｅ）は一定であっても変動してもよい。側壁処理１６８の結果、内側スペーサ１６２をエッチングのような後続のデバイス処理に対してより耐性を持たせるために、内側スペーサ１６２が硬化又は高密度化されうる。側壁処理１６８が酸素を含む場合、内側スペーサ１６２のＫ値が低減されうる。
【0032】
［００５０］次に、図１２Ａ～図１２Ｂに示すように、複数のダミーゲート１２０の各々の間及びナノシート１１０の各々の間のトレンチ１３４内に半導体材料を選択的に成長させることによって、Ｓ／Ｄエピタキシャル領域／層１７０が形成されうる。いくつかの実施形態では、エピタキシー（ｅｐｉｔａｘｙ）プロセスは、Ｓ／Ｄ層１７０を形成するために、化学気相堆積（ＣＶＤ）技法（例えば、気相エピタキシー及び／又は超高真空ＣＶＤ）、分子線エピタキシー、その他の適切なエピタキシャル成長プロセス、又はこれらの組み合わせを使用しうる。エピタキシープロセスは、気体及び／又は液体の前駆体を使用することができ、これらの前駆体は、基板ベース１０４（図示せず）の組成及びナノシート１１０の第１の層１０６と相互作用させる。図１２Ｂに最もよく示されているように、Ｓ／Ｄエピタキシャル層１７０は、第１の層１０６の外面１５６、１５８と直接接触し、かつ内側スペーサ１６２と直接接触しうる。更に示すように、Ｓ／Ｄエピタキシャル層１７０は、ナノシート１１０のシリコン部分１３２の上に直接形成されうる。いくつかの実施形態では、Ｓ／Ｄエピタキシャル層１７０の形成は、ＳＲＰ、ＤＰＸ、ＰＬＡＤ、及びエピタキシャル堆積機能を有するクラスタツールを使用して実行されうる。図１１Ａ～図１１Ｂに示した選択的エッチングバック、更には図１１Ｃに示した側壁処理１６８を実行するために、同一のクラスタツールが使用されうる。しかし、実施形態はこの文脈に限定されない。
【0033】
［００５１］いくつかの実施形態では、Ｓ／Ｄ層１７０は、ｎ型ドーパント及び／又はｐ型ドーパントでドープされうる。非限定的ではあるが、ｎ型トランジスタの場合、Ｓ／Ｄ層１７０はシリコンを含み、炭素、リン、ヒ素、その他のｎ型ドーパント、又はこれらの組み合わせ（例えば、Ｓｉ：Ｃエピタキシャルソース／ドレインフィーチャ、Ｓｉ：Ｐエピタキシャルソース／ドレインフィーチャ、又はＳｉ：Ｃ：Ｐエピタキシャルソース／ドレインフィーチャを形成する）でドープされうる。ｐ型トランジスタの場合、Ｓ／Ｄ層１７０は、シリコンゲルマニウム又はゲルマニウムを含み、ホウ素、その他のｐ型ドーパント、又はこれらの組み合わせ（例えば、Ｓｉ：Ｇｅ：Ｂエピタキシャルソース／ドレインフィーチャを形成する）でドープされうる。更に、ドーピングは、インシトゥ（その場）（即ち、エピタキシープロセスのソース材料に不純物を加えることによって堆積中にドープされる）又はエクスシトゥ（現場外）（例えば、堆積プロセスの後にイオン注入プロセスによってドープされる）でありうる。いくつかの実施形態では、Ｓ／Ｄ層１７０内のドーパントを活性化するために、アニーリングプロセス（例えば、急速熱アニーリング（ＲＴＡ）及び／又はレーザーアニーリング）が実行される。
【0034】
［００５２］図１３は、本開示の実施形態による例示的なシステム／装置２００の概略図を示す。デバイス１００を参照して、システム２００の動作が説明される。いくつかの実施形態では、システム２００は、本明細書に記載のデバイス１００を形成するのに必要なプロセスを実行するように動作可能なクラスタツールでありうる。非限定的ではあるが、システム２００は、少なくとも１つの中央移送ステーション／チャンバ２０２と、移送ステーション／チャンバ２０２内の１つ以上のロボット２０４とを含みうる。ロボット２０４は、ロボットブレード及びウエハを、移送ステーション／チャンバ２０２と接合された、又はこれらに隣接して配置された複数の処理チャンバ２１０Ａ～２１０Ｄの各々との間で動かすように動作可能である。いくつかの実施形態では、システム２００は、エッチングチャンバ２１０Ａ、第１の堆積チャンバ２１０Ｂ、第２の堆積チャンバ２１０Ｃ、及び計測チャンバ２１０Ｄを含むが、これらに限定されない、任意の種々の適切なチャンバを含みうる。処理チャンバ及び構成要素の特定の配置は、クラスタツールに応じて変化させることができ、本開示の範囲を限定するものとして考慮されるべきではない。
【0035】
［００５３］いくつかの実施形態では、エッチングチャンバ２１０Ａは、ナノシート１１０の露出部分を除去するために使用されうる。本明細書で説明するように、交互に配置された複数の第１の層１０６及び第２の層１０８は、トレンチ１３４内でエッチングされうる。エッチングチャンバ２１０Ａは、複数のナノシート１１０をエッチングして、第１の層１０６ｓに対して第２の層１０８を横方向に陥凹させるために更に使用されうる。いくつかの実施形態では、エッチングは、ナノシート１１０の第１の層１０６に対して、かつゲートスペーサ１２２に対して、第２の層１０８を除去することを含みうる。いくつかの実施形態では、エッチングプロセスは、エッチングチャンバ２１０Ａ内のＳＲＰデバイスによって実行される横方向のＳｉＧｅエッチングでありうる。
【0036】
［００５４］エッチングチャンバ２１０Ａは、第１の層１０６に対して選択的にスペーサ材料１６０をエッチングするために更に使用されうる。より具体的には、ＳＲＰエッチング１６１は、第１の層１０６の外面１５６、１５８からスペーサ材料１６０を除去するために実行されうる。スペーサ材料１６０は、ナノシート１１０の各々の第２の層１０８に沿って残り、第１の層１０６の各々の間に内側スペーサ１６２を形成しうる。ＳＲＰエッチング１６１の結果として、第１の層１０６の外面１５６、１５８がトレンチ１３４内で露出される。
【0037】
［００５５］いくつかの実施形態では、第１の堆積チャンバ２１０Ｂは、ナノシート１１０に沿ってスペーサ材料１６０を形成するために使用されうる。いくつかの実施形態では、スペーサ材料１６０は、ダミーゲート構造１２０、ゲートスペーサ１２２の外面１２８、及びトレンチ１３４内に露出される交互に配置された複数の第１の層１０６及び第２の層１０８の表面など、デバイス１００の様々な露出表面に沿って形成された誘電体でありうる。いくつかの実施形態の第１の堆積チャンバ２１０Ｂは、原子層堆積チャンバ、プラズマ強化原子層堆積チャンバ、化学気相堆積チャンバ、プラズマ強化化学気相堆積チャンバ、又は物理的堆積のうちの１つ以上を含む。
【0038】
［００５６］いくつかの実施形態では、第２の堆積チャンバ２１０Ｃは、複数のダミーゲート１２０の各々の間及びナノシート１１０の各々の間のトレンチ１３４内にＳ／Ｄエピタキシャル領域／層１７０を形成するために使用されうる。いくつかの実施形態では、エピタキシープロセスは、Ｓ／Ｄ層１７０を形成するために、化学気相堆積、分子線エピタキシー、又はその他の適切なエピタキシャルプロセスを使用しうる。代替的な実施形態では、システム２００には単一の堆積チャンバのみが存在する。
【0039】
［００５７］いくつかの実施形態では、計測チャンバ２１０Ｄは、１つ以上の計測ツールとまとめて測定プロセス１４４中に使用されうる。本明細書で説明するように、１つ以上の計測ツールは、ナノシート１１０の第１の側壁１４６と第２の側壁１４８との間、例えば、その上側部分１４０と下側部分１３８との間の距離測定を複数回実行しうる。次いで測定結果が、様々なエッチングプロセスに役立てられるようにフィードフォワードされる。
【0040】
［００５８］システムコントローラ２２０は、ロボット２０４、移送ステーション／チャンバ２０２、及び複数の処理チャンバ２１０Ａ～２１０Ｄと通信している。システムコントローラ２２０は、処理処理チャンバ２１０Ａ～２１０Ｄ内で行われるプロセスと同様に、処理チャンバ２１０Ａ～２１０Ｄ及びロボット２０４を制御することができる任意の適切な構成要素でありうる。例えば、システムコントローラ２２０は、中央処理装置２２２、メモリ２２４、適切な回路／ロジック／命令、及びストレージを含むコンピュータでありうる。
【0041】
［００５９］プロセス又は命令は、概して、プロセッサ２２２によって実行されると、処理チャンバ２１０Ａ～２１０Ｄに本開示のプロセスを実行させるソフトウェアルーチンとして、システムコントローラ２２０のメモリ２２４に記憶されうる。また、ソフトウェアルーチンは、プロセッサ２２２によって制御されるハードウェアから遠隔に位置する第２のプロセッサ（図示せず）によって格納及び／又は実行されうる。また、本開示の１つ以上の方法の一部又は全部が、ハードウェアで実行されうる。したがって、本プロセスは、ソフトウェアに実装され、コンピュータシステムを使用して、例えば、特定用途向け集積回路又は他のタイプのハードウェア実装としてのハードウェアで、又はソフトウェアとハードウェアの組合せとして実行されうる。ソフトウェアルーチンは、プロセッサ２２２によって実行されると、汎用コンピュータを、プロセスが実行されるようにチャンバ動作を制御する特定用途コンピュータ（コントローラ）に変換する。
【0042】
［００６０］次に図１４Ａ～図１４Ｂに注目すると、本開示の実施形態によるプロセス３００が示されている。ブロック３０１において、プロセス３００は、複数のナノシート上に複数のダミーゲートを形成することを含みうる。複数のナノシートは基板から形成され、複数のナノシートの各々は、交互に配置された複数の第１の層及び第２の層を含む。いくつかの実施形態では、第１の層はシリコンを含み、第２の層はシリコンゲルマニウムを含む。
【0043】
［００６１］ブロック３０２において、プロセス３００は、複数のナノシート上に、複数のダミーゲートの各々の側壁に沿ってスペーサを形成することを含みうる。いくつかの実施形態では、スペーサは、ダミーゲートの各々の側壁に沿った、かつナノシートの交互に配置された複数の第１の層及び第２の層の上を含む、デバイス上に形成された複数のゲートスペーサでありうる。その後、交互に配置された複数の第１の層と第２の層を露出させるために、ブロック３０３でスペーサが除去されうる。より具体的には、ナノシートの各々の一部を露出させるために、スペーサがナノシート上で除去されうる。
【0044】
［００６２］ブロック３０４において、プロセス３００は、ナノシートの各々の１つ以上の露出部分に対して計測測定プロセスを実行することを含みうる。いくつかの実施形態では、計測測定プロセスは、ＳＥＭ、ＴＥＭ、ＣＤ－ＳＥＭなどを含むがこれらに限定されない、任意の数の異なる計測技法を含みうる。他の実施形態では、ナノシートの露出部分間のゲート長を測定するために、ＯＣＤ測定、ＡＦＭ、又はＣＤ－ＡＦＭが使用されうる。いくつかの実施形態では、計測測定プロセスは計測チャンバ内で行われうる。
【0045】
［００６３］ブロック３０５において、プロセス３００は、計測測定プロセスに基づいて、隣接するナノシート間に均一なトレンチプロファイルを形成するために、第２の層及び／又は第１の層に対する所望量の横方向のくぼみを決定することを含みうる。いくつかの実施形態では、様々な測定データがエッチングデバイスにフィードフォワードされ、エッチングプロセス／レシピが測定データに基づいて生成及び実行される。いくつかの実施形態では、エッチングプロセス／レシピは、第２の層の特定の材料組成（例えば、ＳｉＧｅ）をターゲットにするように選択されうる。エッチングプロセスは、１つ以上のエッチングステップを含みうる。例えば、１つ以上のエッチングステップは、第１の層１０６上で実質的にエッチング損失が発生しない（又は発生する損失が最小である）第２の層に対して調整された高いエッチング選択性を有しうる。
【0046】
［００６４］ブロック３０６において、プロセス３００は、第１の層に対して第２の層を横方向に陥凹させるために、第２の層及び／又は第１の層に対する所望量の横方向のくぼみに基づいて、ナノシートをエッチングすることを含みうる。いくつかの実施形態では、エッチングプロセスは、ＳＲＰデバイス＋ＯＢＭによって実行される横方向ＳｉＧｅエッチングであってよく、第２の層を所望の水平深さ／距離にインデントするように最適化されている。いくつかの実施形態では、第２の層の１つ以上の層は、第２の層の別の１つ以上の層よりも陥凹されうる。いくつかの実施形態では、複数のナノシートの２つの隣接するナノシート間の距離は、複数のナノシートの下側部分と上側部分との間で一定である。
【0047】
［００６５］ブロック３０７では、エッチングされた横方向の凹部が所望の横方向のくぼみ量に一致するかどうかが判定される。一致しない場合、プロセスはブロック３０４に戻る。一致する場合、プロセスはブロック３０８に進み、次に陥凹させた第２の層の上に内側スペーサが形成される。より具体的には、ブロック３０８において、プロセス３００は、複数のナノシートの各々の露出部分に沿ってスペーサ材料を形成することを含みうる。いくつかの実施形態では、スペーサ材料は、ＦＣＶ堆積又はＡＬＤ堆積のいずれかを使用して形成されうる。
【0048】
［００６６］ブロック３０９において、プロセスは、複数のナノシートの各々の第１の層のみからスペーサ材料を除去するために、スペーサ材料をエッチングすることを含みうる。スペーサ材料は、内側スペーサを形成するために、複数のナノシートの各々の第２の層に沿って残りうる。いくつかの実施形態では、隣接するナノシート上に形成されたスペーサ材料間の均一な距離を確認するために、追加の計測測定プロセスが実施されうる。必要であれば、プロセスは、追加のスペーサ材料を堆積させるためにブロック３０８に戻りうる。
【0049】
［００６７］ブロック３１０において、プロセス３００は、スペーサ材料が複数のナノシートの第１の層のみから除去された後に、ナノシートに対して側壁処理を実行することを含みうる。いくつかの実施形態では、プラズマ処理は、分離プラズマ処理又はＰＬＡＤイオン注入でありうる。
【0050】
［００６８］ブロック３１１において、プロセス３００は、複数のダミーゲートの各々の間にＳ／Ｄエピタキシャル層を形成することを含みうる。いくつかの実施形態では、Ｓ／Ｄエピタキシャル層は、ナノシート１１０の第１の層の外面と直接接触し、かつ内側スペーサと直接接触しうる。いくつかの実施形態では、Ｓ／Ｄエピタキシャル層の形成は、ＳＲＰ、ＤＰＸ、ＰＬＡＤ、及びエピタキシャル堆積機能を備えたクラスタツールを使用して実行されうる。
【0051】
［００６９］本明細書では詳細に説明しないが、例えば、デバイス１００上にエッチング停止層（ＣＥＳＬ）及びレベル間（ｉｎｔｅｒ－ｌｅｖｅｌ）誘電体（ＩＬＤ）層を形成し、続いて、ゲートトレンチを形成するためにデバイス１００からダミーゲート構造１２０を除去することによって、デバイス１００の処理が継続しうる。
【0052】
［００７０］様々な実施形態において、例えば本明細書で説明するように、デバイスの半導体層をパターニングするために使用されるデータセットを作成するための設計ツールが提供及び構成されうる。例えば、データセットは、リソグラフィ工程中に使用されるフォトマスクを生成して、本明細書に記載される構造のための層をパターニングするために生成されうる。そのような設計ツールは、１つ以上のモジュールの集合を含むことができ、ハードウェア、ソフトウェア、又これらの組合せで構成することも可能である。したがって、例えば、ツールは、１つ以上のソフトウェアモジュール、ハードウェアモジュール、ソフトウェア／ハードウェアモジュール、又は、これらの任意の組み合わせ若しくは置換の集合でありうる。他の例として、ツールは、ソフトウェアを実行する計算装置若しくは他の機器であってよく、又は、ハードウェアで実装されていてよい。
【0053】
［００７１］本明細書で使用されるように、基板ベース１０４は、シリコンウエハなどのシリコンでありうる。代替的に又は追加的には、基板ベース１０４は、別の元素半導体（ゲルマニウムなど）、化合物半導体（炭化ケイ素、ヒ化ガリウム、リン化ガリウム、リン化インジウム、ヒ化インジウム、及び／又はアンチモン化インジウムなど）、合金半導体（シリコンゲルマニウム（ＳｉＧｅ）、ＧａＡｓＰ、ＡｌＩｎＡｓ、ＡｌＧａＡｓ、ＧａＩｎＡｓ、ＧａＩｎＰ、及び／又はＧａＩｎＡｓＰなど）、又はこれらの組み合わせを含みうる。代替的には、基板ベース１０４は、シリコンオンインシュレータ（ＳＯＩ）基板、シリコンゲルマニウムオンインシュレータ（ＳＧＯＩ）基板、又はゲルマニウムオンインシュレータ（ＧＯＩ）基板などの半導体オンインシュレータ基板でありうる。半導体オンインシュレータ基板は、酸素注入による分離（ＳＩＭＯＸ）、ウエハ結合、及び／又はその他の適切な方法を使用して製造することができる。基板ベース１０４は、デバイス１００の設計要件に応じて様々なドープされた領域を含みうる。例えば、基板ベース１０４は、ｎ型ＧＡＡトランジスタ用に構成されたｐ型のドープされた領域、及びｐ型ＧＡＡトランジスタ用に構成されたｎ型のドープされた領域を含みうる。Ｐ型のドープされた領域は、ホウ素、インジウム、他のｐ型ドーパント、又はこれらの組み合わせなどのｐ型ドーパントでドープされる。Ｎ型のドープされた領域は、リン、ヒ素、その他のｎ型ドーパント、又はこれらの組み合わせなどのｎ型ドーパントでドープされる。いくつかの実施態様では、基板ベース１０４は、ｐ型ドーパントとｎ型ドーパントの組み合わせで形成されたドープされた領域を含む。様々なドープされた領域は、基板ベース１０４の真上及び／又は基板ベース１０４内に形成することができ、例えば、ｐウェル構造（ｐ－ｗｅｌｌ ｓｔｒｕｃｔｕｒｅ）、ｎウェル構造（ｎ－ｗｅｌｌ ｓｔｒｕｃｔｕｒｅ）、デュアルウェル構造（ｄｕａｌ－ｗｅｌｌ ｓｔｒｕｃｔｕｒｅ）、隆起構造、又はこれらの組み合わせを提供する。様々なドープされた領域を形成するために、イオン注入プロセス、拡散プロセス、及び／又は他の適切なドーピングプロセスが実行されうる。
【0054】
［００７２］便宜上及び明確性のために、「上部（ｔｏｐ）」、「底部（ｂｏｔｔｏｍ）」、「上側（ｕｐｐｅｒ）」、「下側（ｌｏｗｅｒ）」、「垂直（ｖｅｒｔｉｃａｌ）」、「水平（ｈｏｒｉｚｏｎｔａｌ）」、「横方向（ｌａｔｅｒａｌ）」、及び「縦方向（ｌｏｎｇｉｔｕｄｉｎａｌ）」といった用語は、本明細書では、図に見られるように、様々な構成要素及びそれらを構成する部分の相対的な配置及び配向を説明するために使用される。専門用語には、具体的に言及される文言、その派生語、及び、同様の重要度の文言が含まれよう。
【0055】
［００７３］本明細書で使用される場合、「１つの／ある」（「ａ」又は「ａｎ」）という語から始まる、単数形で記載された要素又は動作は、複数の要素又は動作を除外することが明示的に記載されていなければ、複数の要素又は動作を含むと理解されたい。更に、本開示の「１つの実施形態（ｏｎｅ ｅｍｂｏｄｉｍｅｎｔ）」への言及は、限定を意図するものではない。追加の実施形態は、記載された特徴を組み込むこともできよう。
【0056】
［００７４］更に、「実質的（ｓｕｂｓｔａｎｔｉａｌ）」又は「実質的に（ｓｕｂｓｔａｎｔｉａｌｌｙ）」という語、それに加えて「およその（ａｐｐｒｏｘｉｍａｔｅ）」又は「約／およそ（ａｐｐｒｏｘｉｍａｔｅｌｙ）」という語は、一部の実施形態では互換的に使用されてよく、当業者によって許容される任意の相対的尺度を使用して説明されうる。例えば、これらの語は、基準パラメータとの比較としての役割を果たして、（意図されている機能を提供することは可能な）ずれを示しうる。非限定的ではあるが、基準パラメータからの偏差は、例えば、１％未満、３％未満、５％未満、１０％未満、１５％未満、２０％未満などの量でありうる。
【0057】
［００７５］更に、当業者は、層、領域、又は基板といった要素が、別の要素上の「上に（ｏｎ、ｏｖｅｒ、又はａｔｏｐ）」形成され、堆積され、又は配置されると言及される場合、その要素が他の要素の上に直接的に存在しうるか、又は介在要素が存在しうることも理解するだろう。対照的に、ある要素が別の要素の「真上（ｄｉｒｅｃｔｌｙ ｏｎ、ｄｉｒｅｃｔｌｙ ｏｖｅｒ、又はｄｉｒｅｃｔｌｙ ａｔｏｐ）」にあると言及される場合には、介在要素は存在しない。
【0058】
［００７６］本開示は、本明細書に記載された特定の実施形態によって範囲が限定されるものではない。実際、本明細書に記載された実施形態に加えて、本開示の他の様々な実施形態及び本開示の変形例は、当業者であれば、上述の説明及び添付図面から明らかだろう。このため、そのような他の実施形態及び変形例は、本開示の範囲内に含まれることが意図される。更に、本開示は、特定の目的のための特定の環境における特定の実施態様の文脈で本明細書に記載されてきた。当業者であれば、本開示の有用性はこれに限定されるものではなく、本開示は、任意の数の目的のために任意の数の環境で有益に実施されうることを認識するだろう。したがって、以下に記載される特許請求項の範囲は、本明細書に記載した本開示の全範囲及び思想の観点を考慮して解釈されるべきである。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9A】
【図9B】
【図10】
【図11A】
【図11B】
【図11C】
【図12A】
【図12B】
【図13】
【図14A】
【図14B】
【国際調査報告】