特表 2024-542941 フォトニック電子集積回路チップおよびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-11-19

(54)【発明の名称】フォトニック電子集積回路チップおよびその製造方法

(51)【国際特許分類】

   G02B 6/12 20060101AFI20241112BHJP

   H01L 21/02 20060101ALI20241112BHJP

   G02B 6/136 20060101ALI20241112BHJP

   G02B 6/132 20060101ALI20241112BHJP

【ＦＩ】

G02B6/12 301

H01L27/12 B

G02B6/136

G02B6/132

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024522520

(86)(22)【出願日】2022-10-21

(85)【翻訳文提出日】2024-06-12

(86)【国際出願番号】 FR2022051998

(87)【国際公開番号】W WO2023067287

(87)【国際公開日】2023-04-27

(31)【優先権主張番号】2111256

(32)【優先日】2021-10-22

(33)【優先権主張国・地域又は機関】FR

(81)【指定国・地域】

(71)【出願人】

【識別番号】598054968

【氏名又は名称】ソイテック

【氏名又は名称原語表記】Ｓｏｉｔｅｃ

【住所又は居所原語表記】Ｐａｒｃ Ｔｅｃｈｎｏｌｏｇｉｑｕｅ ｄｅｓ ｆｏｎｔａｉｎｅｓ ｃｈｅｍｉｎ Ｄｅｓ Ｆｒａｎｑｕｅｓ ３８１９０ Ｂｅｒｎｉｎ， Ｆｒａｎｃｅ

(74)【代理人】

【識別番号】100107456

【弁理士】

【氏名又は名称】池田 成人

(74)【代理人】

【識別番号】100162352

【弁理士】

【氏名又は名称】酒巻 順一郎

(74)【代理人】

【識別番号】100123995

【弁理士】

【氏名又は名称】野田 雅一

(72)【発明者】

【氏名】ラドゥ， イオヌット

(72)【発明者】

【氏名】マルヴィル， クリストフ

【テーマコード（参考）】

2H147

【Ｆターム（参考）】

2H147AB02

2H147AB04

2H147EA13A

2H147EA13C

2H147EA14B

2H147FB13

2H147FC01

2H147FD14

2H147FD15

(57)【要約】

本発明は、半導体オンインシュレータ基板上に形成されたフォトニック電子集積回路チップであって、このシリコンオンインシュレータ基板が、埋込み誘電体層（１１）と、半導体材料の活性層（１２）と、を備え、前記チップが、活性層内に共集積化された、電子回路部分（ＣＥ１、ＣＥ２）と、電子回路部分のフォトニック相互接続インターフェース（ＩＰＩ）と、を備え、かつ電子回路部分（ＣＥ１、ＣＥ２）が、前記フォトニックインターフェース（ＩＰＩ）が中に形成された活性層領域（ＲＰ）の厚さよりも厚い厚さの活性層領域（ＲＥ１、ＲＥ２）内に形成されていることを特徴とする、フォトニック電子集積回路チップに関する。
【選択図】 図１

【特許請求の範囲】

【請求項1】

半導体オンインシュレータ基板上に形成されたフォトニック電子集積回路チップであって、前記半導体オンインシュレータ基板が、埋込み誘電体層（１１）と、半導体材料の活性層（１２）と、を備え、前記チップが、前記活性層内に共集積化された、電子回路部分（ＣＥ１、ＣＥ２）と、前記電子回路部分のフォトニック相互接続インターフェース（ＩＰＩ）と、を備え、かつ前記電子回路部分（ＣＥ１、ＣＥ２）が、前記フォトニックインターフェース（ＩＰＩ）が中に形成された活性層領域（ＲＰ）の厚さよりも厚い厚さの活性層領域（ＲＥ１、ＲＥ２）内に形成されていることを特徴とする、フォトニック電子集積回路チップ。

【請求項2】

前記フォトニックインターフェースが中に形成された前記活性層領域（ＲＰ）が、前記埋込み誘電体層（１１）と表面誘電体領域（２１）との間に挟まれており、前記電子回路部分が中に形成された前記活性層領域には、表面誘電体層が存在しない、請求項１に記載のフォトニック電子集積回路チップ。

【請求項3】

前記電子回路部分が中に形成された前記活性層領域（ＲＥ１、ＲＥ２）の前記厚さが、０．２μｍよりも厚く、好ましくは０．５μｍよりも厚い、請求項１または２に記載のフォトニック電子集積回路チップ。

【請求項4】

前記フォトニックインターフェースが中に形成された前記活性層領域（ＲＰ）の前記厚さが、０．２μｍ～０．５μｍの範囲である、請求項１～３のいずれか一項に記載のフォトニック電子集積回路チップ。

【請求項5】

前記埋込み誘電体層（１１）の厚さが、１μｍよりも厚く、好ましくは２μｍよりも厚い、請求項１～４のいずれか一項に記載のフォトニック電子集積回路チップ。

【請求項6】

前記フォトニックインターフェースが、少なくとも１つの導波路、および好ましくは活性フォトニック回路部分を備える、請求項１～５のいずれか一項に記載のフォトニック電子集積回路チップ。

【請求項7】

前記電子回路部分が、トランジスタ論理モジュールを備え、前記トランジスタが、例えば、ＦｉｎＦＥＴまたはＧＡＡＦＥＴ型である、請求項１～６のいずれか一項に記載のフォトニック電子集積回路チップ。

【請求項8】

支持基板（２０）と、埋込み誘電体層（１１）と、埋込み酸化物層によって前記支持基板から分離された半導体材料の活性層（１２）と、を備える半導体オンインシュレータ基板において、電子回路部分を形成することを意図した活性層領域（ＲＰ）が、前記電子回路部分のフォトニック相互接続インターフェースを形成することを意図した活性層領域（ＲＥ１、ＲＥ２）の厚さよりも厚いことを特徴とする、半導体オンインシュレータ基板。

【請求項9】

前記活性層（１２）をドナー基板（１０）から前記支持基板（２０）に転写するステップを含み、前記転写するステップが、前記ドナー基板と前記支持基板とを接合インターフェースにおいて酸化物層で接合する工程を含む、請求項８に記載の半導体オンインシュレータ基板を製造するための方法。

【請求項10】

前記フォトニック相互接続インターフェースを形成することを意図した前記活性層領域を形成するために、前記転写された活性層を局所的にエッチングするステップをさらに含む、請求項９に記載の方法。

【請求項11】

前記フォトニック相互接続インターフェースを形成することを意図した前記活性層領域の表面上に誘電体層を形成するステップをさらに含む、請求項１０に記載の方法。

【請求項12】

前記電子回路部分を形成することを意図した前記活性層領域を局所的なエピタキシャル成長によって形成するステップをさらに含む、請求項９に記載の方法。

【請求項13】

前記電子回路部分を形成することを意図した前記活性層領域の前記形成に先行して、誘電体層（１４）を形成するために前記転写された活性層を酸化するステップおよび前記誘電体層の局所的な除去のステップが行われ、局所的な除去後の前記残りの誘電体層（２１）が、前記局所的なエピタキシャル成長のためのマスクとして作用する、請求項１２に記載の方法。

【請求項14】

局所的なエピタキシャル成長を受けていない活性層領域の前記表面上に誘電体層（２１）を形成するステップを含む、請求項１２に記載の方法。

【請求項15】

請求項９に記載の方法に従って半導体オンインシュレータ基板を製造するステップと、
電子回路部分を形成することを意図した前記活性層領域内に電子回路部分を形成するステップと、
前記電子回路部分のフォトニック相互接続インターフェースを形成することを意図した前記活性層領域内にフォトニック相互接続インターフェースを形成するステップと、
を含む、フォトニック電子集積回路チップを製造するための方法。

【請求項16】

前記半導体オンインシュレータ基板を製造するステップが、前記フォトニック相互接続インターフェースの前記形成の全部または一部の前または後に、前記フォトニック相互接続インターフェースを形成することを意図した前記活性層領域の前記表面上に誘電体層を形成する工程を含む、請求項１５に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の分野は、集積回路の分野であり、より具体的には、同じチップ上に電子部分およびフォトニック部分を備えるフォトニック電子集積回路の分野である。

【背景技術】

【0002】

（先行技術）
ヘテロジニアスコンピューティングは、中央処理装置（ＣＰＵ）、画像処理装置（ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、ニューラルネットワークアクセラレータ、および共有メモリリソースなどの様々な電子回路を伴う。

【0003】

これらの電子回路は、一般に、所望の計算能力を達成するマルチコア処理ユニットを形成するために、金属ワイヤ／コネクタを使用して互いに接続されている。しかしながら、このタイプの組立体は、帯域幅および電力密度を制限する。

【0004】

フォトニクスは、電気的相互接続の制限を克服することができるチップ内またはチップ間光通信を提供するための有望な技術を構成する。

【0005】

したがって、２．５Ｄまたは３Ｄ集積化により、電子回路部分をフォトニック相互接続インターフェースと組み合わせることが可能になる。このような集積化にはフォトニックインターポーザおよび銅の垂直相互接続が必要であるため、それでもなお前述の制限を完全に克服することはできない。

【0006】

このため、同じチップ上でエレクトロニクスとフォトニクスとを組み合わせることは、これらの技術の各々の相反する要件、特に製造の観点から、そのような組合せが困難であることが判明したとしても、望ましい。

【0007】

したがって、例えば、同じシリコンオンインシュレータ（ＳＯＩ）基板上の電子回路を、光学経路によって電子回路に相互接続機能を提供する光学デバイスと共集積化するための解決策を記載する、Ｓｕｎ Ｃ．，Ｗａｄｅ Ｍ．，Ｌｅｅ Ｙ．らによるタイトル「Ｓｉｎｇｌｅ－ｃｈｉｐ ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ ｔｈａｔ ｃｏｍｍｕｎｉｃａｔｅｓ ｄｉｒｅｃｔｌｙ ｕｓｉｎｇ ｌｉｇｈｔ」、Ｎａｔｕｒｅ ５２８、５３４～５３８（２０１５）の論文が知られている。

【0008】

この解決策は、電子トランジスタの本体および光導波路のコアの両方を形成するために、埋込み酸化物層によって支持基板から分離されたシリコンの薄い表面層を備えるＳＯＩ基板を提供することと、シリコンの薄い表面層を構造化することと、を含む。しかしながら、ＳＯＩ基板の埋込み酸化物層が薄いと（＜２００ｎｍ）、導波路内を伝播する光は支持基板内にエバネッセント的に漏れやすく、これは導波路内での大きな損失をもたらし得る。この問題に対処するために、この解決策は、エッチングによって光学デバイスを備える領域の下の支持基板を取り除くために、チップの電気的封止に続いて基板の選択的除去を進めることを推奨する。

【0009】

しかしながら、この選択的な封止後除去を達成することは困難であり、この解決策を産業化することは困難である。

【発明の概要】

【0010】

（発明の開示）
本発明の目的は、最小数の金属相互接続により、電子回路部分のためのチップ内またはチップ間光通信を提供するフォトニック相互接続インターフェースと電子回路部分が同じ基板上にあるモノリシック集積化のためのより簡単な解決策を提案することである。

【0011】

この目的のために、本発明は、第１の態様によれば、半導体オンインシュレータ基板上に形成されたフォトニック電子集積回路チップであって、このシリコンオンインシュレータ基板が、埋込み誘電体層と、半導体材料の活性層と、を備える、フォトニック電子集積回路チップを提案する。チップは、活性層内に共集積化された、電子回路部分と、電子回路部分のフォトニック相互接続インターフェースと、を備える。電子回路部分は、前記フォトニックインターフェースが中に形成された活性層領域の厚さよりも厚い厚さの活性層領域内に形成されている。

【0012】

このチップのいくつかの好ましいが非限定的な態様は、以下の、
－前記フォトニックインターフェースが中に形成された活性層領域が、埋込み誘電体層と表面誘電体領域との間に挟まれており、電子回路部分が中に形成された活性層領域には、表面誘電体層が存在しない、
－電子回路部分が中に形成された活性層領域の厚さが、０．２μｍよりも厚く、好ましくは０．５μｍよりも厚い、
－前記フォトニックインターフェースが中に形成された活性層領域の厚さが、０．２μｍ～０．５μｍの範囲である、
－埋込み誘電体層の厚さが、１μｍよりも厚く、好ましくは２μｍよりも厚い、
－フォトニックインターフェースが、少なくとも１つの導波路を備える、
－フォトニックインターフェースが、活性フォトニック回路部分をさらに備える、
－電子回路部分が、トランジスタ論理モジュールを備える、
－トランジスタが、ＦｉｎＦＥＴまたはＧＡＡＦＥＴ型である、
ということである。

【0013】

第２の態様によれば、本発明は、支持基板と、埋込み誘電体層と、埋込み酸化物層によって支持基板から分離された半導体材料の活性層と、を備える半導体オンインシュレータ基板に関する。電子回路部分を形成することを意図した活性層領域は、電子回路部分のフォトニック相互接続インターフェースを形成することを意図した活性層領域の厚さよりも厚い。

【0014】

第３の態様によれば、本発明は、活性層をドナー基板から支持基板に転写するステップを含み、前記転写するステップが、ドナー基板と支持基板とを接合インターフェースにおいて酸化物層で接合する工程を含む、第２の態様による半導体オンインシュレータ基板を製造するための方法に関する。

【0015】

方法のいくつかの好ましいが非限定的な態様は、以下の、
－方法が、フォトニック相互接続インターフェースを形成することを意図した活性層領域を形成するために、転写された活性層を局所的にエッチングするステップをさらに含む、
－方法が、フォトニック相互接続インターフェースを形成することを意図した活性層領域の表面上に誘電体層を形成するステップをさらに含む、
－方法が、電子回路部分を形成することを意図した活性層領域を局所的なエピタキシャル成長によって形成するステップをさらに含む、
－電子回路部分を形成することを意図した活性層領域の形成に先行して、誘電体層を形成するために転写された活性層を酸化するステップおよび誘電体層の局所的な除去のステップが行われ、局所的な除去後の残りの誘電体層が、局所的なエピタキシャル成長のためのマスクとして作用する、
－方法が、局所的なエピタキシャル成長を受けていない活性層領域の表面上に誘電体層を形成するステップを含む、
ということである。

【0016】

第４の態様によれば、本発明は、以下の、
－第３の態様による方法に従って半導体オンインシュレータ基板を製造するステップと、
－電子回路部分を形成することを意図した活性層領域内に電子回路部分を形成するステップと、
－電子回路部分のフォトニック相互接続インターフェースを形成することを意図した活性層領域内にフォトニック相互接続インターフェースを形成するステップと、
を含む、フォトニック電子集積回路チップを製造するための方法に関する。

【0017】

半導体オンインシュレータ基板を製造するステップは、フォトニック相互接続インターフェースの形成の全部または一部の前または後に、フォトニック相互接続インターフェースを形成することを意図した活性層領域の表面上に誘電体層を形成する工程含む。

【0018】

本発明のさらなる態様、目的、利点、および特徴は、非限定的な例として提供されるその好ましい実施形態の以下の詳細な説明を、添付の図面を参照しながら読むことによってより明らかになるであろう。

【図面の簡単な説明】

【0019】

【図1】本発明によるフォトニック電子集積回路チップの図である。

【図2】単結晶Ｓｉドナー基板の概略断面図である。

【図3】単結晶Ｓｉドナー基板の表面上の誘電体層の形成を示す概略断面図である。

【図4】転写される単結晶Ｓｉの活性層を画定するための、イオン種の注入による図２のドナー基板内の脆弱平面の形成を示す概略断面図である。

【図5】図３のドナー基板および支持基板の組立体を示す概略断面図である。

【図6】単結晶Ｓｉ活性層を支持基板上に転写するための、脆弱平面に沿ったドナー基板の剥離を示す概略断面図である。

【図7】図６の剥離後の単結晶Ｓｉ活性層の局所的なエッチングを示す概略断面図である。

【図8】図７の局所的なエッチング後の単結晶Ｓｉ活性層の酸化を示す概略断面図である。

【図9】図８の酸化によって形成された酸化物層の局所的な除去を示す概略断面図である。

【図10】図６の剥離後の単結晶Ｓｉ活性層の酸化を示す概略断面図である。

【図11】図１０の酸化によって形成された酸化物層の局所的な除去を示す概略断面図である。

【図12】図１１の酸化物層の局所的な除去後に残っている酸化物層をマスクとして使用する局所的なエピタキシャル成長を示す概略断面図である。

【発明を実施するための形態】

【0020】

（特定の実施形態の詳細な開示）
図１を参照すると、本発明は、半導体オンインシュレータ基板上に形成されたフォトニック電子集積回路チップに関し、このシリコンオンインシュレータ基板は、埋込み誘電体層１１と、半導体材料、例えば単結晶シリコンの活性層１２と、を備える。埋込み誘電体層１１は、典型的には、半導体材料１２の活性層を支持基板２０から分離する。

【0021】

本発明によるチップは、活性層１２内に共集積化された、電子回路部分ＣＥ１、ＣＥ２、および電子回路部分のフォトニック相互接続インターフェースＩＰＩを備える。図１の例では、フォトニック相互接続インターフェースＩＰＩは、２つの電子回路部分ＣＥ１およびＣＥ２を相互接続するチップ内インターフェースとして機能する。本発明はまた、チップ内に集積された電子回路部分を別のチップ内に集積された電子回路部分と相互接続するチップ間インターフェースとして機能するフォトニック相互接続インターフェースＩＰＩにも及ぶ。

【0022】

各電子回路部分ＣＥ１、ＣＥ２は、例えばＦｉｎＦＥＴ（「フィン電界効果トランジスタ」）型トランジスタまたはＧＡＡＦＥＴ（「全周ゲート電界効果トランジスタ」）型トランジスタに基づくトランジスタ論理モジュールを備え得る。

【0023】

フォトニックインターフェースＩＰＩは、典型的には、少なくとも１つの導波路を備える。フォトニックインターフェースＩＰＩはまた、例えば、電気光学変調器またはさらにはインターフェースＩＰＩ上に転写されるレーザなどの、活性フォトニック回路部分を備え得る。

【0024】

本発明によれば、電子回路部分ＣＥ１、ＣＥ２は活性層領域ＲＥ１、ＲＥ２内に形成されており、活性層領域ＲＥ１、ＲＥ２の厚さは、前記フォトニックインターフェースＩＰＩが中に形成された活性層領域ＲＰの厚さよりも厚い。

【0025】

電子回路部分ＣＥ１、ＣＥ２が中に形成された活性層領域ＲＥ１、ＲＥ２の厚さは、０．２μｍよりも厚くあり得、好ましくは０．５μｍよりも厚くあり得る。

【0026】

フォトニックインターフェースＩＰＩが活性層領域ＲＰの一部としてその中に形成された活性層領域ＲＰの厚さは、０．２μｍ～０．５μｍの範囲であり得る。

【0027】

埋込み誘電体層は、２００ｎｍを超える厚さ、例えば１μｍを超える厚さであり得、好ましくは２μｍを超える厚さであり得る。

【0028】

好ましい実施形態では、前記フォトニックインターフェースＩＰＩが中に形成された活性層領域ＲＰは、埋込み誘電体層１１と表面誘電体領域２１との間に挟まれており、電子回路部分ＣＥ１、ＣＥ２が中に形成された活性層領域ＲＥ１、ＲＥ２には、表面誘電体層が存在しない。表面誘電体領域２１の厚さは、典型的には、前記フォトニックインターフェースＩＰＩが中に形成された活性層領域ＲＰと、電子回路部分ＣＥ１、ＣＥ２が中に形成された活性層領域ＲＥ１、ＲＥ２との間の厚さの差に対応する。

【0029】

したがって、本発明によるチップは、厚い埋込み酸化物層を有する半導体オンインシュレータ基板上に製造される。電子回路部分を形成することを意図した活性層領域は、この部分の動作が埋込み酸化物層によって悪影響を受けるのを防止するのに十分な厚さである。さらに、フォトニック相互接続インターフェースを活性層領域の一部として形成することを意図した活性層領域は、水平面内に高品質の光相互接続を形成するために最適化された厚さおよび光閉じ込めを呈する。

【0030】

別の態様によれば、本発明は、埋込み誘電体層１１と、半導体材料の活性層１２と、を備える半導体オンインシュレータ基板に関する。この基板において、電子回路部分ＣＥ１、ＣＥ２を形成することを意図した活性層領域ＲＥ１、ＲＥ２は、電子回路部分のフォトニック相互接続インターフェースＩＰＩを形成することを意図した活性層領域ＲＰの厚さよりも厚い。

【0031】

本発明はまた、このような半導体オンインシュレータ基板を製造するための方法に関し、この方法は、活性層をドナー基板から支持基板に転写することを含む。このような転写は、典型的には、ドナー基板と支持基板とを接合インターフェースにおいて酸化物層で接合することを含み、ドナー基板の裏面を薄くすることによるＢＥＳＯＩ技術に従って、またはイオン種をドナー基板内に注入することによって事前に形成された脆弱平面の近傍で剥離することによるＳｍａｒｔ Ｃｕｔ（商標）技術に従って実行され得る。

【0032】

以下、Ｓｍａｒｔ Ｃｕｔ（商標）技術を用いたこのような製造方法の様々な例について説明する。図２を参照すると、このような方法は、少なくとも表面部分が半導体材料で作製されたドナー基板１０を提供することによって開始することができる。単結晶Ｓｉのバルク基板１０が図に示されている。図３を参照すると、方法は、ドナー基板１０上に酸化物層１１を形成するステップを含み、この酸化物層は、上述の埋込み誘電体層１１の全部または一部を形成することが意図されている。

【0033】

別の実施形態によれば、方法は、支持基板２０上に酸化物層１１を形成するステップを含む。

【0034】

図４を参照すると、方法は、転写される単結晶Ｓｉ活性層１２を画定する脆弱平面１３を形成するように、ドナー基板１０内にイオン種を注入することをさらに含む。注入される種は、典型的には、水素および／またはヘリウムを含む。当業者は、必要な注入ドーズ量およびエネルギーを定義することができるであろう。

【0035】

酸化物層が支持基板２０上に形成されたとき、ドナー基板上にはそのような酸化物層が存在しないため、脆弱平面１３をドナー基板内により深く形成することができ、これにより最終的に、より厚い活性層１２が転写されることが可能になる。

【0036】

図５を参照すると、方法は、前記注入の後に、ドナー基板１０と支持基板２０とを接合することを含む。接合は、接触する表面の分子付着によって得られる直接接合を伴う。図６を参照すると、方法は、次いで、単結晶Ｓｉ活性層１２を支持基板２０上に転写するように、脆弱平面１３に沿ってドナー基板１０を剥離することを含む。既知の方法において、この剥離は、熱処理、機械的作用、またはこれらの手段の組合せによって引き起こされ得る。ドナー基板の残り１０’は、任意選択で、別の使用を視野に入れて再利用することができる。

【0037】

次いで、転写された単結晶Ｓｉ活性層１２に、１つ以上の仕上げ作業を適用することができる。例えば、イオン種の注入に関連する欠陥を除去し、転写された単結晶Ｓｉ活性層１２の粗さを低減するために、平滑化、洗浄、またはさらには研磨、例えば化学機械研磨（ＣＭＰ）を実行することが可能である。

【0038】

１つの可能な実施形態では、注入エネルギーは、転写された活性層１２の厚さが電子回路部分の製作に適するようなものであり、この厚さは、例えば０．２μｍよりも厚く、好ましくは０．５μｍよりも厚い。このような例では、図７に示すように、方法は、フォトニック相互接続インターフェースを形成することを意図した活性層領域ＲＰを形成するために、転写された活性層１２を局所的にエッチングすることを含み得る。活性層領域の一部としてのエッチングされていない領域は、電子回路部分を形成することを意図した活性層領域ＲＥ１、ＲＥ２が形成されることを可能にする。方法は、フォトニック相互接続インターフェースを形成することを意図した活性層領域の表面上に誘電体層２１を形成することに続くことができる。この形成は、図８および図９に示すように、活性層１２の熱酸化と、それに続いて電子回路部分を形成することを意図した活性層の１つ以上の領域内にこのように形成された酸化物層の局所的な除去と、を含み得る。代替的な実施形態では、このような形成は、例えば窒化物ベースのマスクを用いた活性層の他の領域のマスクを使用することによる、フォトニック相互接続インターフェースの形成を意図した活性層の１つ以上の領域内で実行される活性層の局所的な酸化を含み得る。

【0039】

別の代替的な実施形態では、図７に示す局所的なエッチングに続いて、方法は、誘電体層２１の形成前にフォトニック相互接続インターフェースの全部または一部を形成することを含み得る。例えば、方法は、導波路上の誘電体層２１の形成を進める前に、エッチングされた領域ＲＰ内に導波路を成形することを含み得る。したがって、この導波路は誘電体層内に十分に閉じ込められ、それによって光損失をさらに最小限に抑える。

【0040】

別の可能な実施形態では、注入エネルギーは、転写された活性層１２の厚さが電子回路部分の製作に直接的には適さないようなものである。このような例では、方法は、電子回路部分を形成することを意図した活性層領域をエピタキシャル成長によって形成することを含む。

【0041】

この他の実施形態の第１の変形例では、方法は、図６に示す剥離に続き、図１０に示すように、例えば熱酸化によって、転写された活性層１２上に誘電体層１４を形成することを伴うステップと、次いで、図１１に示すように、電子回路部分を形成することを意図した活性層の１つ以上の領域内で誘電体層１４の局所的な除去を実行することを伴うステップと、を含み、残りの誘電体は、フォトニックインターフェースを形成することを意図した活性層領域を覆う表面層２１を形成する。図１２に示すように、電子回路部分を形成することを意図した活性層の１つ以上の領域内の活性層を厚くするために使用される局所的なエピタキシャル成長がその後実行され、誘電体層２１は、その局所的な除去後に残存し、局所的なエピタキシャル成長のためのマスクとして作用することができる。

【0042】

第２の代替的な実施形態では、電子回路部分を形成することを意図した活性層領域の形成は、図６に示す剥離の直後に実行される局所的なエピタキシャル成長を含む。この局所的なエピタキシャル成長の後に、フォトニックインターフェースを形成することを意図した活性層領域を覆う表面層２１を形成するための酸化が続く。この酸化は、局所的なエピタキシャル成長を受けない活性層領域の表面上に誘電体層を形成するための局所的な酸化であり得る。あるいは、この酸化はウェハ全体の酸化を伴い得、その後、フォトニックインターフェースを形成することを意図した活性層領域を覆う表面層２１のみを残すために局所的な除去が続く。

【0043】

第３の代替的な実施形態では、図６に示す剥離に続いてウェハ全体のエピタキシャル成長が実行される。このエピタキシャル成長の後に、フォトニックインターフェースを形成することを意図した活性層領域を覆う表面層２１を形成するための局所的なエッチングおよび酸化が続く。

【0044】

本発明はまた、特に図１を参照して上述したようなフォトニック電子集積回路チップを製造するための方法に関する。この方法は、以下の、
－半導体オンインシュレータ基板を、その様々な代替的な実施形態が上記に開示されている方法に従って製造するステップと、
－電子回路部分を形成することを意図した活性層領域内に電子回路部分を形成するステップと、
－電子回路部分のフォトニック相互接続インターフェースを形成することを意図した活性層領域内にフォトニック相互接続インターフェースを形成するステップと、
を含む。

【0045】

この方法では、半導体オンインシュレータ基板を製造することは、フォトニック相互接続インターフェースの形成の全部または一部の前または後に、フォトニック相互接続インターフェースを形成することを意図した活性層領域の表面上に誘電体層２１を形成することを含み得る。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【国際調査報告】