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特表2024-543033メモリインターフェースの電圧温度（ＶＴ）ドリフトの補償方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-11-19
(54)【発明の名称】メモリインターフェースの電圧温度（ＶＴ）ドリフトの補償方法
(51)【国際特許分類】
G06F 12/00 20060101AFI20241112BHJP
G06F 1/10 20060101ALI20241112BHJP
G11C 7/04 20060101ALI20241112BHJP
G11C 7/22 20060101ALI20241112BHJP
【ＦＩ】
G06F12/00 564D
G06F12/00 597D
G06F1/10 510
G11C7/04
G11C7/22
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2024526595
(86)(22)【出願日】2022-10-27
(85)【翻訳文提出日】2024-06-17
(86)【国際出願番号】 US2022048059
(87)【国際公開番号】W WO2023081055
(87)【国際公開日】2023-05-11
(31)【優先権主張番号】63/276,950
(32)【優先日】2021-11-08
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/855,066
(32)【優先日】2022-06-30
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】591016172
【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】100108833
【弁理士】
【氏名又は名称】早川 裕司
(74)【代理人】
【識別番号】100111615
【弁理士】
【氏名又は名称】佐野 良太
(74)【代理人】
【識別番号】100162156
【弁理士】
【氏名又は名称】村雨 圭介
(72)【発明者】
【氏名】アーロン ディー ウィリー
(72)【発明者】
【氏名】カーシク ゴパラクリシュナン
(72)【発明者】
【氏名】プラディープ ジャヤラマン
【テーマコード（参考）】
5B160
【Ｆターム（参考）】
5B160CC03
(57)【要約】
データ処理システムは、メモリに結合されたデータプロセッサを含む。データプロセッサは、基準クロック信号を提供するための基準クロック発生回路と、基準クロック信号を第１の量だけ遅延させて、コマンド及びアドレス信号を提供するための第１の遅延回路と、基準クロック信号を第２の量だけ遅延させて、読み取りデータ信号を提供するための第２の遅延回路と、第１の量及び第２の量の電流値を決定するための較正回路と、測定した温度変化、少なくとも１つの電圧感度係数及び少なくとも１つの温度感度係数に基づいて第１の量及び第２の量におけるドリフトを計算し、ドリフトに従って第１の量及び第２の量を更新するための補償回路と、を含む。
【選択図】図１
【選択図】図１
【特許請求の範囲】
【請求項1】
メモリに結合されたデータプロセッサを備えるデータ処理システムであって、前記データプロセッサは、
基準クロック信号を提供するための基準クロック発生回路と、
前記基準クロック信号を第１の量だけ遅延させて、コマンド及びアドレス信号を提供するための第１の遅延回路と、
前記基準クロック信号を第２の量だけ遅延させて、読み取りデータ信号を提供するための第２の遅延回路と、
前記第１の量及び前記第２の量の電流値を決定するための較正回路と、
測定した温度変化、少なくとも１つの電圧感度係数及び少なくとも１つの温度感度係数に基づいて前記第１の量及び前記第２の量におけるドリフトを計算し、前記ドリフトに従って前記第１の量及び前記第２の量を更新するための補償回路と、を備える、
データ処理システム。
【請求項2】
前記補償回路は、前記メモリに提供される書き込みクロック信号と前記メモリから受信した読み取りクロック信号との間のタイミングドリフトに基づいて、前記第１の量及び前記第２の量におけるドリフトを計算する、請求項１のデータ処理システム。
【請求項3】
前記較正回路は、メモリ動作を発行して前記電流値を決定する較正コントローラと、
前記較正コントローラに結合された、前記メモリ動作に応じて前記メモリに信号を提供するためのメモリ物理層インターフェース回路（ＰＨＹ）と、を備える、
請求項１のデータ処理システム。
【請求項4】
前記メモリは、前記少なくとも１つの電圧感度係数及び前記少なくとも１つの温度感度係数を記憶するためのモードレジスタを備える、
請求項１のデータ処理システム。
【請求項5】
前記メモリは、前記メモリの温度を測定するための温度センサを備え、
前記メモリは、所定の動作中に前記温度を前記データプロセッサに提供する、
請求項１のデータ処理システム。
【請求項6】
前記所定の動作は、リフレッシュ動作を含む、請求項５のデータ処理システム。
【請求項7】
前記補償回路は、前記第１の量及び前記第２の量の何れかのドリフトがそれぞれの許容閾値を超えることに応じて、前記較正回路にフルリンク再トレーニングシーケンスを実行させる、請求項１のデータ処理システム。
【請求項8】
メモリに結合されるように構成されたデータプロセッサであって、基準クロック信号を提供するための基準クロック発生回路と、
前記基準クロック信号を第１の量だけ遅延させて、コマンド及びアドレス信号を提供するための第１の遅延回路と、
前記基準クロック信号を第２の量だけ遅延させて、読み取りデータ信号を提供するための第２の遅延回路と、
前記第１の量及び前記第２の量の電流値を決定するための較正回路と、
測定した温度変化、少なくとも１つの電圧感度係数及び少なくとも１つの温度感度係数に基づいて前記第１の量及び前記第２の量におけるドリフトを計算し、前記ドリフトに従って前記第１の量及び前記第２の量を更新するための補償回路と、を備える、
データプロセッサ。
【請求項9】
前記補償回路は、前記メモリに提供される書き込みクロック信号と前記メモリから受信した読み取りクロック信号との間のタイミングドリフトに基づいて、前記第１の量及び前記第２の量におけるドリフトを計算する、請求項８のデータプロセッサ。
【請求項10】
前記較正回路は、メモリ動作を発行して前記電流値を決定する較正コントローラと、
前記較正コントローラに結合された、前記メモリ動作に応じて前記メモリに信号を提供するためのメモリ物理層インターフェース回路（ＰＨＹ）と、を備える、
請求項８のデータプロセッサ。
【請求項11】
前記補償回路は、前記メモリの少なくとも１つのモードレジスタから前記少なくとも１つの電圧感度係数及び前記少なくとも１つの温度感度係数を読み取るように構成されている、請求項８のデータプロセッサ。
【請求項12】
前記補償回路は、前記第１の量及び前記第２の量の何れかのドリフトがそれぞれの許容閾値を超えることに応じて、前記較正回路にフルリンク再トレーニングシーケンスを実行させる、請求項８のデータプロセッサ。
【請求項13】
データプロセッサがメモリにアクセスするためのタイミング値を更新して、リンクの再トレーニングを実行することなく、動作中に電圧温度（ＶＴ）ドリフトを補償するための方法であって、基準クロック信号を生成することと、
第１の遅延回路を使用して第１の量だけ前記基準クロック信号を遅延させて、コマンド及びアドレス信号を提供することと、
第２の遅延回路を使用して第２の量だけ前記基準クロック信号を遅延させて、読み取りデータ信号を提供することと、
較正回路を使用して前記第１の量及び前記第２の量の電流値を決定することと、
補償回路を使用して、測定した温度変化、少なくとも１つの電圧感度係数及び少なくとも１つの温度感度係数に基づいて前記第１の量及び前記第２の量におけるドリフトを計算することと、を含む、
方法。
【請求項14】
前記メモリに提供される書き込みクロック信号と前記メモリから受信した読み取りクロック信号との間のタイミングドリフトに基づいて、前記第１の量及び前記第２の量におけるドリフトを計算することを含む、請求項１３の方法。
【請求項15】
前記メモリに提供される書き込みクロック信号と、読み取りサイクル中に前記メモリから受信した読み取りクロック信号と、の間のタイミングドリフトを測定することを含む、請求項１４に記載の方法。
【請求項16】
前記メモリに提供される書き込みクロック信号と、リフレッシュ期間中に前記メモリから受信した読み取りクロック信号と、の間のタイミングドリフトを測定することを含む、請求項１４の方法。
【請求項17】
前記メモリに提供される書き込みクロック信号と、前記読み取りクロック信号を連続トグルモードにするように前記メモリのモードレジスタを設定することによって受信した前記読み取りクロック信号と、の間のタイミングドリフトを測定することを含む、請求項１４の方法。
【請求項18】
前記メモリの温度を測定することと、所定の動作中に前記温度を前記データプロセッサに提供することと、を含む、
請求項１３の方法。
【請求項19】
前記所定の動作中に前記温度を前記データプロセッサに提供することは、前記メモリのリフレッシュ動作中に前記温度を前記データプロセッサに提供することを含む、
請求項１８の方法。
【請求項20】
前記第１の量及び前記第２の量の何れかのドリフトがそれぞれの許容閾値を超えることに応じて、前記較正回路にフルリンク再トレーニングシーケンスを実行させることを含む、請求項１３の方法。
【発明の詳細な説明】
【背景技術】
【0001】
現代のダイナミックランダムアクセスメモリ（dynamic random-access memory、ＤＲＡＭ）は、ＤＲＡＭと、グラフィックス処理ユニット（graphics processing unit、ＧＰＵ）、中央処理ユニット（central processing unit、ＣＰＵ）等の１つ以上のデータプロセッサとを接続するバス上のデータ伝送の速度を増加させることによって、高いメモリ帯域幅を提供する。一例では、グラフィックスダブルデータ速度（graphics double data rate、ＧＤＤＲ）メモリは、グラフィックスアプリケーションに必要とされる高帯域幅に対応するためにデータ伝送レートの境界を押し上げてきた。データの正確な受信を保証するために、現代のＧＤＤＲメモリは、受信回路が確実にデータを正確に取り込むことができるように、動作の前に大規模なトレーニングを必要としてきた。しかしながら、時間とともに、ＧＤＤＲデータ伝送システムは、電圧温度（ＶＴ）ドリフトを経験し、これにより遅延の最適点が変化して、定期的な再トレーニングの実行が必要となり、再トレーニングの実行中にはシステム動作の停止が必要になる。
【図面の簡単な説明】
【0002】
【図1】いくつかの実施形態による、ＶＴドリフトを補償するデータ処理システムのブロック図である。
【発明を実施するための形態】
【0003】
以下の説明において、異なる図面における同一の符号の使用は、同様のアイテム又は同一のアイテムを示す。別段の言及がなければ、「結合される（coupled）」という単語及びその関連する動詞形は、当該技術分野で周知の手段による直接接続及び間接電気接続の両方を含み、また、別段の言及がなければ、直接接続の任意の記述は、好適な形態の間接電気接続を使用する代替の実施形態も同様に意味する。
【0004】
データ処理システムは、メモリに結合されたデータプロセッサを含む。データプロセッサは、基準クロック信号を提供するための基準クロック発生回路と、基準クロック信号を第１の量だけ遅延させてコマンド及びアドレス信号を提供するための第１の遅延回路と、基準クロック信号を第２の量だけ遅延させて読み取りデータ信号を提供するための第２の遅延回路と、第１の量及び第２の量の電流値を決定するための較正回路と、測定した温度変化、少なくとも１つの電圧感度係数及び少なくとも１つの温度感度係数に基づいて第１の量及び第２の量におけるドリフトを計算し、ドリフトに従って第１の量及び第２の量を更新するための補償回路と、を含む。
【0005】
メモリに結合されるように適合されたデータプロセッサは、基準クロック発生回路と、第１の遅延回路と、第２の遅延回路と、較正回路と、補償回路と、を含む。基準クロック発生回路は、基準クロック信号を提供する。第１の遅延回路は、基準クロック信号を第１の量だけ遅延させて、コマンド及びアドレス信号を提供する。第２の遅延回路は、基準クロック信号を第２の量だけ遅延させて、読み取りデータ信号を提供する。較正回路は、第１の量及び第２の量の電流値を決定する。補償回路は、測定した温度変化、少なくとも１つの電圧感度係数及び少なくとも１つの温度感度係数に基づいて第１の量及び第２の量におけるドリフトを計算し、ドリフトに従って第１の量及び第２の量を更新する。
【0006】
データプロセッサがメモリにアクセスするためのタイミング値を更新して、リンクの再トレーニングを実行することなく、動作中に電圧温度（ＶＴ）ドリフトを補償するための方法は、基準クロック信号を生成することを含む。基準クロック信号は、第１の遅延回路を使用して第１の量だけ遅延され、コマンド及びアドレス信号を提供する。基準クロック信号は、第２の遅延回路を使用して第２の量だけ遅延され、読み取りデータ信号を提供する。当該第１の量及び当該第２の量の電流値は、較正回路を使用して決定される。当該第１の量及び当該第２の量におけるドリフトは、補償回路を使用して、測定した温度変化、少なくとも１つの電圧感度係数及び少なくとも１つの温度感度係数に基づいて計算される。
【0007】
図１は、いくつかの実施形態による、ＶＴドリフトを補償するデータ処理システム１００のブロック図である。データ処理システム１００は、概して、グラフィックス処理ユニット（ＧＰＵ）１１０、ホスト中央処理ユニット（ＣＰＵ）１２０、ダブルデータ速度（ＤＤＲ）メモリ１３０及びグラフィックスＤＤＲ（ＧＤＤＲ）メモリ１４０の形態のデータプロセッサを含む。
【0008】
ＧＰＵ１１０は、最適化されたグラフィックス処理、レンダリング及び表示のために非常に高い性能を有する離散グラフィックスプロセッサであるが、これらのタスクを実行するために高いメモリ帯域幅を必要とする。ＧＰＵ１１０は、概して、コマンドプロセッサ１１１のセットと、グラフィックス単一命令複数データ（single instruction, multiple data、ＳＩＭＤ）コア１１２と、キャッシュ１１３のセットと、メモリコントローラ１１４と、ＤＤＲ物理インターフェース回路（ＤＤＲ ＰＨＹ）１１７と、ＧＤＤＲ ＰＨＹ１１８と、を含む。
【0009】
コマンドプロセッサ１１１は、ＯｐｅｎＧＬプログラミング言語で指定されるもの等の高レベルグラフィックス命令を解釈するために使用される。コマンドプロセッサ１１１は、ＯｐｅｎＧＬ命令等の高レベルグラフィックス命令を受信するためのメモリコントローラ１１４への双方向接続、キャッシュ１１３への双方向接続、及び、グラフィックスＳＩＭＤコア１１２への双方向接続を有する。高レベル命令の受信に応じて、コマンドプロセッサは、キャッシュ１１３を一時記憶装置として使用して、フレームデータ等のデータのレンダリング、幾何学的処理、シェーディング及びラスタ化のための低レベル命令を発行する。グラフィックス命令に応じて、グラフィックスＳＩＭＤコア１１２は、大規模並列方式で大きいデータセットに対して低レベル命令を実行する。コマンドプロセッサ１１１及びキャッシュ１１３は、入力データ及び出力（例えば、レンダリング及びラスタ化された）データの一時的な記憶のために使用される。また、キャッシュ１１３は、グラフィックスＳＩＭＤコア１１２への双方向接続と、メモリコントローラ１１４への双方向接続と、を有する。
【0010】
メモリコントローラ１１４は、コマンドプロセッサ１１１に接続された第１の上流ポートと、キャッシュ１１３に接続された第２の上流ポートと、ＤＤＲ ＰＨＹ１１７への第１の下流双方向ポートと、ＧＤＤＲ ＰＨＹ１１８への第２の下流双方向ポートと、を有する。本明細書で使用される場合、「上流」ポートは、データプロセッサに向かい、且つ、メモリから離れる回路の側にあり、「下流」ポートは、データプロセッサから離れ、且つ、メモリに向かう方向にある。メモリコントローラ１１４は、ＤＤＲメモリ１３０及びＧＤＤＲメモリ１４０との間のデータ転送のタイミング及び順序付けを制御する。ＤＤＲ及びＧＤＤＲメモリは非対称アクセスを有し、すなわち、メモリ内のオープンページへのアクセスは、クローズドページへのアクセスよりも高速である。メモリコントローラ１１４は、メモリアクセスコマンドを格納し、例えば、特定のサービス品質目標を遵守しながらオープンページへのアクセスを優先することによって、効率のためにそれらを順不同で処理する。
【0011】
ＤＤＲ ＰＨＹ１１７は、メモリコントローラ１１４の第１の下流ポートに接続された上流ポートと、ＤＤＲメモリ１３０に双方向に接続された下流ポートと、を有する。ＤＤＲ ＰＨＹ１１７は、ＤＤＲバージョン５（ＤＤＲ５）等のＤＤＲメモリ１３０のバージョンの全ての指定されたタイミングパラメータを満たし、メモリコントローラ１１４の指示でタイミング較正動作を実行する。同様に、ＧＤＤＲ ＰＨＹ１１８は、メモリコントローラ１１４の第２の下流ポートに接続された上流ポートと、ＧＤＤＲメモリ１４０に双方向に接続された下流ポートと、を有する。ＧＤＤＲ ＰＨＹ１１８は、ＧＤＤＲメモリ１４０のバージョンの全ての指定されたタイミングパラメータを満たし、メモリコントローラ１１４の指示でタイミング較正動作を実行する。
【0012】
ＤＤＲメモリ１３０及びＧＤＤＲメモリ１４０へのインターフェースタイミングは、ＶＴドリフトの影響を受けやすい。ＶＴドリフトを補償するための既知の技術は、リンクの定期的な再トレーニングを中心とする。しかしながら、再トレーニングは、再トレーニングの実行中にシステム内の全動作を停止させ、これにより性能が損なわれ、グラフィックスワークロードのジャンプ及び停止を引き起こし、ユーザエクスペリエンスを損なわせ得る。
【0013】
定期的な再トレーニングの負担を克服するために、本発明者らは、ＶＴ誘起位相ドリフトに対するシステムリンク感度を低減するための様々な方法を開発した。開示するＶＴドリフト補償方法は、定期的な高速リンク位相の再トレーニングの必要性を低減し、場合によっては、それを排除する。例示的な実施形態では、本技術は、ＧＤＤＲメモリインターフェースに適用されるが、ＧＤＤＲメモリだけにもメモリインターフェースだけにも限定されるものではない。
【0014】
図１に示すように、メモリコントローラ１１４は、基本的なリンク較正を実行するための較正コントローラ１１５と、頻繁な再トレーニングを必要とせずにＶＴドリフトを補償するための補償回路１１６と、を含み、したがって、システム性能を向上させ、ユーザエクスペリエンスを改善する。
【0015】
較正コントローラ１１５は、ＤＤＲ ＰＨＹ及び１１７及びＧＤＤＲ ＰＨＹ１１８のタイミングパラメータの較正を制御する回路である。システム起動時に、ＤＤＲ ＰＨＹ１１７とＤＤＲメモリ１３０との間のリンクがトレーニングを必要とし、ＧＤＤＲ ＰＨＹ１１８とＧＤＤＲメモリ１４０との間のリンクがトレーニングされる。トレーニングは、概して、入力データを取り込むためにメモリ及びＰＨＹによって使用される基準電圧の値、コマンドクロックとデータクロックとの間のタイミング関係、並びに、送信機におけるデータとクロックとの間のタイミング関係を決定して、データが受信機で確実に取り込まれ得るようにすることを含む。これらの較正を実行するための技術は周知であり、ＤＤＲ及びＧＤＤＲのバージョンに基づいて異なる。更に、「ＤＦＩ」規格として既知である、メモリコントローラとメモリＰＨＹとの間のインターフェースの事実上の業界規格が、メモリコントローラとＰＨＹとの間のインターフェースのシグナリング及び特性を指定するために開発されている。ＤＦＩ規格の最新バージョンの特徴の１つは特定の下位レベルのトレーニングの特徴の定義であり、較正機能の大部分がＰＨＹによって自動的に実行される一方で、較正フロー全体がメモリコントローラによって指示される。
【0016】
本明細書において開示される様々な実施形態によると、補償回路１１６は、ＧＤＤＲ ＰＨＹ１１８等ＰＨＹ回路のこれらの能力を活用し、較正コントローラ１１５及びＧＤＤＲ ＰＨＹ１１８を使用して、再較正動作を行う必要なくＶＴドリフトを調整する。補償回路１１６は、ＧＤＤＲ ＰＨＹ１１８における遅延を制御するために使用されるタイミングパラメータにおけるドリフトを計算する。特定の一実施形態では、補償回路１１６は、測定した温度変化、少なくとも１つの電圧感度係数及び少なくとも１つの温度感度係数に基づいてドリフトを計算し、ＧＤＤＲ ＰＨＹ１１８の遅延量を更新することによって、これらのパラメータに基づいてタイミング変化を補償する。
【0017】
ＧＤＤＲメモリ１４０は、モードレジスタ１４１のセットと、温度センサ１４２と、を含む。モードレジスタ１４１は、データ処理システムにおけるＧＤＤＲメモリ１４０の動作を制御するためのプログラミングインタフェースを提供する。以下で更に説明するように、モードレジスタ１４１は、ＶＴドリフト補償において使用される少なくとも１つの電圧感度係数及び少なくとも１つの温度感度係数を記憶する。また、ＧＤＤＲメモリ１４０は、ＧＤＤＲメモリ１４０の温度を測定するための温度センサを含む。一形態では、温度センサ１４２は、補償回路１１６が更新された温度情報を定期的に確実に受信するようにする更新動作中に、ＧＰＵ１１０内の補償回路１１６に温度データを提供する。
【0018】
本発明者らは、通常動作中に性能に影響を及ぼす再較正を必要とせずに、測定した温度差及び電圧差のみに基づいて、特定の較正されたタイミングパラメータを調整することを見出した。したがって、本開示は、ＶＴ誘起位相ドリフトに対するシステムリンク感度を低減するための様々な方法を説明する。開示するＶＴドリフト補償方法は、定期的な高速リンク位相の再トレーニングの必要性を低減し、場合によっては排除する。本開示は、グラフィックスＤＤＲメモリインターフェースに関して提示されるが、ＧＤＤＲメモリのみにも、メモリインターフェースのみにも限定されない。
【0019】
一部のＧＤＤＲ、バージョン６（ＧＤＤＲ６）物理層インターフェース（ＰＨＹ）システムでは、「ＷＣＫ２ＤＱＩ」ＶＴドリフト方向及び大きさとして既知のパラメータの電圧温度（ＶＴ）ドリフトは、ＰＨＹ基準クロックに対する誤り検出訂正（error detection and correction、ＥＤＣ）レーン（ＷＣＫ２ＤＱＯ）のＶＴ位相ドリフトを監視することによって推論に成功した。本明細書で使用される場合、ＷＳＫ２ＤＱＩは、データ入力遅延に対する書き込みクロック（ＷＣＫ）を意味し、ＷＣＫ２ＤＱＯは、データ出力遅延に対するＷＣＫを意味する。ＰＨＹ基準クロックは、誤り検出訂正（ＥＤＣ）レーンと共有される分岐クロックソースであった。この基本的な関係は、式［１］に示すように表すことができる。
ＷＣＫ２ＤＱＩ＿ｄｒｉｆｔ＝ＷＣＫ２ＤＱＯ＿ｄｒｉｆｔ＊α ［１］
式中、αは、ハードウェア評価から導出されるスケーリング係数である。
ＷＣＫ２ＤＱＩ＿ｄｒｉｆｔ＝ＷＣＫ２ＤＱＯ＿ｄｒｉｆｔ＊α ［１］
式中、αは、ハードウェア評価から導出されるスケーリング係数である。
【0020】
今日使用されている多くの製品は、このＷＣＫ２ＤＱＩドリフト相関をＷＣＫ２ＤＱＯ位相ドリフトに活用しているが、これは完全な解決策ではなく、全てのＤＲＡＭベンダ及びアプリケーションで機能するわけではなく、この方法にはいくつかの制約又は欠点がある。本発明者らは、本明細書において、ドリフト追跡をより良好に活用して、ＧＤＤＲインターフェースにおけるパラメータを含む高速リンクインターフェースのための定期的なトレーニングのオーバーヘッドを低減するか又は排除する方法を提案する。
【0021】
式［１］で表される温度ドリフト相関の単純なモデルには２つの主な制約がある。第１に、式［１］は、ＤＲＡＭデバイス間でのプロセス変動がほとんどないか全くないと仮定する。第２に、式［１］は、ＷＣＫ２ＤＱＯ ＶＴドリフトが、電圧感度及び温度感度の両方についてＷＣＫ２ＤＱＩに対称的にスケーリングされると仮定する。換言すると、αスカラーは、温度及び電圧の両方について、すなわち、式（２）で表されるように等価でなければならない。
α＿ｔｅｍｐ＝α＿ｖｏｌｔ＝ＷＣＫ２ＤＱＩ＿ｄｒｉｆｔ／ＷＣＫ２ＤＱＯ＿ｄｒｉｆｔ ［２］
α＿ｔｅｍｐ＝α＿ｖｏｌｔ＝ＷＣＫ２ＤＱＩ＿ｄｒｉｆｔ／ＷＣＫ２ＤＱＯ＿ｄｒｉｆｔ ［２］
【0022】
本発明者らは、実際には、一部のＤＲＡＭデバイスが、ＷＣＫ２ＤＱＯドリフトとＷＣＫ２ＤＱＩ ＶＴドリフトとの間に対称な相関関係を有していないことを見出した。一例として、表Ｉは、１つのそのようなＤＲＡＭデバイスのＤＱへの書き込みクロックのＶＴドリフト係数を示す。
【0023】
【表1】
【0024】
表中、ｐｓはピコ秒で時間を表し、Ｖはボルトで電圧を表し、ＴＣは摂氏温度で温度を表す。ＶＤＤは最悪の場合の処理コーナーにおけるメモリの典型的な内部電源電圧を表し、ＶＤＤＱは最悪の場合の処理コーナーにおけるメモリの典型的な入／出力電源電圧を表し、ＴＣは最悪の場合の処理コーナーにおける温度を表すことに留意されたい。
【0025】
一方、測定値は、以下の表ＩＩに示すように、同じＤＲＡＭベンダからのＤＱ入力に対する書き込みクロックのＶＴドリフト係数によって異なる。
【0026】
【表2】
【0027】
上記の表Ｉ及び表ＩＩから分かるように、このＤＲＡＭベンダには式（２）は当てはまらない。この特定の例の変形は、以下の式で記述される。
式（１）：
α＿ｔｅｍｐ＝０．７／１．１＝０．６３６
α＿ｖｏｌｔ＝－３０／－１８０＝０．１６６
α＿ａｖｇ＝（α＿ｔｅｍｐ＋α＿ｖｏｌｔ）／２
式（１）：
α＿ｔｅｍｐ＝０．７／１．１＝０．６３６
α＿ｖｏｌｔ＝－３０／－１８０＝０．１６６
α＿ａｖｇ＝（α＿ｔｅｍｐ＋α＿ｖｏｌｔ）／２
【0028】
この従来の技術を使用してＷＣＫ２ＤＱＯ ＶＴドリフトに基づいてＷＣＫ２ＤＱＩ ＶＴドリフトを決定すると、式（４）によって定義される、重大な位相トラッキング誤差が生じる。
位相トラッキング誤差＝α＿ｅｒｒｏｒ＊ＷＣＫ２ＤＱ＿ｄｒｉｆｔ ［４］
式中α＿ｅｒｒｏｒ＝ａｂｓ（α＿ｔｅｍｐ±α＿ｖｏｌｔ）＊０．５であり、ＷＣＫ２ＤＱ＿ｄｒｉｆｔは観測された総位相ドリフトである。α＿ｅｒｒｏｒを導出するために使用される０．５の乗数は、電圧α係数と温度α係数との間の非対称性が平均化されることを仮定する。
位相トラッキング誤差＝α＿ｅｒｒｏｒ＊ＷＣＫ２ＤＱ＿ｄｒｉｆｔ ［４］
式中α＿ｅｒｒｏｒ＝ａｂｓ（α＿ｔｅｍｐ±α＿ｖｏｌｔ）＊０．５であり、ＷＣＫ２ＤＱ＿ｄｒｉｆｔは観測された総位相ドリフトである。α＿ｅｒｒｏｒを導出するために使用される０．５の乗数は、電圧α係数と温度α係数との間の非対称性が平均化されることを仮定する。
【0029】
したがって、例えば、ＷＣＫ２ＤＱＯから１００ピコ秒（ｐｓ）のドリフトが観測される場合、このドリフトは、１００ｐｓ＊０．４７／２のＷＣＫ２ＤＱＩで位相トラッキング誤差をもたらし、これは２３ｐｓの誤差をもたらす。この量の位相トラッキング誤差はかなりの量であり、精度を制限し、したがって、式［２］に基づく既存の位相トラッキング技術の有用性を制限する。更に、この量は、同一ベンダの製品ラインの異なるＤＲＡＭに対するプロセス不一致の項を考慮することなく計算された。
【0030】
本開示の発明者らは、これらの上記の制限を克服するための新しい方法及び装置を開発した。これらの制限の原因は、典型的なＧＤＤＲメモリＰＨＹからＧＤＤＲメモリへのリンクに示されており、ここでこれについて説明する。
【0031】
図２は、いくつかの実施形態による、図１のデータ処理システム１００のＧＤＤＲ ＰＨＹ－ＤＲＡＭリンク２００のブロック図である。ＧＤＤＲ ＰＨＹ－ＤＲＡＭリンク２００は、物理インターフェース２６０を介して通信するＧＰＵ１１０及びＧＤＤＲメモリ１４０の一部を含む。
【0032】
ＧＰＵ１１０は、位相ロックループ（phase locked loop、ＰＬＬ）２１０と、コマンド及びアドレス（command and address、「Ｃ／Ａ」）回路２２０と、読み取りクロック回路２３０と、データ回路２４０と、書き込みクロック回路２５０と、を含む。これらの回路は、ＧＰＵ１１０のＧＤＤＲ ＰＨＹ１１８の一部を形成する。
【0033】
位相ロックループ２１０は、基準クロック発生回路として動作し、「ＣＫＩＮ」とラベル付けされた入力クロック信号を受信するための入力と、出力と、を有する。
【0034】
Ｃ／Ａ回路２２０は、遅延要素２２１と、セレクタ２２２と、「ＴＸ」とラベル付けされた伝送バッファ２２３と、を含む。遅延要素２２１は、ＰＬＬ２１０の出力に接続された入力と、出力と、を有し、図２には具体的に示されていない入力によって制御される可変遅延を有する。可変遅延は、本明細書に記載の技術に従って、較正コントローラ１１５によって起動時に決定され、補償回路１１６によって動作中に調整される。セレクタ２２２は、第１のコマンド／アドレス値を受信するための第１の入力と、第２のコマンド／アドレス値を受信するための第２の入力と、遅延要素２２１の出力に接続された制御入力と、を有する。伝送機２２３は、セレクタ２２２の出力に接続された入力と、「Ｃ／Ａ」とラベル付けされたコマンド／アドレス信号を供給するために対応する集積回路端子に接続された出力と、を有する。Ｃ／Ａ回路２２０は、図２に示された代表的なセレクタ２２２及びバッファ２２３と同じように構成された、Ｃ／Ａ信号グループ内の各信号に対する個別バッファのセットを含むが、代表的なＣ／Ａ回路２２０のみが示されていることに留意されたい。
【0035】
読み取りクロック回路２３０は、「ＲＸ」とラベル付けされた受信バッファ２３１と、セレクタ２３２と、を含む。受信バッファ２３１は、「ＲＣＫ」とラベル付けされた信号を受信するための対応する集積回路端子に接続された入力と、出力と、を有する。
【0036】
受信クロックセレクタ２３２は、ＰＬＬ２１０の出力に接続される第１の入力と、受信バッファ２３１の出力に接続される第２の入力と、出力と、図２には示されていないモード信号を受信する制御入力と、を有する。
【0037】
データ回路２４０は、受信バッファ２４１と、ラッチ２４２と、遅延要素２４３及び２４４と、シリアライザ２４５と、伝送バッファ２４６と、を含む。受信バッファ２４１は、「ＤＱ」と一般的にラベル付けされるデータ信号を受信する集積回路端子に接続された第１の入力と、「ＶＲＥＦ」とラベル付けされた基準電圧を受信するための第２の入力と、出力と、を有する。ラッチ２４２は、受信バッファ２４１の出力に接続された「Ｄ」とラベル付けされた入力、クロック入力、及び、出力データ信号を提供するための「Ｑ」とラベル付けされた出力を有するＤ型ラッチである。ＧＤＤＲ ＰＨＹ１１８とＧＤＤＲメモリ１４０との間のインターフェースは、２つのデータビットを４つの公称電圧レベルのうち何れかに符号化する、「ＰＡＭ－４」として既知の４レベルパルス振幅変調データシグナリングシステムを実装する。したがって、受信バッファ２４１は、入力電圧によって４つのレベルのうち何れが示されるかを識別し、それに応じて状態を表す２つのデータビットを出力する。例えば、受信バッファ２４１は、４つの電圧範囲を定義するＶＲＥＦに基づいて３つのスライシングレベルを生成し、３つの比較器を使用して、受信データ信号が何れの範囲に入るかを判定することができる。データ回路２４０は、２つのデータビットをラッチし、各ビット位置に対して複製されるラッチを含む。遅延要素２４３は、入力がセレクタ２３２の出力に接続され、出力がラッチ２４２のクロック入力に接続されている。遅延要素２４４は、ＰＬＬ２１０の出力に接続された入力と、出力と、を有する。シリアライザ２４５は、バーストの連続サイクルに対応する、所定のビット位置の第１のデータ値及び所定のビット位置の第２のデータ値を受信するための入力と、遅延要素２４４の出力に接続された制御入力と、対応するＤＲ端子に接続された出力と、を有する。データバスの各データバイトは、バイトの各ビットに対するデータ回路２４０のようなデータ回路のセットを有する。この複製によって、プリント回路基板上で異なるルーティングを有する異なるデータバイトが異なる遅延値を有することが許容される。
【0038】
書き込みクロック回路２５０は、遅延要素２５１、セレクタ２５２及び伝送バッファ２５３を含む。遅延要素２５１は、ＰＬＬ２１０の出力に接続された入力と、出力と、を有する。セレクタ２５２は、第１のクロック状態信号を受信するための第１の入力、第２のクロック電圧を受信するための第２の入力、遅延要素２５１の出力に接続された制御入力、及び、出力を有する。伝送バッファ２５３は、セレクタ２５２の出力に接続された入力と、「ＷＣＫ＿ｔ」とラベル付けされた真の書き込みクロック信号を提供するために対応する集積回路端子に接続された第１の出力と、「ＷＣＫ＿ｃ」とラベル付けされた相補的な書き込みクロック信号を提供するために対応する集積回路端子に接続された第２の出力と、を有する。
【0039】
ＧＤＤＲメモリ１４０は、概して、書き込みクロック受信機２７０と、コマンド／アドレス受信機２８０と、データ経路トランシーバ２９０と、を含む。書き込みクロック受信機２７０は、受信バッファ２７１、バッファ２７２、分周器２７３、バッファ／ツリー２７４、及び、分周器２７５を含む。受信バッファ２７１は、ＷＣＫ＿ｔ信号を受信するＧＤＤＲメモリ１４０の集積回路端子に接続された第１の入力と、ＷＣＫ＿ｃ信号を受信するＧＤＤＲメモリ１４０の集積回路端子に接続された第２の入力と、出力と、を有する。図２に示される例では、受信バッファ２７１の出力は、８ＧＨｚの公称周波数を有するクロック信号である。バッファ２７２は、受信バッファ２７１の出力に接続された入力と、出力と、を有する。分周器２７３は、バッファ２７２の出力に接続された入力と、４ＧＨｚの公称周波数を有する分周クロックを提供するための出力と、を有する。分周器２７５は、バッファ／ツリー２７４の出力に接続された入力と、２ＧＨｚの公称周波数を有する「ＣＫ４」とラベル付けされたクロック信号を提供するための出力と、を有する。
【0040】
コマンド／アドレス受信機２８０は、受信バッファ２８１及びスライサ２８２を含む。受信バッファ２８１は、Ｃ／Ａ信号を受信するＧＤＤＲメモリ１４０の対応する集積回路端子に接続された第１の入力と、ＶＲＥＦを受信するための第２の入力と、出力と、を有する。Ｃ／Ａ入力信号は、２つの論理状態レベルを有する通常のバイナリ信号として受信され、非ゼロ復帰（non-return-to-zero、ＮＲＺ）信号符号化とみなされる。スライサ２８２は、各々が受信バッファ２８１の出力に接続されたＤ入力と、分周器２７５の出力のうち対応する出力を受信するためのクロック入力と、対応するＣ／Ａ信号を提供するためのＱ出力と、を有する２つのデータラッチのセットを有する。
【0041】
データ経路トランシーバ２９０は、シリアライザ２９１、伝送機２９２、シリアライザ２９３、伝送機２９４、受信バッファ２９５、及び、スライサ２９６を含む。シリアライザ２９１は、第１の読み取りクロックレベルを受信するための入力と、第２の読み取りクロックレベルを受信するための第２の入力と、バッファ／ツリー２７４の出力に接続された選択入力と、出力と、を有する。伝送機２９２は、シリアライザ２９３の出力に接続された入力と、ＧＤＤＲメモリ１４０のＲＣＫ端子に接続された出力と、を有する。シリアライザ２９３は、第１の読み取りデータ値を受信するための入力と、第２のデータ値を受信するための第２の入力と、バッファ／ツリー２７４の出力に接続された選択入力と、出力と、を有する。伝送機２９４は、シリアライザ２９３の出力に接続された入力と、ＧＤＤＲメモリ１４０の対応するＤＱ端子に接続された出力と、を有する。受信バッファ２９５は、ＧＤＤＲメモリ１４０の対応するＤＱ端子に接続された第１の入力と、ＶＲＥＦ値を受信するための第２の入力と、出力と、を有する。スライサ２９６は、受信バッファ２９５の出力に接続されたＤ入力と、バッファ／ツリー２７４の出力に接続されたクロック入力と、対応するＤＱ信号を提供するためのＱ出力とを各々が有する４つのデータラッチのセットを有する。
【0042】
インターフェース２６０は、ＧＰＵ１１０ダイのボンドパッドから、パッケージインピーダンスを通ってパッケージ端子へ、プリント回路基板上のトレースを通ってＧＤＤＲメモリ１４０のパッケージ端子へ、パッケージインピーダンスを通ってＧＤＤＲメモリ１４０ダイのボンドパッドへとルーティングされる物理接続のセットを含む。
【0043】
動作中、データ処理システムは、グラフィックスＳＩＭＤコア１１２によって実行される高帯域幅グラフィックス処理のために、グラフィックスカード又はアクセラレータとして使用することができる。オペレーティングシステム又はアプリケーションプログラムを実行するホストＣＰＵ１２０は、ＧＰＵ１１０及びホストＣＰＵ１２０のための統合メモリとして働くＤＤＲメモリ１３０を通して、グラフィックス処理コマンドをＧＰＵ１１０に送信する。それは、例えば、ＯｐｅｎＧＬコマンドとして使用して又は任意の他のホストＣＰＵを通して、コマンドをＧＰＵインターフェースに送信し得る。ＯｐｅｎＧＬはＫｈｒｏｎｏｓ Ｇｒｏｕｐによって開発された、２Ｄ及び３Ｄベクトルグラフィックスをレンダリングするためのクロス言語、クロスプラットフォームアプリケーションプログラミングインターフェースである。ホストＣＰＵ１２０は、アプリケーションプログラミングインターフェース（application programming interface、ＡＰＩ）を使用して、ＧＰＵ１１０と相互作用し、ハードウェア加速レンダリングを提供する。
【0044】
データ処理システム１００は、２つのタイプのメモリを使用する。第１のタイプのメモリはＤＤＲメモリ１３０であり、ＧＰＵ１１０及びホストＣＰＵ１２０の両方によってアクセス可能である。グラフィックスＳＩＭＤコア１１２の高い性能の一部として、ＧＰＵ１１０は、高速グラフィックスダブルデータ速度（graphics double data rate、ＧＤＤＲ）メモリを使用する。
【0045】
高速ＤＤＲメモリにおいて、読み取りデータ又は書き込みデータは、データ要素をラッチするために使用されるクロック信号に対して変化する可変伝送経路遅延を有し得る。更に、ＪＥＤＥＣ委員会は、データ要素がデータプロセッサとメモリとの間で適切に転送され得るように、プロセッサがリンクを較正して、ＧＰＵ１１０とＧＤＤＲメモリ１４０との間の一連のデータ要素遅延を実行することを規定している。様々な信号処理経路長は、動作中にＶＴが変化すると、様々な信号経路におけるドリフトが互いに追従せず、式［２］に示される単純な温度スケーリング調整が正確な補償された較正値を生成しないように、システムにスキューを注入する。次に、この特性について説明する。
【0046】
図３は、図２のＧＤＤＲ ＰＨＹ－ＤＲＡＭリンク２００に対応する、注釈付きのＧＤＤＲ ＰＨＹ－ＤＲＡＭリンク３００のブロック図である。ＧＤＤＲ ＰＨＹ－ＤＲＡＭリンク３００には、ＶＴの変化に従った特定のタイミング差を説明する信号経路を示すために注釈が付けられている。
【0047】
タイミング経路３１０は、スライサ２９６における入力（書き込み）データの取り込みに対する、差動信号ＷＣＫ＿ｔ及びＷＣＫ＿ｃによって形成される書き込みクロックの経路を示す。タイミング経路３１０は、受信した書き込みクロックがスライサ２９６のクロック入力に到達する前に、ＤＲＡＭパッケージ、受信バッファ２７１、バッファ２７２、分周器２７３及びバッファ／ツリー２７４を通って流れることを示す。タイミング経路３５０は、書き込みサイクル中のデータ入力信号の経路を示し、受信したデータがＤＲＡＭパッケージインピーダンス及び受信バッファ２８３を通ってスライサ２８４の入力に流れることを示す。タイミング経路３１０は、タイミング経路３５０よりも多くの回路を通過し、ＶＴの変化は、タイミング経路３５０での変化よりも大きく影響を及ぼす。これらのパス遅延は、ＷＣＫ２ＤＱＩとして既知のタイミングパラメータに影響を与える。
【0048】
タイミング経路３２０は、読み取りクロックＲＣＫの出力への書き込みクロックの経路を示す。タイミング経路３２０は、受信した書き込みクロックが、ＤＲＡＭパッケージ抵抗受信バッファ２７１、バッファ２７２、分周器２７３、バッファ／ツリー２７４、分周器２７５、シリアライザ２９１、送信バッファ２９２及びパッケージインピーダンスを通って流れて、読み取りクロックを形成することを示す。この経路遅延は、ＷＣＫ２ＲＣＫとして既知のタイミングパラメータを決定する。
【0049】
タイミング経路３３０は、スライサ２９６におけるコマンド／アドレス信号の取り込みに対する書き込みクロックの経路を示す。タイミング経路３２０は、受信した書き込みクロックがスライサ２８２のクロック入力に到達する前に、ＤＲＡＭパッケージインピーダンス、受信バッファ２７１、バッファ２７２、分周器２７３、バッファ／ツリー２７４及び分周器２７５を通って流れることを示す。タイミング経路３４０は、コマンドサイクル中のＣ／Ａ入力信号の経路を示し、受信したデータがＤＲＡＭパッケージ及び受信バッファ２８１を通ってスライサ２８２の入力に流れることを示す。この経路は、ＷＣＫ２ＣＡとして既知のタイミングパラメータに影響を及ぼす。タイミング経路３３０は、タイミング経路３４０よりも多くの回路を通過し、ＶＴの変化は、タイミング経路３４０での変化よりも大きく影響を及ぼす。これらのパス遅延は、ＷＣＫ２ＣＡとして既知のタイミングパラメータに影響を与える。
【0050】
これらの代表的な回路図は、ＶＴドリフトがこれらの経路の各々に異なる影響を与えることを示す。例えば、パッケージルーティング経路を通る伝搬時間は、温度の影響を受けるが、メモリの電源電圧の影響を受けない。一方、能動回路を通る伝搬時間は、温度だけでなく電源電圧の影響を受ける。
【0051】
図４は、システム性能又は待ち時間に影響を与えることなくＷＣＫ２ＲＣＫ＿ｄｒｉｆｔパラメータを取り込む方法を理解するのに有用なタイミング図４００である。タイミング図４００において、横軸は時間をピコ秒（ｐｓ）で表し、縦軸はいくつかの信号の振幅をボルト（Ｖ）で表す。タイミング図４００は、真のクロック信号ＣＫ＿ｔ及び補のクロック信号ＣＫ＿ｃによって形成される差動クロック信号の波形を示す。差動クロック信号は、「ＣＭＤ」とラベル付けされたコマンド信号及びアドレス信号（図４には図示せず）をＧＤＤＲメモリ１４０にラッチするために使用される。コマンドがメモリにおいて確実に取り込まれることを保証するために、２つの信号グループ間の遅延量を決定するためにコマンド／アドレストレーニングが以前実行された図１の較正コントローラ１１５が、ＣＭＤ信号及びアドレス信号がＣＫ＿ｔ信号及びＣＫ＿ｃ信号における遷移に対して適切なセットアップ時間及びホールド時間でデータ「アイ」の中心付近のＧＤＤＲメモリ１４０への入力に到着するように、ＧＤＤＲ ＰＨＹ１１８によって適用される。したがって、「Ｔ０」とラベル付けされた時間にプリチャージオールコマンドＰＲＥＡＬＬがＧＤＤＲメモリ１４０によってラッチされ、リフレッシュオールバンク（refresh all banks）（ＲＥＦａｂ）コマンドが「Ｔａ０」とラベル付けされた時間にラッチされ、書き込みトレーニングコマンド（ＷＲＴＲ）が「Ｔｂ０」とラベル付けされた時間にラッチされる。ＷＲＴＲコマンドに応じて、ＧＤＤＲメモリ１４０は、予想読み取りデータと比較可能な読み取りデータを提供し、ＧＤＤＲ ＰＨＹ１１８は、予想読み取りデータがＧＤＤＲメモリ１４０からＤＱピンに返されるまで遅延素子２５１の遅延を徐々に変化させて、電流ＷＣＫ２ＲＣＫ＿ｄｒｉｆｔを定義することができる。したがって、較正コントローラ１１５は、１つ以上のリフレッシュオールバンク期間中にＷＣＫ２ＲＣＫ＿ｄｒｉｆｔパラメータを見つけるために増分書き込みトレーニングを実行することができるが、ＧＤＤＲメモリ１４０は、如何なる読み取り動作又は書き込み動作も実行することができない。
【0052】
図５は、システム性能又はコマンド待ち時間に影響を与えることなくメモリ温度を読み取る方法を理解するのに有用なタイミング図５００である。タイミング図５００において、横軸は時間をピコ秒（ｐｓ）で表し、縦軸はいくつかの信号の振幅をボルト（Ｖ）で表す。タイミング図５００は、真のクロック信号ＣＫ＿ｔ及び補のクロック信号ＣＫ＿ｃによって形成される差動クロック信号の波形を示す。差動クロック信号は、「ＣＭＤ」信号とラベル付けされたコマンド信号及びアドレス信号（図５には図示せず）をＧＤＤＲメモリ１４０にラッチするために使用される。コマンドがメモリにおいて確実に取り込まれることを保証するために、２つの信号グループ間の遅延量を決定するためにコマンド／アドレストレーニングが以前実行された図１の較正コントローラ１１５が、ＣＭＤ信号及びアドレス信号がＣＫ＿ｔ信号及びＣＫ＿ｃ信号における遷移に対して適切なセットアップ時間及びホールド時間でデータ「アイ」の中心付近のＧＤＤＲメモリ１４０への入力に到着するように、ＧＤＤＲ ＰＨＹ１１８によって適用される。したがって、「Ｔ０」とラベル付けされた時間にプリチャージオールコマンドＰＲＥＡＬＬがＧＤＤＲメモリ１４０によってラッチされ、リフレッシュオールバンク（ＲＥＦａｂ）コマンドが「Ｔａ０」とラベル付けされた時間にラッチされ、モードレジスタセットコマンド（ＭＲＳ）が「Ｔｂ０」とラベル付けされた時間にラッチされる。このＭＲＳコマンドは、メモリの温度値を保持するモードレジスタを読み取る。
【0053】
例えば、モードレジスタセットコマンドは、ＧＤＤＲ４メモリ１４０の特定のモードレジスタの特定ビットに書き込んで温度読み出し動作を呼び出すコマンドである。ＧＤＤＲメモリ１４０は、ＤＱピン７：０上の温度センサ１４２から導出された温度読み出しを提供する。ＧＤＤＲメモリ１４０は、ＤＱピンを長期間安定に保って、初期タイミング較正の前に温度の読み取ることを可能にする。図示した実施形態では、ＧＤＤＲメモリ１４０は、Ｔｂ０に続く最大時間ｔＷＲＩＤＯＮ内にバイナリ温度読み出しを提供する。ＧＤＤＲメモリ１４０は、少なくとも、図５に示されるように早ければＴｂ０後の時間ｔＭＲＤにも提供され得る、時間Ｔｃ２にバイナリ温度読み出しを無効にするＭＲＳコマンドの受信まで、ＤＱ［７：０］でバイナリ温度の読み出しを駆動する。したがって、較正コントローラ１１５は、ＧＤＤＲメモリ１４０が、保留中の読み取り動作又は書き込み動作を全く実行することができない、１つのリフレッシュオールバンク期間中にＤＲＡＭ＿ｄｅｌｔａＴｅｍｐパラメータを見つけるために温度読み出しを実行することができる。
【0054】
いくつかの実施形態によると、メモリコントローラ１１４内の較正コントローラ１１５は、他のＶＴ補償方法と組み合わせてＷＣＫ２ＲＣＫからのドリフト追跡情報を活用する柔軟性を有する。例えば、ＷＣＫ２ＲＣＫ＿ｄｒｉｆｔから登録された位相ドリフトが閾値を超える場合、較正コントローラ１１５は、任意選択的に完全な書き込み／読み取り／ＣＡ較正をトリガすることができる。この完全な較正は、ＶＴ感度係数を更新するために使用され得る。この技術を容易にするために、較正コントローラ１１５は、デバイス動作全体で複数の電圧及び温度ドリフトの大きさを抽出し、１つ以上のオフセットを更新して、将来のＶＴ挙動をより良好に予測することができる。
【0055】
モードレジスタ１４１に記憶されたＶＴ感度情報を完全に活用するために、必要時にＵＭＣにフルリンク再トレーニングを発行させる最大ドリフト閾値とともに、許容誤差耐性が設定される。このプロセスに使用することができる例示的なパラメータのセットを表ＩＩＩ～Ｖに示す。
【0056】
表ＩＩＩは、３２Ｇｂｐｓの転送速度でのＧＤＤＲ ＤＲＡＭ基準ＲＸ（書き込み）動作に対応する。
【0057】
【表3】
【0058】
表ＩＶは、３２Ｇｂｐｓの転送速度でのＧＤＤＲ ＤＲＡＭ基準ＴＸ（読み取り）動作に対応する。
【0059】
【表4】
【0060】
表Ｖは、３２Ｇｂｐｓの転送速度でのＧＤＤＲ ＤＲＡＭ Ｃ／Ａタイミング基準動作に対応する。
【0061】
【表5】
【0062】
本明細書に記載のデータ処理システム又はその一部は、１つ以上の集積回路で具現化することができ、その何れかは、プログラムによって読み取られ、直接的又は間接的に使用されて集積回路を製造し得る、データベース又は他のデータ構造の形態のコンピュータでアクセス可能なデータ構造によって記述又は表現され得る。例えば、本データ構造は、ベリログ又はＶＨＤＬ等の高位設計言語（ＨＤＬ）におけるハードウェア機能の挙動レベル記述又はレジスタ転送レベル（ＲＴＬ）記述であってもよい。記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成することができる合成ツールによって読み取ることができる。ネットリストは、集積回路を含むハードウェアの機能も表すゲートのセットを含む。ネットリストは、次に、マスクに適用される幾何学的形状を記述するデータセットを生成するために配置され、ルーティングされてもよい。次に、マスクを、様々な半導体製造工程で使用して、集積回路を製造してもよい。代替的に、コンピュータアクセス可能記憶媒体上のデータベースは、所望の場合、ネットリスト（合成ライブラリの有無にかかわらず）若しくはデータセット、又は、グラフィック・データ・システム（Graphic Data System、ＧＤＳ）ＩＩデータであってもよい。
【0063】
特定の実施形態を説明してきたが、これらの実施形態に対する様々な修正が当業者には明らかであろう。例えば、いくつかの実施形態は、グラフィックスダブルデータレート（ＧＤＤＲ）ＤＲＡＭを参照して説明してきたが、非グラフィックスＤＤＲメモリ、高帯域幅メモリ（ＨＢＭ）等他のメモリタイプにも適用され得る。更に、非常に高性能のグラフィックス動作向けに個別のＧＰＵを有するデータ処理システムを参照して説明してきたが、ＣＰＵ及びＧＰＵが単一の集積回路チップ上に一緒に組み込まれた加速処理ユニット（accelerated processing unit、ＡＰＵ）を有するデータ処理システムにも適用することができる。差動シグナリング又はシングルエンドシグナリング、及び、ＮＲＺデータシグナリング又はＰＡＭ－４シグナリングの使用は、異なる実施形態において異なり得る。
【0064】
したがって、添付の特許請求の範囲は、開示された実施形態の範囲に含まれる開示された実施形態の全ての変更を網羅することを意図している。
【図1】
【図2】
【図3】
【図4】
【図5】
【手続補正書】
【提出日】2024-07-04
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
メモリに結合されたデータプロセッサを備えるデータ処理システムであって、前記データプロセッサは、
基準クロック信号を提供するための基準クロック発生回路と、
前記基準クロック信号を第１の量だけ遅延させて、コマンド及びアドレス信号を提供するための第１の遅延回路と、
前記基準クロック信号を第２の量だけ遅延させて、読み取りデータ信号を提供するための第２の遅延回路と、
前記第１の量及び前記第２の量の電流値を決定するための較正回路と、
測定した温度変化、少なくとも１つの電圧感度係数及び少なくとも１つの温度感度係数に基づいて前記第１の量及び前記第２の量におけるドリフトを計算し、前記ドリフトに従って前記第１の量及び前記第２の量を更新するための補償回路と、を備え、
前記データプロセッサは、前記メモリから温度読み出し動作を起動し、前記温度読み出し動作から前記測定した温度変化を決定するように動作可能である、
データ処理システム。
【請求項2】
前記補償回路は、前記メモリに提供される書き込みクロック信号と前記メモリから受信した読み取りクロック信号との間のタイミングドリフトに基づいて、前記第１の量及び前記第２の量におけるドリフトを計算する、請求項１のデータ処理システム。
【請求項3】
前記メモリは、前記少なくとも１つの電圧感度係数及び前記少なくとも１つの温度感度係数を記憶するためのモードレジスタを備える、
請求項１のデータ処理システム。
【請求項4】
前記メモリは、前記メモリの温度を測定するための温度センサを備え、
前記メモリは、所定の動作中に前記温度を前記データプロセッサに提供する、
請求項１のデータ処理システム。
【請求項5】
前記所定の動作は、リフレッシュ動作を含む、請求項４のデータ処理システム。
【請求項6】
前記補償回路は、前記第１の量及び前記第２の量の何れかのドリフトがそれぞれの許容閾値を超えることに応じて、前記較正回路にフルリンク再トレーニングシーケンスを実行させる、請求項１のデータ処理システム。
【請求項7】
メモリに結合されるように構成されたデータプロセッサであって、基準クロック信号を提供するための基準クロック発生回路と、
前記基準クロック信号を第１の量だけ遅延させて、コマンド及びアドレス信号を提供するための第１の遅延回路と、
前記基準クロック信号を第２の量だけ遅延させて、読み取りデータ信号を提供するための第２の遅延回路と、
前記第１の量及び前記第２の量の電流値を決定するための較正回路と、
測定した温度変化、少なくとも１つの電圧感度係数及び少なくとも１つの温度感度係数に基づいて前記第１の量及び前記第２の量におけるドリフトを計算し、前記ドリフトに従って前記第１の量及び前記第２の量を更新するための補償回路と、を備え、
前記メモリから温度読み出し動作を起動し、前記温度読み出し動作から前記測定した温度変化を決定するように動作可能である、
データプロセッサ。
【請求項8】
前記補償回路は、前記メモリに提供される書き込みクロック信号と前記メモリから受信した読み取りクロック信号との間のタイミングドリフトに基づいて、前記第１の量及び前記第２の量におけるドリフトを計算する、請求項７のデータプロセッサ。
【請求項9】
前記較正回路は、メモリ動作を発行して前記電流値を決定する較正コントローラと、
前記較正コントローラに結合された、前記メモリ動作に応じて前記メモリに信号を提供するためのメモリ物理層インターフェース回路（ＰＨＹ）と、を備える、
請求項７のデータプロセッサ。
【請求項10】
データプロセッサがメモリにアクセスするためのタイミング値を更新して、リンクの再トレーニングを実行することなく、動作中に電圧温度（ＶＴ）ドリフトを補償するための方法であって、基準クロック信号を生成することと、
第１の遅延回路を使用して第１の量だけ前記基準クロック信号を遅延させて、コマンド及びアドレス信号を提供することと、
第２の遅延回路を使用して第２の量だけ前記基準クロック信号を遅延させて、読み取りデータ信号を提供することと、
較正回路を使用して前記第１の量及び前記第２の量の電流値を決定することと、
前記メモリから温度読み出し動作を起動することと、
補償回路を使用して、前記温度読み出し動作から測定した温度変化と、少なくとも１つの電圧感度係数と、少なくとも１つの温度感度係数と、に基づいて前記第１の量及び前記第２の量におけるドリフトを計算することと、を含む、
方法。
【請求項11】
前記メモリに提供される書き込みクロック信号と前記メモリから受信した読み取りクロック信号との間のタイミングドリフトに基づいて、前記第１の量及び前記第２の量におけるドリフトを計算することを含む、請求項１０の方法。
【請求項12】
前記メモリに提供される書き込みクロック信号と、読み取りサイクル中に前記メモリから受信した読み取りクロック信号と、の間のタイミングドリフトを測定することを含む、請求項１１に記載の方法。
【請求項13】
前記メモリに提供される書き込みクロック信号と、リフレッシュ期間中に前記メモリから受信した読み取りクロック信号と、の間のタイミングドリフトを測定することを含む、請求項１１の方法。
【請求項14】
前記メモリに提供される書き込みクロック信号と、前記読み取りクロック信号を連続トグルモードにするように前記メモリのモードレジスタを設定することによって受信した前記読み取りクロック信号と、の間のタイミングドリフトを測定することを含む、請求項１３の方法。
【請求項15】
前記第１の量及び前記第２の量の何れかのドリフトがそれぞれの許容閾値を超えることに応じて、前記較正回路にフルリンク再トレーニングシーケンスを実行させることを含む、請求項１０の方法。
【国際調査報告】