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特表2024-543342グラフィックスＤＤＲメモリを用いたエラーピントレーニング

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-11-21

(54)【発明の名称】グラフィックスＤＤＲメモリを用いたエラーピントレーニング

(51)【国際特許分類】

G06F 12/00 20060101AFI20241114BHJP

G06F 13/16 20060101ALI20241114BHJP

G11C 7/10 20060101ALI20241114BHJP

G11C 11/4093 20060101ALI20241114BHJP

G11C 11/4096 20060101ALI20241114BHJP

H04L 25/49 20060101ALI20241114BHJP

H04L 25/02 20060101ALI20241114BHJP

【ＦＩ】

G06F12/00 564D

G06F12/00 597D

G06F13/16 520B

G11C7/10 505

G11C11/4093 100

G11C7/10 460

G11C11/4096 550

H04L25/49 L

H04L25/02 301J

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024526597

(86)(22)【出願日】2022-10-28

(85)【翻訳文提出日】2024-06-17

(86)【国際出願番号】 US2022048247

(87)【国際公開番号】W WO2023086222

(87)【国際公開日】2023-05-19

(31)【優先権主張番号】63/278,321

(32)【優先日】2021-11-11

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/854,213

(32)【優先日】2022-06-30

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤＭＩＣＲＯＤＥＶＩＣＥＳＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨圭介

(72)【発明者】

【氏名】アーロンディーウィリー

(72)【発明者】

【氏名】カーシクゴパラクリシュナン

(72)【発明者】

【氏名】プラディープジャヤラマン

【テーマコード（参考）】

5B160

5K029

5M024

【Ｆターム（参考）】

5B160CC00

5K029FF02

5K029KK24

5M024AA49

5M024BB03

5M024BB34

5M024DD32

5M024DD35

5M024DD36

5M024JJ03

5M024PP01

5M024PP02

5M024PP07

(57)【要約】

受信機は、データバスを介して信号を受信するようにトレーニングされる。揮発性メモリは、選択されたパルス振幅変調（ＰＡＭ）ドライバを、指定された定常出力レベルを有するモードにするように、データバスを介して命令される。選択されたＰＡＭドライバに結合された受信機回路において、指定された定常出力レベルに関連付けられたそれぞれの基準電圧を、電圧範囲にわたって掃引し、それぞれの基準電圧をＰＡＭドライバから受け取った電圧と比較して、ＰＡＭドライバから受け取ったそれぞれの電圧レベルを判定する。
【選択図】図３

【特許請求の範囲】

【請求項1】

受信機をトレーニングするための方法であって、
少なくとも３つのパルス振幅変調（ＰＡＭ）レベルで動作する選択されたＰＡＭドライバを、指定された定常出力レベルを有するモードにするように、データバスを介して揮発性メモリに命令することと、
前記選択されたＰＡＭドライバに結合された受信機回路において、前記指定された定常出力レベルに関連付けられたそれぞれの基準電圧を電圧範囲にわたって掃引し、前記それぞれの基準電圧を前記ＰＡＭドライバから受け取った電圧と比較して、前記ＰＡＭドライバから受け取ったそれぞれの電圧レベルを判定することと、を含む、
方法。

【請求項2】

前記選択されたＰＡＭドライバに、（ｉ）その出力レベルの全て、及び、（ｉｉ）その出力レベルのサブセットのうち何れかを通じて予想される動作速度においてトグルするように命令することと、
前記選択されたＰＡＭドライバがトグルしている間に、前記受信機回路の位相トレーニングを実行することと、を含む、
請求項１の方法。

【請求項3】

前記選択されたＰＡＭドライバを第２の指定された定常出力レベルを有するモードにするように、データバスを介して前記揮発性メモリに命令することと、
前記選択されたＰＡＭドライバに結合された受信機回路において、前記第２の指定された定常出力レベルに関連付けられた第２のそれぞれの基準電圧を電圧範囲にわたって掃引し、前記第２のそれぞれの基準電圧を前記ＰＡＭドライバから受け取った電圧と比較して、前記ＰＡＭドライバから受け取った第２のそれぞれの電圧レベルを判定することと、を含む、
請求項３の方法。

【請求項4】

前記揮発性メモリに結合された追加のＰＡＭ受信機に関連付けられた２つの基準電圧のための初期レベルを、前記それぞれの電圧レベル及び前記第２のそれぞれの電圧レベルに基づいて設定することを含む、
請求項３の方法。

【請求項5】

前記選択されたＰＡＭドライバは、コマンド及びアドレス（ＣＡ）パリティ及び書き込み巡回冗長検査（ＣＲＣ）情報をホストに提供する前記揮発性メモリの指定された出力端子に接続されており、
前記データバスを介して前記揮発性メモリに命令することは、前記揮発性メモリにモードレジスタセット（ＭＲＳ）コマンドを発行することによって実行される、
請求項４の方法。

【請求項6】

前記追加のＰＡＭ受信機は、前記データバスのデータ入力出力（ＤＱ）端子用の受信機である、
請求項５の方法。

【請求項7】

前記指定された定常出力レベルに関連付けられたそれぞれの基準電圧を電圧範囲にわたって掃引することは、少なくとも２つのサブ受信機回路のうち何れかを選択することと、前記３つのサブ受信機回路のうち選択されたサブ受信機回路に結合された基準電圧を掃引することと、を含む、
請求項１の方法。

【請求項8】

データバスを介して揮発性メモリに結合するための物理層（ＰＨＹ）回路であって、
少なくとも３つのパルス振幅変調（ＰＡＭ）レベルで動作するＰＡＭ受信機と、
受信機制御回路と、を備え、
前記ＰＡＭ受信機は、
デコーダ回路と、
少なくとも２つのサブ受信機回路であって、各々が、前記デコーダ回路に結合された出力と、データバス端子に結合された第１の入力と、それぞれの基準電圧回路に結合された第２の入力と、を含む、少なくとも２つのサブ受信機回路と、を備え、
前記受信制御回路は、
選択されたＰＡＭドライバを指定された定常出力レベルを有するモードにするように、前記データバスを介して前記揮発性メモリに命令し、電圧範囲にわたって前記基準電圧回路のそれぞれの１つの基準電圧を掃引し、前記基準電圧を前記選択されたＰＡＭドライバから受け取った電圧と比較して、前記選択されたＰＡＭドライバから受信されたそれぞれの電圧レベルを判定するように動作可能である、
ＰＨＹ回路。

【請求項9】

前記受信機制御回路は、
前記選択されたＰＡＭドライバに、（ｉ）その出力レベルの全て、及び、（ｉｉ）その出力レベルのサブセットのうち何れかを通じて予想される動作速度においてトグルするように命令し、
前記選択されたＰＡＭドライバがトグルしている間に、前記ＰＡＭ受信機の位相トレーニングを実行するように動作可能である、
請求項８のＰＨＹ回路。

【請求項10】

前記受信機制御回路は、
前記選択されたＰＡＭドライバを第２の指定された定常出力レベルを有するモードにするように、データバスを介して前記揮発性メモリに命令し、
前記第２の指定された定常出力レベルに関連付けられた第２のそれぞれの基準電圧を電圧範囲にわたって掃引し、前記第２のそれぞれの基準電圧を前記ＰＡＭドライバから受け取った電圧と比較して、前記ＰＡＭドライバから受け取った第２のそれぞれの電圧レベルを判定するように動作可能である、
請求項８のＰＨＹ回路。

【請求項11】

前記受信機制御回路は、
前記揮発性メモリに結合された追加のＰＡＭ受信機に関連付けられた２つの基準電圧のための初期レベルを、前記それぞれの電圧レベル及び前記第２のそれぞれの電圧レベルに基づいて設定するように動作可能である、
請求項１０のＰＨＹ回路。

【請求項12】

【請求項13】

前記追加のＰＡＭ受信機は、前記データバスのデータ入力出力（ＤＱ）端子用の受信機である、
請求項１２のＰＨＹ回路。

【請求項14】

メモリシステムであって、
揮発性メモリと、
前記揮発性メモリに結合されたデータバスと、
前記データバスに結合された物理層（ＰＨＹ）回路を備えるメモリコントローラと、を備え、
前記ＰＨＹ回路は、
少なくとも３つのパルス振幅変調（ＰＡＭ）レベルで動作するＰＡＭ受信機であって、各々が、データバス端子に結合された第１の入力と、それぞれの基準電圧回路に結合された第２の入力と、を含む少なくとも２つのサブ受信機回路を備える、ＰＡＭ受信機と、
受信機制御回路であって、選択されたＰＡＭドライバを指定された定常出力レベルを有するモードにするように、前記データバスを介して前記揮発性メモリに命令し、電圧範囲にわたって前記基準電圧回路のそれぞれの１つの基準電圧を掃引し、前記基準電圧を前記選択されたＰＡＭドライバから受け取った電圧と比較して、前記選択されたＰＡＭドライバから受信されたそれぞれの電圧レベルを判定するように動作可能な受信機制御回路と、を備える、
メモリシステム。

【請求項15】

【請求項16】

【請求項17】

前記受信機制御回路は、
前記揮発性メモリに結合された追加のＰＡＭ受信機に関連付けられた２つの基準電圧のための初期レベルを、前記それぞれの電圧レベル及び前記第２のそれぞれの電圧レベルに基づいて設定するように動作可能である、
請求項１６のメモリシステム。

【請求項18】

【請求項19】

前記追加のＰＡＭ受信機は、前記データバスのデータ入力出力（ＤＱ）端子用の受信機である、
請求項１８のメモリシステム。

【請求項20】

前記揮発性メモリの前記選択されたＰＡＭドライバは、前記受信機制御回路からのコマンドに応じて、
コマンド及びアドレス（ＣＡ）パリティ及び書き込み巡回冗長検査（ＣＲＣ）情報を前記メモリコントローラに提供する動作モードと、
第１のＰＡＭレベルにおいて定常出力を提供する第１のモードと、
第２のＰＡＭレベルにおいて定常出力を提供する第２のモードと、
第３のＰＡＭレベルにおいて定常出力を提供する第３のモードと、を含むいくつかのモードになるように動作可能である、
請求項１４のメモリシステム。

【発明の詳細な説明】

【背景技術】

【0001】

現代のダイナミックランダムアクセスメモリ（dynamic random-access memory、ＤＲＡＭ）は、ＤＲＡＭと、グラフィックス処理ユニット（graphics processing unit、ＧＰＵ）、中央処理ユニット（central processing unit、ＣＰＵ）等の１つ以上のデータプロセッサとを接続するバス上のデータ伝送の速度を増加させることによって、高いメモリ帯域幅を提供する。ＤＲＡＭは、典型的には、安価で高密度であり、それによって、デバイスごとに大量のＤＲＡＭを集積することが可能になる。今日販売されている殆どのＤＲＡＭチップは、ＪｏｉｎｔＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓＥｎｇｉｎｅｅｒｉｎｇＣｏｕｎｃｉｌ（ＪＥＤＥＣ）が普及を推進した様々なダブルデータレート（double data rate、ＤＤＲ）ＤＲＡＭ規格と適合する。典型的には、いくつかのＤＤＲＤＲＡＭチップが単一のプリント回路基板上に組み合わされて、比較的高速であるだけでなくスケーラビリティも提供できるメモリモジュールを形成する。しかしながら、これらの強化により、コンピュータシステムのメインメモリに使用されるＤＤＲメモリの速度が改善されたが、更なる改善が求められている。

【0002】

グラフィックスダブルデータレート（graphics double data rate、ＧＤＤＲ）メモリとして知られる１つのタイプのＤＤＲＤＲＡＭは、グラフィックスアプリケーションに必要とされる高帯域幅に対応するためにデータ伝送レートの境界を押し上げてきた。新しいＧＤＤＲ規格が開発されるにつれて、それらはより高いデータレートをサポートする傾向がある。しかしながら、これらのより高いデータレートでの動作は、概して、データリンクの送受信回路をトレーニングするプロセスの改善を必要とする。また、シグナリングリンク上で採用するシグナリングレベルの数が２を超えると、リンクトレーニングプロセスは複雑になる。

【図面の簡単な説明】

【0003】

【図1】いくつかの実施形態による、データ処理システムを示すブロック図である。

【図2】図１のデータ処理システムのＧＤＤＲＰＨＹ－ＤＲＡＭリンクを示すブロック図である。

【図3】いくつかの実施形態による、メモリバスを介してメモリからメモリコントローラに読み出しクロック信号を選択的に提供するための読み出しクロック回路を示すブロック図である。

【図4】いくつかの実施形態による、ＰＡＭ４受信機をトレーニングするためのプロセスのフロー図を示す。

【図5】図４のプロセスとともに採用され得る様々なシグナリングレベルを示す「アイ」（eye、目）ダイアグラムである。

【発明を実施するための形態】

【0004】

以下の説明において、異なる図面における同一の符号の使用は、同様のアイテム又は同一のアイテムを示す。別段の言及がなければ、「結合される（coupled）」という単語及びその関連する動詞形は、当該技術分野で周知の手段による直接接続及び間接電気接続の両方を含み、また、別段の言及がなければ、直接接続の任意の記述は、好適な形態の間接電気接続を使用する代替の実施形態も同様に意味する。

【0005】

データバスを介して信号を受信する受信機をトレーニングするための方法を使用する。この方法は、選択されたパルス振幅変調４レベル（pulse-amplitude modulation 4-level、ＰＡＭ４）ドライバを指定された定常出力レベルを有するモードにするように、データバスを介して揮発性メモリに命令することと、次いで、所定の期間待機することと、を含む。選択されたＰＡＭ４ドライバに結合された受信機回路において、本方法は、指定された定常出力レベルに関連付けられたそれぞれの基準電圧を電圧範囲にわたって掃引（sweeping）し、それぞれの基準電圧をＰＡＭ４ドライバから受信された電圧と比較して、ＰＡＭ４ドライバから受信されたそれぞれの電圧レベルを判定することを含む。次いで、指定された定常出力レベルが変更され、それぞれの基準電圧を掃引し、電圧レベルを判定するプロセスが、新しい出力レベルに対して繰り返される。

【0006】

データバスを介して揮発性メモリに結合するための物理層（physical layer、ＰＨＹ）回路は、パルス振幅変調４レベル（ＰＡＭ４）受信機と受信機制御回路と、を含む。受信機は、デコーダ回路と、３つのサブ受信機回路と、を含み、各サブ受信機回路は、デコーダ回路に結合された出力と、データバス端子に結合された第１の入力と、それぞれの基準電圧回路に結合された第２の入力と、を含む。受信機制御回路は、（ａ）選択されたＰＡＭ４ドライバを指定された定常出力レベルを有するモードにするように、データバスを介して揮発性メモリに命令する、（ｂ）所定の期間待機する、（ｃ）ある範囲の電圧にわたってそれぞれの１つの基準電圧回路の基準電圧を掃引し、基準電圧を選択されたＰＡＭ４ドライバから受け取った電圧と比較して、選択されたＰＡＭ４ドライバから受け取ったそれぞれの電圧レベルを判定する、（ｄ）（ａ）～（ｃ）を実行した後、指定された定常出力レベルを変更し、（ａ）～（ｃ）を繰り返すように動作可能である。

【0007】

メモリシステムは、揮発性メモリと、揮発性メモリに結合されたデータバスと、メモリコントローラと、を含む。メモリコントローラは、データバスに結合された物理層（ＰＨＹ）回路と、受信機制御回路と、を含む。ＰＨＹ回路は、３つのサブ受信機回路を含むパルス振幅変調４レベル（ＰＡＭ４）受信機を含み、各サブ受信機回路は、データバス端子に結合された第１の入力と、それぞれの基準電圧回路に結合された第２の入力と、を含む。受信機制御回路は、（ａ）選択されたＰＡＭ４ドライバを指定された定常出力レベルを有するモードにするように、データバスを介して揮発性メモリに命令する、（ｂ）所定の期間待機する、（ｃ）ある範囲の電圧にわたってそれぞれの１つの基準電圧回路の基準電圧を掃引し、基準電圧を選択されたＰＡＭ４ドライバから受け取った電圧と比較して、選択されたＰＡＭ４ドライバから受け取ったそれぞれの電圧レベルを判定、（ｄ）（ａ）～（ｃ）を実行した後、指定された定常出力レベルを変更し、（ａ）～（ｃ）を繰り返すように動作可能である。

【0008】

図１は、いくつかの実施形態による、データ処理システム１００を示すブロック図である。データ処理システム１００は、概して、グラフィックス処理ユニット（ＧＰＵ）１１０、ホスト中央処理ユニット（ＣＰＵ）１２０、ダブルデータレート（ＤＤＲ）メモリ１３０及びグラフィックスＤＤＲ（ＧＤＤＲ）メモリ２００の形態のデータプロセッサを含む。

【0009】

ＧＰＵ１１０は、最適化されたグラフィックス処理、レンダリング及び表示のために非常に高い性能を有する離散グラフィックスプロセッサであるが、これらのタスクを実行するために高いメモリ帯域幅を必要とする。ＧＰＵ１１０は、概して、コマンドプロセッサ１１１のセットと、グラフィックス単一命令複数データ（ＳＩＭＤ）コア１１２と、キャッシュ１１３のセットと、メモリコントローラ１１４と、ＤＤＲ物理インターフェース回路（ＤＤＲＰＨＹ）１１５と、ＧＤＤＲＰＨＹ１１６と、を含む。この実施形態ではＧＰＵが示されているが、ＧＰＵ１１０は、機械学習並列加速プロセッサ等の種々のデータ処理要素のうち何れかであり得る。

【0010】

コマンドプロセッサ１１１は、ＯｐｅｎＧＬプログラミング言語で指定されるもの等の高レベルグラフィックス命令を解釈するために使用される。コマンドプロセッサ１１１は、ＯｐｅｎＧＬ命令等の高レベルグラフィックス命令を受信するためのメモリコントローラ１１４への双方向接続、キャッシュ１１３への双方向接続、及び、グラフィックスＳＩＭＤコア１１２への双方向接続を有する。高レベル命令の受信に応じて、コマンドプロセッサは、キャッシュ１１３を一時記憶装置として使用して、フレームデータ等のデータのレンダリング、幾何学的処理、シェーディング及びラスタ化のための低レベル命令を発行する。グラフィックス命令に応じて、グラフィックスＳＩＭＤコア１１２は、大規模並列方式で大きいデータセットに対して低レベル命令を実行する。コマンドプロセッサ１１１及びキャッシュ１１３は、入力データ及び出力（例えば、レンダリング及びラスタ化された）データの一時的な記憶のために使用される。また、キャッシュ１１３は、グラフィックスＳＩＭＤコア１１２への双方向接続と、メモリコントローラ１１４への双方向接続と、を有する。

【0011】

メモリコントローラ１１４は、コマンドプロセッサ１１１に接続された第１のアップストリーム双方向ポートと、キャッシュ１１３に接続された第２のアップストリーム双方向ポートと、ＤＤＲＰＨＹ１１５への第１のダウンストリーム双方向ポートと、ＧＤＤＲＰＨＹ１１６への第２のダウンストリーム双方向ポートと、を有する。本明細書で使用されるように、「上流」ポートは、データプロセッサに向かい、且つ、メモリから離れる回路の側にあり、「下流」ポートは、データプロセッサから離れ、且つ、メモリに向かう方向にある。メモリコントローラ１１４は、ＤＤＲメモリ１３０及びＧＤＤＲメモリ２００との間のデータ転送のタイミング及び順序付けを制御する。ＤＤＲ及びＧＤＤＲメモリは非対称アクセスを有し、すなわち、メモリ内のオープンページへのアクセスは、クローズドページへのアクセスよりも高速である。メモリコントローラ１１４は、メモリアクセスコマンドを格納し、例えば、特定のサービス品質目標を遵守しながらオープンページへのアクセスを優先することによって、効率のためにそれらを順不同で処理する。

【0012】

ＤＤＲＰＨＹ１１５は、メモリコントローラ１１４の第１の下流ポートに接続された上流双方向ポートと、ＤＤＲメモリ１３０に双方向に接続された下流ポートと、を有する。ＤＤＲＰＨＹ１１５は、ＤＤＲバージョン５（ＤＤＲ５）等のＤＤＲメモリ１３０のバージョンの全ての指定されたタイミングパラメータを満たし、メモリコントローラ１１４の指示でタイミング較正動作を実行する。同様に、ＧＤＤＲＰＨＹ１１６は、メモリコントローラ１１４の第２の下流ポートに接続された上流ポートと、ＧＤＤＲメモリ２００に双方向に接続された下流ポートと、を有する。ＧＤＤＲＰＨＹ１１６は、ＧＤＤＲメモリ２００のバージョンの全ての指定されたタイミングパラメータを満たし、メモリコントローラ１１４の指示でタイミング較正動作を実行する。ＧＤＤＲメモリ２００は、動作のためにＧＤＤＲメモリ２００を構成するように、ＧＤＤＲＰＨＹ１１６上でプログラム可能なモードレジスタ１４１のセットを含む。

【0013】

動作中、データ処理システムは、グラフィックスＳＩＭＤコア１１２によって実行される高帯域幅グラフィックス処理のために、グラフィックスカード又はアクセラレータとして使用することができる。オペレーティングシステム又はアプリケーションプログラムを実行するホストＣＰＵ１２０は、ＧＰＵ１１０及びホストＣＰＵ１２０のための統合メモリとして働くＤＤＲメモリ１３０を通して、グラフィックス処理コマンドをＧＰＵ１１０に送信する。それは、例えば、ＯｐｅｎＧＬコマンドとして使用して又は任意の他のホストＣＰＵを通して、コマンドをＧＰＵインターフェースに送信し得る。ＯｐｅｎＧＬは、２Ｄ及び３Ｄベクトルグラフィックスをレンダリングするためのクロス言語、クロスプラットフォームアプリケーションプログラミングインターフェースである。ホストＣＰＵ１２０は、アプリケーションプログラミングインターフェース（application programming interface、ＡＰＩ）を使用して、ＧＰＵ１１０と相互作用し、ハードウェア加速レンダリングを提供する。

【0014】

データ処理システム１００は、２つのタイプのメモリを使用する。第１のタイプのメモリはＤＤＲメモリ１３０であり、ＧＰＵ１１０及びホストＣＰＵ１２０の両方によってアクセス可能である。グラフィックスＳＩＭＤコア１１２の高い性能の一部として、ＧＰＵ１１０は、高速グラフィックスダブルデータレート（graphics double data rate、ＧＤＤＲ）メモリを使用する。

【0015】

図２は、いくつかの実施形態による、図１のデータ処理システム１００のＧＤＤＲＰＨＹ－ＤＲＡＭリンク２００を示すブロック図である。ＧＤＤＲＰＨＹ－ＤＲＡＭリンク２００は、物理インターフェース２６０を介して通信するＧＰＵ１１０及びＧＤＤＲメモリ２００の部分を含む。

【0016】

ＧＰＵ１１０は、位相ロックループ（phase locked loop、ＰＬＬ）２１０と、コマンド及びアドレス（command and address、「Ｃ／Ａ」）回路２２０と、読み取りクロック回路２３０と、データ回路２４０と、書き込みクロック回路２５０と、を含む。これらの回路は、ＧＰＵ１１０のＧＤＤＲＰＨＹ１１６の一部を形成する。

【0017】

位相ロックループ２１０は、基準クロック発生回路として動作し、「ＣＫ_ＩＮ」とラベル付けされた入力クロック信号を受信するための入力と、出力と、を有する。

【0018】

Ｃ／Ａ回路２２０は、遅延要素２２１と、セレクタ２２２と、「ＴＸ」とラベル付けされた伝送バッファ２２３と、「ＥＲＲ」受信機２１６と、を含む。遅延要素２２１は、ＰＬＬ２１０の出力に接続された入力と、出力と、を有し、図２には具体的に示されていない入力によって制御される可変遅延を有する。可変遅延は、較正コントローラ１１５によって起動時に判定され、補償回路によって動作中に調整される。セレクタ２２２は、第１のコマンド／アドレス値を受信するための第１の入力と、第２のコマンド／アドレス値を受信するための第２の入力と、遅延要素２２１の出力に接続された制御入力と、を有する。伝送機２２３は、セレクタ２２２の出力に接続された入力と、「Ｃ／Ａ」とラベル付けされたコマンド／アドレス信号を供給するために対応する集積回路端子に接続された出力と、を有する。Ｃ／Ａ回路２２０は、図２に示された代表的なセレクタ２２２及びバッファ２２３と同じように構成された、Ｃ／Ａ信号グループ内の各信号に対する個別バッファのセットを含むが、代表的なＣ／Ａ回路２２０のみが示されていることに留意されたい。

【0019】

読み取りクロック回路２３０は、「ＲＸ」とラベル付けされた受信バッファ２３１と、セレクタ２３２と、を含む。受信バッファ２３１は、「ＲＣＫ」とラベル付けされた信号を受信するための対応する集積回路端子に接続された入力と、出力と、を有する。受信クロックセレクタ２３２は、ＰＬＬ２１０の出力に接続される第１の入力と、受信バッファ２３１の出力に接続される第２の入力と、出力と、図２には示されていないモード信号を受信する制御入力と、を有する。

【0020】

データ回路２４０は、受信バッファ２４１と、ラッチ２４２と、遅延要素２４３及び２４４と、シリアライザ２４５と、伝送バッファ２４６と、を含む。受信バッファ２４１は、「ＤＱ」と一般的にラベル付けされるデータ信号を受信する集積回路端子に接続された第１の入力と、「Ｖ_ＲＥＦ」とラベル付けされた基準電圧を受信するための第２の入力と、出力と、を有する。ラッチ２４２は、受信バッファ２４１の出力に接続された「Ｄ」とラベル付けされた入力、クロック入力、及び、出力データ信号を提供するための「Ｑ」とラベル付けされた出力を有するＤ型ラッチである。ＧＤＤＲＰＨＹ１１６とＧＤＤＲメモリ２００との間のインターフェースは、２つのデータビットを４つの公称電圧レベルのうち何れかに符号化する、「ＰＡＭ４」として知られる４レベルパルス振幅変調データシグナリングシステムを実現する。したがって、受信バッファ２４１は、入力電圧によって４つのレベルのうち何れが示されるかを識別し、それに応じて状態を表す２つのデータビットを出力する。例えば、受信バッファ２４１は、４つの電圧範囲を定義するＶ_ＲＥＦに基づいて３つのスライシングレベルを生成し、３つの比較器を使用して、受信データ信号が何れの範囲に入るかを判定することができる。データ回路２４０は、２つのデータビットをラッチし、各ビット位置に対して複製されるラッチを含む。遅延要素２４３は、入力がセレクタ２３２の出力に接続され、出力がラッチ２４２のクロック入力に接続されている。遅延要素２４４はＰＬＬ２１０の出力に接続された入力と、出力と、を有する。シリアライザ２４５は、バーストの連続サイクルに対応する、所定のビット位置の第１のデータ値及び所定のビット位置の第２のデータ値を受信するための入力と、遅延要素２４４の出力に接続された制御入力と、対応するＤＲ端子に接続された出力と、を有する。データバスの各データバイトは、バイトの各ビットに対するデータ回路２４０のようなデータ回路のセットを有する。この複製によって、プリント回路基板上で異なるルーティングを有する異なるデータバイトが、異なる遅延値を有することが許容される。

【0021】

書き込みクロック回路２５０は、遅延要素２５１、セレクタ２５２、及び、伝送バッファ２５３を含む。遅延要素２５１は、ＰＬＬ２１０の出力に接続された入力と、出力と、を有する。セレクタ２５２は、第１のクロック状態信号を受信するための第１の入力、第２のクロック電圧を受信するための第２の入力、遅延要素２５１の出力に接続された制御入力、及び、出力を有する。伝送バッファ２５３は、セレクタ２５２の出力に接続された入力と、「ＷＣＫ＿ｔ」とラベル付けされた真の書き込みクロック信号を提供するために対応する集積回路端子に接続された第１の出力と、「ＷＣＫ＿ｃ」とラベル付けされた相補的な書き込みクロック信号を提供するために対応する集積回路端子に接続された第２の出力と、を有する。

【0022】

ＧＤＤＲメモリ２００は、概して、書き込みクロック受信機２７０と、コマンド／アドレス受信機２８０と、データ経路トランシーバ２９０と、を含む。書き込みクロック受信機２７０は、受信バッファ２７１、バッファ２７２、分周器２７３、バッファ／ツリー２７４、及び、分周器２７５を含む。受信バッファ２７１は、ＷＣＫ＿ｔ信号を受信するＧＤＤＲメモリ２００の集積回路端子に接続された第１の入力と、ＷＣＫ＿ｃ信号を受信するＧＤＤＲメモリ２００の集積回路端子に接続された第２の入力と、出力と、を有する。図２に示される例では、受信バッファ２７１の出力は、８ＧＨｚの公称周波数を有するクロック信号である。バッファ２７２は、受信バッファ２７１の出力に接続された入力と、出力と、を有する。分周器２７３は、バッファ２７２の出力に接続された入力と、４ＧＨｚの公称周波数を有する分周クロックを提供するための出力と、を有する。分周器２７５は、バッファ／ツリー２７４の出力に接続された入力と、２ＧＨｚの公称周波数を有する「ＣＫ４」とラベル付けされたクロック信号を提供するための出力と、を有する。

【0023】

コマンド／アドレス受信機２８０は、受信バッファ２８１及びスライサ２８２を含む。受信バッファ２８１は、Ｃ／Ａ信号を受信するＧＤＤＲメモリ２００の対応する集積回路端子に接続された第１の入力と、Ｖ_ＲＥＦを受信するための第２の入力と、出力と、を有する。Ｃ／Ａ入力信号は、２つの論理状態レベルを有する通常のバイナリ信号として受信され、非ゼロ復帰（non-return-to-zero、ＮＲＺ）信号符号化とみなされる。スライサ２８２は、各々が受信バッファ２８１の出力に接続されたＤ入力と、分周器２７５の出力のうちの対応する出力を受信するためのクロック入力と、対応するＣ／Ａ信号を提供するためのＱ出力と、を有する２つのデータラッチのセットを有する。ＰＡＭ４ドライバ２１５も「ＥＲＲ」というラベル付きで含まれており、更に以下で説明されるようにコマンド及びアドレス（Command and Address、ＣＡ）のパリティと書き込みＣＲＣ情報を提供する。

【0024】

データ経路トランシーバ２９０は、シリアライザ２９１、伝送機２９２、シリアライザ２９３、伝送機２９４、受信バッファ２９５、及び、スライサ２９６を含む。シリアライザ２９１は、第１の読み出しクロックレベルを受信するための入力、第２の読み出しクロックレベルを受信するための第２の入力、バッファ／ツリー２７４の出力に接続された選択入力、及び、出力を有する。伝送機２９２は、シリアライザ２９３の出力に接続された入力と、ＧＤＤＲメモリ２００のＲＣＫ端子に接続された出力と、を有する。シリアライザ２９３は、第１の読み出しデータ値を受信するための入力と、第２のデータ値を受信するための第２の入力と、バッファ／ツリー２７４の出力に接続された選択入力と、ＧＤＤＲメモリ２００のＤＱ端子に接続された出力と、を有する。伝送機２９４は、シリアライザ２９３の出力に接続された入力と、ＧＤＤＲメモリ２００の対応するＤＱ端子に接続された出力と、を有する。受信バッファ２９５は、ＧＤＤＲメモリ２００の対応するＤＱ端子に接続された第１の入力と、Ｖ_ＲＥＦ値を受信するための第２の入力と、出力と、を有する。スライサ２９６は、受信バッファ２９５の出力に接続されたＤ入力と、バッファ／ツリー２７４の出力に接続されたクロック入力と、対応するＤＱ信号を提供するためのＱ出力と、を各々が有する４つのデータラッチのセットを有する。

【0025】

インターフェース２６０は、ＧＰＵ１１０ダイのボンドパッドから、パッケージインピーダンスを通ってパッケージ端子へ、プリント回路基板上のトレースを通ってＧＤＤＲメモリ２００のパッケージ端子へ、パッケージインピーダンスを通ってＧＤＤＲメモリ２００ダイのボンドパッドへルーティングされる物理接続のセットを含む。

【0026】

図３は、いくつかの実施形態による、システムオンチップ（system-on-chip、ＳＯＣ）上の物理層（ＰＨＹ）回路の一部、及び、ＤＲＡＭ上の関連する回路を示すメモリシステム３００の一部分を示すブロック図である。メモリシステム３００の図示された部分は、ＰＡＭ４ドライバ２１５、ＰＡＭ４受信機２１６、トレーニング制御回路３１０、エラーモードレジスタ３２０、並びに、「ＣＴＲＬ／ＣＡＰＡＲＩＴＹ／ＣＲＣ」とラベル付けされた制御、コマンド／アドレスパリティ及び巡回冗長検査回路３３０を含む。

【0027】

この実施形態ではＰＡＭ４ドライバが示されているが、本明細書の技術は、３つ以上のＰＡＭレベル、例えば、ＰＡＭ３、ＰＡＭ４、ＰＡＭ６、ＰＡＭ８ドライバ及び受信機を有するＰＡＭシグナリングに適用可能である。

【0028】

メモリシステム３００の図示された部分は、図２に示される図示されたＧＤＤＲＰＨＹ－ＤＲＡＭリンク等のマルチレベルＰＡＭシグナリングを採用するＧＤＤＲメモリに準拠するＤＲＡＭとともに使用するのに好適である。ＰＡＭ４ドライバ２１５は、この実施形態では、ホストＳＯＣへのメモリバスを介して、ＧＤＤＲＰＨＹの「ＥＲＲ」ピン上に信号を送る（ドライブする）。ＰＡＭ４ドライバ２１５は、「ＤＩＮ＜１：０＞」とラベル付けされた２ビット信号を受信する入力と、「ＥＲＲ（ＰＡＭ４）」とラベル付けされたＥＲＲピンに接続された出力と、を有する。ＥＲＲピンは、ＧＤＤＲＤＲＡＭによって非同期的に送られるＰＡＭ４信号をホストシステムオンチップ（ＳＯＣ）に搬送し、ＣＴＲＬ／ＣＡＰＡＲＩＴＹ／ＣＲＣ回路３３０によって提供されるコマンド及びアドレス（ＣＡ）パリティ及び書き込みＣＲＣ情報をホストＳＯＣに通信する。

【0029】

ＰＡＭ４受信機２１６は、ＤＲＡＭに結合するためのホストＳＯＣのＰＨＹ回路の一部である。ＰＡＭ４受信機２１６は、ＰＨＹのＥＲＲピンに接続された入力と、基準電圧「ＶＲ＿Ｌ３」を受信する第２の入力と、基準電圧「ＶＲ＿Ｌ２」を受信する第３の入力と、基準電圧「ＶＲ＿Ｌ１」を受信する第４の入力と、を有する。ＰＡＭ４受信機２１６は、「Ａ０１」、「Ａ０２」及び「Ａ０３」とラベル付けされた３つの入力を有するデコーダ回路３０２と、３つのサブ受信機回路３０４、３０６、３０８と、を含み、各サブ受信機回路は、デコーダ回路３０２のそれぞれの入力に結合された出力と、ＰＡＭ４受信機２１６の第１の入力に接続された第１の入力と、基準電圧ＶＲ＿Ｌ３、ＶＲ＿Ｌ２、ＶＲ＿Ｌ１のそれぞれ１つを受信するように接続された第２の入力と、を含む。各サブ受信機は、その入力における基準電圧を、ＥＲＲピンを介して受信された電圧と比較し、ＥＲＲ電圧が基準電圧よりも高い場合に「１」を出力し、ＥＲＲ電圧が基準電圧よりも低い場合に「０」を出力する電圧比較器として実装される。

【0030】

ＰＡＭ４方式は、データ伝送帯域幅が所与のクロック速度に対して２倍になることを許容するが、ＰＨＹの様々なビットレーンのトレーニングを、２つのシグナリングレベルを採用した従来のＰＨＹビットレーンのトレーニングよりも困難にする。したがって、ＧＤＤＲＰＨＹ１１６（例えば、図２、２４１、２４６、２９４、２９５）において採用される様々なＤＱドライバ及び受信機のためのトレーニングは、２レベルシグナリングとインターフェースするＧＤＤＲＰＨＹのためのトレーニングよりも長く複雑である。トレーニング制御回路３１０は、ＰＡＭ４ドライバ２１５及びＰＡＭ４受信機２１６のための簡略化されたＰＡＭトレーニングプロセスを制御するためのデジタルロジックを含む。トレーニング制御回路３１０は、ＰＨＹデジタル制御ロジック（図示せず）への接続と、この実施形態ではモードレジスタセット（mode register set、ＭＲＳ）コマンドインターフェースを通した、ＤＲＡＭ上のエラーモードレジスタ３２０への通信接続と、を含む。

【0031】

ＤＲＡＭ上のエラーモードレジスタ３２０は、ＧＤＤＲコマンドインターフェースを通してＭＲＳプログラミングコマンドでプログラムすることができ、概して、ＣＴＲＬ／ＣＡＰＡＲＩＴＹ／ＣＲＣ回路３３０及びその関連するＰＡＭ４ドライバ２１５の動作モードを制御するための値を保持する。ＣＴＲＬ／ＣＡＰＡＲＩＴＹ／ＣＲＣ回路３３０は、エラーモードレジスタ３２０に接続された入力と、パリティ及びＣＲＣ情報を作り出すための制御及びＣＡデータを受信するための入力（図示せず）と、ＤＩＮ＜１：０＞信号を提供するためのＰＡＭ４ドライバ２１５に接続された出力と、を有する。

【0032】

動作では、ＰＡＭ４受信機２１６は非同期的にデータを受信する、すなわち、データはＲＣＫを参照せずに非同期的に受信される。この実施形態では、ＰＡＭ４ドライバ２１５は、ＧＤＤＲＰＨＹ１１６のＤＱ線のために使用されるレートよりも低いレートである４Ｇｂｐｓのレートでデータを伝送する。したがって、ＰＡＭ４受信機２１６のためのリンクトレーニングは、ＤＱ線のために採用されるものよりも効率的で簡略化されたバージョンで提供される。トレーニング制御回路３１０は、エラーモードレジスタ３２０をプログラムして、ＣＴＲＬ／ＣＡＰＡＲＩＴＹ／ＣＲＣ回路３３０を、図４に関して更に説明するように、簡略化されたトレーニングプロセスを実施するための様々なモードにする。この実施形態では、トレーニング制御回路３１０が選択可能なＥＲＲ関連モードレジスタ状態として、通常モード（ＣＴＲＬ／ＣＡＰＡＲＩＴＹ／ＣＲＣ回路３３０が通常動作してパリティ情報を提供する）、強制「００」モード、強制「０１」モード、強制「１０」モード、及び、強制「１１」モードがある。強制モードでは、ＤＩＮ＜１：０＞の値、したがってＰＡＭ４ドライバ２１５によって送られる値は、ＰＡＭ４ドライバ２１５が送ることができるＰＡＭレベルのうち何れかを表す一定値に強制される。

【0033】

図４は、いくつかの実施形態による、ＰＡＭ４受信機をトレーニングするためのプロセスのフロー図４００を示す。図５は、図４のプロセスとともに採用され得る様々なシグナリングレベルを示す「アイ」ダイアグラム５００を示す。図４及び図５の両方を参照すると、フロー図４００に示されるプロセスは、ＤＲＡＭ又は他の揮発性メモリから信号を受信するようにトレーニングされるＰＡＭ４受信機２１６等のＰＡＭ４受信機のための簡略化されたトレーニングプロセスを実施するために、図２及び図３に示されるもの等の様々なＧＤＤＲＰＨＹ回路とともに使用するのに適している。

【0034】

概して、このプロセスは、ＥＲＲピントレーニングの複雑さ、例えば、システムブート中又はＤＲＡＭＰＨＹのリセット中に実施されるトレーニングを低減するという利点を有する。理想的には、システムはＥＲＲピンのトレーニングを完全に避けるべきであるが、そのようなアプローチは、ＰＨＹのドライバと受信機回路に関連付けられたプロセス、電圧、温度変化のために、現実的でないことが多い。図示されたプロセスは、典型的なＰＡＭ４受信機のトレーニングプロセスと比較して、実現が簡単で迅速に動作する低コストのトレーニング方法を提供するという利点がある。図示されたプロセスは、概して、ホストＥＲＲ受信機基準電圧（ＶＲＥＦ）レベルをトレーニングするために、ＥＲＲピン上でＤＲＡＭデバイスによって駆動されるＤＣレベルを採用する。

【0035】

プロセスは、ブロック４０２において、ＥＲＲピンについて受信機をトレーニングすることを開始する。この例では、図示されるように、ＰＡＭ４受信機が採用されるが、同様のプロセスが、例えば、ＰＡＭ６又はＰＡＭ８受信機等の他のタイプのＰＡＭ受信機とともに使用され得る。

【0036】

ブロック４０４において、トレーニング制御回路３１０（図３）等の受信機制御回路は、選択されたＰＡＭ４ドライバを指定された定常出力レベルを有するモードにするように、データバスを介してＤＲＡＭに命令する。この実施形態では、ＣＴＲＬ／ＣＡＰＡＲＩＴＹ／ＣＲＣ回路３３０に指定された出力レベルを設定するように命令するために、強制「０１」等のＭＲＳコマンドがエラーモードレジスタ３２０に記憶される。他の実施形態では、例えば、所望の定常ＤＣ出力レベルのための反復値を有するビットのトレーニングパターンを送信する等のように、指定されたＤＣ出力レベルを達成する別の方法を使用することができる。ブロック４０４を参照すると、ＭＲＳコマンドは、ＰＨＹ上でのコマンドアドレス（ＣＡ）トレーニングの前、その後又はその間の任意の時間において発せられる可能性がある。このトレーニング時間の間、適切な基準信号レベルを確実にするために、ホストＥＲＲ終了が適用されることが好ましい。

【0037】

次いで、ブロック４０６において、プロセスは所定の期間待機する。この待機期間の後、ＤＲＡＭは、ＰＡＭ４ドライバ２１５等のＰＡＭ４ドライバによって駆動される命令されたＤＣ出力レベルで、ＥＲＲピンを指定されたＤＣ状態にしたと仮定される。ＰＡＭ４ドライバのＤＣ出力レベルは、「００」、「０１」、「１０」、「１１」とラベル付けされて図５に示されている。

【0038】

ブロック４０８において、プロセスは、次いで、電圧ＶＲ＿Ｌ１、ＶＲ＿Ｌ２、ＶＲ＿Ｌ３を提供する基準電圧回路のうちそれぞれ１つの基準電圧を、電圧を電圧範囲にわたって連続的に変化させ、基準電圧を各変化後に選択されたＰＡＭ４ドライバから受け取った電圧と比較して、選択されたＰＡＭ４ドライバから受け取ったそれぞれの電圧レベルを判定することによって掃引（スウィープ）する。この実施形態では、ブロック４１０において示すように、受信された特定の電圧レベルを判定することは、ＰＡＭ４受信機の複数のサブ受信機回路、例えばサブ受信機３０４、３０６、３０８のうちそれぞれ１つによって行われる。基準電圧がサブ受信機のうち選択された１つにおいて受け取った電圧を通過すると、サブ受信機は、受信された値をローからハイに（基準電圧が上方に掃引される場合）、又は、ハイからローに（基準電圧が下方に掃引される場合）変更する。この検出されたクロスオーバポイントは、ブロック４１４において、全ての基準電圧ＶＲ＿Ｌ１、ＶＲ＿Ｌ２、ＶＲ＿Ｌ３を適切に設定するために保存される。

【0039】

ブロック４１２に示されるように、プロセスは、全てのＰＡＭレベルに対して繰り返されるが、他の実施形態では、全てのレベルに対して繰り返される必要はない。例えば、ブロック４１２は、代わりに、ＰＡＭレベルの指定されたサブセットにプロセスを繰り返し得る。例えば、レベル「０１」、「１０」、「１１」は、ブロック４０４～４１０を繰り返すことによってトレーニングされてもよく、レベル「００」は、０ボルトであると仮定され得る。

【0040】

ブロック４１４において、ＰＡＭ４受信機の連続動作のための基準電圧レベルが、ブロック４１０において検出されたクロスオーバポイントに基づいて設定される。好ましくは、基準電圧は２つの周囲のクロスオーバポイントの平均として選択されるが、他の選択方法が使用され得る。これらの設定は、特定の値がＰＡＭ４受信機によって受信されたものとして認識される電圧レベルの範囲に対する「ウィンドウ」を確立する。

【0041】

ＰＡＭ４受信機２１６（図３）がトレーニングされる例示的なシナリオでは、強制「１１」コマンドがエラーモードレジスタ３２０にロードされ、ＰＡＭ４ドライバ２１５に、図５に示される最高レベルである「１１」レベルを出力させる。次いで、基準電圧ＶＲ＿Ｌ３は、サブ受信機３０４が「１」の出力から「０」の出力に変わるまで、ＶＲ＿Ｌ３の電圧レベルを増加させることにより、図５に示されている典型的なレベル等の指定されたレベルで開始する指定されたペースで変更され、ＶＲ＿Ｌ３がＥＲＲ端子で受信された実際の電圧レベルを越えたことを示す。次いで、強制「１０」コマンドがロードされ、ＰＡＭ４ドライバ２１５に「１０」レベルを出力させ、ＶＲ＿Ｌ２は、サブ受信機３０６がクロスオーバを検出するまで、指定された値から同様に掃引される。基準電圧ＶＲ＿Ｌ２の電圧レベルを掃引する例が図５に示されており、図５は、ＶＲ＿Ｌ２が変更される６つの異なる電圧レベル５０１、５０２、５０３、５０４、５０５、５０６を示す。電圧レベル５０１～５０６は、アイ（目）の期間中において経時的に広がって示されているが、この表示は、電圧レベルを分かりやすく示すためのものであり、基準電圧の変化及び測定の実際のタイミングは、実施形態により異なる。例えば、一実施形態では、測定はアイ（目）の同じ点において行われる。別の実施形態では、測定は、基準電圧の変更及びサブ受信機回路の出力の認識と同じ速さで行われる。各電圧レベルにおいて、プロセスは、基準電圧を、ＰＡＭ４ドライバを介して受け取られた電圧と比較して、それがより高いかより低いかを判定する。この実施形態では、比較は、基準電圧についてそれぞれのサブ受信機回路（例えば、図３の３０６）を用いて実行される。サブ受信機回路出力がＬＯＷからＨＩＧＨに遷移する場合、プロセスは、掃引されている基準電圧が受信電圧より高くなったことを検出している。６つの電圧レベルが示されているが、概して、受信機での使用に適した分解能において受信電圧レベルを検出するために、適切な電圧間隔で離間されたより多くの電圧レベルが使用される。例えば、電圧レベルは、基準電圧発生回路によって提供される最小の増加、又は、利用可能な最小の増加よりも大きい選択された電圧増加で、各変更とともに増加する可能性がある。

【0042】

次いで、強制「０１」コマンドがロードされ、ＰＡＭ４ドライバ２１５に「０１」レベルを出力させ、ＶＲ＿Ｌ１は、サブ受信機３０８がクロスオーバを検出するまで上方に掃引される。最後に、強制「００」コマンドも含まれてもよく、この場合、ＶＲ＿Ｌ１は、クロスオーバが検出されるまで下方向に掃引される。下方掃引の場合、クロスオーバポイントは、ＨＩＧＨからＬＯＷに遷移するそれぞれのサブ受信機回路の出力によって検出され、掃引されている基準電圧が受信電圧より低くなったことを示す。「０１」レベル及び「１０」レベルに対して、指定されたレベルより下の基準電圧の上方掃引ではなく、指定されたレベルより上の基準電圧の下方掃引が使用され得ることが理解され得る。

【0043】

ブロック４１６において示すように、基準レベルが設定された後、トレーニングにおける別のオプションのステップは、位相トレーニングを実行するためにＥＲＲピンをトグルモードに設定するために、ＤＲＡＭデバイス内のモードレジスタ設定をイネーブルにすることである。このようなプロセスでは、図５に示されるような「アイ」（目）の中心は、最適値が受信されるまで、ＰＡＭ４受信機値が測定される位相遅延又は位相進みを調整することによって調整される。ブロック４１６では、ＥＲＲピンは、アイダイアグラムにおける各開口を位相トレーニングするために、通常動作におけるＥＲＲピンの予想されるトグル周波数において４レベルの全て又はサブセットを周期的に繰り返すように構成することができる。いくつかの実施形態では、そのような位相トレーニングは、特定の動作モードの下で有用である。

【0044】

ブロック４１８において示すように、別の任意選択のステップは、ブロック４０４～４１４において実施される効率的なレベルトレーニングプロセスに基づいて、ＰＨＹ回路内の他のＰＡＭ４受信機が使用するために、ブロック４１４において判定された基準電圧レベルを提供することである。例えば、ブロック４１８は、ＤＱＶＲＥＦレベル適応等の目的でＤＱ受信機（例えば、図２の２４１）のために、又は、ＤＱ受信機をトレーニング又は動作させる際に使用するための初期ＶＲＥＦレベル設定を提供するために、ＶＲ＿Ｌ１、ＶＲ＿Ｌ２、ＶＲ＿Ｌ３のための判定された基準電圧レベルをトレーニングプロセスに提供することを含み得る。

【0045】

本明細書に説明される基準電圧発生回路、あるいはその任意の部分を含む集積回路又は複数の集積回路は、プログラムによって読み取られて使用され得るデータベース又は他のデータ構造の形態で、コンピュータアクセス可能データ構造によって記述又は表されて、直接的に又は間接的に、集積回路を製造し得る。例えば、本データ構造は、ベリログ又はＶＨＤＬ等の高位設計言語（high-level design language、ＨＤＬ）におけるハードウェア機能の挙動レベル記述又はレジスタ転送レベル（register-transfer level、ＲＴＬ）記述であり得る。記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成し得る合成ツールによって読み取られ得る。ネットリストは、集積回路を含むハードウェアの機能も表すゲートのセットを含む。次いで、ネットリストは、マスクに適用される幾何学的形状を記述するデータセットを生成するために配置及びルーティングされ得る。次いで、マスクを、様々な半導体製造ステップで使用して、集積回路を製造し得る。代替的に、コンピュータアクセス可能記憶媒体上のデータベースは、所望される場合、ネットリスト（合成ライブラリの有無にかかわらず）若しくはデータセット、又は、グラフィック・データ・システム（Graphic Data System、ＧＤＳ）ＩＩデータであり得る。

【0046】

特定の実施形態を説明してきたが、これらの実施形態に対する様々な修正が当業者には明らかであろう。例えば、様々なＰＡＭ４ドライバ設計が異なる数のＰＡＭレベルとともに使用され得る。更に、効率的なトレーニングプロセスのための所望の定常値を伝送するようにＰＡＭ４ドライバに命令する様々な方法を使用し得る。開示されている技術は、高速データ伝送を使用する多種多様な集積回路に適用可能である。１つの特定の例では、一方の集積回路は、データプロセッサ、システムオンチップ（ＳＯＣ）又はグラフィックス処理ユニット（ＧＰＵ）である可能性があり、他方の集積回路は、ＤＤＲ又はＧＤＤＲＳＤＲＡＭであるが、本明細書に説明される技術は、多くの他のタイプの集積回路とともに使用することができる。また、伝送媒体は、メモリバスの物理構造に応じて実施形態間で異なる場合もあり、プリント回路基板のトレース、ボンドワイヤ、シリコン貫通ビア（through-silicon via、ＴＳＶ）等を含み得る。

【0047】

したがって、添付の特許請求の範囲は、開示された実施形態の範囲内に含まれる開示された実施形態の全ての変更を網羅することを意図している。

【図1】