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21
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23A
23B
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-11-21
(54)【発明の名称】半導体デバイスパッケージ
(51)【国際特許分類】
H01L 23/02 20060101AFI20241114BHJP
H01L 23/08 20060101ALI20241114BHJP
【ＦＩ】
H01L23/02 Z
H01L23/08 Z
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024527518
(86)(22)【出願日】2022-10-26
(85)【翻訳文提出日】2024-07-09
(86)【国際出願番号】 US2022047799
(87)【国際公開番号】W WO2023086202
(87)【国際公開日】2023-05-19
(31)【優先権主張番号】63/278,424
(32)【優先日】2021-11-11
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】390040660
【氏名又は名称】アプライド マテリアルズ インコーポレイテッド
【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ
【住所又は居所原語表記】３０５０ Ｂｏｗｅｒｓ Ａｖｅｎｕｅ Ｓａｎｔａ Ｃｌａｒａ ＣＡ ９５０５４ Ｕ．Ｓ．Ａ．
(74)【代理人】
【識別番号】100103610
【弁理士】
【氏名又は名称】▲吉▼田 和彦
(74)【代理人】
【識別番号】100109070
【弁理士】
【氏名又は名称】須田 洋之
(74)【代理人】
【識別番号】100119013
【弁理士】
【氏名又は名称】山崎 一夫
(74)【代理人】
【識別番号】100067013
【弁理士】
【氏名又は名称】大塚 文昭
(74)【代理人】
【識別番号】100120525
【弁理士】
【氏名又は名称】近藤 直樹
(74)【代理人】
【識別番号】100139712
【弁理士】
【氏名又は名称】那須 威夫
(74)【代理人】
【識別番号】100141553
【弁理士】
【氏名又は名称】鈴木 信彦
(72)【発明者】
【氏名】ヴェルハヴェルベケ スティーヴン
(72)【発明者】
【氏名】チェン ハン－ウェン
(57)【要約】
本開示は、薄型フォームファクタ半導体デバイスパッケージを形成するための方法および装置に関する。ある種の実施形態では、ガラスまたはシリコン基板をレーザアブレーションによってパターニングして、ガラスまたはシリコン基板を貫通する相互接続の後続の形成のための構造を形成する。その後、この基板を、半導体デバイスパッケージを形成するためのフレームとして利用する。この半導体デバイスパッケージは、半導体デバイスパッケージ内に、１つまたは複数の埋込み両面ダイを有するものであってもよい。ある種の実施形態では、予め構造化された絶縁膜を基板上に積層することにより、基板の上に絶縁層を形成する。この絶縁膜は、レーザアブレーションによって予め構造化して絶縁膜に構造を形成し、続いて、形成された構造の側壁を選択的に硬化させたものであってもよい。
【特許請求の範囲】
【請求項1】
第１の表面を第２の表面の反対側に有するコアフレームであり、シリコンを含むフレーム材料、
少なくとも１つのキャビティであり、前記少なくとも１つのキャビティ内に半導体ダイが配されており、前記半導体ダイが、前記半導体ダイの相対する２つの側に配された電気コンタクトを有する、少なくとも１つのキャビティ、および
ビア表面を含むビアであり、前記コアフレームを貫通して前記第１の表面から前記第２の表面まで延びる開口を画定した、ビア
をさらに含む、コアフレームと、
前記第１の表面および前記第２の表面の上に配された絶縁層であり、前記半導体ダイのそれぞれの側の少なくとも一部分と接触した、絶縁層と、
前記ビア内に配された電気相互接続であり、前記ビア表面と前記電気相互接続との間に前記絶縁層が配された、電気相互接続と
を含むパッケージアセンブリ。
【請求項2】
前記少なくとも１つのキャビティが、約３ｍｍ～約５０ｍｍの間の横方向寸法を有する、請求項１に記載のパッケージアセンブリ。
【請求項3】
前記少なくとも１つのキャビティの前記横方向寸法が、前記半導体ダイの横方向寸法よりも約１５０μｍ未満だけ大きい、請求項２に記載のパッケージアセンブリ。
【請求項4】
前記半導体ダイが、第１の側に形成された集積回路、および前記第１の側の反対側の第２の側に形成された電力供給ネットワークを含む、請求項１に記載のパッケージアセンブリ。
【請求項5】
前記コアフレーム上に形成された酸化物層をさらに含む、請求項１に記載のパッケージアセンブリ。
【請求項6】
前記コアフレーム上に形成された金属層をさらに含む、請求項１に記載のパッケージアセンブリ。
【請求項7】
前記金属層がニッケルを含む、請求項６に記載のパッケージアセンブリ。
【請求項8】
前記絶縁層がエポキシ樹脂を含む、請求項１に記載のパッケージアセンブリ。
【請求項9】
前記エポキシ樹脂がセラミック粒子を含む、請求項８に記載のパッケージアセンブリ。
【請求項10】
前記セラミック粒子がシリカ粒子を含む、請求項９に記載のパッケージアセンブリ。
【請求項11】
前記電気相互接続と前記絶縁層との間に配された接着層またはシード層をさらに含む、請求項１に記載のパッケージアセンブリ。
【請求項12】
前記接着層がモリブデンを含み、前記シード層が銅を含む、請求項１１に記載のパッケージアセンブリ。
【請求項13】
前記絶縁層の上に配され、前記半導体ダイの１つまたは複数のコンタクトに電気的に結合されたキャパシタをさらに含む、請求項１に記載のパッケージアセンブリ。
【請求項14】
前記絶縁層の上に形成された補剛フレームをさらに含み、前記補剛フレームがシリコン材料を含み、前記補剛フレームが、前記補剛フレームに形成された開口を有する、請求項１に記載のパッケージアセンブリ。
【請求項15】
前記絶縁層の上かつ前記補剛フレームの前記開口内に配されたキャパシタをさらに含み、前記キャパシタが、前記半導体ダイの１つまたは複数のコンタクトに電気的に結合された、請求項１４に記載のパッケージアセンブリ。
【請求項16】
埋込みダイアセンブリであり、シリコンを含むコアフレーム、
前記コアフレームの表面の上に配された酸化物層、
前記コアフレーム内に配された１つまたは複数の半導体ダイであり、第１の側に形成された集積回路、および前記第１の側の反対側の第２の側に形成された電力供給ネットワークを有する、１つまたは複数の半導体ダイ、ならびに
前記酸化物層上に形成された絶縁層であり、前記絶縁層がエポキシ樹脂材料を含み、前記エポキシ樹脂材料が、前記エポキシ樹脂材料中に配されたセラミック粒子を有する、絶縁層
を含む、埋込みダイアセンブリと、
前記埋込みダイアセンブリの一部分の内部に配された１つまたは複数の金属相互接続と
含むパッケージアセンブリ。
【請求項17】
前記コアフレームがさらに、前記コアフレームに形成された１つまたは複数のキャビティであり、前記１つまたは複数のキャビティ内に配された前記１つまたは複数の半導体ダイを有する、１つまたは複数のキャビティ、および
前記コアフレームに形成された１つまたは複数のビアであり、前記１つまたは複数のビアを貫通して前記１つまたは複数の金属相互接続が配された、１つまたは複数のビアを含む、請求項１６に記載のパッケージアセンブリ。
【請求項18】
前記１つまたは複数の金属相互接続の各々と前記絶縁層との間に配されたモリブデン接着層および銅シード層をさらに含む、請求項１６に記載のパッケージアセンブリ。
【請求項19】
埋込みダイアセンブリであり、シリコンを含むコアフレーム、
前記コアフレーム内に配された１つまたは複数の半導体ダイであり、前記１つまたは複数の半導体ダイの相対する２つの側に配された電気コンタクトを有する、１つまたは複数の半導体ダイ、
前記コアフレーム上に形成された第１の絶縁層であり、セラミック粒子を含むエポキシ樹脂材料を含む、第１の絶縁層、および
前記コアフレームまたは前記第１の絶縁層を貫通して配された１つまたは複数の電気相互接続
を含む、埋込みダイアセンブリと、
前記埋込みダイアセンブリ上に形成された再分布層と
を含み、前記再分布層が、
前記第１の絶縁層上に形成された第２の絶縁層、および
前記第２の絶縁層を貫通して配された１つまたは複数の電気再分布接続
を含む、パッケージアセンブリ。
【請求項20】
前記第２の絶縁層が、前記第１の絶縁層と同じ材料で形成された、請求項１９に記載のパッケージアセンブリ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は一般に、半導体デバイスパッケージ、および該半導体デバイスパッケージを形成する方法に関する。より詳細には、本明細書に記載された実施形態は、薄型フォームファクタ（ｔｈｉｎ－ｆｏｒｍ－ｆａｃｔｏｒ）半導体デバイスパッケージの構造体、および該構造体を形成する方法に関する。
【背景技術】
【0002】
半導体デバイス技術の開発における継続中の傾向は、低減されたサイズおよび増大した回路密度を有する半導体部品を生み出している。半導体デバイスを継続的にスケーリングし、同時に性能を向上させることを求める要請に従って、これらの部品および回路は、デバイス設置面積の大幅な低減を容易にし、部品間のより短くより高速な接続を可能にする複雑な３Ｄ半導体デバイスパッケージに統合される。このようなパッケージは例えば、電子デバイスの回路板上に実装する半導体チップおよび他の複数の電子部品を統合することがある。
【0003】
基板内に特徴および接続を形成することの容易さおよび有機複合材に関連した比較的に安いパッケージ製造コストのため、半導体デバイスパッケージはこれまで有機パッケージ基板上に製造されてきた。しかしながら、回路密度が増大し、半導体デバイスがさらに小型化されるにつれて、デバイススケーリングおよび関連する性能要件を維持するための材料構造化解決策の限界のために、有機パッケージ基板の利用は非現実的になっている。
【0004】
より最近には、有機パッケージ基板に関連した限界のいくつかを補償するために、受動シリコンインタポーザ（ｐａｓｓｉｖｅ ｓｉｌｉｃｏｎ ｉｎｔｅｒｐｏｓｅｒ）を再分布層として利用した２．５Ｄおよび／または３Ｄパッケージが製造されている。先進のパッケージング用途における高帯域密度、より低電力のチップツーチップ通信および異種統合要件に対する潜在性が、シリコンインタポーザの利用を後押ししている。さらに、シリコン貫通ビア（ＴＳＶ）などの特徴をシリコンインタポーザに形成することは、依然として難しく、コストがかかる。特に、高アスペクト比シリコンビアエッチング、化学機械平坦化および半導体バックエンドオブライン（ＢＥＯＬ）相互接続は高コストを強いる。
【0005】
したがって、当技術分野では、先進のパッケージング用途向けの改良された半導体デバイスパッケージ構造体、および該構造体を形成する方法が求められている。
【発明の概要】
【0006】
本開示の実施形態は、薄型フォームファクタ半導体デバイスパッケージのための構造体、および該構造体を形成する方法に関する。
【0007】
ある種の実施形態では、パッケージアセンブリが提供される。このパッケージアセンブリは、第１の表面を第２の表面の反対側に有するコアフレームを含み、このコアフレームは、シリコンを含むコアフレーム材料で形成されている。このコアフレームはさらに、少なくとも１つのキャビティであって、この少なくとも１つのキャビティ内に半導体ダイが配されており、この半導体ダイが、半導体ダイの相対する２つの側に配された電気コンタクトを有する、少なくとも１つのキャビティと、ビア表面を含むビアであって、コアフレームを貫通して第１の表面から第２の表面まで延びる開口を画定した、ビアとを含む。第１の表面および第２の表面の上に絶縁層が配されており、この絶縁層は、半導体ダイのそれぞれの側の少なくとも一部分と接触しており、ビア内に電気相互接続が配されており、ビア表面と電気相互接続との間には絶縁層が配されている。
【0008】
上に挙げた本開示の特徴を詳細に理解することができるように、そのうちのいくつかが添付図面に示されている実施形態を参照することによって、上に概要を簡単に示した本開示のより詳細な説明を得ることができる。しかしながら、添付図面は例示的な実施形態だけを示しており、したがって、添付図面を本開示の範囲を限定するものとみなすべきではなく、等しく有効な他の実施形態を受け入れる可能性があることに留意すべきである。
【図面の簡単な説明】
【0009】
【図1】本明細書に記載された実施形態による、半導体デバイスパッケージを形成するためのプロセスの流れ図である。
【図2】本明細書に記載された実施形態による、半導体デバイスパッケージを形成するために基板を構造化するためのプロセスの流れ図である。
【図4A】本明細書に記載された実施形態による、特徴形成および後続の損傷除去の異なる段階における基板の概略断面図である。
【図4B】本明細書に記載された実施形態による、特徴形成および後続の損傷除去の異なる段階における基板の概略断面図である。
【図4C】本明細書に記載された実施形態による、特徴形成および後続の損傷除去の異なる段階における基板の概略断面図である。
【図4D】本明細書に記載された実施形態による、特徴形成および後続の損傷除去の異なる段階における基板の概略断面図である。
【図4E】本明細書に記載された実施形態による、特徴形成および後続の損傷除去の異なる段階における基板の概略断面図である。
【図4F】本明細書に記載された実施形態による、特徴形成および後続の損傷除去の異なる段階における基板の概略断面図である。
【図5A】本明細書に記載された実施形態による、特徴形成および後続の損傷除去の異なる段階における基板の概略断面図である。
【図5B】本明細書に記載された実施形態による、特徴形成および後続の損傷除去の異なる段階における基板の概略断面図である。
【図5C】本明細書に記載された実施形態による、特徴形成および後続の損傷除去の異なる段階における基板の概略断面図である。
【図5D】本明細書に記載された実施形態による、特徴形成および後続の損傷除去の異なる段階における基板の概略断面図である。
【図5E】本明細書に記載された実施形態による、特徴形成および後続の損傷除去の異なる段階における基板の概略断面図である。
【図5F】本明細書に記載された実施形態による、特徴形成および後続の損傷除去の異なる段階における基板の概略断面図である。
【図6A】本明細書に記載された実施形態による、特徴形成および後続の損傷除去の異なる段階における基板の概略断面図である。
【図6B】本明細書に記載された実施形態による、特徴形成および後続の損傷除去の異なる段階における基板の概略断面図である。
【図6C】本明細書に記載された実施形態による、特徴形成および後続の損傷除去の異なる段階における基板の概略断面図である。
【図6D】本明細書に記載された実施形態による、特徴形成および後続の損傷除去の異なる段階における基板の概略断面図である。
【図6E】本明細書に記載された実施形態による、特徴形成および後続の損傷除去の異なる段階における基板の概略断面図である。
【図7A】本明細書に記載された実施形態による、特徴形成および後続の損傷除去の異なる段階における基板の概略断面図である。
【図7B】本明細書に記載された実施形態による、特徴形成および後続の損傷除去の異なる段階における基板の概略断面図である。
【図7C】本明細書に記載された実施形態による、特徴形成および後続の損傷除去の異なる段階における基板の概略断面図である。
【図7D】本明細書に記載された実施形態による、特徴形成および後続の損傷除去の異なる段階における基板の概略断面図である。
【図9】本明細書に記載された実施形態による、アセンブリ貫通ビアおよびコンタクトホールを有する埋込みダイアセンブリを形成するためのプロセスの流れ図である。
【図11】本明細書に記載された実施形態による、アセンブリ貫通ビアおよびコンタクトホールを有する埋込みダイアセンブリを形成するためのプロセスの流れ図である。
【図13】本明細書に記載された実施形態による、埋込みダイアセンブリ内に相互接続を形成するためのプロセスの流れ図である。
【図15】本明細書に記載された実施形態による、埋込みダイアセンブリ上に再分布層を形成し、続いてパッケージを個片化するためのプロセスの流れ図である。
【図18A】本明細書に記載された実施形態による、補剛フレームを有する例示的な半導体デバイスのさまざまな概略図である。
【図18B】本明細書に記載された実施形態による、補剛フレームを有する例示的な半導体デバイスのさまざまな概略図である。
【図18C】本明細書に記載された実施形態による、補剛フレームを有する例示的な半導体デバイスのさまざまな概略図である。
【図18D】本明細書に記載された実施形態による、補剛フレームを有する例示的な半導体デバイスのさまざまな概略図である。
【図19】本明細書に記載された実施形態による、埋込みダイアセンブリ上に補剛フレームを形成するためのプロセスの流れ図である。
【図21】本明細書に記載された実施形態による、補剛フレームおよび１つまたは複数の熱交換器を有する例示的なデバイスの概略断面図である。
【図22A】本明細書に記載された実施形態による、補剛フレームを有する例示的なデバイスの概略断面図である。
【図22B】本明細書に記載された実施形態による、補剛フレームを有する例示的なデバイスの概略断面図である。
【図23A】本明細書に記載された実施形態による、熱交換器を有する例示的なデバイスの概略断面図である。
【図23B】本明細書に記載された実施形態による、熱交換器を有する例示的なデバイスの概略断面図である。
【発明を実施するための形態】
【0010】
理解を容易にするため、可能な場合には、図に共通する同一の要素を示すのに同一の参照符号を使用した。追加の記載なしに、１つの実施形態の要素および特徴を他の実施形態に有益に組み込むことができることが企図される。
【0011】
本開示は、薄型フォームファクタ半導体デバイスパッケージを形成するための方法および装置に関する。ある種の実施形態では、基板を貫通する相互接続の形成を可能にするために、マイクロブラストによって基板が構造化または整形される。別の実施形態では、基板が、直接レーザパターニングによって構造化される。その後、この基板は、その中にダイが配された１つまたは複数の半導体デバイスパッケージを形成するためのパッケージフレームまたはコアフレームとして利用される。さらに他の実施形態では、この基板が、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）スタックなどの半導体デバイススタック用のコアフレームとして利用される。
【0012】
本明細書に開示された方法および装置はさらに、ガラスファイバ充填エポキシフレームおよびシリコンインタポーザを再分布層として利用するより従来のパッケージ構造体に取って代わることが意図された新規の薄型フォームファクタ半導体デバイスパッケージを含む。一般に、現行のパッケージのスケーラビリティは、さまざまなパッケージ構造体を形成するのに利用される材料（例えばエポキシ成形コンパウンド、エポキシ樹脂結合材を含むＦＲ－４およびＦＲ－５グレードの織りガラス繊維布など）の剛性および平面性によって制限されている。これらの材料の固有の特性は、これらの材料に微細な（例えば５０μｍ未満の）特徴をパターニングすることを難しくする。さらに、現行のパッケージ材料の熱特性の結果、パッケージング基板、成形コンパウンドおよびその中に統合された任意の半導体ダイ間で熱膨張率（ＣＴＥ）の不一致が生じることがあり、そのため、現行のパッケージ構造体は、ＣＴＥの不一致によって生じる任意の反りを軽減するために、より大きな間隔を有するより大きなはんだバンプを必要とする。したがって、従来のパッケージは、低いダイ対パッケージ面積比および低いパッケージ貫通帯域幅を特徴とし、その結果として全体の電力効率が低い。本明細書に開示された方法および装置は、従来のパッケージアーキテクチャに関連した上述の不都合の多くを解決する半導体デバイスパッケージを提供する。
【0013】
図１は、薄型フォームファクタ半導体デバイスパッケージを形成する代表的方法１００の流れ図を示している。方法１００は、複数の操作１１０、１２０、１３０および１４０を有する。それぞれの操作は、図２～図１６Ｌを参照してより詳細に説明される。この方法は、（文脈がその可能性を排除する場合を除き、）定められた操作のうちのいずれかの操作の前に、定められた操作のうちの２つの操作間に、または定められた全ての操作の後に実行する１つまたは複数の追加の操作を含んでいてもよい。
【0014】
一般に、方法１００は、操作１１０で、コアフレームとして使用するために基板を構造化することを含む。この操作はさらに、図２、図３Ａ～図３Ｄ、図４Ａ～図４Ｆ、図５Ａ～図５Ｆ、図６Ａ～図６Ｅ、図７Ａ～図７Ｄおよび図８を参照してより詳細に説明される。操作１２０で、１つまたは複数の埋込みダイおよび絶縁層を有する埋込みダイアセンブリを形成する。この操作は、図９および図１０Ａ～図１０Ｍならびに図１１および図１２Ａ～図１２Ｈを参照してより詳細に説明される。操作１３０で、埋込みダイ－フレームセットの相互接続用の１つまたは複数の相互接続を、埋込みダイアセンブリ内におよび／または埋込みダイアセンブリを貫通して形成する。この操作は、図１３および図１４Ａ～図１４Ｈを参照してより詳細に説明される。操作１４０で、相互接続の接点を埋込みダイアセンブリの表面の所望の横方向位置に再配置するための第１の再分布層を、埋込みダイアセンブリ上に形成する。いくつかの実施形態では、埋込みダイアセンブリから個々のパッケージを個片化する前に、第１の再分布層に加えて、１つまたは複数の追加の再分布層を形成してもよい。この操作は、図１５および図１６Ａ～図１６Ｌを参照してより詳細に説明される。
【0015】
図２は、半導体デバイスパッケージの形成中にコアフレームとして利用するために基板を構造化するための代表的方法２００の流れ図を示している。図３Ａ～図３Ｄは、図２に示された基板構造化プロセス２００の異なる段階における基板３０２の断面図を概略的に示している。したがって、本明細書では、明快にするために、図２および図３Ａ～図３Ｄを一緒に説明する。
【0016】
方法２００は、操作２１０および対応する図３Ａから始まる。基板３０２は、限定はされないが、ＩＩＩ－Ｖ族化合物半導体材料、シリコン、結晶シリコン（例えばＳｉ＜１００＞もしくはＳｉ＜１１１＞）、酸化ケイ素、シリコンゲルマニウム、ドープされたもしくはドープされていないシリコン、ドープされたもしくはドープされていない多結晶シリコン、窒化ケイ素、石英、ホウケイ酸ガラス、ガラス、サファイヤ、アルミナおよびセラミックを含む、適当な任意のフレーム材料で形成されている。ある種の実施形態では、基板３０２が、単結晶性のｐ型またはｎ型シリコン基板である。ある種の実施形態では、基板３０２が、多結晶ｐ型またはｎ型シリコン基板である。別の実施形態では、基板３０２が、ｐ型またはｎ型シリコンソーラー基板である。基板３０２はさらに、多角形または円形の形状を有していてもよい。例えば、基板３０２は、約１２０ｍｍ～約１８０ｍｍの間の横方向寸法を有する、面取り縁を持つまたは持たない、実質的に方形のシリコン基板を含んでいてもよい。別の例では、基板３０２が、約２０ｍｍ～約７００ｍｍの間、例えば約１００ｍｍ～約５００ｍｍの間などの、例えば約３００ｍｍの直径を有する円形のシリコン含有ウエハを含んでいてもよい。
【0017】
特に断らない限り、本明細書に記載された実施形態および例は、約５０μｍ～約１０００μｍの間、例えば約９０μｍ～約７８０μｍの間などの厚さを有する基板上で実施される。例えば、基板３０２は、約１００μｍ～約３００μｍの間の厚さ、例えば約１１０μｍ～約２００μｍの間の厚さなどを有する。別の例では、基板３０２が、約６０μｍ～約１６０μｍの間の厚さ、例えば約８０μｍ～約１２０μｍの間の厚さなどを有する。
【0018】
操作２１０の前に、ワイヤソーイング、スクライビングおよびブレーキング、機械的アブレイシブソーイングまたはレーザ切削によって基板３０２をスライスし、バルク材料から切り離してもよい。スライシングは通常、スライシングによって形成された基板表面の機械的欠陥または変形、例えばかき傷、微小亀裂、チッピングおよび他の機械的欠陥などを生じさせる。したがって、後の構造化およびパッケージング操作に備えて、操作２１０で、基板３０２を第１の損傷除去プロセスにかけて、基板３０２の表面を平滑化および平坦化し、いずれの機械的欠陥も除去する。いくつかの実施形態では、第１の損傷除去プロセスのプロセスパラメータを調整することによって基板３０２をさらに薄くしてもよい。例えば、第１の損傷除去プロセスにさらにかけることによって基板３０２の厚さを減らしてもよい。
【0019】
操作２１０での損傷除去プロセスは、基板３０２を基板研磨プロセスおよび／またはエッチングプロセスにかけ、続いてリンスプロセスおよび乾燥プロセスにかけることを含む。いくつかの実施形態では、操作２１０が、化学機械研磨（ＣＭＰ）プロセスを含む。ある種の実施形態では、このエッチングプロセスが、所望の材料（例えば汚染物および他の望ましくない化合物）の除去に対して選択的なバッファードエッチング（ｂｕｆｆｅｒｅｄ ｅｔｃｈ）プロセスを含む湿式エッチングプロセスである。他の実施形態では、このエッチングプロセスが、等方性水性エッチングプロセスを利用する湿式エッチングプロセスである。適当な任意の湿式エッチング剤または湿式エッチング剤の組合せをこの湿式エッチングプロセスに対して使用してもよい。ある種の実施形態では、エッチングのために基板３０２を水性ＨＦエッチング溶液に浸す。別の実施形態では、エッチングのために基板３０２を水性ＫＯＨエッチング溶液に浸す。
【0020】
いくつかの実施形態では、このエッチングプロセスの間、エッチング溶液を、約３０℃～約１００℃の間、例えば約４０℃～約９０℃の間などの温度に加熱する。例えば、エッチング溶液を約７０℃の温度に加熱する。さらに他の実施形態では、操作２１０でのエッチングプロセスがドライエッチングプロセスである。ドライエッチングプロセスの例は、プラズマベースのドライエッチングプロセスを含む。エッチングプロセス中に使用するエッチング剤（例えばエッチング溶液）に基板３０２をさらす時間を制御することによって、基板３０２の厚さを調節する。例えば、エッチング剤への曝露を増やすことによって基板３０２の最終的な厚さを薄くする。あるいは、エッチング剤への曝露を減らすことによって基板３０２の最終的な厚さをより厚くしてもよい。
【0021】
操作２２０および２３０において、現在の平坦化された実質的に欠陥を含まない基板３０２は、基板３０２にパターニングされ平滑化された、ビア３０３およびキャビティ３０５などの１つまたは複数の特徴を有している（図３Ｂの基板３０２の下側の断面には１つのキャビティ３０５および４つのビア３０３が示されている）。ビア３０３は、基板３０２を貫通する直接接触電気相互接続を形成するために利用され、キャビティ３０５は、１つまたは複数の半導体ダイを受け取り、それらをキャビティ３０５内に封入する（すなわち埋め込む）ために利用される。図４Ａ～図４Ｃ、図５Ａ～図５Ｃ、図６Ａ～図６Ｃおよび図７Ａ～図７Ｂは、本明細書に記載された実施形態による、特徴形成および損傷または欠陥除去（例えば平滑化）プロセスの異なる段階における基板３０２の断面図を概略的に示している。したがって、次に、操作２２０および２３０を、図４Ａ～図４Ｃ、図５Ａ～図５Ｃ、図６Ａ～図６Ｃおよび図７Ａ～図７Ｂを参照してより詳細に説明する。
【0022】
基板３０２が約２００μｍ未満の厚さ、例えば約１００μｍの厚さまたは約５０μｍの厚さなどを有する実施形態では、図４Ａおよび５Ａに示されているように、基板３０２を最初に、任意選択のキャリアプレート４０６に結合してもよい。キャリアプレート４０６は、基板構造化プロセス２００の間、機械的支持を基板３０２に提供し、基板３０２が破損することを防ぐ。キャリアプレート４０６は、限定はされないが、ガラス、セラミック、金属などを含む、化学的および熱的に安定な適当な任意の高剛性材料で形成されている。キャリアプレート４０６は、約１ｍｍ～約１０ｍｍの間、例えば約２ｍｍ～約５ｍｍの間などの厚さを有する。ある種の実施形態では、キャリアプレート４０６が、テクスチャ付き構造を有する。他の実施形態では、キャリアプレート４０６が、研磨または平滑化された表面を有する。
【0023】
基板３０２は、接着剤層４０８を介してキャリアプレート４０６に結合してもよい。接着剤層４０８は、限定はされないが、ワックス、グルー（ｇｌｕｅ）または同様の結合材料を含む適当な任意の一時的結合材料で形成されている。接着剤層４０８は、機械的ローリング、プレッシング、積層、スピンコーティングまたはドクタ－ブレーディングによってキャリアプレート４０６上に塗布する。ある種の実施形態では、接着剤層４０８が、水溶性または溶媒溶性の接着剤層である。他の実施形態では、接着剤層４０８がＵＶリリース接着剤層である。さらに他の実施形態では、接着剤層４０８が熱リリース接着剤層である。このような実施形態では、熱処理にかけることによって、例えば、接着剤層４０８を１１０℃よりも高い温度、例えば１５０℃などよりも高い温度にさらすことによって、接着剤層４０８の結合特性が劣化する。接着剤層４０８はさらに、ライナ、ベース膜、感圧膜および他の適当な層などの追加の膜（図示せず）のうちの１つまたは複数の層を含んでいてもよい。
【0024】
いくつかの実施形態では、基板３０２をキャリアプレート４０６に結合した後に、基板３０２にレジスト膜を塗布して、図４Ａおよび図５Ａに示されたレジスト層４０４を形成する。基板３０２が約２００μｍ超の厚さ、例えば約２５０μｍなどの厚さを有する実施形態では、最初に基板３０２をキャリアプレート４０６に結合することなしに、基板３０２上にレジスト層４０４を形成する。レジスト層４０４は、後続の処理操作中に、その上にレジスト層４０４が形成された基板３０２に所望のパターンを転写するために使用される。パターニングされた後、レジスト層４０４は、後の構造化操作の間、その下の基板３０２の選択された領域を保護する。
【0025】
基板３０２は一般に、その上にレジスト層４０４が形成された実質的に平面の表面を有する。図５Ａに示された実施形態などのいくつかの実施形態では、レジスト接着剤層４０９を介してレジスト層４０４を基板３０２に結合する。レジスト接着剤層４０９は、限定はされないが、ポリビニルアルコール、２－エチル－２－（ヒドロキシメチル）－１，３－プロパンジオールを含むトリエステル、他の水溶性または溶媒溶性材料を含む、適当な任意の一時的結合材料で形成されている。ある種の実施形態では、レジスト接着剤層４０９が、接着剤層４０８とは異なる材料で形成されている。ある種の実施形態では、レジスト接着剤層４０９の組成が、接着剤層４０８の組成と実質的に同様である。レジスト接着剤層４０９は、機械的ローリング、プレッシング、積層、スピンコーティングまたはドクタ－ブレーディングによって基板３０２上に塗布する。他の実施形態では、レジスト層４０４が、ポリビニルアルコールなどの一時的結合材料で形成されており、したがって、基板３０２の表面にレジスト層４０４をじかに塗布および結合することができる。レジスト層４０４は、１つまたは複数の層、例えば第１のレジスト層および第２のレジスト層（図示せず）を含んでいてもよい。
【0026】
図４Ａに示された実施形態などのある種の実施形態では、レジスト層４０４が感光性層（例えばフォトレジスト）である。レジスト層４０４は、溶媒、フォトレジスト樹脂および光酸発生剤を含んでいてもよい。フォトレジスト樹脂は、任意のポジ型フォトレジスト樹脂であってもよく、または任意のネガ型フォトレジスト樹脂であってもよい。代表的フォトレジスト樹脂は、アクリレート、ノボラック樹脂、ポリ（メタクリル酸メチル）およびポリ（オレフィンスルホン）を含む。他のフォトレジスト樹脂を使用してもよい。光酸発生剤は、電磁気の放射にさらされると、酸カチオンおよびアニオンなどの荷電種を発生させる。光酸発生剤は、偏光した種を発生させるものであってもよい。光酸発生剤は、電磁気の放射に対する樹脂の感度を高める。代表的光酸発生剤は、例えばスルホン化された塩、スルホン化されたエステルおよびスルホニルオキシケトンなどのスルホン酸化合物を含む。他の適当な光酸発生剤は、アリールジアゾニウム塩、ハロニウム塩、芳香族スルホニウム塩およびスルホキソニウム塩、またはセレニウム塩などのオニウム塩を含む。他の代表的光酸発生剤は、ニトロベンジルエステル、ｓ－トリアジン誘導体、イオン性ヨードニウムスルホナート、ペルフルオロアルカンスルホナート、アリールトリフラートならびにその誘導体および類似体、ピロガロール誘導体、ならびにアルキルジスルホンを含む。他の光酸発生剤を使用してもよい。図５Ａに示された実施形態などのある種の実施形態では、レジスト層４０４がレーザ感受性レジストである。
【0027】
レジスト層４０４を形成した後、基板３０２上に形成されたレジスト層４０４を有する基板３０２を電磁気の放射で露光して、図４Ｂおよび図５Ｂに示されたレジスト層４０４をパターニングする。図４Ｂによって示された実施形態では、基板３０２上に形成されたレジスト層４０４を有する基板３０２を、紫外線（ＵＶ）範囲の電磁気の放射で露光する。レジスト層４０４の部分をＵＶ放射で選択的に露光し、レジスト層４０４の部分をＵＶ放射で選択的に露光しない。ＵＶ放射で露光すると、レジスト層４０４の選択的に露光された部分は構造的に弱められ（ハッチングで示されている）、一方、選択的に露光されなかった部分はその構造完全性を維持する。ある種の実施形態では、ＵＶ放射露光の前に、所望のパターンを有するマスク４１２を、感光性レジスト層４０４上にまたは感光性レジスト層４０４に隣接して形成する。他の実施形態では、マスク４１２が、レジスト層４０４とＵＶ放射源との間に配置されたレチクルである。マスク４１２は、所望のＵＶ放射パターンをレジスト層４０４に転写するように構成されている。マスク４１２は、限定はされないが、ＰＴＦＥ、ＰＶＤＦ、ＦＥＰ、ポリイミドなどを含む、適当な任意のポリマー材料で形成されている。
【0028】
図５Ｂによって示された実施形態では、基板３０２上に形成されたレーザ感受性レジスト層４０４を有する基板３０２を、ＵＶ放射源の代わりにレーザ源３０７によって生成させた電磁気の放射で露光する。そのため、マスクを使用せず、標的レーザアブレーションによってパターニングを実施する。レーザ源３０７は、レジスト層４０４をパターニングするのに適した任意のタイプのレーザであってもよい。いくつかの例では、レーザ源３０７がフェムト秒グリーンレーザである。他の例では、レーザ源３０７がフェムト秒ＵＶレーザである。レーザ源３０７は、レジスト層４０４をパターニングするための連続またはパルスレーザビーム３１０を生成する。例えば、レーザ源３０７は、１００ｋＨｚ～１２００ｋＨｚの間、例えば約２００ｋＨｚ～約１０００ｋＨｚの間などの周波数を有するパルスレーザビーム３１０を生成するものであってもよい。レーザ源３０７は一般に、レジスト層４０４に任意の所望のパターンを形成するように構成されている。さらに、動作中の電磁気の放射があるいは、レーザビームの代わりに電子ビームまたはイオンビームを含むことができることも企図される。
【0029】
レジスト層４０４は、レジスト層４０４をパターニングした後に、例えばネガ型フォトレジストを電磁気の放射で露光してレジストの材料を架橋させた後などに適当な硬さを有する任意の材料で形成されたものであってもよい。一般に、レジスト層４０４は、レジスト層４０４のパターニング（例えば堆積、露光、現像）後に望ましい１つまたは複数の機械的特性を有している必要がある。ある種の実施形態では、レジスト層４０４が、パターニング後に４０～９０の間、例えば６０～７０の間などのショアＡスケール硬さ（Ｓｈｏｒｅ Ａ ｓｃａｌｅ ｈａｒｄｎｅｓｓ）値を有する材料で形成されている。例えば、レジスト層４０４は、パターニング後に約６５のショアＡスケール硬さ値を有する材料で形成されている。ある種の実施形態では、レジスト層４０４が、パターニング後に約０．５ＭＰａ～約１０ＭＰａの間、例えば約１ＭＰａ～約８ＭＰａの間などの引張強度を有する材料で形成されている。例えば、レジスト層４０４は、パターニング後に約７ＭＰａの引張強度を有する材料で形成されていてもよい。ある種の実施形態では、レジスト層４０４がポリジメチルシロキサン材料で形成されている。他の実施形態では、レジスト層４０４が、ポリビニルアルコール、２－エチル－２－（ヒドロキシメチル）－１，３－プロパンジオールを含むトリエステルなどで形成されている。
【0030】
レジスト層４０４のパターニングに続いて、図４Ｃおよび図５Ｃに示されているように、基板３０２上に形成されたレジスト層４０４を有する基板３０２をマイクロブラストして、基板３０２に所望のパターンを形成する。このマイクロブラスト中に、高圧キャリアガスの使用によって粉末粒子３０９の流れを基板３０２に向かって推進して、基板３０２および／または基板３０２上に形成された層の露出部分を取り除く。このマイクロブラストプロセスは、適当な任意の基板アブレーディングシステムを使用して実行する。
【0031】
このマイクロブラストプロセスは、粉末粒子３０９の材料特性、基板３０２の露出した表面に当たる粉末粒子の運動量、ならびに基板３０２の材料特性および適用可能なときにはレジスト層４０４の選択的に露光された部分の材料特性によって決定される。所望の基板パターニング特性を達成するために、粉末粒子３０９のタイプおよびサイズと、アブレーディングシステムのアプリケータノズルのサイズおよび基板３０２までの距離と、圧力はキャリアガスの速度および流量と相関する、粉末粒子３０９を推進するのに利用するキャリアガスの圧力と、流体流中の粉末粒子３０９の密度とを調整する。例えば、マイクロブラストデバイスの固定された所望のノズルオリフィスサイズに対する、粉末粒子３０９を基板３０２に向かって推進するのに使用するキャリアガスの所望の流体圧力は、基板３０２および粉末粒子３０９の材料に基づいて決定される。ある種の実施形態では、約３００～約１０００メートル／秒（ｍ／ｓ）の間のキャリアガスおよび粒子速度、ならびに／または約０．００１～約０．００２立方メートル／秒（ｍ3／ｓ）の間の流量を達成するために、基板３０２をマイクロブラストするのに利用する流体圧力が、約５０ｐｓｉ～約１５０ｐｓｉの間、例えば約７５ｐｓｉ～約１２５ｐｓｉの間などの範囲にある。例えば、約２３５０ｍ／ｓのキャリアガスおよび粒子速度を達成するための、マイクロブラスト中に粉末粒子３０９を推進するのに利用する不活性ガス（例えば窒素（Ｎ2）、ＣＤＡ、アルゴン）の流体圧力は、約９５ｐｓｉである。ある種の実施形態では、基板３０２から約１ｍｍ～約５ｍｍの間、例えば約２ｍｍ～約４ｍｍの間などの距離のところに配された、基板３０２をマイクロブラストするのに利用するアプリケータノズルが、約０．１～約２．５ミリメートル（ｍｍ）の間の内径を有する。例えば、マイクロブラストの間、アプリケータノズルは基板３０２から約３ｍｍの距離のところに配される。
【0032】
一般に、このマイクロブラストプロセスは、基板３０２および／または基板３０２上に形成された任意の層と接触したときに粒子が接着するのを防ぐのに十分な硬さおよび高い融点を有する粉末粒子３０９を用いて実行する。例えば、このマイクロブラストプロセスは、セラミック材料で形成された粉末粒子３０９を利用して実行する。ある種の実施形態では、このマイクロブラストプロセスにおいて利用する粉末粒子３０９が、酸化アルミニウム（Ａｌ2Ｏ3）で形成されたものである。別の実施形態では、粉末粒子３０９が、炭化シリコン（ＳｉＣ）で形成されたものである。粉末粒子３０９に対する他の適当な材料も企図される。粉末粒子３０９の粒径は一般に、直径約１５μｍ～約６０μｍの間、例えば直径約２０μｍ～約４０μｍの間などの範囲にある。例えば、粉末粒子３０９は直径約２７．５μｍの平均粒径である。別の例では、粉末粒子３０９が直径約２３μｍの平均粒径を有する。
【0033】
図４Ｃおよび図５Ｃに示された操作２２０でのマイクロブラストプロセスの有効性はさらにレジスト層４０４の材料特性に依存する。高すぎるショアＡスケール硬さを有する材料を利用すると、レジスト層４０４の側壁間で粉末粒子３０９が不必要に飛び跳ね、したがって粉末粒子３０９が基板３０２に衝突する速度が低下し、最終的に、基板３０２の露出した領域を侵食するまたは取り除く際の粉末粒子３０９の有効性が低下する可能性がある。反対に、低すぎるショアＡスケール硬さを有する材料を利用すると、レジスト層４０４への粉末粒子３０９の不必要な接着が起こる可能性がある。上述のとおり、レジスト層４０４の材料に対しては約４０～約９０の間のショアＡスケール硬さ値を利用することが企図される。
【0034】
図４Ｃに示された実施形態など、レジスト層４０４がフォトレジストである実施形態では、マイクロブラストプロセスの開始時に基板３０２が露出していないままである。したがって、粉末粒子３０９は最初にフォトレジストの表面に衝突し、それによって、フォトレジストのＵＶで露光され、構造的に弱められた部分の材料が取り除かれ、除去される。最終的に、粉末粒子３０９は、ＵＶで露光されたもろい部分に侵入し、その部分を除去して、レジスト層４０４にボイドを形成し、基板３０２の所望の領域を露出させる。一方、基板３０２の他の領域は、フォトレジストのＵＶで露光されなかった部分によって保護されたままである。次いで、粉末粒子３０９が、基板３０２の露出した領域から所望の量または深さの材料を取り除き、除去するまで、マイクロブラストを続け、基板３０２に所望のパターンを形成する。図５Ｃに示された実施形態など、レーザアブレーションによってレジスト層４０４をパターニングする実施形態では、マイクロブラストプロセスの前に、レジスト層４０４のボイドを通して基板３０２の所望の領域が既に露出している。したがって、マイクロブラスト中のレジスト層４０４の除去を最小限にすること、またはマイクロブラスト処理中にレジスト層４０４を全く除去しないことが企図される。
【0035】
基板３０２に特徴を形成するための操作２２０での上述のプロセスによって、基板３０２の表面に、チッピングおよび亀裂などの不必要な機械的欠陥が生じることがある。したがって、操作２２０を実行して基板３０２に所望の特徴を形成した後に、操作２３０で、基板３０２を第２の損傷除去および洗浄プロセスにかけて、基板３０２の表面を平滑化し、不必要な破片を除去し、続いてレジスト層４０４を剥脱し、任意選択でキャリアプレート４０６から基板３０２を剥離する。図４Ｄ～図４Ｆおよび図５Ｄ～図５Ｆは、本明細書に記載された実施形態による、第２の損傷除去、洗浄、レジスト剥脱および基板剥離プロセスの異なる段階における基板３０２の断面図を概略的に示している。したがって、次に、操作２３０を、図４Ｄ～図４Ｆおよび図５Ｄ～図５Ｆを参照してより詳細に説明する。
【0036】
操作２３０での第２の損傷除去プロセスは、操作２１０での第１の損傷除去プロセスと実質的に同様であり、基板３０２をエッチングプロセスにかけ、続いてリンスおよび乾燥にかけることを含む。このエッチングプロセスを所定の時間、続けて、基板３０２の表面、特にマイクロブラストプロセスにかけられた表面を平滑化する。別の態様では、このエッチングプロセスを利用して、マイクロブラストプロセスによって残った望ましくない破片を除去する。このエッチングプロセス中に、基板３０２に付着した残りの粉末粒子を除去してもよい。図４Ｄおよび図５Ｄは、破片を除去し、表面を平滑化した後の基板３０２を概略的に示している。
【0037】
ある種の実施形態では、このエッチングプロセスが、レジスト層４０４の材料よりも基板表面を優先的にエッチングするバッファードエッチングプロセスを利用する湿式エッチングプロセスである。例えば、このバッファードエッチングプロセスは、ポリビニルアルコールに対して選択的である。他の実施形態では、このエッチングプロセスが、水性エッチングプロセスを利用する湿式エッチングプロセスである。この湿式エッチングプロセスに対して、適当な任意の湿式エッチング剤または湿式エッチング剤の組合せを使用してもよい。ある種の実施形態では、エッチングのために基板３０２を水性ＨＦエッチング溶液に浸す。別の実施形態では、エッチングのために基板３０２を水性ＫＯＨエッチング溶液に浸す。さらに、このエッチングプロセスの間、エッチング溶液を、約４０℃～約８０℃の間、例えば約５０℃～約７０℃の間などの温度に加熱してもよい。例えば、エッチング溶液を約６０℃の温度に加熱する。このエッチングプロセスは等方性であってもまたは異方性であってもよい。さらに他の実施形態では、操作２３０でのエッチングプロセスがドライエッチングプロセスである。ドライエッチングプロセスの例は、プラズマベースのドライエッチングプロセスを含む。
【0038】
破片を除去し、基板表面を平滑化した後、基板３０２をレジスト剥脱プロセスにかける。図４Ｅおよび図５Ｅに示されているように、この剥脱プロセスを利用して基板３０２からレジスト層４０４を剥離する。ある種の実施形態では、湿式プロセスを使用して、レジスト接着剤層４０９を溶解する／可溶化することより、基板３０２からレジスト層４０４を剥離する。レジスト接着剤層４０９をリリースするための他のタイプのエッチングプロセスも企図される。ある種の実施形態では、機械的ローリングプロセスを使用して、基板３０２からレジスト層４０４またはレジスト接着剤層４０９を物理的に剥がす。ある種の実施形態では、灰化プロセスを使用して、例えば酸素プラズマ支援プロセスを使用することにより、基板３０２からレジスト層４０４を除去する。
【0039】
レジスト剥脱プロセスの後、図４Ｆおよび図５Ｆに示されているように、基板３０２を、任意選択のキャリア剥離プロセスにかける。キャリア剥離プロセスを利用は、基板３０２がキャリアプレート４０６に結合されているかどうか、および基板３０２とキャリアプレート４０６とを結合するのに利用した結合材料のタイプに依存する。上で説明し、図４Ａ～図４Ｆおよび図５Ａ～図５Ｆに示したとおり、基板３０２が約２００μｍ未満の厚さを有する実施形態では、操作２２０で特徴を形成する間、機械的支持のために、基板３０２がキャリアプレート４０６に結合されている。基板３０２は、接着剤層４０８を介してキャリアプレート４０６に結合されている。したがって、マイクロブラストならびに後続の基板エッチングおよびレジスト剥脱の後、キャリアプレート４０６に結合された基板３０２をキャリア剥離プロセスにかけて、接着剤層４０８をリリースすることにより、基板３０２をキャリアプレート４０６から剥離する。
【0040】
ある種の実施形態では、基板３０２をベークプロセスにかけることにより接着剤層４０８をリリースする。基板３０２を、約５０℃～約３００℃の間の温度、例えば約１００℃～約２５０℃の間の温度などにさらす。例えば、接着剤層４０８をリリースするために、基板３０２を、所望の期間、約１５０℃～約２００℃の間、例えば約１６０℃などの温度にさらす。他の実施形態では、基板３０２をＵＶ放射にさらすことによって接着剤層４０８をリリースする。
【0041】
図４Ｆおよび図５Ｆは、操作２１０～２３０が完了した後の基板３０２を概略的に示している。図４Ｆおよび図５Ｆの基板３０２の断面は、基板３０２を貫通して形成された単一のキャビティ３０５を示しており、そのいずれの側方にも２つのビア３０３がある。図４Ａ～図４Ｆおよび図５Ａ～図５Ｆを参照して説明した操作が終了した後の基板３０２の概略上面図が図８に示されており、図８については後にさらに詳細に説明する。
【0042】
図６Ａ～図６Ｅは、上で説明したものと同様の操作２２０および２３０に対する代替シーケンス中の基板３０２の概略断面図を示している。操作２２０および２３０に対して示されたこの代替シーケンスは、１つの表面だけをパターニングするのとは対照的に、基板３０２の両側の２つの主要面をパターニングすることを含み、したがって基板３０２を構造化する間の効率を増大させることができる。図６Ａ～図６Ｅに示された実施形態は、図４Ａ～図４Ｆおよび図５Ａ～図５Ｆを参照して説明した実質的に全てのプロセスを含む。例えば、図６Ａは、図４Ａおよび図５Ａと一致し、図６Ｂは、図４Ｂおよび図５Ｂと一致し、図６Ｃは、図４Ｃおよび図５Ｃと一致し、図６Ｄは、図４Ｄおよび図５Ｄと一致し、図６Ｅは、図４Ｆおよび図５Ｆと一致する。しかしながら、以前の実施形態とは違い、図６Ａ～図６Ｅに示された操作２２０の実施形態は、単一の表面に形成された１つのレジスト層４０４を有する基板３０２とは対照的に、基板３０２の両側の主要面６０６、６０８に形成された２つのレジスト層４０４を有する基板３０２を含む。したがって、操作２１０～２３０の間に実行されるプロセスは、それぞれの操作中に、基板の両側で同時刻に（すなわち同時に）または順々に（すなわち逐次的に）実行する必要がある。図６Ａ～図６Ｅはビア３０３の形成だけを示しているが、本明細書に記載されたプロセスを使用してキャビティ３０５を形成すること、またはキャビティ３０５およびビア３０３を形成することもできる。
【0043】
したがって、表面６０８を含む側などの基板３０２の一方の側のレジスト層４０４をパターニングのために電磁気の放射で露光した後、図６Ｂに示されているように、任意選択で、基板３０２を裏返して、反対側の表面６０６のレジスト層４０４もパターニングのために電磁気の放射で露光されるようにしてもよい。同様に、基板３０２の表面６０８にマイクロブラストプロセスを実行した後、図６Ｃに示されているように、任意選択で、基板３０２を裏返して、反対側の表面６０６に対してマイクロブラストを実行することができるようにしてもよい。その後、基板３０２を、図６Ｄ～図６Ｅに示されている、第２の損傷除去および洗浄プロセスならびにレジスト剥脱プロセスにかける。基板３０２の両側の主要面６０６、６０８の２つのレジスト層４０４を利用し、両方の表面６０６および６０８に対してマイクロブラストプロセスを実行することにより、マイクロブラストプロセスによって基板３０２に形成された特徴の潜在的なテーパリングを低減または排除することができ、基板３０２を構造化するのに使用するプロセスの効率を増大させることができる。
【0044】
図７Ａ～図７Ｄは、直接レーザアブレーションによって基板３０２に所望のパターンを形成する、操作２２０および２３０に対する別の代替シーケンス中の基板３０２の概略断面図を示している。図７Ａに示されているように、ソーラー基板またはさらには半導体ウエハなどの基板３０２を、レーザアブレーションシステム（図示せず）のスタンド７０６上に置く。スタンド７０６は、レーザアブレーションの間、基板３０２に機械的支持を提供するための、高剛性で平らなまたはテクスチャが付けられた（例えば構造化された）適当な任意の表面であってもよい。いくつかの実施形態では、スタンド７０６が、基板３０２をスタンド７０６に静電チャックするための静電チャックを含む。いくつかの実施形態では、スタンド７０６が、基板３０２をスタンド７０６に真空チャックするための真空チャックを含む。スタンド７０６上に基板３０２を置いた後、図７Ｂに示されたレーザアブレーションによって基板３０２に所望のパターンを形成する。
【0045】
レーザアブレーションシステムは、基板３０２をパターニングするのに適した任意のタイプのレーザ源３０７を含んでいてもよい。いくつかの例では、レーザ源３０７が赤外線（ＩＲ）レーザである。いくつかの例では、レーザ源３０７がピコ秒ＵＶレーザである。他の例では、レーザ源３０７がフェムト秒ＵＶレーザである。さらに他の例では、レーザ源３０７がフェムト秒グリーンレーザである。レーザ源３０７は、基板３０２をパターニングするための連続またはパルスレーザビーム３１０を生成する。例えば、レーザ源３０７は、５ｋＨｚ～５００ｋＨｚの間、例えば１０ｋＨｚ～約２００ｋＨｚの間などの周波数を有するパルスレーザビーム３１０を生成するものであってもよい。一例では、レーザ源３０７が、約１０ワット～約１００ワットの間の出力パワーとともに約２００ｎｍ～約１２００ｎｍの間の波長および約１０ｎｓ～約５０００ｎｓの間のパルス持続時間のパルスレーザビームを供給するように構成されている。レーザ源３０７は、キャビティ３０５およびビア３０３を含む、所望の任意のパターンおよび特徴を基板３０２に形成するように構成されている。
【0046】
マイクロブラストと同様に、基板３０２の直接レーザパターニングのプロセスによって、基板３０２の表面に、チッピングおよび亀裂を含む不必要な機械的欠陥が生じることがある。したがって、直接レーザパターニングによって基板３０２に所望の特徴を形成した後に、基板３０２を、上で説明した実施形態と実質的に同様の第２の損傷除去および洗浄プロセスにかける。図７Ｃ～図７Ｄは、第２の損傷除去および洗浄プロセスを実行する前および実行した後の構造化された基板３０２を示しており、このプロセスの結果、基板３０２に形成されたキャビティ３０５および４つのビア３０３を有する平滑化された基板３０２が得られる。
【0047】
次に図２および図３Ｄを再び参照すると、操作２３０で基板３０２の機械的欠陥を除去した後、ある種の実施形態では、操作２４０で基板３０２を酸化プロセスにかけて、基板３０２の所望の表面に絶縁酸化物膜（すなわち層）３１４を成長または堆積させてもよい。例えば、基板３０２の全ての表面に酸化物膜３１４を、基板３０２を取り囲むような態様で形成してもよい。絶縁酸化物膜３１４は、基板３０２上のパッシベーティング層の働きをし、腐食および他の形態の損傷に抵抗する外側保護バリアを提供する。ある種の実施形態では、この酸化プロセスが熱酸化プロセスである。この熱酸化プロセスは、約８００℃～約１２００℃の間、例えば約８５０℃～約１１５０℃の間などの温度で実行する。例えば、この熱酸化プロセスは、約９００℃～約１１００℃の間の温度、例えば約９５０℃～約１０５０℃の間の温度などで実行する。ある種の実施形態では、この熱酸化プロセスが、水蒸気を酸化剤として利用する湿式酸化プロセスである。ある種の実施形態では、この熱酸化プロセスが、分子状酸素を酸化剤として利用する乾式プロセスである。操作２４０で、基板３０２を、適当な任意の酸化プロセスにかけて、基板３０２上に酸化物膜３１４を形成してもよいことが企図される。酸化物膜３１４は一般に、約１００ｎｍ～約３μｍの間、例えば約２００ｎｍ～約２．５μｍの間などの厚さを有する。例えば、酸化物膜３１４は、約３００ｎｍ～約２μｍの間、例えば約１．５μｍなどの厚さを有する。
【0048】
ある種の実施形態では、操作２４０で、基板３０２をメタライゼーションプロセスにかけて、基板３０２の１つまたは複数の表面に金属クラッド層３１６を形成する。ある種の実施形態では、基板３０２の実質的に全ての外面に金属クラッド層３１６を、金属クラッド層１１４が基板３０２を実質的に取り囲むような態様で形成する。金属クラッド層３１６は、基準層（例えば接地層または電圧供給層）の働きをし、金属クラッド層３１６は、続いて形成される相互接続を電磁気の干渉から保護し、さらに、基板３０２を形成するのに使用された半導体材料（Ｓｉ）から電気信号を遮蔽するために、基板３０２上に配される。ある種の実施形態では、金属クラッド層３１６が、ニッケル、アルミニウム、金、コバルト、銀、パラジウム、スズなどを含む導電性金属層を含む。ある種の実施形態では、金属クラッド層３１６が、ニッケル、アルミニウム、金、コバルト、銀、パラジウム、スズなどを含む合金または純金属を含む金属層を含む。金属クラッド層３１６は一般に、約５０ｎｍ～約１０μｍの間、例えば約１００ｎｍ～約５μｍの間などの厚さを有する。
【0049】
ある種の例では、金属クラッド層３１６の少なくとも一部分が、直接置換メッキまたは置換メッキによって基板３０２（例えばｎ－Ｓｉ基板またはｐ－Ｓｉ基板）の表面に形成された堆積ニッケル（Ｎｉ）層を含む。例えば、０．５Ｍ ＮｉＳＯ4およびＮＨ4ＯＨを含む組成物を有する、温度が約６０℃～約９５℃の間およびｐＨが約１１のニッケル置換メッキ浴に、基板３０２を、約２分間～約４分間の間、さらす。還元剤を含まないニッケルイオンがロードされた水性電解液にシリコン基板３０２をさらすと、基板３０２の表面で限局された酸化／還元反応が起こり、したがって基板３０２の表面に金属ニッケルのメッキができる。したがって、ニッケル置換メッキは、安定な溶液を利用して基板４００のシリコン材料上に薄くて純粋なニッケル層を選択的に形成することを可能にする。さらに、このプロセスは自己制御式であり、したがって、基板３０２の全ての表面がメッキされると（例えばニッケルが形成しうるシリコンが残っていない場合）、反応は停止する。ある種の実施形態では、ニッケル金属クラッド層３１６を、追加の金属層をメッキするためのシード層、例えば無電解メッキ法および／または電解メッキ法によってニッケルまたは銅をメッキするためなどのシード層として利用してもよい。さらなる実施形態では、基板３０２へのニッケル金属クラッド層３１６の接着を促進するため、ニッケル置換メッキ浴の前に、基板３０２を、ＳＣ－１前洗浄溶液およびＨＦ酸化物エッチング溶液にさらす。
【0050】
後続のパッケージング操作では、金属クラッド層３１６を共通グラウンドに接続するために、金属クラッド層３１６を、結果として生じる半導体デバイスパッケージ内に形成された１つまたは複数の接続点、例えば相互接続に結合してもよい。例えば、金属クラッド層３１６をグラウンドに接続するために、結果として生じる半導体デバイスパッケージの片側または両側に相互接続を形成してもよい。あるいは、金属クラッド層３１６を、電源電圧などの基準電圧に接続してもよい。
【0051】
図８は、一実施形態による、構造化された例示的な基板３０２の概略上面図を示している。基板３０２は、操作２１０～２４０の間に、図２、図３Ａ～図３Ｄ、図４Ａ～図４Ｆ、図５Ａ～図５Ｆ、図６Ａ～図６Ｅおよび図７Ａ～図７Ｄを参照して上で説明したとおりに構造化されたものであってもよい。基板３０２は、四辺形の２つのキャビティ３０５を有するものとして示されており、それぞれのキャビティ３０５は複数のビア３０３によって取り囲まれている。ある種の実施形態では、それぞれのキャビティ３０５が、四辺形のキャビティ３０５のそれぞれの辺３０６ａ～ｄに沿って配置された２列８０１、８０２のビア３０３によって取り囲まれている。それぞれの列８０１、８０２には１０個のビア３０３が示されているが、１つの列に任意の所望の数のビア３０３を形成してもよいことが企図される。さらに、操作２２０の間に、基板３０２に、任意の所望の数および配置のキャビティ３０５およびビア３０３を形成してもよい。例えば、基板３０２は、基板３０２に形成された２つよりも多数のまたは２つよりも少数のキャビティ３０５を有していてもよい。別の例では、基板３０２が、キャビティ３０５のそれぞれの辺３０６ａ～ｄに沿って形成された２列よりも多数のまたは２列よりも少数のビア３０３を有していてもよい。別の例では、基板３０２が、それぞれの列のビア３０３が別の列のビア３０３と互い違いに配置されており、整列していない、２列以上のビア３０３を有していてもよい。
【0052】
ある種の実施形態では、キャビティ３０５およびビア３０３が、基板３０２の厚さに等しい深さを有しており、したがって、基板３０２の両側の面に穴（例えば基板３０２の厚さを貫通する穴）を形成している。例えば、基板３０２に形成されたキャビティ３０５およびビア３０３は、基板３０２の厚さに応じて、約５０μｍ～約１ｍｍの間、例えば約１００μｍ～約２００μｍの間、例えば約１１０μｍ～約１９０μｍの間などの深さを有していてもよい。他の実施形態では、キャビティ３０５および／またはビア３０３が、基板３０２の厚さに等しいかまたは基板３０２の厚さよりも小さい深さを有していてもよく、したがって、基板３０２の１つの表面（例えば１つの側）だけに穴を形成していてもよい。
【0053】
ある種の実施形態では、それぞれのキャビティ３０５が、（後により詳細に説明する）パッケージ製造中にキャビティ３０５に埋め込む１つまたは複数の半導体ダイ１０２６（図１０Ｂに示されている）のサイズに応じて、約３ｍｍ～約５０ｍｍの間、例えば約８ｍｍ～約１２ｍｍの間、例えば約９ｍｍ～約１１ｍｍの間などの範囲の横方向寸法を有する。半導体ダイは一般に、一片の半導体材料などの基板材料上および／または基板材料内に形成された複数の集積電子回路を含む。ある種の実施形態では、キャビティ３０５のサイズが、キャビティ３０５に埋め込むダイ１０２６の横方向寸法と実質的に同様の横方向寸法を有するように決められる。例えば、それぞれのキャビティ３０５は、ダイ１０２６の横方向寸法よりも約１５０μｍ未満、例えば約１２０μｍ未満、例えば１００μｍ未満などだけ大きい横方向寸法を有するように形成される。キャビティ３０５とキャビティ３０５に埋め込むダイ１０２６のサイズの差異が小さいと、その後に利用される穴埋め材料の量が小さくなる。
【0054】
ある種の実施形態では、それぞれのビア３０３が、約５０μｍ～約２００μｍの間、例えば約６０μｍ～１３０μｍの間、例えば約８０μｍ～１１０μｍの間などの範囲の直径を有する。列８０１のビア３０３の中心と列８０２の隣り合うビア３０３の中心との間の最小ピッチ８０７は、約７０μｍ～約２００μｍの間、例えば約８５μｍ～約１６０μｍの間、例えば約１００μｍ～１４０μｍの間などである。実施形態は図８を参照して説明されるが、操作２１０～２４０ならびに図２、３Ａ～３Ｂ、４Ａ～４Ｃ、５Ａ～５Ｃ、６Ａ～６Ｃおよび７Ａ～７Ｂに関して上で説明した基板構造化プロセスを利用して、所望の深さ、横方向寸法および形態を有するパターニングされた特徴を基板３０２に形成してもよい。
【0055】
基板３０２を構造化した後、基板３０２をコアフレームとして利用することにより、基板３０２の周囲に１つまたは複数のパッケージを形成する。図９および図１１はそれぞれ、最終的なパッケージ形成の前に基板３０２の周囲に中間埋込みダイアセンブリ１００２を製造するための代表的方法９００および１１００の流れ図を示している。図１０Ａ～図１０Ｍは、図９に示された方法９００の異なる段階における基板３０２の断面図を概略的に示しており、図１２Ａ～図１２Ｈは、図１１に示された方法１１００の異なる段階における基板３０２の断面図を概略的に示している。明快にするために、本明細書では図９および図１０Ａ～図１０Ｍを一緒に説明し、図１１および図１２Ａ～図１２Ｈを一緒に説明する。
【0056】
一般に、方法９００は、操作９０２および図１０Ａから始まり、操作９０２および図１０Ａで、基板３０２に形成された所望の特徴を有する基板３０２の第１の側１０７５（例えば表面６０６であり、この表面は、この表面に形成された酸化物層または金属クラッド層を有していてもよい）を第１の絶縁膜１０１６ａ上に置く。ある種の実施形態では、第１の絶縁膜１０１６ａが、ポリマーベースの誘電体材料で形成された１つまたは複数の層を含む。例えば、第１の絶縁膜１０１６ａは、流動可能なビルドアップ材料（ｂｕｉｌｄ－ｕｐ ｍａｔｅｒｉａｌ）で形成された１つまたは複数の層を含む。図１０Ａに示された実施形態では、第１の絶縁膜１０１６ａが流動可能層１０１８ａを含む。流動可能層１０１８ａは、セラミック充填材含有エポキシ樹脂、例えば、シリカ（ＳｉＯ2）粒子が充填された（例えばＳｉＯ2粒子を含む）エポキシ樹脂などで形成されていてもよい。流動可能層１０１８ａおよび絶縁膜１０１６ａの他の層を形成するのに利用してもよいセラミック充填材またはセラミック粒子の他の例は、窒化アルミニウム（ＡｌＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、炭化シリコン（ＳｉＣ）、窒化ケイ素（Ｓｉ3Ｎ4）、Ｓｒ2Ｃｅ2Ｔｉ5Ｏ16、ケイ酸ジルコニウム（ＺｒＳｉＯ4）、ウォラストナイト（ＣａＳｉＯ3）、酸化ベリリウム（ＢｅＯ）、二酸化セリウム（ＣｅＯ2）、窒化ホウ素（ＢＮ）、酸化カルシウム銅チタン（ＣａＣｕ3Ｔｉ4Ｏ12）、酸化マグネシウム（ＭｇＯ）、二酸化チタン（ＴｉＯ2）、酸化亜鉛（ＺｎＯ）などを含む。いくつかの例では、流動可能層１０１８ａを形成するのに利用されるセラミック充填材が、約４０ｎｍ～約１．５μｍの間、例えば約８０ｎｍ～約１μｍの間などの範囲の粒径を有する粒子を有する。例えば、流動可能層１０１８ａを形成するのに利用されるセラミック充填材は、約２００ｎｍ～約８００ｎｍの間、例えば約３００ｎｍ～約６００ｎｍの間などの範囲の粒径を有する粒子を有する。いくつかの実施形態では、流動可能層１０１８ａを形成するのに利用されるセラミック充填材が、所望の特徴（例えばビア、キャビティまたはアセンブリ貫通ビア）の幅または直径の約２５％未満の粒径、例えば所望の特徴の幅または直径の約１５％未満の粒径などを有する粒子を含む。
【0057】
流動可能層１０１８ａは通常、約６０μｍ未満の厚さ、例えば約５μｍ～約５０μｍの間の厚さなどを有する。例えば、流動可能層１０１８ａは、約１０μｍ～約２５μｍの間の厚さを有する。ある種の実施形態では、絶縁膜１０１６ａがさらに、１つまたは複数の支持層を含む。例えば、絶縁膜１０１６ａは、ポリエチレンテレフタレート（ＰＥＴ）または同様の軽量プラスチック支持層１０２２ａを含む。しかしながら、絶縁膜１０１６ａに対しては、層および絶縁材料の適当な任意の組合せが企図される。いくつかの実施形態では、絶縁膜１０１６ａの全体が、約１２０μｍ未満の厚さ、例えば約９０μｍ未満の厚さなどを有する。
【0058】
さらに、後の処理操作中の機械的支持のために、任意選択で、基板３０２の第１の側１０７５が絶縁膜１０１６ａ、具体的には絶縁膜１０１６ａの流動可能層１０１８ａに結合された基板３０２を、キャリア１０２４上に置いてもよい。このキャリアは、機械的および熱的に安定な適当な任意の材料で形成されている。例えば、キャリア１０２４はポリテトラフルオロエチレン（ＰＴＦＥ）で形成されている。別の例では、キャリア１０２４がＰＥＴで形成されている。
【0059】
操作９０４で、図１０Ｂに示されているように、基板３０２に形成されたキャビティ３０５内に１つまたは複数の半導体ダイ１０２６を置く（図１０Ｂには単一の半導体ダイ１０２６が示されている）。ダイ１０２６は、例えば真空グリッパを使用してキャビティ３０５内に置き、キャビティ３０５を通して露出した絶縁膜１０１６ａの表面に配置する。ダイ１０２６を所定の位置に固定するため、ある種の実施形態では、ダイ１０２６を、絶縁膜１０１６ａ上に配されたまたは絶縁膜１０１６ａ上に形成された接着剤層（図示せず）上に置く。ある種の実施形態では、半導体ダイ１０２６を置く間、基板３０２および／または絶縁膜１０１６ａを加熱して、半導体ダイ１０２６と絶縁膜１０１６ａとの間の追加の接着を提供し、したがって半導体ダイ１０２６を置く間の半導体ダイ１０２６の移動を低減させる。例えば、ある種の実施形態では、半導体ダイ１０２６を置く間、キャリア１０２４を加熱してもよい。
【0060】
ある種の実施形態では、ダイ１０２６が、その上に形成された１つまたは複数の集積回路を有する能動多目的ダイを含む。例えば、そのような実施形態では、ダイ１０２６が、ダイ１０２６の表側１０２８ａに形成された信号を運ぶ相互接続のための１つまたは複数の信号コンタクト１０３０を含んでいてもよい。さらなる実施形態では、ダイ１０２６がさらに、ダイ１０２６の裏側１０２８ｂに形成された電力コンタクト１０３１を含む裏側電力供給ネットワークを含んでいてもよい。このようなダイは「両面」ダイと呼ばれることがある。例示的な両面ダイが図１０Ｍに示されており、これについては後に説明する。しかしながら、さらに他の実施形態では、ダイ１０２６が、キャパシタ、抵抗器、インダクタ、ＲＦ部品などの受動ダイまたは受動部品を含んでいてもよい。
【0061】
ダイ１０２６をキャビティ３０５内に置いた後、操作９０６および図１０Ｃで、基板３０２の第２の側１０７７（例えば表面６０８）の上に第１の保護膜１０６０を置く。保護膜１０６０が、キャビティ３０５内に配されたダイ１０２６の能動面１０２８と接触し、能動面１０２８を覆うような態様で、保護膜１０６０を、第１の絶縁膜１０１６ａの反対側の基板３０２の第２の側１０７７に結合する。ある種の実施形態では、保護膜１０６０が、支持層１０２２ａの材料と同様の材料で形成されている。例えば、保護膜１０６０は、２軸ＰＥＴなどのＰＥＴで形成されている。しかしながら、保護膜１０６０は、適当な任意の保護材料で形成されていてもよい。いくつかの実施形態では、保護膜１０６０が、約５０μｍ～約１５０μｍの間の厚さを有する。
【0062】
次に、第１の側１０７５が絶縁膜１０１６ａに張り付けられており、第２の側１０７７が保護膜１０６０に張り付けられており、さらに、基板３０２内に配されたダイ１０２６を有する基板３０２を、操作９０８で、積層プロセスにかける。この積層プロセス中に、基板３０２を高温にさらし、それによって絶縁膜１０１６ａの流動可能層１０１８ａを軟化させ、絶縁膜１０１６ａと保護膜１０６０との間の開いたボイドまたは容積、例えばビア３０３およびキャビティ３０５の内壁とダイ１０２６との間の間隙１０５１などに、流動可能層１０１８ａを流入させる。したがって、半導体ダイ１０２６は、図１０Ｄに示されているように、絶縁膜１０１６ａおよび基板３０２の材料の中に少なくとも部分的に埋め込まれる。
【0063】
ある種の実施形態では、この積層プロセスが、オートクレーブまたは他の適当なデバイス内で実行してもよい真空積層プロセスである。ある種の実施形態では、この積層プロセスを、ホットプレスプロセスを使用することによって実行する。ある種の実施形態では、この積層プロセスを、約８０℃～約１４０℃の間の温度で、約５秒間～約１．５分間の間、例えば約３０秒間～約１分間の間など、実行する。いくつかの実施形態では、この積層プロセスが、約１ｐｓｉｇ～約５０ｐｓｉｇの間の圧力をかけ、その一方で、基板３０２および絶縁膜１０１６ａに約８０℃～約１４０℃の間の温度を約５秒間～約１．５分間の間、加えることを含む。例えば、この積層プロセスを、約５ｐｓｉｇ～約４０ｐｓｉｇの間の圧力、約１００℃～約１２０℃の間の温度で、約１０秒間～約１分間の間、実行する。例えば、この積層プロセスを、約１１０℃の温度で約２０秒間、実行する。
【0064】
操作９１０で、保護膜１０６０を除去し、次に基板３０２および１つまたは複数のダイ１０２６を少なくとも部分的に取り囲んでいる流動可能層１０１８ａの積層絶縁材料を有する基板３０２を、第２の保護膜１０６２上に置く。図１０Ｅに示されているように、第２の保護膜１０６２は、第２の保護膜１０６２が絶縁膜１０１６ａの支持層１０２２ａに接して（例えば隣接して）配されるような態様で、基板３０２の第１の側１０７５に結合される。いくつかの実施形態では、このとき、任意選択で、第１の側１０７５の追加の機械的支持のために、保護膜１０６２に結合された基板３０２をキャリア１０２４上に置いてもよい。いくつかの実施形態では、このとき、絶縁膜１０１６ａが積層された基板３０２に保護膜１０６２を結合する前に、保護膜１０６２をキャリア１０２４上に置く。一般に、保護膜１０６２の組成は保護膜１０６０の組成と実質的に同様である。例えば、保護膜１０６２は、２軸ＰＥＴなどのＰＥＴで形成されていてもよい。しかしながら、保護膜１０６２は、適当な任意の保護材料で形成されていてもよい。いくつかの実施形態では、保護膜１０６２が、約５０μｍ～約１５０μｍの間の厚さを有する。
【0065】
基板３０２を第２の保護膜１０６２に結合した後、操作９１２および図１０Ｆで、第１の絶縁膜１０１６ａと実質的に同様の第２の絶縁膜１０１６ｂを基板３０２の第２の側１０７７に置く。したがって保護膜１０６０に代えて第２の絶縁膜１０１６ｂを置く。ある種の実施形態では、第２の絶縁膜１０１６ｂの流動可能層１０１８ｂがキャビティ３０５内のダイ１０２６の能動面１０２８と接触し、能動面１０２８を覆うような態様で、第２の絶縁膜１０１６ｂを基板３０２の第２の側１０７７に配置する。ある種の実施形態では、基板３０２上に第２の絶縁膜１０１６ｂを置くことによって、絶縁膜１０１６ｂと、１つまたは複数のダイ１０２６を部分的に取り囲んでいる流動可能層１０１８ａの既に積層された絶縁材料との間に、１つまたは複数のボイドを形成してもよい。第２の絶縁膜１０１６ｂは、流動可能なポリマーベースの誘電体材料で形成された１つまたは複数の層を含んでいてもよい。図１０Ｆに示されているように、第２の絶縁膜１０１６ｂは、上で説明した流動可能層１０１８ａと同様の流動可能層１０１８ｂを含む。第２の絶縁膜１０１６ｂはさらに、ＰＥＴまたは他の軽量プラスチック材料などの、支持層１０２２ａと同様の材料で形成された支持層１０２２ｂを含んでいてもよい。
【0066】
操作９１４で、図１０Ｇに示されているように、第２の絶縁膜１０１６ｂの上に第３の保護膜１０６４を置く。一般に、保護膜１０６４の組成は、保護膜１０６０、１０６２の組成と実質的に同様である。例えば、保護膜１０６４は、２軸ＰＥＴなどのＰＥＴで形成されている。しかしながら、保護膜１０６４は、適当な任意の保護材料で形成されていてもよい。いくつかの実施形態では、保護膜１０６４が、約５０μｍ～約１５０μｍの間の厚さを有する。
【0067】
次に、第２の側１０７７が絶縁膜１０１６ｂおよび支持層１０６４に張り付けられ、第１の側１０７５が保護膜１０６２および任意選択のキャリア１０２４に張り付けられた基板３０２を、操作９１６および図１０Ｈで、第２の積層プロセスにかける。操作９０８での積層プロセスと同様に、基板３０２を高温にさらし、それによって絶縁膜１０１６ｂの流動可能層１０１８ｂを軟化させ、絶縁膜１０１６ｂと流動可能層１０１８ａの既に積層された絶縁材料との間の任意の開いたボイドまたは容積に流動可能層１０１８ｂを流入させ、したがって流動可能層１０１８ｂ自体を流動可能層１０１８ａの絶縁材料と統合させる。したがって、キャビティ３０５およびビア３０３は絶縁材料で充填され（例えば満たされ、封止され）、キャビティ３０５内に以前に置かれた半導体ダイ１０２６は、流動可能層１０１８ａ、１０１８ｂの絶縁材料の中に完全に埋め込まれる。
【0068】
ある種の実施形態では、この積層プロセスが、オートクレーブまたは他の適当なデバイス内で実行してもよい真空積層プロセスである。ある種の実施形態では、この積層プロセスを、ホットプレスプロセスを使用することによって実行する。ある種の実施形態では、この積層プロセスを、約８０℃～約１４０℃の間の温度で、約１分間～約３０分間の間、実行する。いくつかの実施形態では、この積層プロセスが、約１０ｐｓｉｇ～約１５０ｐｓｉｇの間の圧力をかけ、その一方で、基板３０２および絶縁膜１０１６ｂに約８０℃～約１４０℃の間の温度を約１分間～約３０分間の間、加えることを含む。例えば、この積層プロセスを、約２０ｐｓｉｇ～約１００ｐｓｉｇの間の圧力、約１００℃～約１２０℃の間の温度で約２分間～１０分間の間、実行する。例えば、この積層プロセスを、約１１０℃の温度で約５分間、実行する。
【0069】
積層後、操作９１８で、基板３０２をキャリア１０２４から分離し、保護膜１０６２、１０６４を除去し、その結果として積層埋込みダイアセンブリ１００２を得る。図１０Ｉに示されているように、埋込みダイアセンブリ１００２は、基板３０２に形成され、流動可能層１０１８ａ、１０１８ｂの絶縁誘電体材料で充填された１つまたは複数のキャビティ３０５および／またはビア３０３を有する基板３０２と、キャビティ３０５内の埋込みダイ１０２６とを含む。流動可能層１０１８ａ、１０１８ｂの絶縁誘電体材料は、絶縁材料が基板３０２の少なくとも２つの表面または側、例えば２つの主要面６０６、６０８および埋込み半導体ダイ１０２６の全ての側を覆うなどのような態様で、基板３０２を包み込んでいる。いくつかの例では、操作９１８で、埋込みダイアセンブリ１００２から支持層１０２２ａ、１０２２ｂも除去する。一般に、支持層１０２２ａおよび１０２２ｂ、キャリア１０２４、ならびに保護膜１０６２および１０６４は、埋込みダイアセンブリ１００２から剥がすプロセスなど、適当な任意の機械的プロセスによって埋込みダイアセンブリ１００２から除去する。
【0070】
支持層１０２２ａ、１０２２ｂおよび保護膜１０６２、１０６４を除去した後、埋込みダイアセンブリ１００２を硬化プロセスにかけて、流動可能層１０１８ａ、１０１８ｂの絶縁誘電体材料を十分に硬化させ（すなわち化学反応および架橋によって硬くし）、したがって硬化した絶縁層１０１８を形成する。絶縁層１０１８は、基板３０２および基板３０２に埋め込まれた半導体ダイ１０２６を実質的に取り囲んでいる。例えば、絶縁層１０１８は、少なくとも（表面６０６、６０８を含む）基板３０２の側１０７５、１０７７およびそれぞれの半導体ダイ１０２６の少なくとも６つの側もしくは表面と接触しており、またはそれらを封入している。それぞれの半導体ダイ１０２６は、図１０Ｉに示されているとおり直方柱の形状を有する（すなわち、２Ｄの図では、４つの表面１０２８ａ、１０２９８ｂおよび１０２９ａ、１０２９ｂだけが示される）。
【0071】
ある種の実施形態では、硬化プロセスを高温で実行して、埋込みダイアセンブリ１００２を十分に硬化させる。例えば、硬化プロセスを、約１４０℃～約２２０℃の間の温度で約１５分間～約４５分間の間、例えば約１６０℃～約２００℃の間の温度で約２５分間～約３５分間の間など、実行する。例えば、硬化プロセスを、約１８０℃の温度で約３０分間、実行する。さらなる実施形態では、操作９１８での硬化プロセスを、周囲（例えば大気）圧力条件でまたは周囲（例えば大気）圧力条件に近い条件で実行する。
【0072】
硬化後、操作９２０で、後続の相互接続形成のために、埋込みダイアセンブリ１００２を貫通する１つまたは複数のアセンブリ貫通ビア１００３をあけて、埋込みダイアセンブリ１００２の全厚を貫通するチャネルを形成する。いくつかの実施形態では、アセンブリ貫通ビア１００３および後続のコンタクトホール１０３２を形成する間の機械的支持のために、埋込みダイアセンブリ１００２を、キャリア１０２４などのキャリア上に置いてもよい。アセンブリ貫通ビア１００３は、基板３０２に形成され、続いて絶縁層１０１８で充填されたビア３０３にあけられる。したがって、アセンブリ貫通ビア１００３の周囲は、ビア３０３に充填された絶縁層１０１８によって取り囲まれていてもよい。絶縁層１０１８のセラミック充填材含有エポキシ樹脂材料でビア３０３の壁を内張りすることによって、導電性シリコンベースの基板３０２と（図１３および図１４Ｅ～図１４Ｈを参照して説明する）相互接続１４４４との間の容量性結合、したがって（図１５および図１６Ｋおよび図１６Ｌを参照して説明する）完成したパッケージ１６０２の隣接して配置されたビア３０３および／または（図１５および図１６Ｈ～図１６Ｌを参照して説明する）再分布接続１６４４間の容量性結合が、従来のビア絶縁ライナまたはビア絶縁膜を利用する他の従来の相互接続構造に比べて大幅に低減する。さらに、エポキシ樹脂材料の流動性が、より一貫したより信頼性の高い封入および絶縁を可能にし、したがって、完成したパッケージ１６０２の漏れ電流を最小化することにより電気性能を強化する。
【0073】
ある種の実施形態では、アセンブリ貫通ビア１００３が、約１００μｍ未満、例えば約７５μｍ未満などの直径を有する。例えば、アセンブリ貫通ビア１００３は、約６０μｍ未満、例えば約５０μｍ未満などの直径を有する。ある種の実施形態では、アセンブリ貫通ビア１００３が、約２５μｍ～約５０μｍの間の直径、例えば約３５μｍ～約４０μｍの間の直径などを有する。ある種の実施形態では、アセンブリ貫通ビア１００３が、適当な任意の機械的プロセスを使用して形成される。例えば、アセンブリ貫通ビア１００３は、機械的穴あけプロセスを使用して形成される。ある種の実施形態では、アセンブリ貫通ビア１００３が、レーザアブレーションによって埋込みダイアセンブリ１００２を貫通して形成される。例えば、アセンブリ貫通ビア１００３は、紫外線レーザを使用して形成される。ある種の実施形態では、レーザアブレーションのために利用されるレーザ源が、約５ｋＨｚ～約５００ｋＨｚの間の周波数を有する。ある種の実施形態では、レーザ源が、パルス持続時間が約１０ｎｓ～約１００ｎｓの間、パルスエネルギーが約５０マイクロジュール（μＪ）～約５００μＪの間のパルスレーザビームを供給するように構成されている。エポキシ樹脂材料中の小さなセラミック充填材粒子は、レーザアブレーションプロセス中にビアを形成するエリアから離れた位置へのレーザ光反射、レーザ光の散乱、回折および透過の低減を示すため、小さなセラミック充填材粒子を有するエポキシ樹脂材料を利用することは、ビア１００３などの小径ビアのより精密で正確なレーザパターニングをさらに促進する。
【0074】
操作９２２および図１０Ｋで、埋込みダイアセンブリの第２の側１０７７に絶縁層１０１８を貫通する１つまたは複数のコンタクトホール１０３２をあけて、それぞれの埋込みダイ１０２６の表側１０２８ａに形成された１つまたは複数の信号コンタクト１０３０を露出させる。コンタクトホール１０３２は、レーザアブレーションによって絶縁層１０１８を貫通するようにあけて、半導体ダイ１０２６の全ての外面を、絶縁層１０１８よって覆われ、絶縁層１０１８よって取り囲まれたままとし、信号コンタクト１０３０を露出させる。したがって、信号コンタクト１０３０は、操作９２２でのコンタクトホール１０３２の形成によって露出する。ある種の実施形態では、レーザ源が、約１００ｋＨｚ～約１０００ｋＨｚの間の周波数を有するパルスレーザビームを生成するものであってもよい。ある種の実施形態では、レーザ源が、約１００ｎｍ～約２０００ｎｍの間の波長、約１０Ｅ－４ｎｓ～約１０Ｅ－２ｎｓの間のパルス持続時間および約１０μＪ～約３００μＪの間のパルスエネルギーを有するパルスレーザビームを供給するように構成されている。ある種の実施形態では、コンタクトホール１０３２を、ＣＯ2、グリーンまたはＵＶレーザを使用してあける。ある種の実施形態では、コンタクトホール１０３２が、約５μｍ～約６０μｍの間の直径、例えば約２０μｍ～約５０μｍの間の直径などを有する。
【0075】
ダイ１０２６が両面ダイである実施形態では、操作９２４および図１０Ｌで、埋込みダイアセンブリ１００２を裏返し、埋込みダイアセンブリの第１の側１０７５に絶縁層１０１８を貫通する１つまたは複数のコンタクトホール１０３２をあけて、それぞれの埋込みダイ１０２６の裏側１０２８ｂに形成された１つまたは複数の電力コンタクト１０３１を露出させる。コンタクトホール１０３２は、操作９２２に関して説明した方法と実質的に同様の方法、例えばレーザアブレーションによって形成してもよく、実質的に同様の寸法を有していてもよい。
【0076】
所望の全てのコンタクトホール１０３２を形成した後、埋込みダイアセンブリ１００２をデスミア（ｄｅ－ｓｍｅａｒ）プロセスにかけて、アセンブリ貫通ビア１００３およびコンタクトホール１０３２の形成中にレーザアブレーションによって生じた任意の不必要な残留物および／または破片を除去する。したがって、このデスミアプロセスは、後続のメタライゼーションに備えて、アセンブリ貫通ビア１００３およびコンタクトホール１０３２を洗浄し、埋込みダイ１０２６の能動面１０２８のコンタクト１０３０を十分に露出させる。ある種の実施形態では、このデスミアプロセスが湿式デスミアプロセスである。この湿式デスミアプロセスに対して、適当な任意の水性エッチング剤、溶媒および／またはこれらの組合せを利用してもよい。一例では、過マンガン酸カリウム（ＫＭｎＯ4）溶液をエッチング剤として利用してもよい。残留物の厚さに応じて、操作９２２で埋込みダイアセンブリ１００２を湿式デスミアプロセスにかける量を変化させてもよい。別の実施形態では、このデスミアプロセスが乾式デスミアプロセスである。例えば、このデスミアプロセスは、Ｏ2：ＣＦ4混合ガスを用いるプラズマデスミアプロセスであってもよい。このプラズマデスミアプロセスは、約７００Ｗの電力を約６０秒間～約１２０秒間の間、適用し、Ｏ2：ＣＦ4を約１０：１（例えば１００：１０ｓｃｃｍ）の比率で流すことにより、プラズマを発生させることを含んでいてもよい。さらなる実施形態では、このデスミアプロセスが、湿式プロセスと乾式プロセスの組合せである。
【0077】
【0078】
図１０Ｍは、本明細書に記載された半導体デバイスパッケージ構造体および方法とともに利用してもよい例示的な両面ダイ１０２６を概略的に示している。より従来の半導体チップでは通常、シリコン基板またはコアの単一の側に、トランジスタとともに全ての相互接続（電力および信号）が配される。したがって、トランジスタをより小型化し続けるときには、トランジスタを他のデバイスまたはデバイス要素に接続する相互接続をますます近づけて詰め込まねばならず、かつますます微細に作らなければならない。これは特に、それらの相互接続が電力相互接続と空間を共有するためである。このことが、抵抗の増大、ＲＣに関係した限界および電力損失につながることがあり、これらが、チップ設計上およびデバイスパッケージング上の問題を生み出すことがある。図１０Ｍの例のような両面チップを利用することにより、配電用の相互接続と信号中継用の相互接続をチップの別々の側に分離し、そのようにして、トランジスタにより大きな電力を供給することを容易にするためのより大きな電力接続のためのより大きな横方向空間を可能にし、同時に、信号相互接続のためのより大きな空間を可能にすることができる。
【0079】
図１０Ｍに示されているように、両面ダイ１０２６はコア１０８０を含み、コア１０８０は、コア１０８０の第１の側に形成された信号部分１０９４および反対側のコア１０８０の第２の側に形成された電力供給部分１０９６を有する。コア１０８０は一般に、シリコン、結晶シリコン（例えばＳｉ＜１００＞もしくはＳｉ＜１１１＞）、酸化ケイ素、シリコンゲルマニウム、ドープされたまたはドープされていないシリコン、ドープされたまたはドープされていない多結晶シリコン、窒化ケイ素、単結晶ｐ型またはｎ型シリコン、多結晶ｐ型または型シリコンなど、３０２に関して説明した材料を含む適当な任意のシリコン含有材料で形成されていてもよい。コア１０８０は、適当な任意のシリコン含有ガラス材料で交互に形成されていてもよい。
【0080】
信号部分１０９６は、トランジスタ（フィン１０８２によって表されている）および信号相互接続１０８４を有する１つまたは複数の集積回路を含み、信号相互接続１０８４は、ダイ１０２６の第１の表面１０２８ａの信号コンタクト１０３０に導電結合されている。ある種の実施形態では、トランジスタ１０８２および信号相互接続１０８４が、コア１０８０の上に形成された、二酸化ケイ素または他の酸化物絶縁体などの誘電体絶縁層１０９２内に配されている。信号相互接続１０８４は、銅、コバルト、ルテニウム、ニッケル、アルミニウム、金、銀、パラジウム、スズ、モリブデンなどを含む適当な任意の導電性材料で形成されていてもよい。
【0081】
電力供給部分１０９６は、１つまたは複数の電力相互接続１０９０のネットワーク（例えば電力供給ネットワークまたは「ＰＤＮ」）を含み、この１つまたは複数の電力相互接続１０９０は、コア１０８０の第２の側からダイ１０２６の第２の表面１０２８ｂの電力コンタクト１０３１まで延びている。信号相互接続と同様に、電力相互接続１０９０も、銅、コバルト、ルテニウム、ニッケル、アルミニウム、金、銀、パラジウム、スズ、モリブデンなどを含む適当な任意の導電性材料で形成されていてもよく、酸化物絶縁体で形成された誘電体絶縁層１０９２内に配されていてもよい。
【0082】
トランジスタ１０８２および／または信号相互接続１０８４を電力供給部分１０９６（例えば電力相互接続１０９０）に電気的に結合するため、コア１０８０の少なくとも一部分を貫通する１つまたは複数の埋設パワーレール１０８６を形成し、トランジスタ１０８２および／または信号相互接続１０８４に接続してもよい。埋設パワーレール１０８６は、トランジスタの下方を通り、コア１０８０を通り抜け、電力供給部分１０９６に向かって延びる電力接続を提供し、したがって、回路を集積するためのコア１０８０の第１の側のより大きな空間を可能にする。特に、埋設パワーレール１０８６は、トランジスタの上方の信号を運ぶ相互接続のためのより大きな空間を容易にし、したがってダイ１０２７の回路密度の増大および性能の向上を可能にする。
【0083】
ある種の実施形態では、埋設パワーレール１０８６が、信号部分１０９６からコア１０８０の全厚を横切って延びて電力相互接続１０９０に結合する。ある種の他の実施形態では、図１０Ｍに示されているように、埋設パワーレール１０８６がコア１０８０の厚さの一部分を横切って延びる。このような実施形態では、埋設パワーレールをシリコン貫通相互接続１０８８に電気的に結合してもよく、さらにシリコン貫通相互接続１０８８を電力相互接続１０９０に結合してもよく、シリコン貫通相互接続１０８８は、電力供給部分１０９６からコア１０８８の中へ延びていてもよい。
【0084】
上で論じたとおり、図９および図１０Ａ～図１０Ｍは、中間埋込みダイアセンブリ１００２を形成するための代表的方法９００を示している。図１１および図１２Ａ～図１２Ｈは、方法９００と実質的に同様だが方法９００よりも操作数が少ない代替法１１００を示している。方法１１００は一般に７つの操作１１１０～１１８０を含む。しかしながら、方法１１００の操作１１１０、１１２０、１１６０、１１７０および１１８０はそれぞれ、方法９００の操作９０２、９０４、９２０、９２２および９２４と実質的に同様である。したがって、明快にするために、本明細書では、それぞれ図１２Ｃ、図１２Ｄおよび図１２Ｅに示された操作１１３０、１１４０および１１５０だけを説明する。
【0085】
キャビティ３０５を通して露出した絶縁膜１０１６ａの表面に１つまたは複数の半導体ダイ１０２６を置いた後、積層の前に、操作１１３０および図１２Ｃで、基板３０２の第２の側１０７７（例えば表面６０８）の上に第２の絶縁膜１０１６ｂを配置する。いくつかの実施形態では、第２の絶縁膜１０１６ｂの流動可能層１０１８ｂが、キャビティ３０５内のダイ１０２６の能動面１０２８と接触し、能動面１０２８を覆うような態様で、基板３０２の第２の側１０７７に第２の絶縁膜１０１６ｂを配置する。いくつかの実施形態では、後の処理操作中の追加の機械的支持のために、第２の絶縁膜１０１６ｂの支持層１０２２ｂに第２のキャリア１０２５を張り付ける。図１２Ｃに示されているように、絶縁膜１０１６ａと１０１６ｂとの間に、ビア３０３を貫通する１つまたは複数のボイド１０５０が形成され、半導体ダイ１０２６とキャビティ３０５の内壁との間に間隙１０５１が形成される。
【0086】
次に、操作１１４０および図１２Ｄで、絶縁膜１０１６ａおよび１０１６ｂに張り付けられており、基板３０２内に配されたダイ１０２６を有する基板３０２を、単一の積層プロセスにかける。この単一の積層プロセス中に、基板３０２を高温にさらし、それによって両方の絶縁膜１０１６ａ、１０１６ｂの流動可能層１０１８ａおよび１０１８ｂを軟化させ、絶縁膜１０１６ａ、１０１６ｂ間の開いたボイドまたは容積、例えばビア３０３およびキャビティ３０５の内壁とダイ１０２６との間の間隙１０５１などに、流動可能層１０１８ａおよび１０１８ｂを流入させる。したがって、半導体ダイ１０２６は、絶縁膜１０１６ａ、１０１６ｂの材料の中に埋め込まれ、ビア３０３は、絶縁膜１０１６ａ、１０１６ｂの材料で充填される。
【0087】
図９および図１０Ａ～図１０Ｋを参照して説明した積層プロセスと同様に、操作１１４０での積層プロセスは、オートクレーブまたは他の適当なデバイス内で実行してもよい真空積層プロセスであってもよい。別の実施形態では、この積層プロセスを、ホットプレスプロセスを使用することによって実行する。ある種の実施形態では、この積層プロセスを、約８０℃～約１４０℃の間の温度で、約１分間～約３０分間の間、実行する。いくつかの実施形態では、この積層プロセスが、約１ｐｓｉｇ～約１５０ｐｓｉｇの間の圧力をかけ、その一方で、基板３０２および絶縁膜１０１６ａ、１０１６ｂ層に約８０℃～約１４０℃の間の温度を約１分間～約３０分間の間、加えることを含む。例えば、この積層プロセスを、約１０ｐｓｉｇ～約１００ｐｓｉｇの間の圧力および約１００℃～約１２０℃の間の温度で、約２分間～１０分間の間、実行する。例えば、この積層プロセスを、約１１０℃の温度で約５分間、実行する。
【0088】
操作１１５０で、基板３０２から絶縁膜１０１６ａおよび１０１６ｂの１つまたは複数の支持層を除去し、その結果として積層埋込みダイアセンブリ１００２を得る。図１２Ｅに示されているように、埋込みダイアセンブリ１００２は、基板３０２に形成され、流動可能層１０１８ａ、１０１８ｂの絶縁誘電体材料で充填された１つまたは複数のキャビティ３０５および／またはビア３０３を有する基板３０２と、キャビティ３０５内の埋込みダイ１０２６とを含む。この絶縁材料は、絶縁材料が基板３０２の少なくとも２つの表面または側、例えば表面６０６、６０８を覆うような態様で、基板３０２を包み込んでいる。一例では、埋込みダイアセンブリ１００２から支持層１０２２ａ、１０２２ｂを除去し、したがって埋込みダイアセンブリ１００２をキャリア１０２４、１０２５から分離する。一般に、支持層１０２２ａ、１０２２ｂおよびキャリア１０２４、１０２５は、埋込みダイアセンブリ１００２から剥がすプロセスなど、適当な任意の機械的プロセスによって除去する。
【0089】
支持層１０２２ａ、１０２２ｂを除去した後、埋込みダイアセンブリ１００２を硬化プロセスにかけて、流動可能層１０１８ａ、１０１８ｂの絶縁誘電体材料を十分に硬化させる。絶縁材料の硬化の結果、硬化した絶縁層１０１８が形成される。図１２Ｅに示されているように、絶縁層１０１８は、図１０Ｉに対応する操作９１８と同様に、基板３０２および基板３０２に埋め込まれた半導体ダイ１０２６を実質的に取り囲んでいる。
【0090】
ある種の実施形態では、硬化プロセスを高温で実行して、埋込みダイアセンブリ１００２を十分に硬化させる。例えば、硬化プロセスを、約１４０℃～約２２０℃の間の温度で約１５分間～約４５分間の間、例えば約１６０℃～約２００℃の間の温度で約２５分間～約３５分間の間などで、実行する。例えば、硬化プロセスを、約１８０℃の温度で約３０分間、実行する。さらなる実施形態では、操作１１５０での硬化プロセスを、周囲（例えば大気）圧力条件でまたは周囲（例えば大気）圧力条件に近い条件で実行する。
【0091】
操作１１５０での硬化の後、方法１１００は、方法９００の操作９２０～９２４と実質的に同様である。例えば、埋込みダイアセンブリ１００２は、絶縁層１０１８を貫通してあけられた１つまたは複数のアセンブリ貫通ビア１００３および１つまたは複数のコンタクトホール１０３２を有する。続いて、埋込みダイアセンブリ１００２をデスミアプロセスにかけ、その後、埋込みダイアセンブリ１００２は、後に説明する相互接続路を埋込みダイアセンブリ１００２の中に形成する準備ができている。
【0092】
図１３は、埋込みダイアセンブリ１００２を貫通する電気相互接続を形成する代表的方法１３００の流れ図を示している。図１４Ａ～図１４Ｈは、図１３に示された方法１３００のプロセスの異なる段階における埋込みダイアセンブリ１００２の断面図を概略的に示している。したがって、本明細書では、明快にするために、図１３および図１４Ａ～図１４Ｈを一緒に説明する。
【0093】
ある種の実施形態では、埋込みダイアセンブリ１００２を貫通して形成される電気相互接続が銅で形成される。したがって、方法１３００は、任意選択で、操作１３１０および図１４Ａから始まってもよく、操作１３１０および図１４Ａで、埋込みダイアセンブリ１００２に形成されたアセンブリ貫通ビア１００３およびコンタクトホール１０３２を有する埋込みダイアセンブリ１００２は、埋込みダイアセンブリ１００２上に形成された接着層１４４０および／またはシード層１４４２を有する。参照のため、埋込みダイアセンブリ１００２上に形成された接着層１４４０およびシード層１４４２の拡大部分図が図１４Ｈに示されている。接着層１４４０は、続いて形成するシード層１４４２および銅相互接続１４４４の接着を促進し、拡散を阻むのを助けるために、埋込みダイアセンブリ１００２の主要面１００５、１００７、ならびにそれぞれのダイ１０２６上のコンタクトホール１０３２の能動面１０２８およびアセンブリ貫通ビア１００３の内壁など、絶縁層１０１８の所望の表面に形成してもよい。したがって、ある種の実施形態では接着層１４４０が接着層の働きをし、別の実施形態では接着層１４４０がバリア層の働きをする。とはいえ、以後、両方の実施形態において接着層１４４０を「接着層」と記述する。
【0094】
ある種の実施形態では、任意選択の接着層１４４０が、チタン、窒化チタン、タンタル、窒化タンタル、マンガン、酸化マンガン、モリブデン、酸化コバルト、窒化コバルトもしくは他の適当な任意の材料、またはこれらの組合せで形成される。ある種の実施形態では、接着層１４４０が、約１０ｎｍ～約３００ｎｍの間、例えば約５０ｎｍ～約１５０ｎｍの間などの厚さを有する。例えば、接着層１４４０は、約７５ｎｍ～約１２５ｎｍの間、例えば約１００ｎｍなどの厚さを有する。接着層１４４０は、限定はされないが、化学気相堆積（ＣＶＤ）、物理的気相堆積（ＰＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）などを含む適当な任意の堆積プロセスによって形成する。
【0095】
任意選択のシード層１４４２は、接着層１４４０上に形成してもよく、または絶縁層１０１８上にじかに（例えば接着層１４４０を形成することなく）形成してもよい。シード層１４４２は、銅、タングステン、アルミニウム、銀、金もしくは他の適当な任意の材料、またはこれらの組合せなどの導電性材料で形成される。ある種の実施形態では、シード層１４４２が、約５０ｎｍ～約５００ｎｍの間、例えば約１００ｎｍ～約３００ｎｍの間などの厚さを有する。例えば、シード層１４４２は、約１５０ｎｍ～約２５０ｎｍの間、例えば約２００ｎｍなどの厚さを有する。ある種の実施形態では、シード層１４４２が、約０．１μｍ～約１．５μｍの間の厚さを有する。接着層１４４０と同様に、シード層１４４２も、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、乾式ＡＬＤプロセス、湿式無電解メッキプロセスなどの適当な任意の堆積プロセスによって形成する。ある種の実施形態では、埋込みダイアセンブリ上に、モリブデンの接着層１４４０を、銅のシード層１４４２と組み合わせて形成する。Ｍｏ接着層とＣｕシード層の組合せは、絶縁層１０１８の表面との改良された接着を可能にし、操作１３７０での後続のシード層エッチングプロセス中の導電性相互接続線のアンダーカットを低減させる。
【0096】
それぞれ図１４Ｂおよび図１４Ｃに対応する操作１３２０および１３３０で、埋込みダイアセンブリ１００２の両方の主要面１００５、１００７にフォトレジストなどのスピンオン／スプレーオンまたは乾式のレジスト膜１４５０を塗布し、続いてパターニングする。ある種の実施形態では、ＵＶ放射で選択的に露光することによってレジスト膜１４５０をパターニングする。ある種の実施形態では、レジスト膜１４５０を形成する前に、埋込みダイアセンブリ１００２に接着促進剤（図示せず）を塗布する。この接着促進剤は、レジスト膜１４５０のための界面結合層を生成することにより、および埋込みダイアセンブリ１００２の表面からいずれの水分も除去することにより、埋込みダイアセンブリ１００２へのレジスト膜１４５０の接着を改良する。いくつかの実施形態では、この接着促進剤が、ビス（トリメチルシリル）アミンまたはヘキサメチルジシリザン（ＨＭＤＳ）およびプロピレングリコールモノメチルエーテルアセテート（ＰＧＭＥＡ）で形成されている。
【0097】
操作１３４０および図１４Ｄで、埋込みダイアセンブリ１００２をレジスト膜現像プロセスにかける。図１４Ｄに示されているように、レジスト膜１４５０を現像し、その結果として、アセンブリ貫通ビア１００３およびコンタクトホール１０３２を露出させる。このとき、アセンブリ貫通ビア１００３およびコンタクトホール１０３２は、それらの上に形成された接着層１４４０およびシード層１４４２を有している。ある種の実施形態では、この膜現像プロセスが湿式プロセス、例えば、レジストを溶媒にさらすことを含む湿式プロセスなどである。ある種の実施形態では、この膜現像プロセスが、水性エッチングプロセスを利用する水性エッチングプロセスである。他の実施形態では、この膜現像プロセスが、所望の材料に対して選択的なバッファードエッチングプロセスを利用する湿式エッチングプロセスである。このレジスト膜現像プロセスに対して、適当な任意の湿式溶媒、または湿式エッチング剤の適当な任意の組合せを使用してもよい。
【0098】
それぞれ図１４Ｅおよび図１４Ｆに対応する操作１３５０および１３６０で、露出したアセンブリ貫通ビア１００３およびコンタクトホール１０３２を貫通する相互接続１４４４を形成し、その後にレジスト膜１４５０を除去する。相互接続１４４４は、電気メッキおよび無電解堆積を含む適当な任意の方法によって形成する。ある種の実施形態では、湿式プロセスによってレジスト膜１４５０を除去する。図１４Ｅおよび図１４Ｆに示されているように、形成された相互接続１４４４は、アセンブリ貫通ビア１００３およびコンタクトホール１０３２を充填し、かつ／またはアセンブリ貫通ビア１００３およびコンタクトホール１０３２の内側周囲壁を覆い、レジスト膜１４５０の除去後に、埋込みダイアセンブリ１００２の表面１００５、１００７および１０２８から突き出る。ある種の実施形態では、相互接続１４４４が銅で形成される。他の実施形態では、相互接続１４４４が、限定はされないが、アルミニウム、金、ニッケル、銀、パラジウム、スズなどを含む適当な任意の導電性材料で形成されてもよい。
【0099】
操作１３７０および図１４Ｇで、埋込みダイアセンブリ１００２内に形成された相互接続１４４４を有する埋込みダイアセンブリ１００２を、接着および／またはシード層エッチングプロセスにかけて、接着層１４４０およびシード層１４４２を除去する。ある種の実施形態では、このシード層エッチングが、埋込みダイアセンブリ１００２のリンスおよび乾燥を含む湿式エッチングプロセスである。ある種の実施形態では、このシード層エッチングプロセスが、銅、タングステン、アルミニウム、銀または金などの所望の材料に対して選択的なバッファードエッチングプロセスである。他の実施形態では、このエッチングプロセスが水性エッチングプロセスである。このシード層エッチングプロセスに対して、適当な任意の湿式エッチング剤または湿式エッチング剤の適当な任意の組合せを使用してもよい。
【0100】
操作１３７０でのシード層エッチングプロセスに続いて、埋込みダイアセンブリ１００２から、電気的に機能する１つまたは複数のパッケージを個片化してもよい。あるいは、相互接続１４４４の接点を埋込みダイアセンブリ１００２の表面の所望の位置までリルートすることを可能にするために、埋込みダイアセンブリ１００２が、必要に応じて、埋込みダイアセンブリ１００２上に形成された１つまたは複数の再分布層１６５８および／または１６６０（図１６Ｋ～１６Ｌに示されている）を有してもよい。図１５は、埋込みダイアセンブリ１００２上に再分布層１６５８を形成する代表的方法１５００の流れ図を示している。図１６Ａ～図１６Ｌは、図１５に示された方法１５００の異なる段階における埋込みダイアセンブリ１００２の断面図を概略的に示している。したがって、本明細書では、明快にするために、図１５および図１６Ａ～図１６Ｌを一緒に説明する。
【0101】
方法１５００は、上で説明した方法９００、１１００および１３００と実質的に同様である。一般に、方法１５００は操作１５０２および図１６Ａから始まり、操作１５０２および図１６Ａで、埋込みダイアセンブリ１００２の所望の側に絶縁膜１６１６を置き、その後に積層する。絶縁膜１６１６は、絶縁膜１０１６と実質的に同様であってもよく、ポリマーベースの流動可能な誘電体材料で形成された１つまたは複数の層を含む。ある種の実施形態では、図１６Ａに示されているように、絶縁膜１６１６が、流動可能層１６１８および１つまたは複数の支持層１６２２を含む。ある種の実施形態では、絶縁膜１６１６が、セラミック充填材含有エポキシ樹脂流動可能層１６１８および１つまたは複数の支持層１６２２を含んでいてもよい。別の例では、絶縁膜１６１６が、フォトデファイナブルポリイミド（ｐｈｏｔｏｄｅｆｉｎａｂｌｅ ｐｏｌｙｉｍｉｄｅ）の流動可能層１６１８および１つまたは複数の支持層１６２２を含んでいてもよい。フォトデファイナブルポリイミドの材料特性は、フォトデファイナブルポリイミドから形成された相互接続層を貫通するより小さな（例えばより細い）ビアの形成を可能にする。しかしながら、絶縁膜１６１６に対しては、層および絶縁材料の適当な任意の組合せが企図される。例えば、絶縁膜１６１６は、非感光性ポリイミド、ポリベンゾオキサゾール（ＰＢＯ）、二酸化ケイ素および／または窒化ケイ素の流動可能層１６１８を含んでいてもよい。１つまたは複数の支持層１６２２に対する適当な材料の例はＰＥＴおよびポリプロピレン（ＰＰ）を含む。
【0102】
いくつかの例では、流動可能層１６１８が、上で説明した流動可能層１０１８ａ、１０１８ｂとは異なるポリマーベースの流動可能な誘電体材料を含む。例えば、流動可能層１０１８は、セラミック充填材含有エポキシ樹脂を含んでいてもよく、流動可能層１６１８はフォトデファイナブルポリイミドを含んでいてもよい。別の例では、流動可能層１６１８が、流動可能層１０１８ａ、１０１８ｂとは異なる無機誘電体材料から形成される。例えば、流動可能層１０１８ａ、１０１８ｂは、セラミック充填材含有エポキシ樹脂を含んでいてもよく、流動可能層１６１８は二酸化ケイ素層を含んでいてもよい。
【0103】
絶縁膜１６１６は、約２００μｍ未満の厚さ、例えば約１０μｍ～約１８０μｍの間の厚さなどを有する。例えば、流動可能層１６１８およびＰＥＴ支持層１６２２を含む絶縁膜１６１６は、約５０μｍ～約１００μｍの間の全厚を有する。ある種の実施形態では、流動可能層１６１８が、約６０μｍ未満の厚さ、例えば約５μｍ～約５０μｍの間の厚さ、例えば約２０μｍの厚さなどを有する。絶縁膜１６１６は、ダイ１０２６の能動面１０２８のコンタクト１０３０に結合された露出した相互接続１４４４、および／またはメタライゼーションされたアセンブリ貫通ビア１００３に結合された露出した相互接続１４４４を有する埋込みダイアセンブリ１００２の表面、例えば主要面１００５などに置かれる。
【0104】
絶縁膜１６１６を置いた後、埋込みダイアセンブリ１００２を、操作９０８、９１６および１１４０を参照して説明した積層プロセスと実質的に同様の積層プロセスにかける。埋込みダイアセンブリ１００２を高温にさらして、流動可能層１６１８を軟化させる。続いて、流動可能層１６１８が、埋込みダイアセンブリ１００２上に既に形成されている絶縁層１０１８に結合する。したがって、ある種の実施形態では、流動可能層１６１８が、絶縁層１０１８と統合され、絶縁層１０１８の延長部分を形成する。流動可能層１６１８と絶縁層１０１８との統合は、以前に露出させた相互接続１４４４を覆う拡張および統合された絶縁層１０１８に帰着する。したがって、本明細書では、結合された流動可能層１６１８と絶縁層１０１８を合わせて絶縁層１０１８と記述する。しかしながら、他の実施形態では、流動可能層１６１８の積層および後続の硬化が、絶縁層１０１８上に第２の絶縁層（図示せず）を形成する。いくつかの例では、この第２の絶縁層が、絶縁層１０１８とは異なる材料層で形成される。
【0105】
ある種の実施形態では、この積層プロセスが、オートクレーブまたは他の適当なデバイス内で実行してもよい真空積層プロセスである。ある種の実施形態では、この積層プロセスを、ホットプレスプロセスを使用することによって実行する。ある種の実施形態では、この積層プロセスを、約８０℃～約１４０℃の間の温度で、約１分間～約３０分間の間、実行する。いくつかの実施形態では、この積層プロセスが、１０ｐｓｉｇ～約１００ｐｓｉｇの間の圧力をかけ、その一方で、基板３０２および絶縁膜１６１６に約８０℃～約１４０℃の間の温度を約１分間～約３０分間の間、加えることを含む。例えば、この積層プロセスを、約３０ｐｓｉｇ～約８０ｐｓｉｇの間の圧力および約１００℃～約１２０℃の間の温度で、約２分間～約１０分間の間、実行する。例えば、この積層プロセスを、約１１０℃の温度で約５分間、実行する。さらなる例では、この積層プロセスを、約３０ｐｓｉｇ～約７０ｐｓｉｇの間、例えば約５０ｐｓｉｇなどの圧力で実行する。
【0106】
操作１５０４および図１６Ｂで、埋込みダイアセンブリ１００２から支持層１６２２およびキャリア１６２４を、機械的プロセスによって除去する。支持層１６２２およびキャリア１６２４を除去した後、埋込みダイアセンブリ１００２を硬化プロセスにかけて、新たに拡張された絶縁層１０１８を十分に硬化させる。ある種の実施形態では、この硬化プロセスが、操作９１８および１１５０に関して説明した硬化プロセスと実質的に同様である。例えば、硬化プロセスを、約１４０℃～約２２０℃の間の温度で約１５分間～約４５分間の間、例えば約１６０℃～約２００℃の間の温度で約２５分間～約３５分間の間など、実行する。例えば、硬化プロセスを、約１８０℃の温度で約３０分間、実行する。さらなる実施形態では、操作１５０４での硬化プロセスを、周囲圧力条件でまたは周囲圧力条件に近い条件で実行する。
【0107】
次いで、操作１５０６および図１６Ｃで、埋込みダイアセンブリ１００２をレーザアブレーションによって選択的にパターニングする。操作１５０６でのレーザアブレーションは、新たに拡張された絶縁層１０１８を貫通する再分布ビア１６０３を形成し、所望の相互接続１４４４を、それらの相互接続の接触点の再分布のために露出させる。ある種の実施形態では、再分布ビア１６０３が、約５μｍ～約６０μｍの間の直径、例えば約１０μｍ～約５０μｍの間、例えば約２０μｍ～約４５μｍの間などの直径を有する。ある種の実施形態では、操作１５０６でのレーザアブレーションプロセスをＣＯ2レーザを利用して実行する。ある種の実施形態では、操作１５０６でのレーザアブレーションプロセスをＵＶレーザを利用して実行する。別の実施形態では、操作１５０６でのレーザアブレーションプロセスをグリーンレーザを利用して実行する。例えば、レーザ源は、約１００ｋＨｚ～約１０００ｋＨｚの間の周波数を有するパルスレーザビームを生成するものであってもよい。一例では、レーザ源が、約１００ｎｍ～約２０００ｎｍの間の波長、約１０Ｅ－４ｎｓ～約１０Ｅ－２ｎｓの間のパルス持続時間および約１０μＪ～約３００μＪの間のパルスエネルギーを有するパルスレーザビームを供給するように構成されている。
【0108】
埋込みダイアセンブリ１００２をパターニングした後、埋込みダイアセンブリ１００２を、操作９２２および１１７０でのデスミアプロセスと実質的に同様のデスミアプロセスにかける。操作１５０６でのデスミアプロセスの間に、再分布ビア１６０３の形成中にレーザアブレーションによって形成された任意の不必要な残留物および破片を再分布ビア１６０３から除去して、再分布ビア１６０３の表面を、後続のメタライゼーションのために清浄にする（例えば洗浄する）。ある種の実施形態では、このデスミアプロセスが湿式プロセスである。この湿式デスミアプロセスに対して、適当な任意の水性エッチング剤、溶媒および／またはこれらの組合せを利用してもよい。一例では、ＫＭｎＯ4溶液をエッチング剤として利用してもよい。別の実施形態では、このデスミアプロセスが乾式デスミアプロセスである。例えば、このデスミアプロセスは、Ｏ2／ＣＦ4混合ガスを用いるプラズマデスミアプロセスであってもよい。さらなる実施形態では、このデスミアプロセスが、湿式プロセスと乾式プロセスの組合せである。
【0109】
操作１５０８および図１６Ｄで、絶縁層１０１８上に、任意選択の接着層１６４０および／またはシード層１６４２を形成する。ある種の実施形態では、接着層１６４０が、チタン、窒化チタン、タンタル、窒化タンタル、マンガン、酸化マンガン、モリブデン、酸化コバルト、窒化コバルトもしくは他の適当な任意の材料、またはこれらの組合せから形成される。ある種の実施形態では、接着層１６４０が、約１０ｎｍ～約３００ｎｍの間、例えば約５０ｎｍ～約１５０ｎｍの間などの厚さを有する。例えば、接着層１６４０は、約７５ｎｍ～約１２５ｎｍの間、例えば約１００ｎｍなどの厚さを有する。接着層１６４０は、限定はされないが、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤなどを含む適当な任意の堆積プロセスによって形成してもよい。
【0110】
任意選択のシード層１６４２は、銅、タングステン、アルミニウム、銀、金もしくは他の適当な任意の材料、またはこれらの組合せなどの導電性材料から形成される。ある種の実施形態では、シード層１６４２が、約５０ｎｍ～約５００ｎｍの間、例えば約１００ｎｍ～約３００ｎｍの間などの厚さを有する。例えば、シード層１６４２は、約１５０ｎｍ～約２５０ｎｍの間、例えば約２００ｎｍなどの厚さを有する。ある種の実施形態では、シード層１６４２が、約０．１μｍ～約１．５μｍの間の厚さを有する。接着層１６４０と同様に、シード層１６４２も、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、乾式ＡＬＤプロセス、湿式無電解メッキプロセスなどの適当な任意の堆積プロセスによって形成してもよい。ある種の実施形態では、操作１５２０での後続のシード層エッチングプロセス中の導電性接続線のアンダーカットを低減させるために、埋込みダイアセンブリ１００２上にモリブデンの接着層１６４０および銅のシード層１６４２を形成する。
【0111】
それぞれ図１６Ｅ、図１６Ｆおよび図１６Ｇに対応する操作１５１０、１５１２および１５１４で、埋込みダイアセンブリ１００２の接着および／またはシード表面の上に、フォトレジストなどのスピンオン／スプレーオンまたは乾式レジスト膜１６５０を塗布し、続いてパターニングおよび現像する。ある種の実施形態では、レジスト膜１６５０を置く前に、埋込みダイアセンブリ１００２に接着促進剤（図示せず）を塗布する。レジスト膜１６５０を露光および現像すると、その結果、再分布ビア１６０３が開口する。したがって、レジスト膜１６５０のパターニングは、レジスト膜１６５０の部分をＵＶ放射で選択的に露光することによって実行してもよく、続くレジスト膜１６５０の現像は、湿式エッチングプロセスなどの湿式プロセスによって実行してもよい。ある種の実施形態では、このレジスト膜現像プロセスが、所望の材料に対して選択的なバッファードエッチングプロセスを利用する湿式エッチングプロセスである。他の実施形態では、このレジスト膜現像プロセスが、水性エッチングプロセスを利用する湿式エッチングプロセスである。このレジスト膜現像プロセスに対して、適当な任意の湿式エッチング剤または湿式エッチング剤の適当な任意の組合せを使用してもよい。
【0112】
それぞれ図１６Ｈおよび図１６Ｉに対応する操作１５１６および１５１８で、露出した再分布ビア１６０３を貫通する再分布接続１６４４を形成し、その後にレジスト膜１６５０を除去する。再分布接続１６４４は、電気メッキおよび無電解堆積を含む適当な任意の方法によって形成する。ある種の実施形態では、湿式プロセスによってレジスト膜１６５０を除去する。図１６Ｈおよび図１６Ｉに示されているように、再分布接続１６４４は再分布ビア１６０３を充填し、レジスト膜１６５０の除去後に、再分布接続１６４４は、埋込みダイアセンブリ１００２の表面から突き出ている。ある種の実施形態では、再分布接続１６４４が銅で形成される。他の実施形態では、再分布接続１６４４が、限定はされないが、アルミニウム、金、ニッケル、銀、パラジウム、スズなどを含む適当な任意の導電性材料で形成されていてもよい。
【0113】
操作１５２０および図１６Ｊで、埋込みダイアセンブリ１００２の上に形成された再分布接続１６４４を有する埋込みダイアセンブリ１００２を、操作１３７０のプロセスと実質的に同様のシード層エッチングプロセスにかける。ある種の実施形態では、このシード層エッチングが、埋込みダイアセンブリ１００２のリンスおよび乾燥を含む湿式エッチングプロセスである。ある種の実施形態では、このシード層エッチングプロセスが、シード層１６４２の所望の材料に対して選択的なバッファードエッチングプロセスを利用する湿式エッチングプロセスである。他の実施形態では、このエッチングプロセスが、水性エッチングプロセスを利用する湿式エッチングプロセスである。このシード層エッチングプロセスに対して、適当な任意の湿式エッチング剤または湿式エッチング剤の適当な任意の組合せを使用してもよい。
【0114】
操作１５２２で、図１６Ｋおよび図１６Ｌに示されているように、埋込みダイアセンブリ１００２から、完成した１つまたは複数のパッケージ１６０２を個片化する。しかしながら、操作１５２２の前に、上で説明したシーケンスおよびプロセスを利用して、図１６Ｌに示されているように、埋込みダイアセンブリ１００２上に追加の再分布層を形成してもよい（図１６Ｋは、追加の１つの再分布層１６５８を有する完成したパッケージ１６０２を示している）。例えば、埋込みダイアセンブリ１００２の第１の追加の再分布層１６５８とは反対の側または表面に、例えば主要面１００７などに、１つまたは複数の追加の再分布層１６６０を形成してもよい。あるいは、第１の追加の再分布層１６５８（図示せず）と同じ側または表面に、例えば主要面１００５などに、１つまたは複数の追加の再分布層１６６０を形成してもよい。次いで、所望の全ての再分布層を形成した後に、埋込みダイアセンブリ１００２から、完成したパッケージ１６０２を個片化してもよい。
【0115】
上で説明した方法によって形成されたパッケージ構造体、例えば中間埋込みダイアセンブリ１００２および／またはパッケージ１６０２は、適当な任意のパッケージング用途および適当な任意の構成で利用されてもよい。図１７Ａに概略的に示された例示的な１つの実施形態では、スタック構造体１７００、例えばＤＲＡＭスタックを形成するために、４つのパッケージ１６０２が利用されている。これに応じて、それぞれのパッケージ１６０２は、基板３０２に埋め込まれ、絶縁層１０１８によって封入された（例えばそれぞれの側の一部分が絶縁層１０１８と接触した）両面ダイ１０２６（例えばメモリまたは同様のチップ）を含む。それぞれのパッケージ１６０２の全厚を貫通する１つまたは複数の相互接続１４４４が形成されており、それらの相互接続１４４４は、隣り合う（すなわち上または下にスタックされた）パッケージ１６０２の主要面１００５と主要面１００７との間に配された１つまたは複数のはんだバンプ１７４６とじかに接触している。例えば、スタック構造体１７００に示されているように、それぞれのパッケージ１６０２の相互接続１４４４を隣り合うパッケージ１６０２の相互接続１４４４に橋絡（例えば接続、結合）するために、隣り合うパッケージ１６０２間に４つ以上のはんだバンプ１７４６が配される。
【0116】
ある種の実施形態では、はんだバンプ１７４６の信頼性を増強するために、はんだバンプ１７４６によって接続された隣り合うパッケージ１６０２間のボイドに封入材料１７４８が充填される。封入材料１７４８は、適当な任意のタイプの封入剤またはアンダーフィルであってもよい。一例では、封入材料１７４８が、ノーフローアンダーフィル（ｎｏ－ｆｌｏｗ ｕｎｄｅｒｆｉｌｌ）（ＮＵＦ）材料、非導電性ペースト（ｎｏｎｃｏｎｄｕｃｔｉｖｅ ｐａｓｔｅ）（ＮＣＰ）材料および非導電性膜（ｎｏｎｃｏｎｄｕｃｔｉｖｅ ｆｉｌｍ）（ＮＣＦ）材料などのプリアセンブリアンダーフィル材料を含む。一例では、封入材料１７４８が、キャピラリアンダーフィル（ｃａｐｉｌｌａｒｙ ｕｎｄｅｒｆｉｌｌ）（ＣＵＦ）材料およびモールデッドアンダーフィル（ｍｏｌｄｅｄ ｕｎｄｅｒｆｉｌｌ）（ＭＵＦ）材料などのポストアセンブリアンダーフィル材料を含む。ある種の実施形態では、封入材料１７４８が、ＳｉＯ2、ＡｌＮ、Ａｌ2Ｏ3、ＳｉＣ、Ｓｉ3Ｎ4、Ｓｒ2Ｃｅ2Ｔｉ5Ｏ16、ＺｒＳｉＯ4、ＣａＳｉＯ3、ＢｅＯ、ＣｅＯ2、ＢＮ、ＣａＣｕ3Ｔｉ4Ｏ12、ＭｇＯ、ＴｉＯ2、ＺｎＯなどが充填された（例えばこれらを含む）エポキシ樹脂などの低膨張充填材含有樹脂を含む。
【0117】
ある種の実施形態では、はんだバンプ１７４６が、スズ（Ｓｎ）と鉛（Ｐｂ）、銀（Ａｇ）、Ｃｕとの組合せ、またはこれらのうちの他の適当な任意の金属の組合せなど、１つまたは複数の金属間化合物で形成されている。例えば、はんだバンプ１７４６は、Ｓｎ－Ｐｂ、Ｓｎ－Ａｇ、Ｓｎ－Ｃｕまたは他の適当な任意の材料あるいはこれらの組合せなどのはんだ合金で形成されている。ある種の実施形態では、はんだバンプ１７４６が、Ｃ４（コントロールドコラプスチップコネクション（ｃｏｎｔｒｏｌｌｅｄ ｃｏｌｌａｐｓｅ ｃｈｉｐ ｃｏｎｎｅｃｔｉｏｎ））バンプを含む。ある種の実施形態では、はんだバンプ１７４６が、Ｃ２（はんだキャップを有するＣｕピラーなどのチップ接続）バンプを含む。Ｃ２はんだバンプの利用は、コンタクトパッド間のより小さなピッチ、ならびにスタック構造体１７００に対する改良された熱および／または電気特性を可能にする。いくつかの実施形態では、はんだバンプ１７４６が、約１０μｍ～約１５０μｍの間の直径、例えば約５０μｍ～約１００μｍの間の直径などを有する。はんだバンプ１７４６はさらに、限定はされないが、電気化学堆積（ＥＣＤ）および電気メッキを含む、適当な任意のウエハバンピングプロセスによって形成されたものであってもよい。
【0118】
図１７Ｂに概略的に示された例示的な別の実施形態では、４つのパッケージ１６０２をスタックし、それぞれのパッケージ１６０２の１つまたは複数の相互接続１４４４を隣り合う１つまたは複数のパッケージ１６０２の相互接続１４４４にじかに接合することにより、スタック構造体１７０１が形成されている。示されているように、パッケージ１６０２は、ハイブリッド接合によって接合されていてもよく、その際には、隣り合うパッケージの主要面１００５および１００７を平坦化し、互いに十分に接触させる。したがって、それぞれのパッケージ１６０２の１つまたは複数の相互接続１４４４は、それぞれのパッケージ１６０２の全厚を貫通して形成され、隣り合う少なくとも別のパッケージ１６０２の１つまたは複数の相互接続１４４４とじかに接触する。
【0119】
スタック構造体１７００および１７０１は、従来のスタックパッケージ構造体に勝る多数の利点を提供する。このような利点には、薄型フォームファクタおよび高いダイ対パッケージ体積比が含まれ、これらは、人工知能（ＡＩ）およびハイパフォーマンスコンピューティング（ＨＰＣ）のますます増大する帯域幅および電力効率需要を満たすためのより大きなＩ／Ｏスケーリングを可能にする。構造化されたシリコンコアフレームの利用は、３次元集積回路（３Ｄ ＩＣ）アーキテクチャの改良された電気性能、熱管理および信頼性のための最適な材料剛性および熱伝導率を提供する。さらに、本明細書に記載されたアセンブリ貫通ビアおよびビアインビア構造体の製造方法は、３Ｄ集積化のための高い性能および柔軟性を、従来のＴＳＶ技術に比べて比較的に安い製造コストで提供する。
【0120】
本開示のある種の態様において、開示されたデバイスおよび方法は、これらのさまざまな構造体を形成するために典型的に利用される材料の固有の特性によって制限されるより従来的なフリップチップボールグリッドアレイ（ｆｃＢＧＡ）パッケージ構造体に取って代わることが意図されている。特に、従来のｆｃＢＧＡパッケージ構造体は、パッケージ構造体の部品間の熱膨張の不一致に起因するより大きな機械的ストレスを示すことがあり、これにより基板の曲り、反りおよび／または崩壊（ｃｏｌｌａｐｓｅ）が高率で生じる。信号完全性および電力供給を向上させるためにこれらのデバイスのための基板をスケーリングすると、このようなストレスはさらに増幅され、その結果、デバイスの構造安定性が低下する。これに応じて、本明細書に開示されたデバイスを補剛フレームと統合することができ、したがって、従来のｆｃＢＧＡパッケージ構造体に関連した上述の不都合の多くを解決する半導体パッケージデバイスを提供することができる。
【0121】
図１８Ａ～図１８Ｂは、本開示のある種の実施形態による、補剛フレーム１８１０と統合されたパッケージ１６０２を含む、デバイス１８００の異なる構成の側断面図を概略的に示している。ある種の例では、スタック構成にある追加の半導体パッケージまたは他のデバイスの構造支持および電気相互接続のためにデバイス１８００を利用してもよく、これらの追加の半導体パッケージまたは他のデバイスは、適当な任意の技術、例えばフリップチップまたはウエハバンピングを利用してデバイス１８００に実装してもよい。ある種の例では、半導体ダイ１０２６に加え、チップまたはグラフィックスカードなどの表面実装デバイスに対するキャリア構造体として、デバイス１８００を利用してもよい。
【0122】
図１８Ａ～図１８Ｂに示されているとおり、デバイス１８００は、デバイス１８００の第１の側１００７および／または第２の側１００７に形成された補剛フレーム１８１０を含む。補剛フレーム１８１０は、デバイス１８００の全体構造に追加の剛性を提供し、したがって、高密度集積デバイス（例えばスタックされた半導体パッケージ、ＰＣＢアセンブリ、ＰＣＢスペーサアセンブリ、チップキャリアアセンブリ、中間キャリアアセンブリ、メモリスタックなど）にデバイス１８００を統合する間の、例えば基板３０２またはパッケージ１６０２の反りまたは崩壊のリスクを低減させまたは排除する。したがって、補剛フレーム１８１０をパッケージ１６０２と統合することは、より薄い基板３０２の利用を可能にし、このことは、基板３０２の両側の部品間の信号完全性の向上（例えば低い挿入損失）および電力供給の向上（例えば低い電力損失）を容易にする。ある種の実施形態では、補剛フレーム１８１０がさらに、埋め込まれたまたはパッケージ１６０２とともにスタックされた、図１８Ａ～図１８Ｂに示された半導体ダイ１０２６または１８２０などの１つまたは複数の半導体ダイまたはデバイスに対する遮蔽効果を提供してもよい。
【0123】
一般に、補剛フレーム１８１０は、多角形または円形のリング状形状を有しており、適当な任意の基板材料を含むパターニングされた基板から形成されている。ある種の実施形態では、補剛フレーム１８１０が、基板３０２の材料と実質的に同様の材料を含み、したがって基板３０２の熱膨張率（ＣＴＥ）と一致し、組立て中の反りのリスクを低減させまたは排除する基板から形成されていてもよい。例えば、補剛フレーム１８１０は、ＩＩＩ－Ｖ族化合物半導体材料、シリコン（例えば、約１～約１０オーム－ｃｏｍの間の抵抗率、もしくは約１００Ｗ／ｍＫの導電率を有するシリコン）、結晶シリコン（例えばＳｉ＜１００＞もしくはＳｉ＜１１１＞）、酸化ケイ素、シリコンゲルマニウム、ドープされたもしくはドープされていないシリコン、ドープされていない高抵抗率シリコン（例えば、より低い溶存酸素含量および約５０００～約１００００オーム－ｃｍの間の抵抗率を有するフロートゾーンシリコン）、ドープされたもしくはドープされていない多結晶シリコン、窒化ケイ素、炭化シリコン（例えば、約５００Ｗ／ｍＫの導電率を有する炭化シリコン）、石英、ガラス（例えばホウケイ酸ガラス）、サファイヤ、アルミナおよび／またはセラミック材料から形成されていてもよい。ある種の実施形態では、補剛フレーム１８１０が、単結晶ｐ型またはｎ型シリコンを含む。ある種の実施形態では、補剛フレーム１８１０が、多結晶ｐ型またはｎ型シリコンを含む。
【0124】
補剛フレーム１８１０は、約５０μｍ～約１５００μｍの間の厚さＴ、例えば約１００μｍ～約１２００μｍの間の厚さＴなどを有する。例えば、補剛フレーム１８１０は、約２００μｍ～約１０００μｍの間の厚さＴ、例えば約４００μｍ～約８００μｍの間の厚さＴ、例えば約７７５μｍの厚さＴなどを有する。別の例では、補剛フレーム１８１０が、約１００μｍ～約７００μｍの間の厚さＴ、例えば約２００μｍ～約５００μｍの間の厚さＴなどを有する。別の例では、補剛フレーム１８１０が、約８００μｍ～約１４００μｍの間の厚さＴ、例えば約１０００μｍ～約１２００μｍの間の厚さＴなどを有する。さらに別の例では、補剛フレーム１８１０が、約１２００μｍ超の厚さＴを有する。
【0125】
補剛フレーム１８１０は、適当な任意の方法によってパッケージ１６０２に取り付けられていてもよい。例えば、図１８Ａ～図１８Ｂに示されているように、補剛フレーム１８１０は、接着剤１８１１によってパッケージ１６０２に取り付けられていてもよく、接着剤１８１１は、積層接着材料、ダイアタッチ膜、接着膜、グルー、ワックスなどを含んでいてもよい。ある種の実施形態では、接着剤１８１１が、絶縁層１０１８の誘電体材料と同様の、セラミック充填材を有するエポキシ樹脂材料などの未硬化の誘電体材料の層である。ある種の実施形態では、補剛フレーム１８１０が、主要面１００５または１００７の絶縁層１０１８にじかに取り付けられている（図１８Ａ）。他のある種の実施形態では、補剛フレーム１１０が、基板３０２にじかに取り付けられており、または基板３０２上に形成されたパッシベーティング層もしくは金属クラッド層に取り付けられている（図１８Ｂ）。このような実施形態では、基板３０２への補剛フレーム１８１０の取付けを可能にするために、絶縁層１０１８の所望の部分が例えばレーザアブレーションによって除去されていてもよい。
【0126】
補剛フレーム１８１０を貫通する１つまたは複数の開口１８７７を形成するために補剛フレーム１８１０はパターニングされていてもよく、ある種の実施形態では、１つまたは複数の開口１８７７が、その中に、１つもしくは複数の半導体ダイ１８２０（または他のデバイス）を受け取っていてもよい。したがって、開口１８７７は、補剛フレーム１８１０を貫通する相互接続のさらなる延長を必要とすることなく、パッケージ１６０２の絶縁層１０１８上または基板３０２上のいずれかに半導体ダイ１８２０をじかに統合（例えばスタッキング）することを可能にする。さらなる実施形態では、補剛フレーム１８１０がさらに、ダイ１８２０に対する機械的および／または電気的遮蔽効果を提供してもよい。例えば、図１８Ａ～図１８Ｂに示されているように、補剛フレーム１８１０は、補剛フレーム１８１０上に形成され、グラウンド（図示せず）に接続された金属クラッド層１８１２を含んでいてもよく、金属クラッド層１８１２は、開口１８７７内に配されたダイ１８２０またはパッケージ１６０２に埋め込まれたダイ１０２６に対する電磁干渉（ＥＭＩ）遮蔽効果を提供してもよい。このような実施形態では、金属クラッド層１８１２が、上述の金属クラッド層３１６と実質的に同じ材料を含んでいてもよく、金属クラッド層３１６と実質的に同様のプロセスによって形成されたものであってもよい。例えば、金属クラッド層１８１２は、ニッケル置換メッキ、または他の無電解もしくは電解メッキプロセスで形成されたものであってもよい。ある種の実施形態では、補剛フレーム１８１０が、高抵抗率シリコンで形成されており、デバイス１８００に対する絶縁体の働きをする。このような実施形態では、補剛フレーム１８１０が、はんだ付けによってパッケージ１６０２に取り付けられてもよい。例えば、パッケージ１６０２上に金属または表面層（例えばニッケルまたは銅層）を形成してもよく、その後にパッケージ１６０２上に補剛フレーム１８１０をはんだ付けしてもよい。
【0127】
１つまたは複数の開口１８７７は一般に、１つまたは複数の開口１８７７に例えば半導体ダイ１８２０または他の所望のデバイスを収容するのに適した任意の形態および寸法を有していてもよい。例えば、ある種の実施形態では、開口１８７７が、実質的に四辺形または多角形の形状を有していてもよい。ある種の実施形態では、開口１８７７が、実質的に円形の形状または不規則な形状を有していてもよい。ある種の実施形態では、開口１８７７のうちの１つまたは複数の開口が、図１８Ａ～図１８Ｂに示されているように実質的にテーパが付けられた（すなわち角度が付けられた）側壁１８２１、または実質的に垂直な（例えば直角の、例えば表面１００５に対して直角の）側壁１８２１を有する。
【0128】
ある種の実施形態では、１つまたは複数の開口１８７７が、約０．５ｍｍ～約５０ｍｍの間の範囲の横方向寸法Ｄ、例えば約３ｍｍ～約１２ｍｍの間の範囲の横方向寸法Ｄ、例えば約８ｍｍ～約１１ｍｍの間の範囲の横方向寸法Ｄなどを有し、横方向寸法Ｄは、パッケージまたはシステムの製造中に１つまたは複数の開口１８７７の中に置く半導体ダイ１８２０または他のデバイスのサイズおよび数によって決めてもよい。ある種の実施形態では、開口１８７７の中に置く半導体ダイ１８２０の横方向寸法と実質的に同様の横方向寸法を有するように、開口１８７７のサイズが決められる。例えば、それぞれの開口１８７７は、半導体ダイ１８２０の横方向寸法よりも約１５０μｍ未満、例えば約１２０μｍ未満、例えば１００μｍ未満などだけ大きい横方向寸法を有するように形成されていてもよい。
【0129】
半導体ダイ１８２０は、メモリダイ、マイクロプロセッサ、コンプレックスシステムオンチップ（ＳｏＣ）、標準ダイまたは受動半導体デバイスを含む、適当な任意のタイプのダイ、チップまたは半導体デバイスであってもよい。ある種の実施形態では、半導体ダイ１８２０が、ＤＲＡＭダイまたはＮＡＮＤフラッシュダイである。ある種の実施形態では、半導体ダイ１８２０が、デジタルダイ、アナログダイまたは混合ダイを含む。ある種の実施形態では、半導体ダイ１８２０が、キャパシタ、インダクタ、抵抗器、ＲＦ要素などの受動半導体デバイスを含み、それらは、デバイス１８００を横切るより安定な電力供給を可能にするために、パッケージ１６０２に埋め込まれた半導体ダイ１０２６の電力コンタクト１０３１に電気的に結合されていてもよい。例えば、半導体ダイ１８２０は、デカップリングキャパシタ、トレンチキャパシタまたは平面のキャパシタを含んでいてもよい。ある種の実施形態では、半導体ダイ１８２０が、シリコン材料など、基板３０２、ダイ１０２６および／または補剛フレーム１８１０の材料と実質的に同様の材料で形成されていてもよい。基板３０２、ダイ１０２６および／または補剛フレーム１８１０の材料と同じまたは同様の材料で形成された半導体ダイ１８２０を利用することは、それらの間でＣＴＥを一致させることを容易にすることがあり、基本的には、組立て中に反りが発生することを排除することがある。
【0130】
図１８Ａ～図１８Ｂに示されているように、それぞれの半導体ダイ１８２０は、パッケージ１６０２の主要面１００５、１００７の一方に隣接して配されていてもよく、はんだバンプ１８２４を介して１つまたは複数の再分布接続１６４４に電気的に結合されたコンタクト１８２２を有する。ある種の実施形態では、コンタクト１８２２および／またははんだバンプ１８２４が、相互接続１４４４および再分布接続１６４４の材料と実質的に同様の材料で形成されている。例えば、コンタクト１８２２およびはんだバンプ１８２４は、銅、タングステン、アルミニウム、銀、金もしくは他の適当な任意の材料、またはこれらの組合せなどの導電性材料で形成されていてもよい。
【0131】
ある種の実施形態では、はんだバンプ１８２４がＣ４はんだバンプを含む。ある種の実施形態では、はんだバンプ１８２４がＣ２（はんだキャップを有するＣｕピラー）はんだバンプを含む。Ｃ２はんだバンプの利用は、より小さいピッチ長、ならびにデバイス１８００に対する改良された熱および／または電気特性を可能にすることがある。はんだバンプ１８２４は、限定はされないが、電気化学堆積（ＥＣＤ）および電気メッキを含む、適当な任意のウエハバンピングプロセスによって形成されたものであってもよい。
【0132】
【0133】
図１８Ｃでは、デバイス１８００が、開口１８７７内に配された半導体ダイ１８２０を取り囲み、デバイス１８００（したがって下方に配されたパッケージ１６０２）の横方向周囲を実質的になぞるスクワークル形（ｓｑｕｉｒｃｕｌａｒ）（例えば丸コーナを有する矩形）のリング形補剛フレーム１８１０を含む。したがって、補剛フレーム１８１０の外側寸法は、パッケージ１６０２の外側寸法と実質的に同様である。図１８Ｃの補剛フレーム１８１０は丸コーナを有するように示されているが、面取りコーナまたは直角コーナも企図されることに留意されたい。
【0134】
図１８Ｄでは、異なるサイズの複数の半導体ダイ１８２０を収容するために、デバイス１８００上に形成された補剛フレーム１８１０が不規則な多角形の形状を有する。補剛フレーム１８１０内に単一の開口１８７７が形成されているが、単一の開口１８７７は、それぞれの半導体ダイ１８２０の周囲の異なる横向寸法内に形成されている。
【0135】
図１８Ｅでは、補剛フレーム１８１０が、デバイス１８００（したがって下方に配されたパッケージ１６０２）の表面を横切って延びる１つまたは複数の横断リブ１８３０によって仕切られた矩形のリング状形状を有する。したがって、リブ１８３０は、複数の半導体ダイ１８２０を収容するための複数の開口１８７７を形成している。補剛フレーム１８１０内にリブ１８３０を形成することは、デバイス１８００に追加の機械的支持／剛性を提供することがある。ある種の実施形態では、リブ１８３０が、デバイス１８００の上に十字形または交差パターンで配されていてもよい。図１８Ｅの補剛フレーム１８１０は、直角コーナを有する矩形として示されているが、他の全体形状および／またはコーナタイプも企図されることに留意されたい。
【0136】
図１８Ｃ～図１８Ｅに示されているように、ある種の実施形態では、補剛フレーム１８１０が、パッケージ１６０２と実質的に一致する、またはパッケージ１６０２と実質的に同様の横方向寸法を有していてもよい。したがって、このような実施形態では、外側横方向寸法Ｌ1およびＬ2が、パッケージ１６０２の外側横方向寸法の約５００μｍ以内、例えば約３００μｍ以内などにある。ある種の実施形態では、横方向のＬ1とＬ2が互いに実質的に等しい。
【0137】
図１９は、本開示のある種の実施形態による、例えば上で説明した埋込みダイアセンブリ１００２を利用した、補剛フレーム２０１０を有するパッケージ構造体、例えばｆｃＢＧＡ型デバイスを形成する代表的方法１９００の流れ図を示している。図２０Ａ～図２０Ｊは、方法１９００の異なる段階における埋込みダイアセンブリ１００２の断面図を概略的に示している。明快にするために、本明細書では、図１９および図２０Ａ～図２０Ｊを明快にするために一緒に説明する。
【0138】
図１９および図２０Ａ～図２０Ｊの操作は、埋込みダイアセンブリ１００２を利用するものとして説明されるが、図１９および図２０Ａ～図２０Ｊの方法は、以前に個片化されたパッケージ１６０２上で同様に実行してもよい。さらに、図１９および図２０Ａ～図２０Ｊは、ｆｃＢＧＡ型パッケージ構造体上に補剛フレームを形成することに関して説明されるが、以下で説明する操作は、ＰＣＢアセンブリ、ＰＣＢスペーサアセンブリ、（例えばグラフィックスカード用の）チップキャリアおよび中間キャリアアセンブリ、メモリスタックなどの他のタイプのデバイス上で実行してもよい。
【0139】
方法１９００は一般に操作１９０２および図２０Ａから始まり、操作１９０２および図２０Ａで、中間コアアセンブリ１００２の「表側」または「デバイス側」表面にはんだマスク２０６６ａを塗布する。例えば、埋込みダイアセンブリ１００２の主要面１００５にはんだマスク２０６６ａを塗布する。一般に、はんだマスク２０６６ａは、約１０μｍ～約１００μｍの間、例えば約１５μｍ～約９０μｍの間などの厚さを有する。例えば、はんだマスク２０６６ａは、約２０μｍ～約８０μｍの間の厚さを有する。
【0140】
ある種の実施形態では、はんだマスク２０６６ａが、パターニングされた織りメッシュを通して埋込みダイアセンブリ１００２のデバイス側の絶縁層１０１８上にシルクスクリーン塗布された熱硬化性エポキシ液である。ある種の実施形態では、はんだマスク２０６６ａが、埋込みダイアセンブリ１００２のデバイス側にシルクスクリーン塗布またはスプレー塗布された液体フォトイミジアブルはんだマスク（ｌｉｑｕｉｄ ｐｈｏｔｏ－ｉｍａｇｅａｂｌｅ ｓｏｌｄｅｒ ｍａｓｋ）（ＬＰＳＭ）または液体フォトイミジアブルインク（ＬＰＩ）である。液体フォトイミジアブルはんだマスク２０６６ａは次いで、所望のパターンを形成するために後続の操作で露光および現像される。他の実施形態では、はんだマスク２０６６ａが、ドライフィルムフォトイミジアブルはんだマスク（ＤＦＳＭ）であり、このＤＦＳＭは、埋込みダイアセンブリ１００２のデバイス側に真空積層され、次いで後続の操作で露光および現像される。このような実施形態では、はんだマスク２０６６ａにパターンが画定された後に、熱硬化または紫外線硬化が実行される。
【0141】
操作１９０４および図２０Ｂで、埋込みダイアセンブリ１００２を裏返し、埋込みダイアセンブリ１００２の「裏側」または「非デバイス側」表面に第２のはんだマスク２０６６ｂを塗布する。例えば、埋込みダイアセンブリ１００２の主要面１００７にはんだマスク２０６６ｂを塗布する。一般に、はんだマスク２０６６ｂははんだマスク２０６６ａと実質的に同様であるが、ある種の実施形態では、はんだマスク２０６６ｂが、上述のはんだマスクのタイプ／材料の中から選択された、はんだマスク２０６６ａとは異なるタイプまたは材料のはんだマスクである。
【0142】
操作１９０６および図２０Ｃで、埋込みダイアセンブリ１００２を再び裏返し、はんだマスク２０６６ａをパターニングして、はんだマスク２０６６ａにビア２００３ａを形成する。ビア２００３ａは、製造中のパッケージの外側表面への指定された信号ルーティングのために、埋込みダイアセンブリ１００２のデバイス側の所望の相互接続１４４４および／または再分布接続１６４４を露出させる。
【0143】
ある種の実施形態では、上で説明した方法によってはんだマスク２０６６ａをパターニングしてもよい。さらに他の実施形態では、はんだマスク２０６６ａを、例えばレーザアブレーションによってパターニングする。このような実施形態では、レーザアブレーションパターニングプロセスを、ＣＯ2レーザ、ＵＶレーザまたはグリーンレーザを利用して実行してもよい。例えば、レーザ源は、約１００ｋＨｚ～約１０００ｋＨｚの間の周波数を有するパルスレーザビームを生成するものであってもよい。一例では、レーザ源が、約１００ｎｍ～約２０００ｎｍの間の波長、約１０Ｅ－４ｎｓ～約１０Ｅ－２ｎｓの間のパルス持続時間および約１０μＪ～約３００μＪの間のパルスエネルギーを有するパルスレーザビームを供給するように構成されている。
【0144】
操作１９０８および図２０Ｄで、埋込みダイアセンブリ１００２をもう一度裏返し、はんだマスク２０６６ｂをパターニングして、はんだマスク２０６６ｂにビア２００３ｂを形成する。ビア２００３ａと同様に、ビア２００３ｂも、製造中のパッケージの外側表面への指定された信号ルーティングのために、埋込みダイアセンブリ１００２上の所望の相互接続１４４４および／または再分布接続１６４４を露出させる。一般に、はんだマスク２０６６ｂは、レーザアブレーションを含む、上で説明した方法のうちのいずれかの方法によって形成してもよい。
【0145】
埋込みダイアセンブリ１００２の両側をパターニングした後、埋込みダイアセンブリ１００２を硬化ラックに移し、操作１９１０および図２０Ｅで、埋込みダイアセンブリ１００２に取り付けられたはんだマスク２０６６ａ、２０６６ｂを有する埋込みダイアセンブリ１００２を十分に硬化させる。ある種の実施形態では、この硬化プロセスを、約８０℃～約２００℃の間の温度で約１０分間～約８０分間の間、例えば約９０℃～約２００℃の間の温度で約２０分間～約７０分間の間など、実行する。例えば、この硬化プロセスを、約１８０℃の温度で約３０分間、または約１００℃の温度で約６０分間、実行する。さらなる実施形態では、操作１９１０での硬化プロセスを、周囲（例えば大気）圧力条件でまたは周囲（例えば大気）圧力条件に近い条件で実行する。
【0146】
操作１９１２および図２０Ｆで、埋込みダイアセンブリ１００２のデバイス側と非デバイス側の両方でメッキプロセスを実行して、埋込みダイアセンブリ１００２のデバイス側（例えば表面１００５を含む上向きに示された側）および非デバイス側（例えば表面１００７を含む下向きに示された側）にそれぞれ導電層２０７０ａおよび２０７０ｂを形成する。図２０Ｆに示されているように、メッキされた導電層２０７０ａ、２０７０ｂは、デバイス側のビア２００３ａおよび非デバイス側のビア２００３ｂを通して相互接続１４４４および／または再分布接続１６４４を延長して、相互接続１４４４および／または再分布接続１６４４と他のデバイスおよび／またはパッケージ構造体との電気接続を容易にする。
【0147】
それぞれの導電層２０７０ａおよび２０７０ｂは、無電解メッキによって形成された１つまたは複数の金属層で形成される。例えば、ある種の実施形態では、それぞれの導電層２０７０ａおよび２０７０ｂが、無電解ニッケル／置換金メッキ（ｅｌｅｃｔｒｏｌｅｓｓ ｎｉｃｋｅｌ ｉｍｍｅｒｓｉｏｎ ｇｏｌｄ）（ＥＮＩＧ）または無電解ニッケル／無電解パラジウム／置換金メッキ（ｅｌｅｃｔｒｏｌｅｓｓ ｎｉｃｋｅｌ ｅｌｅｃｔｒｏｌｅｓｓ ｐａｌｌａｄｉｕｍ ｉｍｍｅｒｓｉｏｎ ｇｏｌｄ）（ＥＮＥＰＩＧ）によって形成された、金および／またはパラジウムの薄層で覆われた無電解ニッケルメッキ層を含む。しかしながら、軟強磁性金属合金および高導電性純金属を含む他の金属材料およびメッキ技術も企図される。ある種の実施形態では、導電層２０７０ａおよび／または２０７０ｂが、銅、クロム、スズ、アルミニウム、ニッケルクロム、ステンレス鋼、タングステン、銀などの１つまたは複数の層で形成される。
【0148】
ある種の実施形態では、埋込みダイアセンブリ１００２のデバイス側または非デバイス側において、それぞれの導電層２０７０ａおよび／または２０７０ｂが、約０．２μｍ～約２０μｍの間、例えば約１μｍ～約１０μｍの間などの厚さを有する。導電層２０７０ａおよび２０７０ｂのメッキの間に、露出した相互接続１４４４および／または再分布接続１６４４は、後続の製造操作における追加のデバイスとのさらなる結合を容易にするために、はんだマスク２０６６ａ、２０６６ｂを通して埋込みダイアセンブリ１００２から外側にさらに延長される。
【0149】
操作１９１４および図２０Ｇで、埋込みダイアセンブリ１００２のデバイス側と非デバイス側の両方の上でソルダオンパッド（ＳＯＰ）プロセスを実行して、埋込みダイアセンブリ１００２のデバイス側および非デバイス側にそれぞれはんだパッド１２８０ａおよび１２８０ｂを形成する。例えば、ある種の実施形態では、ビア２００３ａ、２００３ｂにはんだを塗布し、次いでリフローさせ、続いてコイニングなどの平坦化プロセスを実行して、はんだパッド２０８０ａ、２０８０ｂのための実質的に平坦な表面を形成する。
【0150】
操作１９１６および図２０Ｈで、その上に補剛フレーム２０１０を取り付けるはんだマスク２０６６ａ（例えばデバイス側）の所望のエリア／表面に結合層２０９０を塗布する。ある種の実施形態では、結合層２０９０が、積層接着材料、ダイアタッチ膜、接着膜、グルー、ワックスなどを含む。ある種の実施形態では、結合層２０９０が、絶縁層１０１８の誘電体材料と同様の、セラミック充填材を有するエポキシ樹脂材料などの誘電体材料の層である。ある種の実施形態では、結合層２０９０がはんだ層である。結合層２０９０は、機械的ローリング、プレッシング、積層、スピンコーティング、ドクタ－ブレーディングなどによってはんだマスク２０６６ａに塗布してもよい。
【0151】
しかしながら、ある種の実施形態では、結合層２０９０をはんだマスク２０６６ａに塗布するのではなしに、結合層２０９０を補剛フレーム２０１０にじかに塗布してもよく、その後に、補剛フレーム２０１０を、埋込みダイアセンブリ１００２のはんだマスク２０６６ａに取り付けてもよい。このような実施形態でダイアタッチ膜または接着膜を結合層２０９０として使用するときには、補剛フレーム２０１０を構造化／パターニングするときに、補剛フレーム２０１０の横方向寸法まで膜を切りそろえてもよい。
【0152】
埋込みダイアセンブリ１００２に結合層２０９０を塗布した後、操作１９１８および図２０Ｉで、結合層２０９０に補剛フレーム２０１０を取り付ける。示されているように、補剛フレーム２０１０は、後続の操作でその中に半導体ダイを取り付けてもよい１つまたは複数の開口２０１７を含む。開口２０１７を形成するために、操作１９１６の前に、図２～図７Ｄを参照して上で説明した方法によって補剛フレーム２０１０をパターニングしてもよい。
【0153】
操作１９２０および図２０Ｊで、埋込みダイアセンブリ１００２のデバイス側の開口２０１７を通して露出したはんだパッド２０８０ａに、はんだバンプ２０２４を介して１つまたは複数の半導体ダイ２０２０を電気的に結合し、非デバイス側のはんだパッド２０８０ｂにボールグリッドアレイ（ＢＧＡ）２０４０を実装し、埋込みダイアセンブリ１００２を単一化して、電気的に機能する１つまたは複数のデバイス２０００にする（図１９および図２０Ａ～図２０Ｊの操作を個片化されたパッケージ１６０２上で実行する実施形態ではさらに個片化する必要はない）。ある種の実施形態では、Ｃ４型またはＣ２型バンプを形成するために電気化学堆積によってＢＧＡ２０４０を形成する。ある種の実施形態では、半導体ダイ２０２０を裏返し、半導体ダイ２０２０のコンタクトまたは結合パッド２０２２をはんだパッド２０８０ａに接続するフリップチップダイ取付けプロセスによって、半導体ダイ２０２０をはんだパッド２０８０ａに結合する。ある種の例では、コンタクト２０２２とはんだパッド２０８０ａとの接続を、マスリフローまたは熱圧縮結合（ｔｈｅｒｍｏ－ｃｏｍｐｒｅｓｓｉｏｎ ｂｏｎｄｉｎｇ）（ＴＣＢ）によって実施する。このような例では、半導体ダイ２０２０と埋込みダイアセンブリ１００２との間に、キャピラリアンダーフィル、非導電性ペーストまたは非導電性膜を積層してもよい。ある種の実施形態では、半導体ダイ２０２０および／またはＢＧＡ２０４０を埋込みダイアセンブリ１００２に結合してから補剛フレーム１８１０を取り付け、その後に埋込みダイアセンブリ１００２を個片化する。
【0154】
個片化した後、その後に、個片化されたそれぞれのデバイス２０００を、他の半導体デバイスおよびパッケージと、同種または異種３Ｄスタックシステムなどのさまざまな２．５Ｄおよび３Ｄ配置およびアーキテクチャで統合してもよい。一般に、その後により大きなスタックシステムに統合されるデバイス２０００に補剛フレーム、例えば補剛フレーム２０１０が組み込まれているとき、デバイス２０００の反りの有益な低減はさらにシステム全体に及ぶ。すなわち、デバイス２０００の構造完全性を高めると、統合されたシステム全体の反りまたは崩壊の可能性が低下する。
【0155】
図２１は、本明細書に記載された実施形態による、例示的なスタックシステム２１００の側断面図を概略的に示しており、スタックシステム２１００は、デバイス２０００上に形成された補剛フレーム１８１０を有するデバイス２０００を統合しており、それによってシステム２１００の構造完全性を向上させている。示されているように、デバイス２０００に加えて、例示的なシステム２１００はさらに、垂直にスタックされていてもよくまたは横並びに配されていてもよい１つまたは複数のＰＣＢ２１２０と、メモリダイと中央処理ユニット（ＣＰＵ）コアまたは論理ダイとの間の大きな並列相互接続密度を有する高帯域幅メモリ（ＨＢＭ）モジュール２１３０と、１つまたは複数の熱交換器２１１０とを含む。図２１の例では、デバイス２０００の半導体ダイ２０２０が、パッケージ１６０２を貫通して配された相互接続１４４４ならびにはんだバンプ２０２４およびＢＧＡ２０４０を介してＨＢＭ２１３０に電気的に結合されたグラフィックス処理ユニット（ＧＰＵ）を表していてもよい。デバイス２０００はＰＣＢ２１２０に、例えばデバイス２０００の非デバイス側に形成された再分布接続１６４４およびＰＣＢ２１２０上に形成されたピン型コネクタ２１２２を介して電気的に接続されていてもよい。
【0156】
ヒートシンクなどの熱交換器２１１０の統合は、熱を伝達することにより、例えば、半導体ダイ２０２０、埋込みダイ１０２６、ＨＢＭ２１３０および／またはシリコン基板３０２によって伝導された熱を伝達することにより、デバイス２０００、したがってシステム２１００の熱放散および熱特性を向上させる。熱放散が向上することにより反りの可能性はさらに低下する。適当なタイプの熱交換器２１１０は、ピンヒートシンク、ストレートヒートシンク、フレア型ヒートシンクなどを含み、これらのヒートシンクは、アルミニウムまたは銅などの適当な任意の材料で形成されていてもよい。ある種の実施形態では、熱交換器２１１０が、押出しアルミニウムで形成されている。ある種の実施形態では、熱交換器２１１０が、図２１に示されているように、半導体ダイ２０２０およびＨＢＭモジュール２１３０の１つまたは複数のダイなど、システム２１００内に統合された１つまたは複数の半導体ダイにじかに取り付けられている。他の実施形態では、熱交換器２１１０が、基板３０２にじかに取り付けられており、または絶縁層１０１８を介して基板３０２に間接的に取り付けられている。このような配置は、低い熱伝導率を有するガラス繊維強化エポキシ積層板で形成された従来のＰＣＢよりも特に有益である。従来のＰＣＢへの熱交換器の追加に価値はほとんどないであろう。
【0157】
図２２Ａ～図２２Ｂはそれぞれ、本明細書に記載された実施形態による、デバイス２０００の追加のデバイス構成２２００および２２０１の側断面図を概略的に示している。図２２Ａに示されているように、補剛フレーム２０１０にリッド２２１０が取り付けられており、リッド２２１０は、デバイス２０００上にスタックされ、デバイス２０００に電気的に結合された半導体ダイ２０２０を覆っている。マイクロプロセッサまたはＧＰＵなどの従来の一部の集積回路は、デバイスの損傷またはデバイスの停止を回避するために運び去らなければならないかなりの量の熱を動作中に発生させる。このようなデバイスに対して、リッド２２１０は、保護カバーおよび熱伝達経路の役目を果たす。さらに、リッド２２１０は、デバイス２０００上に形成された補剛フレーム２０１０を既に含むデバイス２０００に追加の構造強化を提供する。したがって、デバイス構成２２００は、従来のパッケージ構造体と比べたときの熱放散および熱特性の向上ならびに構造完全性の向上を容易にする。
【0158】
一般に、リッド２２１０は、多角形または円形のリング状の形状を有しており、適当な任意の基板材料を含むパターニングされた基板から形成されている。ある種の実施形態では、リッド２２１０が、補剛フレーム２０１０および基板３０２の材料と実質的に同様の材料を含み、したがって補剛フレーム２０１０および基板３０２の熱膨張率（ＣＴＥ）と一致し、組立て中のデバイス構成２２００の反りのリスクを低減させまたは排除する基板から形成されていてもよい。例えば、リッド２２１０は、ＩＩＩ－Ｖ族化合物半導体材料、シリコン（例えば、約１～約１０オーム－ｃｏｍの間の抵抗率、もしくは約１００Ｗ／ｍＫの導電率を有するシリコン）、結晶シリコン（例えばＳｉ＜１００＞もしくはＳｉ＜１１１＞）、酸化ケイ素、シリコンゲルマニウム、ドープされたもしくはドープされていないシリコン、ドープされていない高抵抗率シリコン（例えば、より低い溶存酸素含量および約５０００～約１００００オーム－ｃｍの間の抵抗率を有するフロートゾーンシリコン）、ドープされたもしくはドープされていない多結晶シリコン、窒化ケイ素、炭化シリコン（例えば、約５００Ｗ／ｍＫの導電率を有する炭化シリコン）、石英、ガラス（例えばホウケイ酸ガラス）、サファイヤ、アルミナおよび／またはセラミック材料から形成されていてもよい。ある種の実施形態では、リッド２２１０が、単結晶ｐ型またはｎ型シリコンを含む。ある種の実施形態では、リッド２２１０が、多結晶ｐ型またはｎ型シリコンを含む。
【0159】
リッド２２１０は、約５０μｍ～約１５００μｍの間の厚さＴ、例えば約１００μｍ～約１２００μｍの間の厚さＴなどを有する。例えば、リッド２２１０は、約２００μｍ～約１０００μｍの間の厚さＴ、例えば約３００μｍ～約７７５μｍの間の厚さＴ、例えば約７５０μｍまたは７７５μｍの厚さＴなどを有する。別の例では、リッド２２１０が、約１００μｍ～約７００μｍの間の厚さＴ、例えば約２００μｍ～約５００μｍの間の厚さＴなどを有する。別の例では、リッド２２１０が、約８００μｍ～約１４００μｍの間の厚さＴ、例えば約１０００μｍ～約１２００μｍの間の厚さＴなどを有する。さらに別の例では、リッド２２１０が、約１２００μｍ超の厚さＴを有する。
【0160】
リッド２２１０は、適当な任意の方法によって補剛フレーム２０１０に取り付けられる。例えば、図２２Ａに示されているように、リッド２２１０は、結合層２２９０によって補剛フレーム２２１０に取り付けられていてもよく、結合層２２９０は、積層接着材料、ダイアタッチ膜、接着膜、グルー、ワックスなどを含んでもよい。ある種の実施形態では、結合層２２９０が、絶縁層１０１８の誘電体材料と同様の、セラミック充填材を有するエポキシ樹脂材料などの未硬化の誘電体材料の層である。
【0161】
補剛フレーム２０１０に取り付けられていることに加えて、リッド２２１０は、熱伝達経路を半導体ダイ２０２０に提供するために、サーマルインターフェースマテリアル（ｔｈｅｒｍａｌ ｉｎｔｅｒｆａｃｅ ｍａｔｅｒｉａｌ）（ＴＩＭ）層２２９２を介して半導体ダイ２０２０にも間接的に取り付けられている。一般に、ＴＩＭ層２２９２は、熱伝達および熱放散を最大化するために、半導体ダイ２０２０とリッド２０２０との間の空隙または空間を排除して、断熱体の働きをする空隙または空間を半導体ダイ２０２０とリッド２０２０との間の界面から排除する。ある種の実施形態では、ＴＩＭ層２２９２が、熱ペースト、熱接着剤（例えばグルー）、熱テープ、アンダーフィル材料またはポッティング化合物を含む。ある種の実施形態では、ＴＩＭ層２２９２が、絶縁層１０１８の流動可能な誘電体材料と実質的に同様の流動可能な誘電体材料の薄層、例えば、酸化または窒化アルミニウム充填材を含む流動可能なエポキシ樹脂などの薄層である。
【0162】
図２２Ｂは、リッド２２１０をデバイス２０００と統合する別のデバイス構成２２０１を示している。この例では、リッド２２１０および補剛フレーム２０１０がともにメタライゼーションされている。示されているように、リッド２２１０は金属層２２９６を含み、補剛フレーム２０１０は金属層２２１２を含む。金属層２２１２、２２９６は、上で説明した金属クラッド層３１６に関して上で説明した材料および方法を含む、適当な任意の金属材料で形成されていてもよく、適当な任意の方法によって形成されてもよい。例えば、ある種の実施形態では、金属層２２１２および／または金属層２２９６が、ニッケル（例えば漬浸メッキによって形成されたもの）、アルミニウム、金、コバルト、銀、パラジウム、スズなどを含む導電性金属層を含む。ある種の実施形態では、金属層２２１２および／または金属層２２９６が、ニッケル、アルミニウム、金、コバルト、銀、パラジウム、スズなどを含む合金または純金属を含む金属層を含む。ある種の実施形態では、金属層２２１２と金属層２２９６とが同じ材料で形成されており、他の実施形態では、金属層２２１２と金属層２２９６とが異なる材料で形成されている。
【0163】
図２２Ｂに示されているように、金属層２２１２と金属層２２９６は、リッド２２１０と補剛フレーム２０１０との間に配された１つまたは複数のはんだボール２２９４を利用して互いに電気的に結合されていてもよい。このような実施形態では、はんだボール２２９４の周囲に結合層２２９０を形成してもよく、したがってはんだボール２２９４を結合層２２９０に実質的に埋め込んでもよい。ある種の実施形態では、金属層２２１２および／または金属層２２９６がさらにグラウンドに電気的に結合されており、例えば、はんだボール２２９４を介してグラウンドに電気的に結合されており、したがって接地されたリッド２２１０および補剛フレーム２０１０を提供する。ある種の実施形態では、金属層２２１２および／または金属層２２９６がさらに、メタライゼーションされた基板３０２に結合されており、例えば、はんだボール２２９４ならびに相互接続１４４４および／または再分布接続１６４４を介して、メタライゼーションされた基板３０２に結合されている。
【0164】
図２３Ａ～図２３Ｂはそれぞれ、本明細書に記載された実施形態による例示的なデバイス２３００および２３０１の側断面図を概略的に示しており、デバイス２３００および２３０１はパッケージ１６０２を含み、パッケージ１６０２は、パッケージ１６０２に埋め込まれた両面ダイ１０２６を有する。図２３Ａ～図２３Ｂの例では、パッケージ１６０２がさらに熱交換器２３３０と統合されている。ヒートシンクなどの熱交換器２３３０の統合は、熱を伝達することにより、例えば、半導体ダイ１０２６および／もしくは基板３０２によって生成された、または例えば半導体ダイ１０２６および／もしくは基板３０２によって伝導された熱を伝達することにより、パッケージデバイス１６０２、したがってデバイス２３００および２３０１の熱放散および熱特性を向上させる。熱放散が向上することにより反りの可能性はさらに低下し、デバイス２３００および２３０１の性能は向上する。このような配置は、低い熱伝導率を有するガラス繊維強化エポキシ積層板で形成された従来のＰＣＢよりも特に有益である。従来のＰＣＢへの熱交換器の追加に価値はほとんどないであろう。本明細書に記載された実施形態とともに使用するのに適したタイプの熱交換器２３３０は、ピンヒートシンク、ストレートヒートシンク、フレア型ヒートシンクなどを含み、これらのヒートシンクは、アルミニウムまたは銅などの適当な任意の材料で形成されていてもよい。ある種の実施形態では、熱交換器２３３０が、押出しアルミニウムで形成されている。
【0165】
一般に、熱交換器２３３０は、デバイス２３００または２３０１の片側または両側に追加してもよい。ある種の実施形態では、熱交換器２３３０が、基板３０２の上にじかに取り付けられ、または絶縁層１０１８を介して間接的に取り付けられる。このような構成を達成するため、パッケージ１６０２（または埋込みダイアセンブリ１００２）の絶縁層１０１８の所望のエリアをレーザアブレーションしてポケットを形成してもよく、その後に、基板３０２上に熱交換器２３３０を実装してもよい。例えば、絶縁層１００１８の誘電体材料だけをアブレーションし、基板３０２を無傷のまま残すように構成されたＣＯ2、ＵＶまたはＩＲレーザによって、熱交換器２３３０の横方向寸法に対応する横方向寸法を有する絶縁層１０１８のエリアを除去してもよい。次いで、その開口内に熱交換器２３３０を置き、適当な任意の実装方法によって熱交換器２３３０を基板３０２上に実装してもよい。基板３０２は、酸化物層または金属クラッド層を含んでいてもよい。ある種の実施形態では、熱交換器２３３０と基板３０２との間に接着剤層または界面層を置いてもよい。
【0166】
他の実施形態では、熱交換器２３３０を、デバイス２３００または２３０１とともにスタックされた１つまたは複数の半導体ダイ、例えば上で説明した半導体ダイ１８２０にじかに取り付ける。さらなる実施形態では、図２３Ａに示されているように、熱交換器２３３０を、埋込み半導体ダイ１０２６および基板３０２の上に置いてもよく、絶縁層１０１８または絶縁層１０１８の上に配された別の層に取り付けてもよい。例えば、デバイス２３００は、パッケージ１６００と熱交換器２３３０との間に配されたメタライゼーションされた平面２３１０および界面層２３２０を含む。メタライゼーションされた平面２３１０は、銅、ニッケル、アルミニウム、金、コバルト、銀、パラジウム、スズなどを含む適当な任意の金属材料で形成された導電性金属層を含んでいてもよく、グラウンドに接続されていてもよい。ある種の実施形態では、メタライゼーションされた平面２３１０が、銅、ニッケル、アルミニウム、金、コバルト、銀、パラジウム、スズなどを含む合金または純金属で形成された金属層を含む。ある種の実施形態では、メタライゼーションされた平面２３１０が、上記の材料で形成された金属メッシュまたはグリッドを含む。ある種の実施形態では、界面層２３２０が、熱接着剤またはポッティング化合物などのサーマルインターフェースマテリアル（ＴＩＭ）材料を含む。ある種の実施形態では、界面層２３２０が、絶縁層１０１８の材料と実質的に同様の流動可能な誘電体材料の薄層である。
【0167】
図２３Ｂに示された別の例示的なデバイス２３０１では、半導体ダイ１０２６へのより安定な電力供給を可能にするために、熱交換器２３３０とパッケージ１６０２との間に１つまたは複数のキャパシタ２３４０または他の受動デバイスが配されている。このような実施形態では、これらのキャパシタを、絶縁層１０１８を含む、半導体ダイ１０２６の上に配された１つまたは複数の層内に埋め込んでもよく、または配置してもよく、相互接続１４４４および／または再分布接続１６４４によって半導体ダイ１０２６に電気的に接続してもよい。図２３Ｂには、半導体ダイ１０２６の上に配され、メタライゼーションされた平面２３１０、界面層２３２０およびヒートスプレッダ層２３５０によって取り囲まれた２つのキャパシタ２３４０が示されている。ある種の実施形態では、ヒートスプレッダ層２３５０が、銅、ニッケル、アルミニウム、金、コバルト、銀、パラジウム、スズ、これらの組合せまたはこれらの合金などを含む、熱を伝導し拡散させるのに適した金属材料で形成されている。ある種の実施形態では、ヒートスプレッダ層２３５０と熱交換器２３３０との間に、別のＴＩＭ層などの追加の界面層２３６０が形成されていてもよく、追加の界面層２３６０はさらに、キャパシタ２３４０と接触していてもよく、またはキャパシタ２３４０の上に形成されていてもよい。
【0168】
有利には、本明細書に記載された実施形態は、先進の集積回路パッケージを製造するための基板構造化およびダイ組立ての改良された方法を提供する。上で説明した方法を利用することによって、ガラスおよび／またはシリコン基板上に高アスペクト比特徴を形成することができ、したがって、より薄くてより狭い半導体デバイスパッケージの経済的な形成を可能にする。上で説明した方法を利用することによって製造された薄型小フォームファクタパッケージは、高いＩ／Ｏ密度ならびに改良された帯域幅および電力という利益を提供するだけでなく、低減された重量／慣性に起因する低い応力および柔軟なはんだボール分布を可能にするパッケージアーキテクチャによるより高い信頼性という利益も提供する。上で説明した方法のさらなる長所には、２面メタライゼーション能力と、従来のパッケージおよび先進のパッケージの大量製造において特徴を傷つけやすいフリップチップ取付けステップおよびオーバーモールディングステップを排除することによる高い生産歩留りとを有する経済的な製造が含まれる。
【0169】
以上の説明は本開示の実施形態を対象としているが、本開示の実施形態の基本的な範囲を逸脱することなく本開示の他の実施形態およびさらなる実施形態が考案される可能性があり、本開示の実施形態の範囲は請求項によって決定される。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図7A】
【図7B】
【図7C】
【図7D】
【図8】
【図9】
【図10A】
【図10B】
【図10C】
【図10D】
【図10E】
【図10F】
【図10G】
【図10H】
【図10I】
【図10J】
【図10K】
【図10L】
【図10M】
【図11】
【図12A】
【図12B】
【図12C】
【図12D】
【図12E】
【図12F】
【図12G】
【図12H】
【図13】
【図14A】
【図14B】
【図14C】
【図14D】
【図14E】
【図14F】
【図14G】
【図14H】
【図15】
【図16A】
【図16B】
【図16C】
【図16D】
【図16E】
【図16F】
【図16G】
【図16H】
【図16I】
【図16J】
【図16K】
【図16L】
【図17A】
【図17B】
【図18A】
【図18B】
【図18C】
【図18D】
【図18E】
【図19】
【図20A】
【図20B】
【図20C】
【図20D】
【図20E】
【図20F】
【図20G】
【図20H】
【図20I】
【図20J】
【図21】
【図22A】
【図22B】
【図23A】
【図23B】
【国際調査報告】