特表2024-544217 | 知財ポータル「IP Force」

知財求人 - 知財ポータルサイト「IP Force」

▶ アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドの特許一覧

特表2024-544217高帯域幅メモリモジュールアーキテクチャ

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

目に優しい文字サイズ小中大 PDF Top

< >

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-11-28

(54)【発明の名称】高帯域幅メモリモジュールアーキテクチャ

(51)【国際特許分類】

G06F 13/16 20060101AFI20241121BHJP

G06F 12/00 20060101ALI20241121BHJP

G11C 5/04 20060101ALI20241121BHJP

【ＦＩ】

G06F13/16 510A

G06F13/16 520C

G06F12/00 564A

G06F12/00 597C

G11C5/04 220

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024533935

(86)(22)【出願日】2022-11-04

(85)【翻訳文提出日】2024-06-19

(86)【国際出願番号】 US2022048992

(87)【国際公開番号】W WO2023107218

(87)【国際公開日】2023-06-15

(31)【優先権主張番号】63/286,342

(32)【優先日】2021-12-06

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】63/310,883

(32)【優先日】2022-02-16

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】63/314,856

(32)【優先日】2022-02-28

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/849,089

(32)【優先日】2022-06-24

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤＭＩＣＲＯＤＥＶＩＣＥＳＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨圭介

(72)【発明者】

【氏名】アーロンジョンニーグレン

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160CA08

5B160MB00

(57)【要約】

高帯域幅デュアルインラインメモリモジュール（ＨＢ－ＤＩＭＭ）は、複数のメモリチップと、複数のデータバッファチップと、レジスタクロックドライバ（ＲＣＤ）回路と、を含む。データバッファチップは、メモリチップのそれぞれのセットに結合され、メモリチップのデータを、メモリチップのデータレートの２倍のデータレートでホストバスを介して送信する。ＲＣＤ回路は、ホストバスインターフェースと、複数のメモリチップに結合されたメモリインターフェースと、を含む。ＲＣＤ回路は、少なくとも２つの独立してアドレス指定可能な擬似チャネルを提供するために、コマンド／アドレス（Ｃ／Ａ）信号をメモリチップにルーティングすることによって、ホストバスを介して受信したコマンドを実行し、ＲＣＤ回路は、Ｃ／Ａ信号から導出されたチップ識別子（ＣＩＤ）ビットに基づいてそれぞれの擬似チャネルをアドレス指定する。
【選択図】図１

【特許請求の範囲】

【請求項1】

ホストバスに結合するように構成された高帯域幅デュアルインラインメモリモジュール（ＨＢ－ＤＩＭＭ）であって、
複数のメモリチップと、
前記複数のメモリチップのそれぞれのセットに結合され、前記複数のメモリチップのデータを、前記複数のメモリチップのデータレートの２倍のデータレートでホストバスを介して送信可能な複数のデータバッファチップと、
前記ホストバスに結合するためのホストバスインターフェースと、前記複数のメモリチップに結合されたメモリインターフェースと、を含むレジスタクロックドライバ（ＲＣＤ）回路であって、前記ＲＣＤ回路は、少なくとも２つの独立してアドレス指定可能な擬似チャネルを提供するために、コマンド／アドレス（Ｃ／Ａ）信号を前記複数のメモリチップにルーティングすることによって、前記ホストバスを介して受信したメモリアクセスコマンドを実行することが可能であり、前記Ｃ／Ａ信号から導出されたチップ識別子（ＣＩＤ）ビットに基づいてそれぞれの擬似チャネルをアドレス指定する、ＲＣＤ回路と、を備える、
高帯域幅デュアルインラインメモリモジュール（ＨＢ－ＤＩＭＭ）。

【請求項2】

前記ＲＣＤ回路は、前記ホストバスを介して受信したメモリアクセスコマンドを再順序付けしない、
請求項１のＨＢ－ＤＩＭＭ。

【請求項3】

前記ＲＣＤ回路は、前記少なくとも２つの擬似チャネルの読み出し応答を、非インターリーブフォーマットで前記ホストバスを介して送信させる、
請求項１のＨＢ－ＤＩＭＭ。

【請求項4】

前記ＲＣＤ回路は、Ｃ／Ａ信号をクワッドランク（ＱＲ）フォーマットで前記複数のメモリチップにルーティングすることによって、前記ホストバスを介して受信したメモリアクセスコマンドを実行することが可能であり、
前記複数のデータバッファチップは、前記ＲＣＤ回路からのコマンドに応じて、前記複数のメモリチップのデータレートで前記ホストバスを介して前記複数のメモリチップからデータを送信することが可能である、
請求項１のＨＢ－ＤＩＭＭ。

【請求項5】

前記ＲＣＤ回路は、前記ホストバスのデータクロック（ＤＣＫ）ピン及びＣ／Ａピンがハーフレート（２Ｎ）速度で動作し、前記Ｃ／Ａピンがダブルデータレート（ＤＤＲ）モードで動作する第１のモードと、前記ホストバスの前記ＤＣＫピンがフルレート（１Ｎ）速度で動作し、前記ホストバスの前記Ｃ／Ａピンがシングルデータレート（ＳＤＲ）モードで動作する第２のモードと、で動作するようにプログラム可能である、
請求項１のＨＢ－ＤＩＭＭ。

【請求項6】

前記ＲＣＤ回路は、前記メモリアクセスコマンドの前記ＣＩＤビットに基づいて、前記メモリアクセスコマンドの擬似チャネル選択を示すコマンドコードを生成し、前記データバッファチップのうち少なくとも１つに送信する、
請求項１のＨＢ－ＤＩＭＭ。

【請求項7】

前記ＲＣＤ回路は、前記複数のメモリチップの第１のセットにコマンドを分配するための第１のＲＣＤと、前記複数のメモリチップの第２のセットにコマンドを実装するための第２のＲＣＤと、を含み、前記第１のＲＣＤ及び第２のＲＣＤのうち何れかが、前記ホストバスを介して前記複数のメモリチップの両方のセットのデータを送信するために前記データバッファチップを制御するための一次ＲＣＤとして機能する、
請求項１のＨＢ－ＤＩＭＭ。

【請求項8】

前記ＲＣＤ回路は、バンクごとのプリチャージ（ＰＲＥｐｂ）信号を、前記擬似チャネルのうち第１の擬似チャネルのバンクごとのプリチャージ信号に変換し、前記Ｃ／Ａ信号から導出された将来使用のための予約（ＲＦＵ）ビット上の信号を、前記擬似チャネルのうち第２の擬似チャネルのＰＲＥｐｂ信号に変換することによって、ダイレクトリフレッシュ管理（directed refresh management、ＤＲＦＭ）コマンドをサポートする、
請求項１のＨＢ－ＤＩＭＭ。

【請求項9】

高帯域幅デュアルインラインメモリモジュール（ＨＢ－ＤＩＭＭ）を動作させる方法であって、
レジスタクロックドライバ（ＲＣＤ）回路において、メモリインターフェースバスを介してメモリアクセスコマンドを受信することと、
前記ＲＣＤ回路において、少なくとも２つの独立してアドレス指定可能な擬似チャネルを提供するために、前記メモリアクセスコマンドのコマンド／アドレス（Ｃ／Ａ）信号を複数のメモリチップのうち選択されたメモリチップにルーティングすることであって、前記ＲＣＤ回路は、前記Ｃ／Ａ信号のチップ識別子（ＣＩＤ）ビットに基づいてそれぞれの擬似チャネルをアドレス指定する、ことと、
前記ＲＣＤ回路において、前記メモリアクセスコマンドが実行される選択されたメモリアクセスコマンドに関連付けられた擬似チャネルを示すデータバッファコマンドコードを準備することと、を含む、
方法。

【請求項10】

複数のメモリアクセスコマンドを受信して実行することを含み、
前記ＲＣＤ回路は、前記メモリインターフェースバスから受信したコマンドの順序から前記複数のメモリアクセスコマンドを再順序付けしない、
請求項９の方法。

【請求項11】

前記少なくとも２つの擬似チャネルの読み出し応答を、非インターリーブフォーマットで前記メモリインターフェースバスを介して送信することを含む、
請求項９の方法。

【請求項12】

前記ＲＣＤ回路は、前記メモリインターフェースバスのデータクロック（ＤＣＫ）ピン及びＣ／Ａピンがハーフレート（２Ｎ）速度で動作し、前記Ｃ／Ａピンがダブルデータレート（ＤＤＲ）モードで動作する第１のモードと、前記メモリインターフェースバスの前記ＤＣＫピンがフルレート（１Ｎ）速度で動作し、前記メモリインターフェースバスの前記Ｃ／Ａピンがシングルデータレート（ＳＤＲ）モードで動作する第２のモードと、で動作するようにプログラム可能である、
請求項９の方法。

【請求項13】

前記ＲＣＤ回路は、前記擬似チャネルのうち第１の擬似チャネルのための前記複数のメモリチップの第１のセットにコマンドを実装するための第１のＲＣＤと、前記擬似チャネルのうち第２の擬似チャネルのための前記複数のメモリチップの第２のセットにコマンドを実装するための第２のＲＣＤと、を含み、前記第１のＲＣＤ及び第２のＲＣＤのうち何れかが、前記第１の擬似チャネル及び第２の擬似チャネルのデータを送信するために複数のデータバッファチップを制御するための一次ＲＣＤとして機能する、
請求項９の方法。

【請求項14】

データ処理システムであって、
ホストバスと、
前記ホストバスに結合され、少なくとも２つの独立してアドレス指定可能な擬似チャネルを介してメモリアクセスコマンドを実行するメモリコントローラと、
前記ホストバスに結合された高帯域幅デュアルインラインメモリモジュール（ＨＢ－ＤＩＭＭ）と、を備え、
前記ＨＢ－ＤＩＭＭは、
複数のメモリチップと、
前記複数のメモリチップに結合され、前記複数のメモリチップのデータを、前記複数のメモリチップのデータレートの２倍のデータレートでホストバスを介して送信可能な複数のデータバッファチップと、
前記ホストバスに結合するためのホストバスインターフェースと、前記複数のメモリチップに結合されたメモリインターフェースと、を含むレジスタクロックドライバ（ＲＣＤ）回路であって、前記ＲＣＤ回路は、少なくとも２つの独立してアドレス指定可能な擬似チャネルのために、コマンド／アドレス（Ｃ／Ａ）信号を前記複数のメモリチップにルーティングすることによって、前記ホストバスを介して受信したメモリアクセスコマンドを実行し、前記Ｃ／Ａ信号のチップ識別子（ＣＩＤ）ビットに基づいてそれぞれの擬似チャネルをアドレス指定する、ＲＣＤ回路と、を備える、
データ処理システム。

【請求項15】

前記ＲＣＤ回路は、前記ホストバスを介して受信したメモリアクセスコマンドを再順序付けしない、
請求項１４のデータ処理システム。

【請求項16】

前記ＲＣＤ回路は、前記少なくとも２つの擬似チャネルの読み出し応答を、非インターリーブフォーマットで前記データバスを介して送信させる、
請求項１４のデータ処理システム。

【請求項17】

【請求項18】

前記ＲＣＤ回路は、前記メモリアクセスコマンドの前記ＣＩＤビットに基づいて、前記メモリアクセスコマンドの擬似チャネル選択を示すコマンドコードを生成し、前記データバッファチップのうち少なくとも１つに送信する、
請求項１４のデータ処理システム。

【請求項19】

前記ＲＣＤ回路は、前記複数のメモリチップの第１のセットにコマンドを実装するための第１のＲＣＤと、前記複数のメモリチップの第２のセットにコマンドを実装するための第２のＲＣＤと、を含み、前記第１のＲＣＤ及び第２のＲＣＤのうち何れかが、前記複数のメモリチップの両方のセットのデータを送信するために前記データバッファチップを制御するための一次ＲＣＤとして機能する、
請求項１４のデータ処理システム。

【請求項20】

前記メモリコントローラは、前記ＣＩＤビットに基づいて擬似チャネルをアドレス指定するために前記ＨＢ－ＤＩＭＭにアクセスする第１のモードと、前記ＣＩＤビットに基づいてメモリチップのランクにアクセスするために異なるＨＢ－ＤＩＭＭにアクセスする第２のモードと、で機能するようにプログラム可能である、
請求項１４のデータ処理システム。

【請求項21】

前記ＨＢ－ＤＩＭＭは、前記複数のメモリチップの第１のセットを含む第１のメモリチャネルを提供する第１の半分と、前記複数のメモリチップの第２のセットを含む第２のメモリチャネルを提供する第２の半分と、を備え、
前記メモリコントローラは、第１のデータクロック（ＤＣＫ）信号を前記第１のメモリチャネルに提供し、第２のＤＣＫ信号を前記第２のメモリチャネルに提供する、
請求項１４のデータ処理システム。

【発明の詳細な説明】

【背景技術】

【0001】

現代のダイナミックランダムアクセスメモリ（dynamic random-access memory、ＤＲＡＭ）は、ＤＲＡＭと、グラフィックス処理ユニット（graphics processing unit、ＧＰＵ）、中央処理ユニット（central processing unit、ＣＰＵ）等の１つ以上のデータプロセッサと、を接続するバス上のデータ送信の速度を増加させることによって、高いメモリ帯域幅を提供する。ＤＲＡＭは、典型的には、安価で高密度であり、それによって、デバイスごとに大量のＤＲＡＭを集積することが可能になる。今日販売されている殆どのＤＲＡＭチップは、ＪｏｉｎｔＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓＥｎｇｉｎｅｅｒｉｎｇＣｏｕｎｃｉｌ（ＪＥＤＥＣ）が普及を推進した様々なダブルデータレート（double data rate、ＤＤＲ）ＤＲＡＭ規格と適合する。典型的には、いくつかのＤＤＲＤＲＡＭチップが単一のプリント回路基板上に組み合わされて、比較的高速であるだけでなくスケーラビリティも提供できるメモリモジュールを形成する。

【0002】

しかしながら、これらの強化により、コンピュータシステムのメインメモリに使用されるＤＤＲメモリの速度が改善されたが、更なる改善が求められている。特に、複数のコア及び対応するコア当たりの帯域幅要件の増加を有する高性能グラフィックスプロセッサ及びサーバ等のアプリケーションに必要とされるメモリ帯域幅が、ＤＤＲＤＲＡＭチップの帯域幅改善のロードマップを追い越しているためである。ＤＤＲ５等の現在のＤＤＲチップ技術でそのような要件を満たすために、改善されたＤＩＭＭアーキテクチャが必要とされる。

【0003】

１つのそのようなアーキテクチャは、負荷低減デュアルインラインメモリモジュール（load-reduced dual inline memory module、ＬＲＤＩＭＭ）である。ＬＲＤＩＭＭは、既存のＤＩＭＭよりも高い密度をサポートする負荷低減（ＬＲ）ＤＩＭＭ（通常、サーバで採用される）である。ＬＲＤＩＭＭは、メモリバス上の負荷を低減するために、レジスタではなくメモリバッファ（memory buffer、ＭＢ）チップを含む。メモリバッファは、メモリバスデータライン上の単一インピーダンス負荷への各クロック、コマンド／アドレス及びデータ入力を減少させ、これはメモリ速度を増加させる。

【0004】

帯域幅性能を改善するための別の提案されたアーキテクチャは、高帯域幅ＤＩＭＭ（ＨＢ－ＤＩＭＭ）である。この手法は、ＤＩＭＭフォームファクタにおいて高帯域幅メモリ（high-bandwidth memory、ＨＢＭ）フォーマットの利点を使用しようとするものである。

【図面の簡単な説明】

【0005】

【図1】いくつかの実施形態による、データ処理システムを示すブロック図である。

【図2】従来技術による、ＤＤＲ５負荷低減デュアルインラインメモリモジュール（ＬＲＤＩＭＭ）を示すブロック図である。

【図3】いくつかの実施形態による、高帯域幅ＤＩＭＭ（ＨＢ－ＤＩＭＭ）を示すブロック図である。

【図4】図３のＨＢ－ＤＩＭＭの動作を示す複数の信号を示すタイミング図である。

【図5】いくつかの他の実施形態による、ＨＢ－ＤＩＭＭを示すブロック図である。

【図6】いくつかの他の実施形態による、ＨＢ－ＤＩＭＭを示すブロック図である。

【図7】１Ｎ動作モードにおける図５のＨＢ－ＤＩＭＭの動作を示す複数の信号を示すタイミング図である。

【図8】２Ｎ動作モードにおける図５のＨＢ－ＤＩＭＭの動作を示す複数の信号を示すタイミング図である。

【図9】様々な実施形態による、ＨＢ－ＤＩＭＭの構成に利用可能な様々な選択肢を含む表である。

【図10】いくつかの実施形態による、ＨＢ－ＤＩＭＭの例示的なクロック速度及びデータレートを含む表である。

【図11】様々な実施形態による、ＨＢ－ＤＩＭＭの様々な構成に対する例示的な速度制限を含む表である。

【図12】様々な実施形態による、様々なＨＢ－ＤＩＭＭのモジュール構成を含む表である。

【図13】いくつかの実施形態による、モジュールレジスタクロックドライバ（module register clock driver、ＭＲＣＤ）を示すブロック図である。

【図14】いくつかの実施形態による、モジュールデータバッファ（module data buffer、ＭＤＢ）を示す回路とブロック図の混合である。

【図15】いくつかの実施形態による、ＨＢ－ＤＩＭＭを動作させるプロセスを示すフローチャートである。

【図16】いくつかの実施形態による、ＨＢ－ＤＩＭＭ示すブロック図である。

【発明を実施するための形態】

【0006】

以下の説明において、異なる図面における同一の符号の使用は、同様のアイテム又は同一のアイテムを示す。別段の言及がなければ、「連結される（coupled）」という単語及びその関連する動詞形は、当該技術分野で周知の手段による直接接続及び間接電気接続の両方を含み、また、別段の言及がなければ、直接接続の任意の記述は、好適な形態の間接電気接続を使用する代替の実施形態も同様に意味する。

【0007】

高帯域幅デュアルインラインメモリモジュール（ＨＢ－ＤＩＭＭ）は、ホストバスに結合するように適合され、複数のメモリチップと、複数のデータバッファチップと、レジスタクロックドライバ（register clock driver、ＲＣＤ）回路と、を含む。複数のデータバッファチップは、メモリチップのそれぞれのセットに結合され、メモリチップのデータレートの２倍のデータレートでホストバスを介してメモリチップからデータを送信することが可能である。ＲＣＤ回路は、ホストバスに結合するためのホストバスインターフェースと、複数のメモリチップに結合されたメモリインターフェースと、を含む。ＲＣＤ回路は、少なくとも２つの独立してアドレス指定可能な擬似チャネルを提供するためにコマンド／アドレス（command/address、Ｃ／Ａ）信号をメモリチップにルーティングすることによって、ホストバスを介して受信したメモリアクセスコマンドを実行することが可能であり、ＲＣＤ回路は、Ｃ／Ａ信号から導出されたチップ識別子（chip identifier、ＣＩＤ）ビットに基づいてそれぞれの擬似チャネルをアドレス指定する。

【0008】

ＨＢ－ＤＩＭＭを動作させるための方法は、レジスタクロックドライバ（ＲＣＤ）回路において、メモリインターフェースバスを介してメモリアクセスコマンドを受信することを含む。ＲＣＤ回路において、本方法は、少なくとも２つの独立してアドレス指定可能な擬似チャネルを提供するために、メモリアクセスコマンドのためのコマンド／アドレス（Ｃ／Ａ）信号を複数のメモリチップのうち選択されたメモリチップにルーティングすることであって、ＲＣＤ回路は、Ｃ／Ａ信号のチップ識別子（ＣＩＤ）ビットに基づいて各それぞれの擬似チャネルをアドレス指定する、ことを含む。ＲＣＤ回路において、方法は、コマンドが実行される選択されたメモリアクセスコマンドに関連付けられた擬似チャネルを示すデータバッファコマンドコードを準備することを含む。

【0009】

データ処理システムは、ホストバスと、メモリコントローラと、ＨＢ－ＤＩＭＭと、を含む。メモリコントローラは、ホストバスに結合され、少なくとも２つの独立してアドレス指定可能な擬似チャネルを介してメモリアクセスコマンドを実行するためのものである。ＨＢ－ＤＩＭＭは、ホストバスに結合され、複数のメモリチップと、複数のデータバッファチップと、レジスタクロックドライバと、を含む。複数のデータバッファチップは、メモリチップのそれぞれのセットに結合され、メモリチップのデータレートの２倍のデータレートでホストバスを介してメモリチップからデータを送信することが可能である。レジスタクロックドライバ（ＲＣＤ）回路は、ホストバスに結合するためのホストバスインターフェースと、複数のメモリチップに結合されたメモリインターフェースと、を含む。ＲＣＤ回路は、少なくとも２つの独立してアドレス指定可能な擬似チャネルのためにコマンド／アドレス（Ｃ／Ａ）信号をメモリチップにルーティングすることによって、ホストバスを介して受信したメモリアクセスコマンドを実行する。ＲＣＤ回路は、Ｃ／Ａ信号のチップ識別子（ＣＩＤ）ビットに基づいてそれぞれの擬似チャネルをアドレス指定する。

【0010】

図１は、いくつかの実施形態による、データ処理システム１００を示すブロック図である。データ処理システム１００は、概して、グラフィックス処理ユニット（ＧＰＵ）１１０、ホスト中央処理ユニット（ＣＰＵ）１２０、ダブルデータレート（ＤＤＲ）メモリ１３０、及び、ＨＢ－ＤＩＭＭメモリ１４０の形態のデータプロセッサを含む。

【0011】

ＧＰＵ１１０は、最適化されたグラフィックス処理、レンダリング及び表示のために非常に高い性能を有する離散グラフィックスプロセッサであるが、これらのタスクを実行するために高いメモリ帯域幅を必要とする。ＧＰＵ１１０は、概して、コマンドプロセッサ１１１のセットと、グラフィックス単一命令複数データ（single instruction multiple data、ＳＩＭＤ）コア１１２と、キャッシュ１１３のセットと、メモリコントローラ１１４と、ＤＤＲ物理インターフェース回路（ＤＤＲＰＨＹ）１１５と、ＨＢ－ＤＩＭＭＰＨＹ１１６と、を含む。

【0012】

コマンドプロセッサ１１１は、ＯｐｅｎＧＬプログラミング言語で指定されるもの等の高レベルグラフィックス命令を解釈するために使用される。コマンドプロセッサ１１１は、ＯｐｅｎＧＬ命令等の高レベルグラフィックス命令を受信するためのメモリコントローラ１１４への双方向接続、キャッシュ１１３への双方向接続、及び、グラフィックスＳＩＭＤコア１１２への双方向接続を有する。高レベル命令の受信に応じて、コマンドプロセッサは、キャッシュ１１３を一時記憶装置として使用して、フレームデータ等のデータのレンダリング、幾何学的処理、シェーディング及びラスタ化のための低レベル命令を発行する。グラフィックス命令に応じて、グラフィックスＳＩＭＤコア１１２は、大規模並列方式で大きいデータセットに対して低レベル命令を実行する。コマンドプロセッサ１１１及びキャッシュ１１３は、入力データ及び出力（例えば、レンダリング及びラスタ化された）データの一時的な記憶のために使用される。また、キャッシュ１１３は、グラフィックスＳＩＭＤコア１１２への双方向接続と、メモリコントローラ１１４への双方向接続と、を有する。

【0013】

メモリコントローラ１１４は、コマンドプロセッサ１１１に接続された第１の上流ポート、キャッシュ１１３に接続された第２の上流ポート、ＤＤＲＰＨＹ１１５への第１の下流双方向ポート、及び、ＨＢ－ＤＩＭＭＰＨＹ１１６への第２の下流双方向ポートを有する。本明細書で使用される場合、「上流」ポートは、データプロセッサに向かい、且つ、メモリから離れる回路の側にあり、「下流」ポートは、データプロセッサから離れ、且つ、メモリに向かう方向にある。メモリコントローラ１１４は、ＤＤＲメモリ１３０及びＨＢ－ＤＩＭＭ１４０との間のデータ転送のタイミング及びシーケンシングを制御する。ＤＤＲメモリは非対称アクセスを有し、すなわち、メモリ内のオープンページへのアクセスは、クローズドページへのアクセスよりも高速である。メモリコントローラ１１４は、メモリアクセスコマンドを格納し、例えば、特定のサービス品質目標を遵守しながらオープンページへのアクセスを優先することによって、効率のためにそれらを順不同で処理する。

【0014】

ＤＤＲＰＨＹ１１５は、メモリコントローラ１１４の第１の下流ポートに接続された上流ポート、及び、ＤＤＲメモリ１３０に双方向に接続された下流ポートを有する。ＤＤＲＰＨＹ１１５は、ＤＤＲバージョン５（ＤＤＲ５）等のＤＤＲメモリ１３０のバージョンの全ての指定されたタイミングパラメータを満たし、メモリコントローラ１１４の指示でタイミング較正動作を実行する。同様に、ＨＢ－ＤＩＭＭＰＨＹ１１６は、メモリコントローラ１１４の第２の下流ポートに接続された上流ポート、及び、ＨＢ－ＤＩＭＭ１４０に双方向に接続された下流ポートを有する。ＨＢ－ＤＩＭＭＰＨＹ１１６は、この実施形態では、ＤＤＲ５ＤＲＡＭチップを採用し、ＰＨＹ上のデータレートがメモリチップのデータレートの２倍である新しい高速ＰＨＹインターフェース規格を採用するが、ＨＢ－ＤＩＭＭのフォームファクタ及びコネクタは既存のＬＲＤＩＭＭ仕様と互換性がある。ＨＢ－ＤＩＭＭ１４０は、動作のためにＨＢ－ＤＩＭＭ１４０を構成するように、ＨＢ－ＤＩＭＭＰＨＹ１１６を介してプログラム可能なモードレジスタ１４１のセットを含む。

【0015】

動作中、データ処理システムは、グラフィックスＳＩＭＤコア１１２によって実行される高帯域幅グラフィックス処理のために、グラフィックスカード又はアクセラレータとして使用することができる。オペレーティングシステム又はアプリケーションプログラムを実行するホストＣＰＵ１２０は、ＧＰＵ１１０及びホストＣＰＵ１２０のための統合メモリとして働くＤＤＲメモリ１３０を通して、グラフィックス処理コマンドをＧＰＵ１１０に送信する。それは、例えば、ＯｐｅｎＧＬコマンドとして使用して又は任意の他のホストＣＰＵを通して、コマンドをＧＰＵインターフェースに送信し得る。ＯｐｅｎＧＬはＫｈｒｏｎｏｓＧｒｏｕｐによって開発された２Ｄ及び３Ｄベクトルグラフィックスをレンダリングするためのクロス言語、クロスプラットフォームアプリケーションプログラミングインターフェースである。ホストＣＰＵ１２０は、アプリケーションプログラミングインターフェース（application programming interface、ＡＰＩ）を使用して、ＧＰＵ１１０と相互作用し、ハードウェア加速レンダリングを提供する。

【0016】

図２は、従来技術による、ＤＤＲ５負荷低減デュアルインラインメモリモジュール（ＬＲＤＩＭＭ）２５０（ＬＲＤＩＭＭ２５０）を示すブロック図である。ＬＲＤＩＭＭ２５０は、概して、プリント回路基板（ＰＣＢ）又は他のモジュールフォーマット上に具現され、複数のＤＲＡＭチップ２５２、複数のデータバッファ（data buffer、ＤＢ）２５４、及び、レジスタクロックドライバ（ＲＣＤ）２５６を含む。

【0017】

メモリバスのデータ（ＤＱ）ライン（６．４Ｇｂｐｓ）、ホストクロックＤＣＫ（３．２ＧＨｚ）、及び、６．４Ｇｂｐｓの「１Ｎ」モード又は３．２Ｇｂｐｓの「２Ｎ」モードで動作するコマンド／アドレス（ＤＣＡ＿ａ）ラインの動作速度が示されている。４個のランクのＤＲＡＭチップ２５２があり、ＤＢ２５４は、ＲＣＤバッファ２５６と協働して、ＤＲＡＭチップ２５２の電気的負荷をメモリバスから分離することによって、システムにはＬＲＤＩＭＭ２５０がデュアルランクＤＩＭＭとして見えるようにする。図から分かるように、ＬＲＤＩＭＭ２５０は、ＤＲＡＭチップの速度（６．４Ｇｂｐｓ）でメモリバスを介してデータを送受信し、メモリ帯域幅の増加を提供しない。データ及びＣ／Ａシグナリングは、ＤＤＲ５規格で採用される速度に対して１：１の比で送信される。ＲＣＤ２５６及びＤＢ２５４は、クワッドランク論理又はタイミングを処理しない。

【0018】

図３は、いくつかの実施形態による、高帯域幅ＤＩＭＭ（ＨＢ－ＤＩＭＭ）３００を示すブロック図である。ＨＢ－ＤＩＭＭ３００は、ＰＣＢ又は他のモジュールフォーマット上に具現され、複数のＤＲＡＭチップ３０２と、複数のデータバッファ（ＤＢ）３０４と、レジスタクロックドライバ（ＲＣＤ）３０６と、を含み、モジュールの底部に沿って概して示されるピンを介してメモリバスにインターフェースする。ＨＢ－ＤＩＭＭ３００は、「ＰＣ０」及び「ＰＣ１」とラベル付けされた２つの独立してアドレス指定可能な擬似チャネルを含む。概して、ＨＢ－ＤＩＭＭ３００は、この実施形態では１２．８Ｇｂｐｓのデータ（ＤＱ）レートを提供し、ＤＲＡＭチップ３０２のデータレート（６．４Ｇｂｐｓ）の２倍である。１つの物理ランク（モジュールの半分、ＨＢ－ＤＩＭＭの片側のみが示されている）を含む「×４」構成が示されているが、ＤＲＡＭチップ３０２の追加のランクを示す点線によって示されるように、２つの物理ランクを有する「×８」構成がいくつかの他の実施形態において使用される。

【0019】

示されるように、擬似チャネルＰＣ０及びＰＣ１は、４個のピンの個別の６．４Ｇｂｐｓリンクを用いてＤＢ３０４に接続し、８個のデータピンが各ＤＢ３０４に接続する。したがって、ＤＢ３０４は、メモリバスを介して１２．８Ｇｂｐｓの容量を提供することができる。ＲＣＤ３０６回路は、メモリバスに結合するためのメモリバス（ホストメモリバス）インターフェースと、ＤＲＡＭチップ３０２の各々に接続されたメモリインターフェースと、を含む。ＲＣＤ３０６は、少なくとも２つの独立してアドレス指定可能な擬似チャネルを提供するために、コマンド／アドレス（Ｃ／Ａ）信号をＤＲＡＭチップにルーティングすることによって、ホストバスを介して受信したメモリアクセスコマンドを実行することが可能である。ＲＣＤ３０６は、Ｃ／Ａ信号から導出されたチップ識別子（ＣＩＤ）ビットに基づいてそれぞれの擬似チャネルをアドレス指定する。

【0020】

ＨＢ－ＤＩＭＭ３００は、１２．８Ｇｂｐｓのメモリバスのデータ（ＤＱ）ラインの動作速度を有し、一方、コマンド／アドレス（「ＤＣＡ＿ａ」）ラインは、１２．８Ｇｂｐｓの「１Ｎ」モード又は６．４Ｇｂｐｓの「２Ｎ」モードで動作する。この実施形態では、ホストクロックＤＣＫは、ＬＲＤＩＭＭ又は他の従来のＤＤＲｘＤＩＭＭによって提供されない能力である２Ｎモードでより低速に動作することもでき、ＤＣＫは、１Ｎモードでは６．４ＧＨｚで動作するが、２Ｎモードでは３．２ＧＨｚで動作し、ＤＣＡライン上のデータレートに対して２：１の比である。ＤＣＫのこの２Ｎモードは、例えば、ＬＲＤＩＭＭで採用されているようなシングルデータレートではなく、ダブルデータレートでＣ／Ａバスをクロックすることによって可能にされる。

【0021】

図４は、図３のＨＢ－ＤＩＭＭ３００の動作を示す複数の信号を示すタイミング図４００である。横軸は時間を示す。ホストクロック信号「ＤＣＫ」、Ｃ／Ａコマンドシーケンス「ＤＣＡ」、「ＱＣＫ／ＢＣＫ」とラベル付けされたローカルクロック信号及びバッファコマンドバスクロック信号、「ＱＣＡＰＣ０」とラベル付けされたＰＣ０のＣ／Ａコマンドシーケンス、「ＱＣＡＰＣ１」とラベル付けされたＰＣ１のＣ／Ａシーケンス、「ＭＤＱＰＣ０」とラベル付けされたＰＣ０のデータシーケンス、「ＭＤＱＰＣ１」とラベル付けされたＰＣ１のデータシーケンス、及び、「ＤＱ」とラベル付けされたメモリバスデータ（ＤＱ）ラインのデータシーケンスが示されている。ＰＣ１についてのコマンド及びデータは、図４００においてハッチングされた背景で示されている。様々なシーケンス内のバイト又はコマンドは、「Ｃ」及びそれらの序数でラベル付けされ、データバイトは、「Ｄ」及びそれらの序数でラベル付けされている。

【0022】

他の提案されたＨＢ－ＤＩＭＭアーキテクチャは、擬似チャネル間で時間的にインターリーブされたデータを送信及び受信するが、図示された方式は、データシーケンスＤＱに示すように、６４バイトのデータ応答を一緒に保持する。この方式は、簡略化したシグナリングを提供し、以下で更に説明するように、ＤＤＲ５ＤＲＡＭチップによってサポートされる「２Ｎ」Ｃ／Ａシグナリングモードの任意選択の使用を可能にする。

【0023】

図５は、いくつかの実施形態による、高帯域幅ＤＩＭＭ（ＨＢ－ＤＩＭＭ）５００を示すブロック図である。ＨＢ－ＤＩＭＭ５００は、ＰＣＢ又は他のモジュールフォーマット上に具現され、複数のＤＲＡＭチップ５０２と、複数のモジュールデータバッファ（ＭＤＢ）５０４と、モジュールレジスタクロックドライバ（ＭＲＣＤ）５０６と、を含み、モジュールの底部に沿って概して示されるピンを介してメモリバスにインターフェースする。ＨＢ－ＤＩＭＭ５００は、「ＰＣ０」及び「ＰＣ１」とラベル付けされた２つの独立してアドレス指定可能な擬似チャネルを含み、擬似チャネルＰＣ０内の２つのランクは「Ｒ０」及び「Ｒ１」とラベル付けされ、擬似チャネルＰＣ１内の２つのランクは「Ｒ０」及び「Ｒ１」とラベル付けされている。

【0024】

概して、ＨＢ－ＤＩＭＭ５００は、この実施形態では１２．８Ｇｂｐｓのデータ（ＤＱ）レートを提供し、ＤＲＡＭチップ５０２のデータレート（６．４Ｇｂｐｓ）の２倍である。

【0025】

示されるように、擬似チャネルＰＣ０及びＰＣ１は、８個のピンの個別の６．４Ｇｂｐｓリンクを用いてＭＤＢ５０４に接続し、１６個のデータピンが各ＭＤＢ５０４に接続する。したがって、ＭＤＢ５０４は、メモリバスを介して１２．８Ｇｂｐｓの容量を提供することができる。ＭＲＣＤ５０６回路は、メモリバスに結合するためのメモリバス（ホストメモリバス）インターフェースと、ＤＲＡＭチップ５０２の各々に接続されたメモリインターフェースと、を含む。ＭＲＣＤ５０６は、少なくとも２つの独立してアドレス指定可能な擬似チャネルを提供するために、コマンド／アドレス（Ｃ／Ａ）信号をＤＲＡＭチップにルーティングすることによって、ホストバスを介して受信したメモリアクセスコマンドを実行することが可能である。ＭＲＣＤ５０６は、Ｃ／Ａ信号から導出されたチップ識別子（ＣＩＤ）ビットに基づいてそれぞれの擬似チャネルをアドレス指定する。

【0026】

ＨＢ－ＤＩＭＭ５００は、メモリバスのデータ（ＤＱ）ラインの動作速度（１２．８Ｇｂｐｓ）を有し、コマンド／アドレス（ＤＣＡ＿ａ）ラインは１２．８Ｇｂｐｓの「１Ｎ」モード又は６．４Ｇｂｐｓの「２Ｎ」モードで動作し、ホストクロックＤＣＫは、図４に関して説明したように、Ｃ／Ａバスにダブルデータレートクロッキングを使用することによって、２Ｎモードでより遅い速度をサポートする（シングルデータレートクロッキングを用いる１Ｎモードでは６．４ＧＨｚ、ダブルデータレートクロッキングを用いる２Ｎモードでは３．２ＧＨｚ）。

【0027】

ＨＢ－ＤＩＭＭ５００は、同様のサイズのＬＲＤＩＭＭに勝るいくつかの利点を有する。第１に、ＤＲＡＭチップ５０２からＭＤＢ５０４へのデータラインは、ＭＲＣＤ５０６からＤＲＡＭチップ５０２へのＱＣＡ、ＱＣＳ、ＱＣＫ信号が、１Ｎモードで３．２Ｇｂｐｓ及び２Ｎモードで１．６Ｇｂｐｓの図示された周波数によって示されるように、ＬＲＤＩＭＭ上の同等の信号よりも遅くクロックされるので、より高い動作周波数のための判定帰還等化（decision feedback equalization、ＤＦＥ）を必要としない。第２に、ＤＤＲ５規格の予想寿命末期（end of life、ＥＯＬ）動作周波数に対する１Ｎ周波数は、ＭＲＣＤ５０６を出る各信号上の負荷の数のために、ＱＣＡ、ＱＣＳ、ＱＣＫ信号に対して達成可能であるが（ＱＣＡはこの構成では２０個の負荷を有し、ＱＣＳ及びＱＣＫは両方とも１０個の負荷を有する）、そのような周波数は、負荷の数が増加するために、ＬＲＤＩＭＭ構成では達成不可能である。第３に、ＭＲＣＤ５０６及びＭＤＢ５０４の両方は、チャネル当たり２ランク論理及びタイミング制御、又は、クワッドランク論理及びタイミング制御の両方を実施するように構成され、ＨＢ－ＤＩＭＭ５００が、（図６に示されるように）クワッドランクを有し、擬似チャネルを有しないように構成されるようにする。

【0028】

図６は、いくつかの実施形態による、高帯域幅ＤＩＭＭ（ＨＢ－ＤＩＭＭ）６００を示すブロック図である。ＨＢ－ＤＩＭＭ６００は、クワッドランクモードで構成された図５のＨＢ－ＤＩＭＭ５００を示す。ＨＢ－ＤＩＭＭ６００は、ＰＣＢ又は他のモジュールフォーマット上に具現され、複数のＤＲＡＭチップ６０２と、複数のデータバッファ（ＭＤＢ）６０４と、モジュールレジスタクロックドライバ（ＭＲＣＤ）６０６と、を含み、モジュールの底部に沿って概して示されるピンを介してメモリバスにインターフェースする。概して、ＨＢ－ＤＩＭＭ６００は、この実施形態では８０４Ｇｂｐｓのデータ（ＤＱ）レートを提供し、ＤＲＡＭチップ６０２のデータレート（４．２Ｇｂｐｓ）の２倍である。

【0029】

示されるように、クワッドランクモードは、４個のランクのＤＲＡＭチップ６０２（「Ｒ０」、「Ｒ１」、「Ｒ２」、「Ｒ３」とラベル付けされている）を、４個のピンの個別の４．２Ｇｂｐｓリンクを用いてＭＤＢ６０４に接続し、合計１６個のデータピンが各ＭＤＢ６０４に接続する。ＭＲＣＤ６０６回路は、メモリバスに結合するためのメモリバス（ホストメモリバス）インターフェースと、ＤＲＡＭチップ６０２の各々に接続されたメモリインターフェースと、を含む。ＭＲＣＤ６０６は、クワッドランクシグナリング構成を実装するためにコマンド／アドレス（Ｃ／Ａ）信号をＤＲＡＭチップ６０１にルーティングすることによって、ホストバスを介して受信したメモリアクセスコマンドを実行することが可能であり、ＨＢ－ＤＩＭＭ５００（図５）のプログラム可能な構成を表す。ＭＲＣＤ６０６及びＭＤＢ６０４の両方は、図５の図示されるクワッドランクフォーマット又はデュアルチャネルフォーマットで動作するようにプログラム可能である。

【0030】

図７は、１Ｎ動作モードにおける図５のＨＢ－ＤＩＭＭ５００の動作を示す複数の信号を示すタイミング図７００である。第１列は各信号のクロック速度又はデータレートを示し、第２列は信号名を示す。ホストクロック信号「ＤＣＫ」、「ＣＭＤ」とラベル付けされたコマンドシーケンス、ホストからＭＲＣＤへのＣ／Ａコマンドシーケンス「ＤＣＡ［６：０］」、「ＱＣＫ」とラベル付けされたＤＲＡＭチップへのローカルＭＲＣＤクロック信号、「ＣＭＤＰＣ０」とラベル付けされたＰＣ０のコマンドシーケンス、「ＣＭＤＰＣ１」とラベル付けされたＰＣ１のコマンドシーケンス、「ＱＡＣＡ［１３：０］」とラベル付けされたＭＲＣＤからＰＣ０のためのＤＲＡＭチップへのデータシーケンス、「ＱＢＣＡ［１３：０］」とラベル付けされたＭＲＣＤからＰＣ０のためのＤＲＡＭチップへのデータシーケンス、「ＭＤＱ」とラベル付けされたＰＣ０のためのＤＲＡＭチップからＭＤＢへのデータシーケンス、「ＭＤＱ」とラベル付けされたＰＣ１のためのＤＲＡＭチップからＭＤＢへの別のデータシーケンス、及び、「ＤＱ」とラベル付けされたメモリバスデータ（ＤＱ）ラインのデータシーケンスが示されている。データバイトは、「Ｄ」及びそれらの序数でラベル付けされている。

【0031】

図８は、２Ｎ動作モードにおける図５のＨＢ－ＤＩＭＭ５００の動作を示す複数の信号を示すタイミング図８００である。信号名は図７と同じである。「ＤＣＫｏｐｔ１」及び「ＤＣＫｏｐｔ２」とラベル付けされたＤＣＫクロックの周波数の２つの選択肢が示されている。ＤＣＫｏｐｔ１の場合、ＤＣＫのＤＣＫ周波数は、６．４ＧＨｚに対して、この例では３．２ＧＨｚでＤＣＫｏｐｔ２の半分である。ＤＣＫｏｐｔ１の場合、Ｃ／Ａバスは、ＱＣＫに対して１：１の比で、ダブルデータレートでクロックされ、一方、ＤＣＫｏｐｔ２の場合、Ｃ／Ａバスは、シングルデータレートでクロックされる。

【0032】

図９は、様々な実施形態による、ＨＢ－ＤＩＭＭの構成に利用可能な様々な選択肢を含む表９００である。様々な構成におけるモジュール上のＤＲＡＭチップのランクにアクセスするためのチップ選択値（chip select、ＣＳ）及びチップ識別子（ＣＩＤ）値の組み合わせを使用するための選択肢が示されている。２つの擬似チャネル「ＰＣ０」及び「ＰＣ１」を有する３つの構成と、擬似チャネルを有しないクワッドランク構成と、が示されている。第１列はＤＲＡＭチップのランクをリストし、第２列は擬似チャネル（pseudo-channel、ＰＣ）をリストする。

【0033】

１チャネル当たりランク（rank per channel、ＲＰＣ）でＤＲＡＭチップ当たり４本のデータライン（１ＲＰＣｘ４）では、ＣＳ０及びＣＳ１を使用し、擬似チャネル間で選択される。１ＲＰＣでＤＲＡＭチップ当たり８本のデータラインを有する構成（１ＲＰＣｘ８）では、ＣＳ０、及び、０又は１のＣＩＤ値を使用し、擬似チャネル間で選択される。２ＲＰＣでＤＲＡＭチップ当たり８本のデータラインの構成（２ＲＰＣｘ８）では、ランク０については、ＣＳ０、及び、０又は１のＣＩＤ値を使用し、擬似チャネル間で選択され、ランク１については、ＣＳ１、及び、０又は１のＣＩＤ値を使用し、擬似チャネル間で選択される。クワッドランクでＤＲＡＭチップ当たり４本のデータラインを有する（ＱＲｘ４）構成では、ＣＳ０、ＣＳ１、及び、０又は１のＣＩＤ値を使用し、ランク間で選択される。

【0034】

図１０は、いくつかの実施形態による、ＨＢ－ＤＩＭＭの例示的なクロック速度及びデータレートを含む表１０００である。図示された構成は、図５のものと同様に実装された８８００ＭＴ／ｓ（メガ転送／秒）能力のＨＢ－ＤＩＭＭについて示されている。第１列は、信号又はデータレートをリストする。第２列は、ＱＣＫ対ＤＣＫの比が２：１（すなわち、図７）である１Ｎモードにおける２ＲＰＣＨＢ－ＤＩＭＭの速度を示す。第３列は、ＱＣＫ対ＤＣＫの比が２：１（すなわち、図８のＤＣＫｏｐｔ１）である２Ｎモードの２ＲＰＣＨＢ－ＤＩＭＭの速度を示す。第４列は、ＱＣＫ対ＤＣＫの比が１：１（すなわち、図８、ＤＣＫｏｐｔ１）である２ＮモードのＱＲＨＢ－ＤＩＭＭの速度を示す。構成可能な２Ｎモードは、Ｃ／Ａタイミングが困難であるシステムにおいてより大きなタイミングマージンを可能にし、ＤＤＲ５ＤＲＡＭチップが、ＤＤＲ５規格の有用な寿命を延ばすのに役立つ様々な大容量ＤＩＭＭモジュールにおいて使用されることを可能にする。

【0035】

図１１は、様々な実施形態による、ＨＢ－ＤＩＭＭの様々な構成に対する例示的な速度制限を含む表１１００である。第１行は、比較のためのベースラインとしてＱＲＬＲＤＩＭＭ（ＨＢ－ＤＩＭＭの特徴なし）の値を示す。他の行は、左側にラベル付けされた１組の大容量すなわち「トール（Tall）」構成を含むＨＢ－ＤＩＭＭ構成を示す。「ギア」とラベル付けされた構成は、ＤＲＡＭアドレス／コマンドバスにＤＤＲ５メモリバスクロックの１つおきの立ち上がりクロックを使用させるようにＨＢ－ＤＩＭＭが構成可能であるギアダウンモードを含む。クワッドランク（quad rank、ＱＲ）トール構成では、擬似チャネルは使用されず、好ましい実施形態は、アドレスをモジュール上のランクにマッピングするためにＣＩＤビットを採用する。

【0036】

図１２は、様々な実施形態による、様々なＨＢ－ＤＩＭＭのモジュール構成を含む表１２００である。最後の２行は、本明細書の技術によって可能にされるモジュール構成を示し、クワッドランク（ＱＲ）能力を提供するモジュールを含む。図９～図１３に示される様々な速度及び容量選択肢から理解され得るように、本明細書の技術は、異なるアプリケーション要件に適応する様々なモードのための柔軟な構成を可能にする。

【0037】

図１３は、いくつかの実施形態による、モジュールレジスタクロックドライバ（ＭＲＣＤ）１３００を示すブロック図である。ＭＲＣＤ１３００は、概して、ＨＢ－ＤＩＭＭモジュール上のＲＣＤチップとして具現され、図３、図５、図６、図１６のＨＢ－ＤＩＭＭ、及び、本明細書の他のＨＢ－ＤＩＭＭモジュール構成における使用に適している。

【0038】

ＭＲＣＤ１３００は、「Ｖｒｅｆ」とラベル付けされた基準電圧入力、「ＤＣＡ［６：０］＿Ａ、ＤＰＡＲ＿Ａ」とラベル付けされたＣ／Ａバス及びパリティ入力、「ＤＣＳ［１：０］＿Ａ＿ｎ」とラベル付けされたチップ選択入力、「ＤＲＳＴ＿ｎ」とラベル付けされたリセット入力、「ＤＣＫ＿ｔ」及び「ＤＣＫ＿ｃ」とラベル付けされたＤＣＫ入力の差動ペア、「ＱＡＣＡ［１３：０］＿Ａ」とラベル付けされた第１のＤＲＡＭＣ／Ａ出力、「ＱＢＣＡ［１３：０］＿Ａ」とラベル付けされた第２のＤＲＡＭＣ／Ａ出力、「ＢＣＯＭ［２：０］＿Ａ，ＢＣＳ＿Ａ＿ｎ」とラベル付けされたバッファコマンドバス出力、「ＱＡＣＳ［１：０］＿Ａ＿ｎ」とラベル付けされた第１のＤＲＡＭチップ選択出力、「ＱＢＣＳ［１：０］＿Ａ＿ｎ」とラベル付けされた第２のＤＲＡＭチップ選択出力、「Ｑ（ＯＡ）ＣＫ＿Ａ＿ｔ」及び「Ｑ（ＯＡ）ＣＫ＿Ａ＿ｃ」とラベル付けされた差動バックサイドＱＣＫクロック出力のペア、並びに、「ＱＲＳＴ＿［０Ａ］＿ｎ、ＢＲＳＴ＿［０Ａ］＿ｎ」とラベル付けされたリセット出力を含む。概して、ＭＲＣＤ１３００は、「チャネルＡ」とラベル付けされた第１の擬似チャネルのためのＲＣＤと、「チャネルＢ」とラベル付けされた第２の擬似チャネルのためのＭＲＣＤ１３２０と、を含む。チャネルＡのＲＣＤは、制御論理及びチップ選択論理を有する制御ワード状態機械（「状態機械１３０２」）と、クロック回路１３１０と、を含む。

【0039】

状態機械１３０２は、Ｃ／Ａバス及びパリティ入力ＤＣＡ［６：０］＿Ａ、ＤＰＡＲ＿Ａと、チップ選択入力ＤＣＳ［１：０］＿Ａ＿ｎと、を受信するホストバスインターフェースを含む。また、状態機械１３０２は、クロック回路１３１０からクロック信号ＱＣＫを受信する入力を含む。第１のＤＲＡＭＣ／Ａ出力ＱＡＣＡ［１３：０］＿Ａ及び第１のＤＲＡＭチップ選択出力ＱＡＣＳ［１：０］＿Ａ＿ｎは、第１のランクのＤＲＡＭチップ（例えば、図５のＰＣ０のＲ０）に接続され、第２のＤＲＡＭＣ／Ａ出力ＱＢＣＡ［１３：０］＿Ａ及び第２のＤＲＡＭチップ選択出力ＱＢＣＳ［１：０］＿Ａ＿ｎは、第２のランクのＤＲＡＭチップ（例えば、図５のＰＣ０のＲ１）に接続される。バッファコマンドバス出力ＢＣＯＭ［２：０］＿Ａ、ＢＣＳ＿Ａ＿ｎは、ＨＢ－ＤＩＭＭのＭＤＢ（例えば、図５の５０４）に接続される。

【0040】

クロック回路１３１０は、リセット入力「ＤＲＳＴ＿ｎ」と、「ＤＣＫ＿ｔ」及び「ＤＣＫ＿ｃ」とラベル付けされた差動ＤＣＫ入力と、を受信し、クロック信号ＱＣＫを生成し、このクロック信号ＱＣＫは、状態機械１３０２に供給され、任意選択で、チャネルＢ用の別の同一の状態機械に供給される。クロック回路１３１０は、差動受信部１３１４及び位相ロックループ（phase locked loop、ＰＬＬ）１３１６を含む。動作中、差動受信部１３１４は、ホストメモリバスから差動クロック信号ＤＣＫを受信し、これはＰＬＬ１３１６の入力に供給される。ＰＬＬ１３１６の出力は、ＨＢ－ＤＩＭＭのＭＲＣＤ及びＤＢを動作させるためのＱＣＫ（バックサイド）クロックを提供する。ラベルによって示されるように、ＰＬＬ１３１６は、２つのモードで動作するように構成可能であり、１つは、ＤＣＫ及びＱＣＫクロック信号が２：１の比を有するモードであり、１つは、それらが１：１の比を有するモードである。２：１モードでは、ＰＬＬ１３１６はクロック分周器として機能する。３．２ＧＨｚ及び６．４ＧＨｚの例示的なＤＣＫ周波数が示されているが、これらの比は、ＤＣＫの様々な周波数を用いた実施形態に使用される。

【0041】

チャネルＢのためのＭＲＣＤ１３２０は、概して、同様にＶｒｅｆ入力、Ｃ／Ａバス及びパリティ入力「ＤＣＡ［６：０］＿Ａ、ＤＰＡＲ＿Ａ」、チップ選択入力「ＤＣＳ［１：０］＿Ａ＿ｎ」、並びに、「ＤＲＳＴ＿ｎ」とラベル付けされたリセット入力をホストコントローラインターフェースから受信する第２の状態機械１３０２を含む。示されるように、ホストインターフェースが異なる擬似チャネルに対して別々のＤＣＫ信号をサポートする場合、任意選択の第２のＤＣＫを入力として受信することができる。そのような実施形態では、第２のクロック回路１３１０がチャネルＢのために存在し、それ自体のＱＣＫ信号を生成して、第２の擬似チャネルのためのＤＲＡＭチップを駆動する。

【0042】

動作中、ＭＲＣＤ１３００は、少なくとも２つの独立してアドレス指定可能な擬似チャネルを提供するためにコマンド／アドレス（Ｃ／Ａ）信号をメモリチップにルーティングすることによって、ホストコネクタインターフェースを通してホストバスを介して受信したメモリアクセスコマンドを実行し、ＲＣＤ回路は、Ｃ／Ａ信号から導出されたチップ識別子（ＣＩＤ）ビットに基づいてそれぞれの擬似チャネルをアドレス指定する。様々な実施形態において、状態機械１３０２は、上述した構成に従ってＤＲＡＭチップにアクセスするための出力信号を生成するために、Ｃ／Ａ信号の選択されたＣＩＤビットを解釈し、再マッピングする。また、状態機械１３０２は、図１４に関して以下で更に説明するように、メモリアクセスコマンドの結果を各擬似チャネル（複数の擬似チャネルを有する構成の場合）又は各ランク（クワッドランク構成の場合）に正しく提供するために、ＨＢ－ＤＩＭＭデータバッファのためのＭＤＢコマンド信号を生成する。具体的には、ＭＲＣＤ１３００は、メモリアクセスコマンド用のＣＩＤビットに基づいてメモリアクセスコマンドのための擬似チャネル選択を示すコマンドコードを生成してＭＤＢに送信する。また、ＭＲＣＤ１３００は、ＨＢ－ＤＩＭＭのＤＲＡＭチップを動作させるためのＱＣＫクロック出力Ｑ（ＯＡ）ＣＫ＿Ａ＿ｔ及びＱ（ＯＡ）ＣＫ＿Ａ＿ｃを生成するための差動ドライバ（図示せず）を含む。

【0043】

図４、図７、図８のタイミング図に示されるように、ＭＲＣＤ１３００は、ホストバスを介して受信したメモリアクセスコマンドを再順序付けするのではなく、代わりに、各擬似チャネルに対する応答を順番に提供する。ＭＲＣＤ１３００は、少なくとも２つの擬似チャネルに対する読み出し応答を、非インターリーブフォーマットでデータバスを介して送信させる。いくつかの実施形態では、ＭＲＣＤ１３００は、ホストバスのデータクロック（data clock、ＤＣＫ）ピン及びＣ／Ａピンがハーフレート（２Ｎ）速度で動作し、Ｃ／Ａピンがダブルデータレート（double data rate、ＤＤＲ）モードで動作する第１のモードと、ホストバスのＤＣＫピン及びＣ／Ａピンがフルレート（１Ｎ）速度で動作し、ホストバスのＣ／Ａピンがシングルデータレート（single data rate、ＳＤＲ）モードで動作する第２のモードと、で動作するようにプログラム可能である。

【0044】

いくつかの実施形態では、ＭＲＣＤ１３００は、バンクごとのプリチャージ（precharge per bank、ＰＲＥｐｂ）信号を複数の擬似チャネルのうち第１の擬似チャネルのためのバンクごとのプリチャージ信号に変換し、Ｃ／Ａ信号から導出された将来使用のための予約（reserved for future use、ＲＦＵ）ビット上の信号を複数の擬似チャネルのうち第２の擬似チャネルのためのＰＲＥｐｂ信号に変換することによって、ダイレクトリフレッシュ管理（directed refresh management、ＤＲＦＭ）コマンドをサポートする。

【0045】

いくつかの実施形態では、ＭＲＣＤ１３００は、Ｃ／Ａ信号をクワッドランク（ＱＲ）フォーマットでメモリチップにルーティングすることによってホストバスを介して受信したメモリアクセスコマンドを実行するクワッドランク構成で動作するようにプログラム可能である。このような場合、ＣＩＤビット及びチップ選択信号は、例えば、図９に示すように、ＤＲＡＭチップの論理ランクにマッピングされる。

【0046】

図１４は、いくつかの実施形態による、モジュールデータバッファ（ＭＤＢ）１４００を示す回路とブロック図の混合である。ＭＤＢ１４００は、概して、ＨＢ－ＤＩＭＭモジュール上のＭＤＢチップにおいて具現され、図３、図５、図６、図１６のＨＢ－ＤＩＭＭ、及び、本明細書の他のＨＢ－ＤＩＭＭモジュール構成における使用に適している。ＭＤＢ１４００は、概して、バッファコントローラ１４１０、第１のＤＲＡＭインターフェース１４３０、第２のＤＲＡＭインターフェース１４４０、及び、ホストコネクタインターフェース１４５０を含む。

【0047】

バッファコントローラ１４１０は、「ＢＣＫ＿ｔ」及び「ＢＣＫ＿ｃ」とラベル付けされた差動クロック入力の第１のペア、「ＢＣＯＭ［２：０］」とラベル付けされた制御バス入力、「ＢＣＳ＿ｎ」とラベル付けされたチップ選択入力、「ＢＲＳＴ＿ｎ」とラベル付けされたリセット入力、「ＺＱＣＡＬ」とラベル付けされたインピーダンス較正出力、並びに、ホストコネクタインターフェース１４５０に接続された複数の出力を有する。

【0048】

ＤＲＡＭインターフェース１４３０及び１４４０の各々は、「ＭＤＱＳ０＿ｔ」及び「ＭＤＱＳ０＿ｃ」とラベル付けされたデータストローブ入力／出力の差動ペア、ＭＤＱ［３：０］とラベル付けされたＤＲＡＭデータバス入力／出力、基準電圧入力、並びに、ホストコネクタインターフェース１４５０に接続された複数の入力出力を有する。ホストコネクタインターフェース１４５０は、「ＤＱＳ０＿ｔ」及び「ＤＱＳ０＿ｃ」とラベル付けされたデータストローブ入力／出力の第１の差動ペア、「ＤＱＳ１＿ｔ」及び「ＤＱＳ１＿ｃ」とラベル付けされたデータストローブ入力／出力の第２の差動ペア、並びに、「ＤＱ［３：０］、ＤＱ［７：４］」とラベル付けされたＤＲＡＭデータバス入力／出力を有する（上位及び下位ニブルで個別のデータストローブ信号を使用するために、図示されるように下位及び上位ニブルによって分離される）。また、ホストコネクタインターフェース１４５０は、以下で更に説明するように、バッファコントローラ１４１０への複数の接続を有する。

【0049】

概して、ＭＤＢ１４００は、メモリアクセスコマンドを実行する際にＭＤＢの動作を同期させるために、バッファコマンドバスを介して制御信号を受信する。ＭＤＢ１４００は、追加のＢＣＯＭ（バッファコマンド）コードを実行して、各コマンドに対する擬似チャネルを識別し、そのＢＣＯＭコードに基づいて、ＤＲＡＭインターフェース１４３０又は１４４０の何れが使用されるかを選択する。同様に、ＨＢ－ＤＩＭＭにクワッドランク能力を提供する構成では、ＭＤＢは、例えば図９に示すように、追加のＢＣＯＭコードに基づいてデバイスの論理ランクを選択することを実施する。ラベル「ＰＣ用の追加のＢＣＯＭコード」によって示されるように、ＭＤＢ１４００は、ホストコネクタインターフェース１４５０及びＤＲＡＭインターフェース１４３０又は１４４０のうち何れかによるメモリアクセスコマンド用のＣＩＤビットに基づいて、メモリアクセスコマンドのための擬似チャネル選択を示すコマンドコードを受信し、実行し、示された擬似チャネルのためのＤＲＡＭチップに接続する。

【0050】

ＤＲＡＭインターフェース１４３０及び１４４０の各々は、ＨＢ－ＤＩＭＭ上のＤＲＡＭチップに接続する。擬似チャネルをサポートする構成の場合、ＤＲＡＭインターフェース１４３０は、第１の擬似チャネルのためのＤＲＡＭチップに接続し、第２のＤＲＡＭインターフェース１４４０は、第２の擬似チャネルのためのＤＲＡＭチップに接続する。示されるように、ホストコネクタインターフェース１４５０は、ＤＲＡＭインターフェース１４３０及び１４４０並びに制御バスのデータレートの２倍のクロックレートで動作し、この例では、６．４ＧＨｚ対３．２ＧＨｚである。概して、ＨＢ－ＤＩＭＭは、ＭＲＣＤからのコマンドに応じて動作して、ＤＲＡＭチップのデータレートでホストバスを介してＤＲＡＭチップとの間でデータを送受信する複数のＭＤＢ１４００を含む。

【0051】

バッファコントローラ１４１０は、差動受信部１４１１、複数の他の受信部１４１２、１４１３、１４１４、ＰＬＬ１４１５、複数のラッチ１４１６、１４１７、１４１８、バッファ制御ワードブロック１４２０、コマンドデコーダ及び電力管理ブロック１４２２、終端制御ブロック１４２４、インピーダンス較正ブロック１４２６、及び、遅延要素１４２８を含む。差動受信部１４１１は、ＭＲＣＤからバッファブロック信号（概してＢＣＫ）を受信し、それをＰＬＬ１４１５、及び、ラッチ１４１６、１４１７、１４１８に提供する。この実施形態では、ＰＬＬ１４１５は、ＢＣＫについては３．２ＧＨｚ及びＰＬＬ１４１５の出力については６．４ＧＨｚの例示的な周波数によって示されるように、ＢＣＫの周波数の２倍でＭＤＢ１４００内の回路を動作させるためのクロック信号を提供する周波数逓倍器を含む。受信部１４１２は、制御バス入力ＢＣＯＭ［２：０］を受信し、それをラッチ１４１６に供給し、ラッチ１４１６はそれをコマンドデコーダ及び電力管理ブロック１４２２に転送する。受信部１４１３は、チップ選択入力ＢＣＳ＿ｎを受信し、それをラッチ１４１７及び１４１８に供給し、ラッチ１４１７及び１４１８は、それをブロック１４２２に供給する。受信部１４１４は、リセット入力ＢＲＳＴ＿ｎを受信し、それをラッチ１４１８のリセット入力に供給する。

【0052】

コマンドデコーダ及び電力管理ブロック１４２２は、入力ＢＣＯＭ［２：０］への制御バス信号を受信する入力、入力ＢＣＳ＿ｎへのチップ選択信号を受信する入力、バッファ制御ワードブロック１４２０への双方向接続、及び、ホスト接続インターフェース１４５０のトランザクションコントローラ１４５１に接続された出力を有する。バッファ制御ワードブロック１４２２は、コマンドデコーダ及び電力管理ブロック１４２２への双方向接続、終端制御ブロック１４２４に接続された出力、インピーダンス較正ブロック１４２６への双方向接続、及び、トランザクション制御ブロック１４５１に接続された出力を有する。

【0053】

終端コントローラ１４２４は、概して、ホストコネクタインターフェース１４５０の終端抵抗１４６０を制御する。終端コントローラ１４２４は、ラッチ１４１８の出力に接続された第１の入力、ＰＬＬ１４１５に接続された第２の入力、及び、バッファ制御ワードブロック１４２０に接続された第３の入力を有する。インピーダンス較正ブロック１４２６は、バッファ制御ワードブロック１４２０への双方向接続、及び、インピーダンス較正出力ＺＱＣＡＬに信号を提供する出力を有する。

【0054】

ＤＲＡＭインターフェース１４３０及び１４４０の各々は、差動送信部１４３１のペア、差動受信部１４３２、終端抵抗１４３５、受信部１４３３、送信部１４３４、遅延要素１４３６、及び、ラッチ１４３７を含む。差動送信部１４３１の各々は、それぞれの出力トランザクションコントローラ１４５１に接続された入力と、トランザクションコントローラ１４５１の出力に接続された制御入力と、入力／出力ＭＤＱＳ０＿ｔ及びＭＤＱＳ０＿ｃにそれぞれ接続された出力と、を有する。差動受信部１４３２は、入力／出力ＭＤＱＳ０＿ｔ及びＭＤＱＳ０＿ｃにそれぞれ接続された２つの入力、トランザクションコントローラ１４５１に接続されたイネーブル入力、並びに、遅延要素１４３６を通してラッチ１４３７のクロック入力に接続された出力を有する。終端抵抗１４３５は、ＭＤＱＳ０＿ｔ、ＭＤＱＳ０＿ｃ及びＭＤＱ［３：０］への入力／出力に終端を選択的に適用する。受信部１４３３（４個のうち１つのみが示されている）の各々は、入力／出力ＭＤＱ［３：０］に接続された入力、ＭＤＱ基準電圧発生回路１４３８に接続された入力、及び、ラッチ１４３７を通して読み出し先入れ先出しバッファ１４５２に結合された出力を有する。送信部１４３４（１つのみが示されている）の各々は、書き込みＦＩＦＯバッファ１４５３に接続された入力、入力／出力ＭＤＱ［３：０］に接続された出力、及び、トランザクションコントローラ１４５１に接続されたイネーブル入力を有する。

【0055】

ホストコネクタインターフェース１４５０は、トランザクションコントローラ１４５１、読み出しＦＩＦＯバッファ１５４２、書き込みＦＩＦＯバッファ１４５３、差動送信部１４５５のペア、差動受信部１４５６、終端抵抗１４６０、送信部１４５７、受信部１４５８、ラッチ１４５４を含む。差動送信部１４５５の各々は、それぞれの出力トランザクションコントローラ１４５１に接続された入力と、トランザクションコントローラ１４５１の出力に接続された制御入力と、入力／出力ＤＱＳｎ＿ｔ及びＤＱＳｎ＿ｃにそれぞれ接続された出力と、を有する（ここで「ｎ」は０又は１を示し、ＭＤＢ１４００によって処理されるデータバイトの下位ニブル及び上位ニブルに個別のＤＱＳ信号が提供されることを示す）。図面を簡略化するために、ＤＱＳに対して１つの送受信部のみが示されている。差動受信部１４５６は、入力／出力ＭＤＱＳ０＿ｔ及びＭＤＱＳ０＿ｃにそれぞれ接続された２つの入力、トランザクションコントローラ１４５１に接続されたイネーブル入力、及び、ラッチ１４５４のクロック入力に接続された出力を有する。終端抵抗１４６０は、入力／出力ＤＱＳｎ＿ｔ、ＭＤＱＳｎ＿ｃ、ＤＱ［３：０］、ＤＱ［７：４］に終端を選択的に適用する。受信部１４５８（８個のうち１つのみが示されている）の各々は、入力／出力ＤＱ［３：０］、ＤＱ［７：４］に接続された入力、ＭＤＱ基準電圧発生回路１４５９に接続された入力、及び、ラッチ１４５４を通して書き込みＦＩＦＯバッファ１４５２に結合された出力を有する。送信部１４５７（１つのみが示されている）の各々は、読み出しＦＩＦＯバッファ１４５３に接続された入力、入力／出力ＭＤＱ［３：０］に接続された出力、及び、トランザクションコントローラ１４５１に接続されたイネーブル入力を有する。

【0056】

図示したように、ＤＲＡＭインターフェース１４３０及び１４４は、ＤＣＫの半分の周波数で動作する。動作中、ＨＢ－ＤＩＭＭ上のＭＲＣＤからのコマンドは、入力ＢＣＯＭ［２：０］を介して受信され、コマンドデコーダ及び電力管理ブロック１４２２によって復号される。コマンドデコーダは、受信したコマンドを解釈し、バッファ制御ワードブロック１４２０にアクセスして、トランザクションコントローラ１４５１に適切な制御ワードを提供する。バッファ制御ワードに応じて、トランザクションコントローラ１４５１は、ＤＲＡＭインターフェース１４３０及び１４４０のうち何れかを介して読み出しデータを受信して、ＤＲＡＭデータレートの２倍でホストコネクタインターフェースを介してそれを送信するか、又は、ホストコネクタインターフェースを介して書き込みデータを受信して、それを受信したデータレートの半分でＤＲＡＭインターフェース１４３０又は１４４０のうち何れかを介してそれをＤＲＡＭに書き込むように、様々な送信部、受信部及びバッファを構成する。コマンドデコーダ及び電力管理回路１４２２は、上述したような擬似チャネル構成又はクワッドランク構成を実装するために、例えば図９に示すように、ＣＩＤ及びＣＳビットをＤＲＡＭチップにマッピングするための復号論理を実装する。

【0057】

図１５は、いくつかの実施形態による、ＨＢ－ＤＩＭＭを動作させるプロセスを示すフローチャート１５００である。図示したプロセスは、擬似チャネルを採用する本明細書で提供されるＨＢ－ＤＩＭＭ構成と共に使用するのに適している。

【0058】

ブロック１５０２において、プロセスは、レジスタクロックドライバ（ＲＣＤ）において、メモリインターフェースバスを介してメモリアクセスコマンドを受信することを含む。ブロック１５０４において、コマンドのためのＣ／Ａ信号のチップ識別子（ＣＩＤ）ビットに基づいて、ＲＣＤは、少なくとも２つの擬似チャネルを提供する複数のメモリチップのうち選択されたメモリチップにメモリアクセスコマンドをマッピングする。ＲＣＤは、メモリアクセスコマンドのためのコマンド／アドレス（Ｃ／Ａ）信号を、選択されたメモリチップにルーティングする。

【0059】

ブロック１５０６において、ＲＣＤは、コマンドが実行される選択されたメモリアクセスコマンドに関連付けられた擬似チャネルを示すデータバッファコマンドコード（buffer command code、ＢＣＯＭ）を準備し、送信する。概して、ブロック１５０６はブロック１５０４と同時に実行され得る。

【0060】

ブロック１５０８において、データバッファは、データバッファコマンドコードに従って構成され、メモリから応答データを受信する。次に、ブロック１５１０において、受信したデータは、指定された擬似チャネルを対象とする適切なデータピン上のホストメモリインターフェースバス上にドライブされる。メモリからの読み出しを含むシーケンスが示されているが、同じプロセスが書き込みコマンドに対して逆方向に適用される。

【0061】

概して、本明細書で説明する実施形態によるＨＢ－ＤＩＭＭを動作させるプロセスは、複数のメモリアクセスコマンドを受信して実行することを含んでもよく、ＲＣＤ回路は、ホストバスから受信したコマンドの順序から複数のメモリアクセスコマンドを再順序付けしない。図７及び図８に関して上述したように、いくつかの実施形態におけるプロセスは、少なくとも２つの擬似チャネルに対する読み出し応答を、非インターリーブフォーマットでメモリインターフェースバスを介して送信することを含み得る。

【0062】

いくつかの実施形態によれば、方法は、ランクの異なるマッピングを用いてトレーニングモードに入ることを含み得る。既知のＨＢ－ＤＩＭＭ設計は、現在のハードウェアが２つのランクのみを包含するように制限されているので、ハードウェア制約のためにクワッドランクモジュールの４個のランクを適切にトレーニングすることができないという問題がある。いくつかの実施形態によれば、本明細書の様々な実施形態のＲＣＤ回路及びＤＢ回路にモードが追加され、それによって、トレーニング中に、２つのホスト側ＣＳ入力の各々が、論理ランク制限を回避するために２つのバックサイドランクのうち何れかにマッピングするように割り当てられる。トレーニング中、プロセスは、モードを変更して４個のランク全てに進むことができる。通常モードでは、プロセスはＣＳ／ＣＩＤ信号を採用してランクをアドレス指定する。

【0063】

図１６は、いくつかの実施形態による、ＨＢ－ＤＩＭＭ１６００を示すブロック図である。概して、ＨＢ－ＤＩＭＭ１６００は、図５の構成のように擬似チャネル当たり２ランクの構成に構成されるが、単一のＲＣＤではなく２つのＲＣＤを含む。特に、ＨＢ－ＤＩＭＭ１６００は、一次ＲＣＤ１６０２及び二次ＲＣＤ１６０４を有する。

【0064】

概して、提案されたＨＢ－ＤＩＭＭ構成は、信号の負荷に関連する問題を抱えている。この問題は、容量の拡張と、全てのモジュール信号に対する関連する二重負荷と、に関連する。この問題の解決を助けるために、第２のＲＣＤバッファが追加される。この追加により、外部ホスト対応インターフェースにより多くの負荷がかかるが、その追加の負荷は許容可能である可能性が高い。図１６の実装によって対処される追加の問題は、ＲＣＤバッファとＤＢとの間の接続性である。ＤＢは、ＲＣＤによって制御される。しかしながら、２つのＲＣＤを使用して、ＨＢ－ＤＩＭＭモジュールは、一次ＲＣＤ及び二次ＲＣＤを指定することによって、何れがデータバッファを制御するかを決定する。両方のＲＣＤは、ホストインターフェースに接続され、したがって、何れのコマンドが他方のＲＣＤによって実施されるかを認識している。これにより、一次ＲＣＤは、二次ＲＣＤがＰＣ１のためのＤＲＡＭチップと通信している間に、一次ＲＣＤ自身及び二次ＲＣＤの両方のＤＢを制御することができる。この問題を解決する別の方法は、ＲＣＤ間に補助通信バスを追加することである。そのような構成は、「ＤＢ調整」とラベル付けされた任意選択の双方向接続によって示されているが、第１の解決策よりも多くのリソースを必要とする。

【0065】

ＨＢ－ＤＩＭＭ１６００のＲＣＤ回路は、複数の擬似チャネルのうち第１の擬似チャネル（ＰＣ０）のためのＤＲＡＭチップの第１のセットへのコマンドを実行するための一次ＲＣＤ１６０２と、複数の擬似チャネルのうち第２の擬似チャネルのためのＤＲＡＭチップの第２のセットへのコマンドを実行するための二次ＲＣＤ１６０４と、を採用する。一次ＲＣＤ１６０２は、データバッファチップ（ＭＤＢ）を制御して、第１及び第２の擬似チャネルについてのデータを送信するように指示する。

【0066】

本明細書に説明される基準電圧発生回路、或いは、その任意の部分を含む集積回路又は複数の集積回路は、プログラムによって読み取られて使用され得るデータベース又は他のデータ構造の形態で、コンピュータアクセス可能データ構造によって記述又は表されて、直接的に又は間接的に、集積回路を製造し得る。例えば、本データ構造は、ベリログ又はＶＨＤＬ等の高位設計言語（high level design language、ＨＤＬ）におけるハードウェア機能の挙動レベル記述又はレジスタ転送レベル（register transfer level、ＲＴＬ）記述であってもよい。記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成することができる合成ツールによって読み取ることができる。ネットリストは、集積回路を含むハードウェアの機能も表すゲートのセットを含む。ネットリストは、次に、マスクに適用される幾何学的形状を記述するデータセットを生成するために配置され、ルーティングされてもよい。次に、マスクを、様々な半導体製造工程で使用して、集積回路を製造してもよい。代替的に、コンピュータアクセス可能記憶媒体上のデータベースは、所望の場合、ネットリスト（合成ライブラリの有無にかかわらず）若しくはデータセット、又は、グラフィック・データ・システム（Graphic Data System、ＧＤＳ）ＩＩデータであってもよい。

【0067】

特定の実施形態を説明してきたが、これらの実施形態に対する様々な修正が当業者には明らかであろう。例えば、図４、図７、図８に示されるようなコマンドの特定のタイミングが変更され得る。更に、本明細書の様々な特徴は、様々なサブコンビネーションで使用されてもよい。ＲＣＤは、単一のＲＣＤチップ又は協働する一対のＲＣＤとして回路内に具現することができる。ＨＢ－ＤＩＭＭは、本明細書のクワッドランク構成と擬似チャネル構成との間でモードを変更するようにプログラム可能であるＲＣＤ回路及びＤＢ回路を用いて構築され得るか、又は、一方若しくは他方のみを実行するように構築され得る。

【0068】

したがって、添付の特許請求の範囲は、開示された実施形態の範囲に含まれる開示された実施形態の全ての変更を網羅することを意図している。

【図1】