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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2024-11-28
(54)【発明の名称】低電力キャッシュ
(51)【国際特許分類】
G06F 12/0895 20160101AFI20241121BHJP
【ＦＩ】
G06F12/0895 100
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024537041
(86)(22)【出願日】2022-12-13
(85)【翻訳文提出日】2024-07-23
(86)【国際出願番号】 US2022052644
(87)【国際公開番号】W WO2023121914
(87)【国際公開日】2023-06-29
(31)【優先権主張番号】17/556,257
(32)【優先日】2021-12-20
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】591016172
【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
(74)【代理人】
【識別番号】100108833
【弁理士】
【氏名又は名称】早川 裕司
(74)【代理人】
【識別番号】100111615
【弁理士】
【氏名又は名称】佐野 良太
(74)【代理人】
【識別番号】100162156
【弁理士】
【氏名又は名称】村雨 圭介
(72)【発明者】
【氏名】ヴィドヒャナサン カリヤナスンダラム
(72)【発明者】
【氏名】ジョン ウー
(72)【発明者】
【氏名】チンタン エス． パテル
【テーマコード（参考）】
5B205
【Ｆターム（参考）】
5B205JJ05
5B205KK14
5B205MM01
5B205MM03
5B205NN42
5B205NN47
5B205NN83
5B205QQ02
(57)【要約】
キャッシュは、上流ポートと、各々がライン幅を有するキャッシュラインを記憶するためのキャッシュメモリと、キャッシュコントローラと、を含む。キャッシュコントローラは、上流ポート及びキャッシュメモリに結合されている。上流ポートは、ライン幅未満の転送幅を有するデータワードを転送する。キャッシュコントローラは、キャッシュラインフィルに応じて、転送幅を有するデータワードのシーケンスについてのデータバス反転情報を選択的に判定し、キャッシュラインフィルについての選択された反転データワードとともにデータバス反転情報をキャッシュメモリに記憶する。
【選択図】図５
【選択図】図５
【特許請求の範囲】
【請求項1】
キャッシュであって、上流ポートと、
各々がライン幅を有するキャッシュラインを記憶するためのキャッシュメモリと、
前記上流ポート及び前記キャッシュメモリに結合されたキャッシュコントローラであって、前記上流ポートは、前記ライン幅未満の転送幅を有するデータワードを転送し、前記キャッシュコントローラは、キャッシュラインフィルに応じて、前記転送幅を有するデータワードのシーケンスについてのデータバス反転情報を選択的に判定し、前記キャッシュラインフィルについての選択された反転データワードとともに、前記データバス反転情報を前記キャッシュメモリに記憶する、キャッシュコントローラと、を備える、
キャッシュ。
【請求項2】
前記キャッシュコントローラは、前記上流ポートに結合されたデータ評価回路であって、連続するデータワードの各ペアのデータビットの遷移数が前記転送幅の半分を超えるか否かを判定し、超える場合に、対応するデータバス反転ビットを前記キャッシュメモリに設定するデータ評価回路を備える、
請求項１のキャッシュ。
【請求項3】
前記データ評価回路は、第１のキャッシュラインの閾値数を超えるデータワードがゼロの値を有するか否かを判定し、前記キャッシュコントローラは、前記閾値数を超えるデータワードがゼロの値を有する場合に、前記第１のキャッシュラインのゼロ値マスク状態と、各データワードがゼロの値を有するか否かを示す各データワードのゼロ値ビットと、を記憶する、
請求項２のキャッシュ。
【請求項4】
前記データ評価回路は、前記ゼロ値マスク状態に応じて、前記データワードのシーケンスについての前記データバス反転情報を判定することと、前記キャッシュラインフィルについての前記選択された反転データワードとともに前記データバス反転情報を前記キャッシュメモリに記憶することと、を抑制する、
請求項３のキャッシュ。
【請求項5】
前記データ評価回路は、前記ゼロ値マスク状態に応じて、前記データワードのシーケンスについての前記データバス反転情報を判定することと、前記キャッシュラインフィルについての前記選択された反転データワードとともに前記データバス反転情報を前記キャッシュメモリに記憶することと、を抑制する、請求項３のキャッシュ。
【請求項6】
前記キャッシュコントローラに結合され、下位レベルメモリシステムに結合されるように適合された下流ポートを備える、請求項１のキャッシュ。
【請求項7】
データ処理システムであって、複数のメモリアクセスリクエスタと、
複数のメモリアクセスレスポンダと、
前記複数のメモリアクセスリクエスタを前記複数のメモリアクセスレスポンダに選択的に結合するためのデータファブリックと、
前記データファブリックに結合されたキャッシュと、を備え、
前記キャッシュは、
各々がライン幅を有するキャッシュラインを記憶するためのキャッシュメモリと、
前記キャッシュメモリに結合され、前記ライン幅未満の転送幅を有するデータワードを転送するためのキャッシュコントローラであって、前記キャッシュコントローラは、キャッシュラインフィルに応じて、前記転送幅を有するデータワードのシーケンスについてのデータバス反転情報を選択的に判定し、前記キャッシュラインフィルについての選択された反転データワードとともに、前記データバス反転情報を前記キャッシュメモリに記憶する、キャッシュコントローラと、を備える、
データ処理システム。
【請求項8】
前記キャッシュコントローラは、前記データファブリックに結合されたデータ評価回路であって、連続するデータワードの各ペアのデータビットの遷移数が前記転送幅の半分を超えるか否かを判定し、超える場合に、前記キャッシュメモリ内の対応するデータバス反転ビットを設定するデータ評価回路を備える、
請求項７のデータ処理システム。
【請求項9】
前記データ評価回路は、第１のキャッシュラインの閾値数を超えるデータワードがゼロの値を有するか否かを判定し、前記キャッシュコントローラは、前記閾値数を超えるデータワードがゼロの値を有する場合に、前記第１のキャッシュラインのゼロ値マスク状態と、各データワードが前記ゼロの値を有するか否かを示す各データワードのゼロ値ビットと、を記憶する、
請求項８のデータ処理システム。
【請求項10】
前記データ評価回路は、前記ゼロ値マスク状態に応じて、前記データワードのシーケンスについての前記データバス反転情報を判定することと、前記キャッシュラインフィルについての前記選択された反転データワードとともに前記データバス反転情報を前記キャッシュメモリに記憶することと、を抑制する、
請求項９のデータ処理システム。
【請求項11】
前記データ評価回路は、前記ゼロ値マスク状態に応じて、前記データワードのシーケンスについての前記データバス反転情報を判定することと、前記キャッシュラインフィルについての前記選択された反転データワードとともに前記データバス反転情報を前記キャッシュメモリに記憶することと、を抑制する、請求項９のデータ処理システム。
【請求項12】
前記キャッシュは、前記データファブリックに結合された上流ポートと、下位レベルメモリシステムに結合された下流ポートと、を有する、請求項７のデータ処理システム。
【請求項13】
前記下位レベルメモリシステムは、前記キャッシュの前記下流ポートに結合されたメモリコントローラと、
前記メモリコントローラに結合された物理層インターフェースと、
前記物理層インターフェースに結合されたダイナミックランダムアクセスメモリと、を備える、
請求項１２のデータ処理システム。
【請求項14】
前記データファブリックは、前記複数のメモリアクセスリクエスタの各々と前記複数のメモリアクセスレスポンダの各々との間のクロスバースイッチングを使用して仮想接続を確立する、請求項７のデータ処理システム。
【請求項15】
前記複数のメモリアクセスリクエスタは、各々が少なくとも１つのキャッシュを有する複数の中央処理ユニットコアを備え、前記キャッシュは、キャッシュ階層のラストレベルキャッシュ（ＬＬＣ）である、請求項７のデータ処理システム。
【請求項16】
キャッシュを有するデータ処理システムのエネルギー消費を低減する方法であって、キャッシュラインを受信することであって、前記キャッシュラインは複数のデータワードを含む、ことと、
前記キャッシュラインの状態をデータ反転マスク状態に設定することと、
各データワードについて、データワード内の複数のデータビットの半分超が前のデータワードと前記データワードとの間で遷移するか否かを判定することと、
遷移する場合に、反転データワードを前記キャッシュに記憶する前に前記データワード内の前記複数のデータビットの各々を反転し、対応するデータバス反転ビットを設定することと、
遷移しない場合に、前記複数のデータビットの何れも反転せずに前記データワードを前記キャッシュに記憶し、前記対応するデータバス反転ビットをクリアすることと、を含む、
方法。
【請求項17】
ゼロの値を有する前記キャッシュライン内のデータワードの数が閾値以上であるかどうかを判定することと、前記ゼロの値を有する前記キャッシュライン内の前記データワードの数が前記閾値以上である場合に、
前記キャッシュラインの状態をゼロ値マスク状態に設定することと、
ゼロ以外の値を有する前記キャッシュラインの各データワードについて、対応する反転マスクビットをクリアし、前記データワードを前記キャッシュに書き込むことと、
ゼロの値を有する前記キャッシュラインの各データワードについて、対応する反転マスクビットを設定し、前記キャッシュへの前記データワードの書き込みを抑制することと、を含む、
請求項１６の方法。
【請求項18】
受信したキャッシュラインの何れかのデータワードがマスクされているか否かを判定することと、前記受信したキャッシュラインの何れかのデータワードがマスクされている場合に、マスクされていないデータワードを前記キャッシュに書き込むことと、
前記マスクされていないデータワードを前記キャッシュに書き込んだ後に、前記キャッシュライン内の何れかのデータワードがマスクされたままであるかどうかを判定することと、
前記キャッシュライン内の少なくとも１つのデータワードがマスクされたままである場合に、前記キャッシュラインの状態を書き込みマスク状態に設定することと、
前記キャッシュライン内のデータワードがマスクされたままでない場合に、前記キャッシュラインの状態を通常状態に設定することと、を含む、
請求項１６の方法。
【請求項19】
キャッシュラインフィルに応じて前記キャッシュラインを受信することを含む、請求項１６の方法。
【請求項20】
上位レベルキャッシュからの前記キャッシュラインの追い出しに応じて、前記キャッシュラインを受信することを含む、請求項１６の方法。
【発明の詳細な説明】
【背景技術】
【0001】
ラップトップ、ノートブック、スマートフォン、タブレット等のコンピュータシステムは、典型的には、単一の集積回路チップ上にコンピュータシステムの多くのコンポーネントを集積するシステムオンチップ（system-on-chip、ＳＯＣ）を含む。例えば、ＳＯＣは、１つ以上の中央処理装置（central processing unit、ＣＰＵ）コアと、グラフィックスコントローラと、外部メモリコンポーネントにインターフェースするための１つ以上メモリコントローラと、オフチップ入力／出力周辺回路にインターフェースするための入力／出力コントローラと、を含み得る。これらのデバイスの多くは、バッテリによって電力供給されるポータブルアプリケーションにおいて動作するので、低電力消費は、これらのＳＯＣの重要な特徴となっている。
【0002】
ＳＯＣ内の機能ブロックは、広い内部バスにわたって互いにデータを交換する。例えば、ＣＰＵは、メモリコントローラを介してデータをオンチップに運び、後のアクセスのためにコピーを保存しながら、データをＣＰＵに回送するキャッシュを介して外部メモリに記憶されたデータを要求し得る。これらのアクセスは、典型的に、広い内部バスにわたって複数のサイクルで発生する。ＳＯＣが複数のサイクルにわたってバス上でデータを伝導する場合、平均して多くのデータラインが論理状態を切り替え、これは、高容量性バスラインを繰り返し記憶及び放電し、電力消費を増加させる。加えて、これらの信号ラインは、ほぼ同時に論理状態を切り替えるので、それらは、グリッチ、ノイズ、信号スキュー、及び、ＳＯＣ内の隣接する信号ライン及び回路に対する他の望ましくない影響を引き起こし得る電力及び接地バウンスを引き起こす。
【図面の簡単な説明】
【0003】
【発明を実施するための形態】
【0004】
以下の説明において、異なる図面における同一の符号の使用は、同様のアイテム又は同一のアイテムを示す。別段の言及がなければ、「結合される（coupled）」という単語及びその関連する動詞形は、当該技術分野で周知の手段による直接接続及び間接電気接続の両方を含み、また、別段の言及がなければ、直接接続の任意の記述は、好適な形態の間接電気接続を使用する代替の実施形態も同様に意味する。
【0005】
キャッシュは、上流ポートと、各々がライン幅を有するキャッシュラインを記憶するためのキャッシュメモリと、キャッシュコントローラと、を含む。キャッシュコントローラは、上流ポート及びキャッシュメモリに結合される。上流ポートは、ライン幅未満の転送幅を有するデータワードを転送する。キャッシュラインフィルに応じて、キャッシュコントローラは、転送幅を有する一連のデータワードについてのデータバス反転情報を選択的に判定し、キャッシュラインフィルについての選択された反転データワードとともにデータバス反転情報をキャッシュメモリに記憶する。
【0006】
データ処理システムは、複数のメモリアクセスリクエスタと、複数のメモリアクセスレスポンダと、複数のメモリアクセスリクエスタを複数のメモリアクセスレスポンダに選択的に結合するためのデータファブリックと、キャッシュと、を含む。キャッシュは、データファブリックに結合され、キャッシュメモリ及びキャッシュコントローラを含む。キャッシュメモリは、各々がライン幅を有するキャッシュラインを記憶する。キャッシュコントローラは、キャッシュメモリに結合され、ライン幅未満の転送幅を有するデータワードを転送する。キャッシュラインフィルに応じて、キャッシュコントローラは、転送幅を有する一連のデータワードについてのデータバス反転情報を選択的に判定し、キャッシュラインフィルについての選択された反転データワードとともにデータバス反転情報をキャッシュメモリに記憶する。
【0007】
キャッシュを有するデータ処理システムのエネルギー消費を低減する方法は、キャッシュラインを受信することを含み、キャッシュラインは、複数のデータワードを含む。キャッシュラインの状態は、データ反転マスク状態に設定される。各データワードについて、データワード内の複数のデータビットの半分超が、前のデータワードとデータワードとの間で遷移するかどうかが判定される。遷移する場合、反転データワードをキャッシュに記憶する前にデータワード内の複数のデータビットの各々を反転し、対応するデータバス反転ビットが設定される。遷移しない場合、データワードは、複数のデータビットの何れも反転せずにキャッシュに記憶され、対応するデータバス反転ｂｉがクリアされる。
【0008】
図１は、先行技術において既知のキャッシュライン１００のブロック図である。キャッシュライン１００は、概して、ラインアドレス１１０、ライン状態１２０、最長時間未使用（least recently used、ＬＲＵ）ビット１３０、及び、データフィールド１４０を含む。
【0009】
ラインアドレス１１０は、メインメモリ内のキャッシュラインの場所を指し示し、メモリアドレスの一部である。例えば、データフィールド１４０が６４バイトのデータを記憶する場合、ラインアドレス１１０は、メモリアドレスの最下位６ビットを除く全てを含み、残りのアドレスビットは、データフィールド１４０内のデータ要素の順序で伴われる。
【0010】
ライン状態１２０及びＬＲＵビット１３０は、キャッシュライン１００用のメタデータを記憶する。ライン状態１２０は、システム内の他のキャッシュ間のライン交換及びコヒーレンシを含む様々な目的に有用なキャッシュラインの状態を指し示す。典型的な実施形態では、ライン状態１２０は、「ＭＯＥＳＩ」プロトコルを実装するためのビットのセットを記憶する。ＭＯＥＳＩプロトコルによれば、ライン状態１２０は、キャッシュラインが変更されたこと（Ｍ）、キャッシュラインが排他的（Ｅ）若しくは共有（Ｓ）であること、又は、キャッシュラインが無効（Ｉ）であることを指し示すビットを含む、ラインが何れのＭＯＥＳＩ状態にあるかを指し示す。所有（Ｏ）状態は、１つのキャッシュでラインが変更され、他のキャッシュに共有コピーが存在する可能性があり、メモリ内のデータが古くなっていることを指し示す。このプロトコルを使用して、キャッシュは、システム内の別のキャッシュ内で更新されたコピーを見つけるかどうかを判定することができる。ＭＯＥＳＩプロトコル及びこれらの特定のビットは、使用され得るライン状態の単なる例である。ＬＲＵビット１３０は、キャッシュラインの古さを指し示す。キャッシュが満杯であり、別のラインからのデータを要求する場合、キャッシュコントローラは、新しいキャッシュラインを記憶する場所を見つけなければならず、ＬＲＵビット１３０を使用して、何れのラインを追い出す（エビクトする）かを判定する。
【0011】
データフィールド１４０は、キャッシュラインのデータを含む。上述した６４Ｂキャッシュラインの例では、キャッシュは、典型的に、６４Ｂのデータ全てをデータフィールド１４０に記憶するか、又は、６４Ｂのデータ全てをそこから読み取るのに数サイクルを必要とする。例えば、キャッシュの外部データバスが３２ビット幅である場合、キャッシュラインの別の場所への転送は、１６サイクルかかる。そのような転送は、高い作業負荷の期間中に頻繁に発生し、バス転送中にかなりの量の電力を消費する可能性がある。
【0012】
図２は、いくつかの実施形態による、データ処理システム２００のブロック図である。データ処理システム２００は、ＳＯＣ２１０の形態のデータプロセッサと、低電力ダブルデータレートシンクロナスダイナミックランダムアクセスメモリ（low-power Double Data Rate synchronous dynamic random-access memory、ＬＰＤＤＲｘ ＳＤＲＡＭ）の形態の外部メモリ３７２，２８３と、を含む。実際のデータ処理システムの多くの他のコンポーネントが典型的に存在するが、本開示を理解することに関連せず、説明を容易にするために図２には示されていない。
【0013】
ＳＯＣ２１０は、概して、システム管理ユニット（system management unit、ＳＭＵ）２１１と、システム管理ネットワーク（system management network、ＳＭＮ）２１２と、「ＣＣＸ」とラベル付けされた中央処理ユニット（ＣＰＵ）コア複合体２２０と、「ＧＦＸ」とラベル付けされたグラフィックスコントローラ２３０と、リアルタイムクライアントサブシステム２４０と、メモリ／クライアントサブシステム２５０と、データファブリック２６０と、メモリチャネル２７０及び２８０と、周辺コンポーネントインターフェースエクスプレス（Peripheral Component Interface Express、ＰＣＩｅ）サブシステム２９０と、最終レベルキャッシュとして動作し、「ＬＬＣ」とラベル付けされたキャッシュ５００と、を含む。当業者によって理解されるように、ＳＯＣ２１０は、全ての実施形態に存在するこれらの要素の全てを有していなくてもよく、更に、その中に含まれる追加の要素を有してもよい。
【0014】
ＳＭＵ２１１は、ＳＭＮ２１２を介してＳＯＣ２１０内の主要コンポーネントに双方向に接続される。ＳＭＮ２１２は、ＳＯＣ２１０のための制御ファブリックを形成する。ＳＭＵ２１１は、ＳＯＣ２１０上のリソースの動作を制御してそれらの間の通信を同期させるローカルコントローラである。ＳＭＵ２１１は、ＳＯＣ２１０上の様々なプロセッサのパワーアップシーケンシングを管理し、リセット、イネーブル及び他の信号を介して複数のオフチップデバイスを制御する。ＳＭＵ２１１は、ＳＯＣ２１０のコンポーネントのそれぞれにクロック信号を与えるために、位相ロックループ（phase locked loop、ＰＬＬ）等の１つ以上のクロックソース（図示せず）を含む。また、ＳＭＵ２１１は、様々なプロセッサ及び他の機能ブロックのための電力を管理し、適切なＰ状態を判定するためにＣＰＵコア複合体２２０内のＣＰＵコア及びグラフィックスコントローラ２３０から測定された電力消費値を受信することができる。
【0015】
ＣＰＵコア複合体２２０は、ＣＰＵコアのセットを含み、その各々は、ＳＭＮ２１２を介してＳＭＵ２１１に双方向に接続される。各ＣＰＵコアは、ラストレベルキャッシュのみを他のＣＰＵコアと共有する単一コアであってもよいし、クラスタ内の他のコアの全てではないが一部と組み合わされてもよい。
【0016】
グラフィックスコントローラ２３０は、ＳＭＮ２１２を介してＳＭＵ２１１に双方向に接続されている。グラフィックスコントローラ２３０は、頂点処理、フラグメント処理、シェーディング、テクスチャブレンディング等のグラフィックス処理を高度に統合された並列方式で実行することができる高性能グラフィックス処理ユニットである。グラフィックスコントローラ２３０は、その動作を実行するために、外部メモリへの周期的なアクセスを必要とする。図２に示される実施形態では、グラフィックスコントローラ２３０は、統合メモリアーキテクチャとして知られるアーキテクチャである、ＣＰＵコア複合体２２０内のＣＰＵコアと共通メモリサブシステムを共有する。ＳＯＣ２１０は、ＣＰＵとＧＰＵの両方を含むので、加速処理ユニット（accelerated processing unit、ＡＰＵ）とも呼ばれる。
【0017】
リアルタイムクライアントサブシステム２４０は、代表的なリアルタイムクライアント２４２及び２４３等のリアルタイムクライアントのセットと、「ＭＭ ＨＵＢ」とラベル付けされたメモリ管理ハブ２４１と、を含む。各リアルタイムクライアントは、ＳＭＮ２１２を介してＳＭＵ２１１に双方向接続され、メモリ管理ハブ２４１に双方向接続される。リアルタイムクライアントは、画像信号プロセッサ（image signal processor、ＩＳＰ）、オーディオコーダ－デコーダ（コーデック）、モニタ上に表示するためにグラフィックスコントローラ２３０によって生成されたオブジェクトをレンダリング及びラスタ化するディスプレイコントローラ等のように、データの周期的な移動を必要とする任意のタイプの周辺コントローラであり得る。
【0018】
メモリ／クライアントサブシステム２５０は、代表的なメモリ／クライアントデバイス２５２及び２５３等のメモリ要素又は周辺コントローラのセットと、「ＳＹＳＨＵＢ／ＩＯＨＵＢ」とラベル付けされたシステム及び入力／出力ハブ２５１と、を含む。各メモリ／クライアントデバイスは、ＳＭＮ２１２を介してＳＭＵ２１１に双方向に接続され、システム及び入力／出力ハブ２５１に双方向に接続される。メモリ／クライアントデバイスは、不揮発性メモリ、スタティックランダムアクセスメモリ（static random-access memory、ＳＲＡＭ）、シリアルアドバンストテクノロジーアタッチメント（Serial Advanced Technology Attachment、ＳＡＴＡ）インターフェースコントローラ等の外部ディスクコントローラ、ユニバーサルシリアルバス（universal serial bus、ＵＳＢ）コントローラ、システム管理ハブ等のように、非周期的にデータを記憶するか又はデータへのアクセスを必要とする回路である。
【0019】
データファブリック２６０は、ＳＯＣ２１０におけるトラフィックのフローを制御する相互接続である。データファブリック２６０は、ＳＭＮ２１２を介してＳＭＵ２１１に双方向に接続され、ＣＰＵコア複合体２２０、グラフィックスコントローラ２３０、メモリ管理ハブ２４１、システム、及び、入力／出力ハブ２５１に双方向に接続される。データファブリック２６０は、ＳＯＣ２１０における様々なデバイスの何れかの間にてメモリ・マップド・アクセスの要求と応答をルーティングするためのクロスバースイッチを含む。データファブリックは、システム構成に基づいてメモリアクセスの送信先を判定するために基本入出力システム（basic input/output system、ＢＩＯＳ）によって規定されるシステムメモリマップ、及び、各仮想接続のためのバッファも含む。
【0020】
メモリチャネル２７０及び２８０は、外部メモリ２７３及び２８３との間のデータの転送を制御する回路である。メモリチャネル２７０は、メモリコントローラ２７１と、外部メモリ２７３に接続された「ＰＨＹ」とラベル付けされた物理インターフェース回路２７２と、によって形成される。メモリコントローラ２７１は、ＳＭＮ２１２にわたってＳＭＵ２１１に双方向に接続され、上流ポートと、下流ポートと、を有する。物理インターフェース回路２７２は、メモリコントローラ２７１に双方向に接続される上流ポートと、外部メモリ２７３に双方向に接続される下流ポートと、を有する。同様に、メモリチャネル２８０は、メモリコントローラ２８１と、外部メモリ２８３に接続された物理インターフェース回路２８２と、によって形成される。メモリコントローラ２８１は、ＳＭＮ２１２を介してＳＭＵ２１１に双方向に接続され、データファブリック２６０に双方向に接続された上流ポートと、下流ポートと、を有する。物理インターフェース回路２８２は、メモリコントローラ２８１に双方向に接続される上流ポートと、外部メモリ２８３に双方向に接続される下流ポートと、を有する。キャッシュ５００は、ＳＭＮ２１２にわたってＳＭＵ２１１に双方向に接続され、データファブリック２６０に双方向に接続された上流ポートと、メモリコントローラ２７１の上流ポートに接続された下流ポートと、を有する。
【0021】
周辺コンポーネントインターフェースエクスプレス（ＰＣＩｅ）サブシステム２９０は、ＰＣＩｅコントローラ２９１及びＰＣＩｅ物理インターフェース回路２９２を含む。ＰＣＩｅコントローラ２９１は、ＳＭＮ２１２を介してＳＭＵ２１１に双方向に接続され、システム及び入力／出力ハブ２５１に双方向に接続された上流ポートと、下流ポートと、を有する。ＰＣＩｅ物理インターフェース回路２９２は、ＰＣＩｅコントローラ２９１に双方向に接続された上流ポートと、図２に示されていないＰＣＩｅファブリックに双方向に接続された下流ポートと、を有する。ＰＣＩｅコントローラは、ＰＣＩｅスイッチ、ルータ及びデバイスを含むＰＣＩｅネットワークへの接続のために、ＰＣＩｅシステムのＰＣＩｅルート複合体を形成することができる。
【0022】
動作では、ＳＯＣ２１０は、単一チップ上に、ＣＰＵコア複合体２２０及びグラフィックスコントローラ２３０を含む、コンピューティングデバイス及びストレージデバイスの複雑な取り合わせを統合する。これらのコントローラのほとんどは周知であり、これ以上説明しない。ＳＯＣ２１０は、これらのデータ要素間でデータを高速で伝導するための複数の内部バスを含む。例えば、ＣＰＵコア複合体２２０は、データファブリック２６０の上流ポートを介して高速３２ビットバスを介してデータにアクセスする。データファブリック２６０は、その上流ポートに接続された複数のメモリアクセスエージェントの何れかと、その下流ポートに接続されたメモリアクセスレスポンダとの間のアクセスを多重化する。多数のメモリアクセスエージェント及びメモリアクセスレスポンダのために、内部バスラインの数も非常に同様に多く、データファブリック２６０内のクロスバースイッチは、これらのワイドバスを多重化して、メモリアクセスリクエスタとメモリアクセスレスポンダとの間の仮想接続を形成する。
【0023】
また、様々な処理ノードは、それら自身のキャッシュ階層を維持する。典型的な構成では、ＣＰＵコア複合体２２０は、４つのＣＰＵコアを含み、各ＣＰＵコアは、それ自体の専用のレベル１（Ｌ１）キャッシュ及びレベル２（Ｌ２）キャッシュを有し、クラスタ内の４つのＣＰＵコア間で共有されるレベル３（Ｌ３）キャッシュを有する。この例では、キャッシュ５００は、レベル４（Ｌ４）キャッシュを形成するが、ＣＰＵコア複合体２２０内のキャッシュ階層の内部編成にかかわらず、キャッシュ階層内の最終レベルキャッシュとして動作する。一例では、キャッシュ５００は、ＳＯＣ２１０内の任意のより高いレベルのキャッシュに記憶された任意のキャッシュラインがキャッシュ５００にも記憶される、包含的キャッシュ（inclusive cache）を実装する。別の例では、キャッシュ５００はビクティムキャッシュであり、キャッシュラインを含み、キャッシュラインの各々は、より早い時点でデータプロセッサによって要求されたデータを含有していたが、最終的には最長時間未使用キャッシュラインになり、全ての上位層キャッシュから追い出される。
【0024】
本明細書で説明する様々な実施形態によれば、キャッシュ５００は、データが内部バスにわたって転送される場合の遷移数を低減するために、各キャッシュライン内のデータを反転フォーマットで選択的に記憶する。これは、連続するデータ要素間のバスビットレーン上の遷移数を分析し、転送において消費されるエネルギーの最小量に基づいて後続の遷移を反転させるかどうかを判定することによって行われる。この特徴を実施するかどうかの決定自体は、データの他の特性に基づいて選択される。全体として、ほんの数個の余分なメタデータビット及び少数のフォーマットビットに対して、ＳＯＣ２１０を通じたデータの転送は、より電力効率の良い方式で行うことができ、典型的な作業負荷の下でＳＯＣ２１０の全体的な電力消費を大幅に低減する。電力節約は、高速で切り替わるキャッシュ５００へのバスを有するデータ処理システムにおいてだけでなく、より遅い速度で切り替わる可能性があるが、より大きい及び／又はより長いバスを有するデータ処理システムにおいても重要であり得る。
【0025】
図３は、いくつかの実施形態による、図２のキャッシュ５００において使用できるキャッシュライン３００のフォーマットのブロック図である。キャッシュライン３００は、概して、ラインアドレス３１０、ライン状態３２０、データステータスフィールド３３０、ＬＲＵビット３４０、及び、データフィールド３５０を含む。ラインアドレス３１０、ライン状態３２０及びＬＲＵビット３４０は、上述したラインアドレス１１０、ライン状態１２０及びＬＲＵビット１３０と同様に機能する。
【0026】
データフィールド３５０は、データ、及び、関連するダブルワードの状態を指し示す「ＳＦ」とラベル付けされた追加の特殊機能ビットを記憶する。例えば、「ＳＦ１５」とラベル付けされた特殊機能ビットは、「ＤＷＯＲＤ１５」とラベル付けされたデータのダブルワード用の特殊機能ビットを記憶し、「ＳＦ１４」とラベル付けされた特殊機能ビットは、「ＤＷＯＲＤ１４」とラベル付けされたデータのダブルワード用の特殊機能ビットを記憶し、以下同様である。図３に示す例では、キャッシュライン３００は、各ダブルワードが３２ビットを含有する１６個のダブルワードに編成された６４Ｂのデータを記憶する。したがって、各ダブルワードは、キャッシュラインがアクセスされ、ライトバック又は追い出し中にメインメモリにライトバックされる場合等に、そのビットがＳＯＣ２１０の内部バス上の同じバスサイクル中に送信されるデータ要素を記憶する。
【0027】
データステータスフィールド３３０は、ライン状態３２０及びＬＲＵビット３４０とともに、キャッシュライン３００のメタデータを記憶する。データステータスフィールド３３０は、データフィールド３５０にデータがどのように記憶されているかを指し示す。図３に示す実施形態では、データステータスフィールド３３０は、４つの可能な状態のうち何れかを符号化する「ＤＳ［１］」及び「ＤＳ［０］」とラベル付けされた２つのビットを含む。
【0028】
ＤＳ［１：０］＝００である第１の状態では、データはデータフィールド３５０に正常に、すなわち反転されずに記憶される。ＳＦビットはドントケア（don’t-cares）であり、データは通常通りデータフィールド３５０に記憶され、そこから読み取られる。
【0029】
ＤＳ［１：０］＝０１である第２の状態では、データは、ダブルワードごとにゼロ値マスク（zero value mask、ＺＶＭ）ビットを含むＳＦビットとともに記憶される。典型的なデータ構造では、多くのデータ要素が０の値を有する。ダブルワードが０の値を有する場合、データフィールドに０を明示的に記憶し、転送中にバス上のビットを切り替える必要はない。したがって、余分なＺＶＭビットが実際の値をドントケアにするので、キャッシュ５００は、データの記憶及び読み出しを抑制することによって電力を節約する。
【0030】
ＤＳ［１：０］＝１０である第３の状態では、データは、ダブルワードごとにデータ反転マスク（data inversion mask、ＤＩＭ）ビットを含むＳＦビットとともに記憶される。この場合、ＳＦビットは、対応するダブルワードが反転形式で記憶されていることを指し示すために１であり、対応するダブルワードが非反転形式で記憶されていることを指し示すために０である。ＤＩＭモードにある場合、任意の特定のデータ要素を反転させるかどうかに関する決定は、データフィールド３５０によって指し示されるシーケンス内の所定のダブルワードと後続のダブルワードとの間の遷移数を分析することによって行われる。例えば、ＤＷＯＲＤ０からＤＷＯＲＤ１への３２ビットの遷移数が１６ビットより大きい場合、ＳＦ１は１に設定され、ＤＷＯＲＤ１は反転フォーマットでそのキャッシュラインに記憶される。次いで、後続のアクセスにおいて、データバス上の遷移数が低減され、動作中の電力が節約される。
【0031】
ＤＳ［１：０］＝１１である第４の状態では、データは、ダブルワードごとに書き込みビットを含有するＳＦビットとともに記憶される。書き込みマスクモードでは、変更されないダブルワードは、バス上の値の状態を変更する必要がない。
【0032】
キャッシュ５００は、データの値に応じて、ＤＡＴＡ ＳＴＡＴＵＳ状態を選択的に設定する。次に、ＤＡＴＡ ＳＴＡＴＵＳ状態を判定するアルゴリズムについて説明する。
【0033】
図４は、いくつかの実施形態による、図２のキャッシュ５００がデータステータスフィールドを設定することをどのように決定するかを反映するフロー４００のフローチャートである。フローは、キャッシュラインの割り当てに対応するボックス４１０で開始する。アクションボックス４２０において、キャッシュ５００は、メインメモリから（例えば、キャッシュラインフィル動作の場合）又はデータファブリック２６０から（例えば、ライトバック動作の場合）データ要素を受信する。決定ボックス４３０において、キャッシュ５００は、例えば、特定のダブルワードのみが変更されるライトバックの場合に発生するであろう、何れかのダブルワードがマスクされているかどうかを判定する。
【0034】
何れかのダブルワードがマスクされている場合、アクションボックス４４０において、キャッシュ５００は、マスクされていないダブルワードをキャッシュラインに書き込む。決定ボックス４４１において、キャッシュ５００は、何れかのダブルワードが無効とマークされているかどうかを判定する。マークされている場合、フローは、ライン状態をＷＭに設定するアクションボックス４４２、次に、フロー４００が終了するアクションボックス４４３に進む。マークされていない場合、フローは、ライン状態をＮＯＲＭＡＬに設定するアクションボックス４４４、次に、フロー４００が終了するアクションボックス４４５に進む。
【0035】
ダブルワードがマスクされていない場合、決定ボックス４５０で、キャッシュ５００は、それぞれのビットの全てが０に等しいダブルワードの数が７以上であるかどうかを判定する。７以上である場合、アクションボックス４５１において、全てゼロである各ダブルワードについて、キャッシュ５００は、対応するＳＦビットを１に設定し、キャッシュラインのデータ部分へのデータワードの書き込みを抑制する。言い換えれば、ｎ＝０～１５の場合、ＤＷＯＲＤｎ＝０ｘ０である場合、ＳＦｎ＝１であり、キャッシュ５００は、ＤＷＯＲＤｎのデータフィールド３５０への書き込みを抑制する。次に、アクションボックス４５２において、キャッシュ５００は、ライン状態をＺＶＭに設定し、アクションボックス４５３において、フロー４００は終了する。
【0036】
そうでない場合、アクションボックス４５４において、キャッシュ５００は、各データ遷移について、ダブルワードの各ペアの間の遷移数がデータバス幅の半分、この例では１６より大きいかどうかを判定する。言い換えれば、すなわち、ｎ＝０～１５の場合、ＤＷＯＲＤｎからＤＷＯＲＤｎ＋１への遷移数≧１６である場合、キャッシュ１５は、ビットをデータフィールド３５０に記憶する前にビットを反転し、ＤＷＯＲＤｎ＋１用の対応するＳＦｎ＋１ビットを１に設定し、そうでない場合、キャッシュ５００は、ＤＷＯＲＤｎ＋１をデータフィールド３５０に記憶し、ＤＷＯＲＤｎ＋１用の対応するＳＦｎ＋１ビットを０に設定する。次に、アクションボックス４５５において、キャッシュ５００は、ライン状態をＤＩＭに設定し、アクションボックス４５６において、フロー４００は終了する。
【0037】
フロー４００は、他のデータ記憶モードと組み合わされた選択的データ反転マスキングを使用するキャッシュ５００内のデータ記憶のための１つの例示的なフローを表すにすぎないことが明らかであろう。他の実施形態では、フロー４００は、より少ない又はより多い選択的データ記憶モードをサポートするように修正することができる。
【0038】
図５は、いくつかの実施形態による、図２のキャッシュ５００のブロック図である。キャッシュ５００は、概して、コヒーレントスレーブポート５１０、マスタポート５２０、スタティックランダムアクセスメモリ（ＳＲＡＭ）５３０及び５３２、並びに、キャッシュコントローラ５４０を含む。
【0039】
コヒーレントスレーブポート５１０は、データファブリック２６０に双方向に接続された上流ポートであり、「ＣＡＣＨＥ ＲＥＳＰＯＮＳＥ（キャッシュ応答）」とラベル付けされた信号を受信するための第１の入力と、「ＣＡＣＨＥ ＲＥＳＰＯＮＳＥ ＤＡＴＡ（キャッシュ応答データ）」とラベル付けされた信号を受信するための第２の入力と、「ＤＡＴＡ ＦＡＢＲＩＣ ＲＥＱＵＥＳＴＳ（データファブリック要求）」とラベル付けされた信号を提供するための第１の出力と、「ＤＡＴＡ ＦＡＢＲＩＣ ＷＲＩＴＥ ＤＡＴＡ（データファブリック書き込みデータ）」とラベル付けされた信号を提供するための第２の出力と、を有する。マスタポート５２０は下流ポートであり、「ＣＡＣＨＥ ＲＥＱＵＥＳＴＳ（キャッシュ要求）」とラベル付けされた信号を受信するための第１の入力と、「ＣＡＣＨＥ ＷＲＩＴＥ ＤＡＴＡ（キャッシュ書き込みデータ）」とラベル付けされた信号を受信するための第２の入力と、「ＵＭＣ ＲＥＳＰＯＮＳＥ（ＵＭＣ応答）」とラベル付けされた信号を提供するための第１の出力と、「ＵＭＣ ＲＥＳＰＯＮＳＥ ＤＡＴＡ（ＵＭＣ応答データ）」とラベル付けされた信号を提供するための第２の出力と、メモリコントローラ２７１に接続された下流ポートと、を有する。ＳＲＡＭ５３０は、アドレス及びデータを受信するための入力と、データを提供するための出力と、を有する。マルチプレクサ５３１は、ＳＲＡＭ５３０に関連付けられ、第１の入力、第２の入力及びＳＲＡＭ５３０の入力に接続された出力を有する。同様に、ＳＲＡＭ５３２は、アドレス及びデータを受信するための入力と、データを提供するための出力と、を有する。マルチプレクサ５３３は、ＳＲＡＭ５３２に関連付けられ、第１の入力、第２の入力、及び、ＳＲＡＭ５３２の入力に接続された出力を有する。
【0040】
キャッシュコントローラ５４０は、トランザクションキュー／スケジューラ５４１、ビクティムキュー５４２、マルチプレクサ５４３、データバッファ５４４、応答データバッファ５４５、ＯＲゲート５４６、マルチプレクサ５４７、応答スケジューラ５４８、及び、データ評価回路５５０を含む。トランザクションキュー／スケジューラ５４１は、ＤＡＴＡ ＦＡＢＲＩＣ ＲＥＱＵＥＳＴＳを受信するためのコヒーレントスレーブポート５１０の第１の出力に接続された第１の入力と、第２の入力と、「ＣＡＣＨＥ ＲＥＡＤ ＲＥＱＵＥＳＴＳ（キャッシュ読み取り要求）」とラベル付けされた信号を提供する第１の出力と、ビクティムキャッシュラインを提供する第２の出力と、応答を提供する第３の出力と、キャッシュラインのメタデータを提供する第４の出力と、を有する。ビクティムキュー５４２は、トランザクションキュー／スケジューラ５４１の第２の出力に接続された入力と、「ＶＩＣＴＩＭＳ（ビクティム）」とラベル付けされた値を提供するための出力と、を有する。マルチプレクサ５４３は、トランザクションキュー／スケジューラ５４０の第１の出力に接続されてＣＡＣＨＥ ＲＥＡＤ ＲＥＱＵＥＳＴＳ（キャッシュ読み出し要求）を受信する第１の入力と、ビクティムキュー５４２の出力に接続されてＶＩＣＴＩＭＳ（ビクティム）を受信する第２の入力と、マスタポート５２０の第１の入力に接続されてＣＡＣＨＥ ＲＥＱＵＥＳＴＳ（キャッシュ要求）を供給する出力と、を有する。データバッファ５４４は、第１の入力と、コヒーレントスレーブポート５１０の第２の出力に接続されてＤＡＴＡ ＦＡＢＲＩＣ ＷＲＩＴＥ ＤＡＴＡ（データファブリック書き込みデータ）を受信する第２の入力と、マルチプレクサ５３１及び５３３の第１の入力に接続された第１の出力と、マスタポート５２０の第２の入力に接続されてＣＡＣＨＥ ＷＲＩＴＥ ＤＡＴＡ（キャッシュ書き込みデータ）を提供する第２の出力と、を有する。
【0041】
応答データバッファ５４５は、マスタポート５２０の第２の出力に接続されてＵＭＣ ＲＥＳＰＯＮＳＥ ＤＡＴＡ（ＵＭＣ応答データ）を受信する入力と、第１の出力と、マルチプレクサ５３１及び５３３の第２の入力に接続された第２の出力と、を有する。ＯＲゲート５４６は、ＳＲＡＭ５３０の出力に接続された第１の入力と、ＳＲＡＭ５３２の出力に接続された第２の入力と、データバッファ５４４の第１の入力に接続された出力と、を有する。マルチプレクサ５４７は、データバッファ５４４の第１の出力に接続された第１の入力と、応答データバッファ５４５の第１の出力に接続された第２の入力と、コヒーレントスレーブポート５１０の第２の入力に接続されてＣＡＣＨＥ ＲＥＳＰＯＮＳＥ ＤＡＴＡ（キャッシュ応答データ）を提供する出力と、を有する。応答スケジューラ５４８は、マスタポート５２０の第１の出力に接続されてＵＭＣ ＲＥＳＰＯＮＳＥ（ＵＭＣ応答）を受信する第１の入力と、トランザクションキュー／スケジューラ５４１の第３の出力に接続された第２の入力と、コヒーレントスレーブポート５１０の第１の入力にＣＡＣＨＥ ＲＥＳＰＯＮＳＥ（キャッシュ応答）を提供する出力と、を有する。
【0042】
データ評価回路５５０は、コヒーレントスレーブポート５１０の第１の出力に接続された第１の入力と、コヒーレントスレーブポート５１０の第２の出力に接続された第２の入力と、トランザクションキュー／スケジューラ５４１の第２の入力に接続された出力と、を有する。
【0043】
キャッシュ５００は、データ処理システム２００における最終レベルキャッシュ（last-level cache、ＬＬＣ）及びコヒーレンシポイントであるが、本明細書の原理によれば、キャッシュ５００は、キャッシュ階層の別のレベルにあってもよい。それは、セットアソシアティブ包含ＬＬＣとして編成され、したがって、ルーティング遅延を容易にするために２つの部分に分離されるキャッシュメモリとしてＳＲＡＭ５３０及び５３２を使用して実装される大きなデータストアを有する。例えば、一実施形態において、キャッシュ５００は、４ＧＢ（４ギガバイト）のメインメモリを有するシステムにおける４ＭＢ（４メガバイト）の１６ウェイセットアソシアティブキャッシュであってもよい。したがって、いつでも、キャッシュ５００は、メインメモリの内容の１／１０００以下を記憶する。
【0044】
データ評価回路５５０は、コヒーレントスレーブポート５１０からＤＡＴＡ ＦＡＢＲＩＣ ＷＲＩＴＥ ＤＡＴＡ（データファブリック書き込みデータ）を受信し、応答データバッファ５４５からＵＭＣ ＲＥＳＰＯＮＳＥ ＤＡＴＡ（ＵＭＣ応答データ）を受信し、図４のフロー４００に従ってＤＡＴＡ ＳＴＡＴＵＳ（データステータス）及びＳＦビットを選択的に設定するためにデータの評価を実行する。特に、データ評価回路５５０は、データ内にマスクされたダブルワードが存在するかどうか、０×０の値を有するダブルワードが存在するかどうか、及び、存在する場合にはその数を判定する。フローがデータ反転マスクレッグに進む場合、データ評価回路５５０は、連続するダブルワードの各ペアのデータビットの遷移数が転送幅の半分を超えるかどうかを判定し、超える場合、ＳＲＡＭ５３０及び５３２によって形成されるキャッシュメモリ内の対応するデータバス反転ビットを設定する。
【0045】
内部に記憶されたデータの選択的データ反転マスキングを実行することによって、キャッシュ５００は、バス上の信号の論理状態を切り替えるためにかなりのエネルギーを必要とする大規模で高容量性のバスにわたって連続的に送信されるデータ信号の遷移をより少なくさせる。データは反転されるだけでなく、高速アクセスのために反転された形式で予め記憶される。ＺＶＭ、ＤＩＭ及びＳＦビットは、キャッシュ５００から要求側デバイス又はより高いレベルのキャッシュへのデータ経路の一部又は全部を介して送信されるが、最終的には、要求側デバイスによって読み取られ処理される前に通常のフォーマットに変換される。この技術は、現代の複雑なＳＯＣにおける電力消費を低減し、それによって、バッテリ寿命を延ばし、それらが使用される最終製品のより良好なユーザエクスペリエンスに寄与する。
【0046】
ＳＯＣ２１０又はキャッシュ５００又はその一部を実装する集積回路は、プログラムによって読み取られ、直接的又は間接的に集積回路を製造するために使用できるデータベース又はその他のデータ構造の形式で、コンピュータがアクセス可能なデータ構造によって記述又は表現され得る。例えば、本データ構造は、ベリログ又はＶＨＤＬ等の高位設計言語（high-level design language、ＨＤＬ）におけるハードウェア機能の挙動レベル記述又はレジスタ転送レベル（register-transfer level、ＲＴＬ）記述であってもよい。記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成することができる合成ツールによって読み取ることができる。ネットリストは、集積回路を含むハードウェアの機能も表すゲートのセットを含む。ネットリストは、次に、マスクに適用される幾何学的形状を記述するデータセットを生成するために配置され、ルーティングされてもよい。次に、マスクを、様々な半導体製造工程で使用して、集積回路を製造してもよい。代替的に、コンピュータアクセス可能記憶媒体上のデータベースは、所望の場合、ネットリスト（合成ライブラリの有無にかかわらず）若しくはデータセット、又は、グラフィック・データ・システム（Graphic Data System、ＧＤＳ）ＩＩデータであってもよい。
【0047】
特定の実施形態を説明してきたが、これらの実施形態に対する様々な修正が当業者には明らかであろう。例えば、キャッシュ５００は、ＬＬＣであってもよいし、キャッシュ階層において上位の別のキャッシュであってもよい。加えて、選択的データ反転マスク状態は、データワードを特定の論理状態にバイアスするための選択的反転等の他の選択的符号化オプション、及び、サポートされる符号化オプションの他の組み合わせと組み合わせることができる。更に、データビットの数の半分より多くが論理状態を変化させた場合に反転が選択されたが、反転をトリガするデータビットの数は、反転を実行するために必要とされる余分なエネルギーを考慮に入れるためにより多くすることができる。開示された技術は初期キャッシュラインフィル動作に対して実行されたが、データ反転は、キャッシュに割り当てられている間にデータが変更された後に再び評価することができる。
【0048】
したがって、添付の特許請求の範囲は、開示された実施形態の範囲に含まれる開示された実施形態の全ての変更を網羅することを意図している。
【図1】
【図2】
【図3】
【図4】
【図5】
【手続補正書】
【提出日】2024-07-25
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
キャッシュであって、上流ポートと、
各々がライン幅を有するキャッシュラインを記憶するためのキャッシュメモリと、
前記上流ポート及び前記キャッシュメモリに結合されたキャッシュコントローラであって、前記上流ポートは、前記ライン幅未満の転送幅を有するデータワードを転送し、前記キャッシュコントローラは、キャッシュラインフィルに応じて、連続するデータワードの各ペアのデータビットの遷移数が前記転送幅の半分を超えるか否かに基づいて、前記転送幅を有するデータワードのシーケンスについてのデータバス反転情報を選択的に判定し、前記キャッシュラインフィルについての選択された反転データワードとともに、前記データバス反転情報を前記キャッシュメモリに記憶する、キャッシュコントローラと、を備える、
キャッシュ。
【請求項2】
前記キャッシュコントローラは、前記上流ポートに結合されたデータ評価回路であって、前記連続するデータワードの各ペアのデータビットの遷移数が前記転送幅の半分を超えるか否かを判定し、超える場合に、対応するデータバス反転ビットを前記キャッシュメモリに設定するデータ評価回路を備える、
請求項１のキャッシュ。
【請求項3】
前記データ評価回路は、第１のキャッシュラインの閾値数を超えるデータワードがゼロの値を有するか否かを判定し、前記キャッシュコントローラは、前記閾値数を超えるデータワードがゼロの値を有する場合に、前記第１のキャッシュラインのゼロ値マスク状態と、各データワードがゼロの値を有するか否かを示す各データワードのゼロ値ビットと、を記憶する、
請求項２のキャッシュ。
【請求項4】
前記データ評価回路は、前記ゼロ値マスク状態に応じて、前記データワードのシーケンスについての前記データバス反転情報を判定することと、前記キャッシュラインフィルについての前記選択された反転データワードとともに前記データバス反転情報を前記キャッシュメモリに記憶することと、を抑制する、
請求項３のキャッシュ。
【請求項5】
前記データ評価回路は、前記ゼロ値マスク状態に応じて、前記データワードのシーケンスについての前記データバス反転情報を判定することと、前記キャッシュラインフィルについての前記選択された反転データワードとともに前記データバス反転情報を前記キャッシュメモリに記憶することと、を抑制する、請求項３のキャッシュ。
【請求項6】
データ処理システムであって、複数のメモリアクセスリクエスタと、
複数のメモリアクセスレスポンダと、
前記複数のメモリアクセスリクエスタを前記複数のメモリアクセスレスポンダに選択的に結合するためのデータファブリックと、
前記データファブリックに結合されたキャッシュと、を備え、
前記キャッシュは、
各々がライン幅を有するキャッシュラインを記憶するためのキャッシュメモリと、
前記キャッシュメモリに結合され、前記ライン幅未満の転送幅を有するデータワードを転送するためのキャッシュコントローラであって、前記キャッシュコントローラは、キャッシュラインフィルに応じて、連続するデータワードの各ペアのデータビットの遷移数が前記転送幅の半分を超えるか否かに基づいて、前記転送幅を有するデータワードのシーケンスについてのデータバス反転情報を選択的に判定し、前記キャッシュラインフィルについての選択された反転データワードとともに、前記データバス反転情報を前記キャッシュメモリに記憶する、キャッシュコントローラと、を備える、
データ処理システム。
【請求項7】
前記キャッシュコントローラは、前記データファブリックに結合されたデータ評価回路であって、前記連続するデータワードの各ペアのデータビットの遷移数が前記転送幅の半分を超えるか否かを判定し、超える場合に、前記キャッシュメモリ内の対応するデータバス反転ビットを設定するデータ評価回路を備える、
請求項６のデータ処理システム。
【請求項8】
前記データ評価回路は、第１のキャッシュラインの閾値数を超えるデータワードがゼロの値を有するか否かを判定し、前記キャッシュコントローラは、前記閾値数を超えるデータワードがゼロの値を有する場合に、前記第１のキャッシュラインのゼロ値マスク状態と、各データワードが前記ゼロの値を有するか否かを示す各データワードのゼロ値ビットと、を記憶する、
請求項７のデータ処理システム。
【請求項9】
前記データ評価回路は、前記ゼロ値マスク状態に応じて、前記データワードのシーケンスについての前記データバス反転情報を判定することと、前記キャッシュラインフィルについての前記選択された反転データワードとともに前記データバス反転情報を前記キャッシュメモリに記憶することと、を抑制する、
請求項８のデータ処理システム。
【請求項10】
前記データ評価回路は、前記ゼロ値マスク状態に応じて、前記データワードのシーケンスについての前記データバス反転情報を判定することと、前記キャッシュラインフィルについての前記選択された反転データワードとともに前記データバス反転情報を前記キャッシュメモリに記憶することと、を抑制する、請求項８のデータ処理システム。
【請求項11】
前記データファブリックは、前記複数のメモリアクセスリクエスタの各々と前記複数のメモリアクセスレスポンダの各々との間のクロスバースイッチングを使用して仮想接続を確立する、請求項６のデータ処理システム。
【請求項12】
前記複数のメモリアクセスリクエスタは、各々が少なくとも１つのキャッシュを有する複数の中央処理ユニットコアを備え、前記キャッシュは、キャッシュ階層のラストレベルキャッシュ（ＬＬＣ）である、請求項６のデータ処理システム。
【請求項13】
キャッシュを有するデータ処理システムのエネルギー消費を低減する方法であって、キャッシュラインを受信することであって、前記キャッシュラインは複数のデータワードを含む、ことと、
前記キャッシュラインの状態をデータ反転マスク状態に設定することと、
各データワードについて、データワード内の複数のデータビットの半分超が前のデータワードと前記データワードとの間で遷移するか否かを判定することと、
遷移する場合に、反転データワードを前記キャッシュに記憶する前に前記データワード内の前記複数のデータビットの各々を反転し、対応するデータバス反転ビットを設定することと、
遷移しない場合に、前記複数のデータビットの何れも反転せずに前記データワードを前記キャッシュに記憶し、前記対応するデータバス反転ビットをクリアすることと、を含む、
方法。
【請求項14】
ゼロの値を有する前記キャッシュライン内のデータワードの数が閾値以上であるかどうかを判定することと、前記ゼロの値を有する前記キャッシュライン内の前記データワードの数が前記閾値以上である場合に、
前記キャッシュラインの状態をゼロ値マスク状態に設定することと、
ゼロ以外の値を有する前記キャッシュラインの各データワードについて、対応する反転マスクビットをクリアし、前記データワードを前記キャッシュに書き込むことと、
ゼロの値を有する前記キャッシュラインの各データワードについて、対応する反転マスクビットを設定し、前記キャッシュへの前記データワードの書き込みを抑制することと、を含む、
請求項１３の方法。
【請求項15】
受信したキャッシュラインの何れかのデータワードがマスクされているか否かを判定することと、前記受信したキャッシュラインの何れかのデータワードがマスクされている場合に、マスクされていないデータワードを前記キャッシュに書き込むことと、
前記マスクされていないデータワードを前記キャッシュに書き込んだ後に、前記キャッシュライン内の何れかのデータワードがマスクされたままであるかどうかを判定することと、
前記キャッシュライン内の少なくとも１つのデータワードがマスクされたままである場合に、前記キャッシュラインの状態を書き込みマスク状態に設定することと、
前記キャッシュライン内のデータワードがマスクされたままでない場合に、前記キャッシュラインの状態を通常状態に設定することと、を含む、
請求項１３の方法。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【0017】
リアルタイムクライアントサブシステム２４０は、代表的なリアルタイムクライアント２４２及び２４３等のリアルタイムクライアントのセットと、「ＭＭ ＨＵＢ」とラベル付けされたメモリ管理ハブ２４１と、を含む。各リアルタイムクライアントは、ＳＭＮ２１２を介してＳＭＵ２１１に双方向接続され、メモリ管理ハブ２４１に双方向接続される。各リアルタイムクライアントは、画像信号プロセッサ（image signal processor、ＩＳＰ）、オーディオコーダ－デコーダ（コーデック）、モニタ上に表示するためにグラフィックスコントローラ２３０によって生成されたオブジェクトをレンダリング及びラスタ化するディスプレイコントローラ等のように、データの周期的な移動を必要とする任意のタイプの周辺コントローラであり得る。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【0021】
周辺コンポーネントインターフェースエクスプレス（ＰＣＩｅ）サブシステム２９０は、ＰＣＩｅコントローラ２９１及びＰＣＩｅ物理インターフェース回路２９２を含む。ＰＣＩｅコントローラ２９１は、ＳＭＮ２１２を介してＳＭＵ２１１に双方向に接続され、システム及び入力／出力ハブ２５１に双方向に接続された上流ポートと、下流ポートと、を有する。ＰＣＩｅ物理インターフェース回路２９２は、ＰＣＩｅコントローラ２９１に双方向に接続された上流ポートと、図２に示されていないＰＣＩｅファブリックに双方向に接続された下流ポートと、を有する。ＰＣＩｅコントローラ２９１は、ＰＣＩｅスイッチ、ルータ及びデバイスを含むＰＣＩｅネットワークへの接続のために、ＰＣＩｅシステムのＰＣＩｅルート複合体を形成することができる。
【国際調査報告】