特表 2024-544710 埋設型能動デバイスを有する半導体デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-12-03

(54)【発明の名称】埋設型能動デバイスを有する半導体デバイス

(51)【国際特許分類】

   H01L 25/07 20060101AFI20241126BHJP

   H10B 80/00 20230101ALN20241126BHJP

【ＦＩ】

H01L25/08 D

H10B80/00

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024535343

(86)(22)【出願日】2022-12-01

(85)【翻訳文提出日】2024-06-27

(86)【国際出願番号】 US2022051512

(87)【国際公開番号】W WO2023121843

(87)【国際公開日】2023-06-29

(31)【優先権主張番号】17/560,691

(32)【優先日】2021-12-23

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】ガブリエル エイチ． ロー

(72)【発明者】

【氏名】ラフール アガルワル

(72)【発明者】

【氏名】ラジャ スワミナサン

(72)【発明者】

【氏名】ブレット ピー． ウィルカーソン

(57)【要約】

半導体デバイスは、プロセッサダイとパッケージ基板との間に配置された１つ以上の能動デバイスを含む。半導体デバイスは、プロセッサダイを有する第１の層と、１つ以上の能動デバイスを有する第２の層と、パッケージ基板を有する第３の層と、を含み、第２の層は、第１の層と第３の層との間に配置されている。１つ以上の能動デバイスは、プロセッサダイへの電力供給に関与し、様々な接続構成を使用してプロセッサダイに電気的に接続される電圧レギュレータ等の半導体ベースのデバイスである。実施形態は、プロセッサダイ空間を占有することなくエッジ配線又はインターポーザの使用を回避する小型構造により、性能を改善するために短い経路長を使用する。実施形態は、１つ以上の電力構成要素によって使用される接続リソースの数を低減しながら、短い経路長を提供するためのシリコン貫通電極（Through-Silicon Via、ＴＳＶ）の使用を含む。
【選択図】図１Ａ

【特許請求の範囲】

【請求項1】

半導体デバイスであって、
プロセッサダイを含む第１の層と、
能動デバイスを含む第２の層と、
パッケージ基板を含む第３の層と、を備え、
前記第２の層は、前記第１の層と前記第３の層との間に配置されている、
半導体デバイス。

【請求項2】

前記能動デバイスは、電力構成要素を含む、
請求項１の半導体デバイス。

【請求項3】

前記電力構成要素は、電圧レギュレータを含む、
請求項２の半導体デバイス。

【請求項4】

前記プロセッサダイは、上部表面及び底部表面を有し、
前記能動デバイスは、上部表面及び底部表面を有し、前記能動デバイスの前記上部表面は、前記プロセッサダイの前記底部表面に隣接しており、
入力電圧は、１つ以上の第１の電気的接続部を介して、前記パッケージ基板から前記能動デバイスの前記上部表面に供給され、
出力電圧は、１つ以上の第２の電気的接続部を介して、前記能動デバイスの前記上部表面から前記プロセッサダイに供給され、
前記１つ以上の第２の電気的接続部は、前記１つ以上の第１の電気的接続部とは異なる、
請求項１の半導体デバイス。

【請求項5】

前記半導体デバイスは、再配分層を備え、
前記１つ以上の第１の電気的接続部は、前記能動デバイスの前記上部表面を前記再配分層に接続する１つ以上の第１の金属ピラーと、前記パッケージ基板を前記再配分層に接続する１つ以上の第２の金属ピラーと、を含み、
前記１つ以上の第２の電気的接続部は、前記能動デバイスの前記上部表面を前記プロセッサダイに接続する１つ以上の金属ピラーを含む、
請求項４の半導体デバイス。

【請求項6】

前記能動デバイスは、電圧レギュレータを含み、
前記出力電圧は、前記入力電圧に基づいて前記電圧レギュレータによって生成される、調整された電圧である、
請求項４の半導体デバイス。

【請求項7】

前記プロセッサダイは、上部表面及び底部表面を有し、
前記能動デバイスは、上部表面及び底部表面を有し、前記能動デバイスの前記上部表面は、前記プロセッサダイの前記底部表面に隣接しており、
入力電圧は、１つ以上の第１の電気的接続部を介して、前記パッケージ基板から前記能動デバイスの前記底部表面に供給され、
前記半導体デバイスは、前記能動デバイスの前記底部表面から前記能動デバイスの前記上部表面までの１つ以上のシリコン貫通電極を備え、
出力電圧は、１つ以上の第２の電気的接続部を介して、前記能動デバイスの前記上部表面から前記プロセッサダイに供給され、
前記１つ以上の第２の電気的接続部は、前記１つ以上の第１の電気的接続部とは異なる、
請求項１の半導体デバイス。

【請求項8】

前記１つ以上の第２の電気的接続部は、前記能動デバイスの前記上部表面と前記プロセッサダイの前記底部表面との間の金属ピラーを備える、
請求項７の半導体デバイス。

【請求項9】

前記能動デバイスの前記上部表面と前記プロセッサダイの前記底部表面との間に再配分層を備える、
請求項８の半導体デバイス。

【請求項10】

前記プロセッサダイは、上部表面及び底部表面を有し、
前記能動デバイスは、上部表面及び底部表面を有し、前記能動デバイスの前記底部表面は、前記プロセッサダイの前記底部表面に隣接しており、
入力電圧は、１つ以上の第１の電気的接続部を介して、前記パッケージ基板から前記能動デバイスの前記上部表面に供給され、
出力電圧は、１つ以上の第２の電気的接続部を介して、前記能動デバイスの前記上部表面から前記プロセッサダイに供給され、
前記１つ以上の第２の電気的接続部は、前記１つ以上の第１の電気的接続部とは異なる、
請求項１の半導体デバイス。

【請求項11】

前記１つ以上の第１の電気的接続部は、前記パッケージ基板を前記能動デバイスの前記上部表面に接続する金属ピラーであり、
前記１つ以上の第２の電気的接続部は、前記パッケージ基板上の１つ以上の金属導体と、前記能動デバイスの前記上部表面と前記パッケージ基板上の前記１つ以上の金属導体との間の接続部と、前記パッケージ基板上の前記１つ以上の金属導体と前記プロセッサダイの前記底部表面との間の１つ以上の接続部と、を含む、
請求項１０の半導体デバイス。

【請求項12】

前記能動デバイスは、電圧レギュレータを含み、
前記出力電圧は、前記入力電圧に基づいて前記電圧レギュレータによって生成される、調整された電圧である、
請求項１１の半導体デバイス。

【請求項13】

前記プロセッサダイは、上部表面及び底部表面を有し、
前記能動デバイスが、上部表面及び底部表面を有し、前記能動デバイスの前記底部表面は、前記プロセッサダイの前記底部表面に隣接しており、
入力電圧は、１つ以上の第１の電気的接続部を介して、前記パッケージ基板から前記能動デバイスの前記上部表面に供給され、
前記半導体デバイスは、前記能動デバイスの前記上部表面から前記能動デバイスの前記底部表面までの１つ以上のシリコン貫通電極を備え、
出力電圧は、１つ以上の第２の電気的接続部を介して、前記能動デバイスの前記底部表面から前記プロセッサダイに供給され、
前記１つ以上の第２の電気的接続部は、前記１つ以上の第１の電気的接続部とは異なる、
請求項１の半導体デバイス。

【請求項14】

前記１つ以上の第２の電気的接続部は、前記能動デバイスの前記底部表面と前記プロセッサダイの前記底部表面との間の金属ピラーを備える、
請求項１３の半導体デバイス。

【請求項15】

前記能動デバイスの前記底部表面と前記プロセッサダイの前記底部表面との間に再配分層を備える、
請求項１４の半導体デバイス。

【請求項16】

半導体デバイスの製造方法であって、
プロセッサダイを含む第１の層を形成する工程と、
能動デバイスを含む第２の層を形成する工程と、
パッケージ基板を含む第３の層を形成する工程と、を含み、
前記第２の層は、前記第１の層と前記第３の層との間に配置されている、
半導体デバイスの製造方法。

【請求項17】

前記プロセッサダイは、上部表面及び底部表面を有し、
前記能動デバイスは、上部表面及び底部表面を有し、前記能動デバイスの前記上部表面は、前記プロセッサダイの前記底部表面に隣接しており、
前記製造方法は、
前記パッケージ基板と前記能動デバイスの前記上部表面との間に１つ以上の第１の電気的接続部を形成する工程と、
前記能動デバイスの前記上部表面と前記プロセッサダイとの間に１つ以上の第２の電気的接続部を形成する工程であって、前記１つ以上の第２の電気的接続部は、前記１つ以上の第１の電気的接続部とは異なる、工程と、を含む、
請求項１６の半導体デバイスの製造方法。

【請求項18】

前記プロセッサダイは、上部表面及び底部表面を有し、
前記能動デバイスは、上部表面及び底部表面を有し、前記能動デバイスの前記上部表面は、前記プロセッサダイの前記底部表面に隣接しており、
前記製造方法は、
前記能動デバイスの前記底部表面から前記能動デバイスの前記上部表面までの１つ以上のシリコン貫通電極を形成する工程と、
前記能動デバイスの前記上部表面と前記プロセッサダイとの間に１つ以上の電気的接続部を形成する工程と、を含む、
請求項１６の半導体デバイスの製造方法。

【請求項19】

前記プロセッサダイは、上部表面及び底部表面を有し、
前記能動デバイスは、上部表面及び底部表面を有し、前記能動デバイスの前記底部表面は、前記プロセッサダイの前記底部表面に隣接しており、
前記製造方法は、
前記パッケージ基板と前記能動デバイスの前記上部表面との間に１つ以上の金属ピラーを形成する工程と、
前記能動デバイスの前記上部表面と前記プロセッサダイとの間に１つ以上の第２の接続部を形成する工程と、を含む、
請求項１６の半導体デバイスの製造方法。

【請求項20】

前記プロセッサダイは、上部表面及び底部表面を有し、
前記能動デバイスは、上部表面及び底部表面を有し、前記能動デバイスの前記底部表面は、前記プロセッサダイの前記底部表面に隣接しており、
前記製造方法は、
前記能動デバイスの前記上部表面から前記能動デバイスの前記底部表面までの１つ以上のシリコン貫通電極を形成する工程と、
前記能動デバイスの前記底部表面と前記プロセッサダイとの間に１つ以上の電気的接続部を形成する工程と、を含む、
請求項１６の半導体デバイスの製造方法。

【発明の詳細な説明】

【背景技術】

【0001】

本セクションに記載されているアプローチは、遂行され得るアプローチであるが、必ずしも以前に着想又は遂行されたアプローチではない。したがって、別段の指示がない限り、本セクションに記載されたアプローチの何れも、単に本セクションに含まれることによって、従来技術として適格であると仮定されるべきではない。更に、本セクションに記載されたアプローチの何れも、単に本セクションに含まれることによって、よく理解されている、日常的である、又は、従来的であると仮定されるべきではない。

【0002】

半導体デバイスの計算能力が増大するにつれて、電力送達はより困難になる。ハイエンドサーバ及びその他のデータ・センタ構成要素が数百ワットの電力を必要とすることは珍しいことではなく、電圧レギュレータ等の電力構成要素の配置をより重要にする。

【0003】

１つの解決策は、電力が必要とされる場所により近い半導体デバイスパッケージ内へと電力構成要素を組み込むことであるが、このアプローチでは、電力は、依然としてパッケージ基板を横断して電力消費ダイに送達されなければならず、これは、電力配分ネットワークにインピーダンスを加える。また、このアプローチは、パッケージ内の貴重なルート割当てリソースを消費する。

【0004】

別の解決策は、シリコンダイ上の電力構成要素を半導体デバイスと併置することであるが、これは、より高価である高度なプロセスノードシリコンを用いて実装されるシステムオンチップ（System-on-a-Chip、ＳｏＣ）用途にとって高価であり得る。また、電力構成要素は、ダイ面積に関してその他の要素と競合し、面積、電力、性能及び／又はコストにおける望ましくないトレードオフにつながる。

【0005】

上記に鑑みて、その他の解決策の制限及びコストを回避する、半導体デバイスにより類似した電力構成要素を実装するためのアプローチが必要とされている。

【0006】

実施形態は、添付の図面において限定としてではなく例として示され、同様の符号は同様の素子を指す。

【図面の簡単な説明】

【0007】

【図1A】「フェースアップ（Face Up）」配向（orientation）の電力構成要素を有する半導体デバイスを示すブロック図である。

【図1B】「フェースダウン（Face Down）」配向の電力構成要素を有する半導体デバイスを示すブロック図である。

【図1C】「フェースダウン」配向の電力構成要素を有する、ＴＳＶ（Through Silicon Via、シリコン貫通電極）を使用する半導体デバイス構造を示す図である。

【図1D】「フェースアップ」配向の電力構成要素を有する、ＴＳＶを使用する半導体デバイス構造を示す図である。

【図2】プロセッサダイとパッケージ基板との間に配置された１つ以上の電力構成要素を有する半導体デバイスを製造するためのアプローチを示すフロー図である。

【発明を実施するための形態】

【0008】

以下の説明では、説明のために、実施形態の十分な理解を提供するための多くの具体的な詳細が記載される。しかしながら、これらの特定の詳細なしに実施形態を実施し得ることが当業者には明らかであろう。その他の場合では、実施形態を不必要に不明瞭にすることを避けるために、周知の構造及びデバイスがブロック図で示されている。
Ｉ．概要
ＩＩ．アーキテクチャ
Ａ．概要
Ｂ．「フェースアップ」配向
Ｃ．「フェースダウン」配向
Ｄ．シリコン貫通電極（Through-Silicon Via、ＴＳＶ）

【0009】

（Ｉ．概要）
半導体デバイスは、プロセッサダイとパッケージ基板との間に配置された１つ以上の能動デバイス（active devices）を含む。一実施形態によれば、半導体デバイスは、プロセッサダイを有する第１の層と、１つ以上の能動デバイスを有する第２の層と、パッケージ基板を有する第３の層と、を含み、第２の層は、第１の層と第３の層との間に配置されている。１つ以上の能動デバイスは、１つ以上の機能を実行する半導体ベースのデバイスである。一実施形態によれば、１つ以上の能動デバイスは、プロセッサダイへの電力の供給に関与し、様々な接続構成を使用してプロセッサダイに電気的に接続されている、１つ以上の電圧レギュレータ、電力管理回路、チャージポンプ、電力整流器、電力ダイオード、サイリスタ、スイッチモード電源等の電力構成要素を含む。

【0010】

本明細書で説明する実施形態は、プロセッサダイ空間を占有することなくエッジ配線又はインターポーザの使用を回避するコンパクトな構造を用いて、改善された性能のための短い経路長の技術的利点を提供する。実施形態は、１つ以上の電力構成要素によって使用される接続リソースの数を低減しながら、短い経路長を提供するためのシリコン貫通電極（ＴＳＶ）の使用を含む。

【0011】

（ＩＩ．アーキテクチャ）
（Ａ．概要）
図１Ａは、「フェースアップ」配向の電力構成要素の形態の能動デバイスを有する半導体デバイス１００を示すブロック図である。図１Ａの例では、半導体デバイス１００は、チップモジュール１１０と、パッケージ基板１７０と、を含む。チップモジュール１１０は、プロセッサダイ１１２と、メモリダイ１１４と、相互接続ダイ１１６と、電圧レギュレータ（Voltage Regulator、ＶＲ）１１８の形態の電力構成要素と、を含む。実施形態が図に示され、本明細書においてＶＲのコンテキストで説明されるが、実施形態は、この例に限定されず、任意のタイプの電力構成要素を含む任意のタイプの能動構成要素に適用可能である。図１Ａに示される相対的なサイズは、必ずしも実際のサイズを表すものではなく、説明のために提示されている。また、単一のプロセッサダイ１１２、メモリダイ１１４、相互接続ダイ１１６及びＶＲ１１８が、説明の目的で本明細書に示され、説明されるが、実施形態は、任意の数のプロセッサダイ、メモリダイ、相互接続ダイ及びＶＲを有するマルチチップ・モジュール（Multi-Chip Module、ＭＣＭ）に適用可能である。

【0012】

プロセッサダイ１１２は、中央演算処理装置（Central Processing Unit、ＣＰＵ）、グラフィックス・プロセッシング・ユニット（Graphics Processing Unit、ＧＰＵ）、アクセラレーテッド・プロセッシング・ユニット（Accelerated Processing Unit、ＡＰＵ）、特定用途向け集積回路（Application Specific Integrated Circuit、ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（Field Programmable Gate Array、ＦＰＧＡ）等等の任意のタイプのプロセッサ用のダイであり、メモリダイ１１４は、高帯域幅メモリ（High Bandwidth Memory、ＨＢＭ）、ダイナミック・ランダム・アクセス・メモリ（Dynamic Random Access Memory、ＤＲＡＭ）、スタティック・ランダム・アクセス・メモリ（Static Random Access Memory、ＳＲＡＭ）等の任意のタイプのメモリ用のダイである。プロセッサダイ１１２は、上部表面１２０ａ及び底部表面１２０ｂを有する。相互接続ダイ１１６は、例えば、プロセッサダイ１１２上に形成された演算素子（computing elements）とメモリダイ１１４上に形成されたメモリ要素との間で命令（コマンド）及びデータを搬送するために、プロセッサダイ１１２とメモリダイ１１４との間の電気的接続を提供する。相互接続ダイ１１６はオプションであり、代替的に、プロセッサダイ１１２とメモリダイ１１４との間の電気的接続を提供するためにインターポーザが使用される。

【0013】

接続部１２２は、再配分層１２４を介して、プロセッサダイ１１２及びメモリダイ１１４を相互接続ダイ１１６に電気的に接続し、接続部１２２は、例えば、金属ピラーによって実装される。再配分層１２４は、任意の数の金属ルート割当て層から構成されている。一実施形態によれば、再配分層１２４は、ポリマーから構成されており、再配分層ルート割当てを可能にしながら応力緩衝域及び／又は分離膜として機能する。接続部１２６ａ、１２６ｂ、１２８ａ、１２８ｂの各々は、プロセッサダイ１１２及びメモリダイ１１４を、パッケージ基板１７０に電気的に接続する。接続部１２６ａ、１２８ａは、金属ピラーから構成されており、接続部１２６ｂ、１２８ｂは、例えば、Ｃ４バンプ又は同様の構造体を介して、パッケージ基板１７０への電気的接続性を提供する。

【0014】

ＶＲ１１８は、入力電圧を、１種以上の調整された出力電圧に変換することができる任意のタイプの電圧レギュレータである。ＶＲ１１８の例示的な実施形態は、限定するものではないが、ＩＣ線形電圧レギュレータ、ＩＣスイッチングレギュレータ、ＤＣ／ＤＣコンバータチップ等を含む。一実施形態によれば、ＶＲ１１８は、シリコンベースのデバイスである。ＶＲ１１８は、例えば、プロセッサダイ１１２上及び／又はメモリダイ１１４上の回路を含むチップモジュール１１０内の１つ以上の構成要素に、１種以上の調整された電圧を供給する。一実施形態によれば、ＶＲ１１８は、１種以上の調整された電圧を、複数のプロセッサダイ、複数のメモリダイ、１つ以上のプロセッサダイ及び１つ以上のメモリダイ等の複数の構成要素に供給する。

【0015】

一実施形態によれば、ＶＲ１１８は、個別に製造され、次に、米国特許第１０，５１０，７２１号に記載されているプロセス等の配置プロセスを使用してチップモジュール１１０内に配置されるが、その内容は、本願において、参照により本明細書に組み込まれる。プロセッサダイ１１２、メモリダイ１１４、相互接続ダイ１１６及びＶＲ１１８は、エポキシ材料、充填材等のモールド化合物１３０によって所定の位置に保持されている。

【0016】

実施形態は、ＶＲ１１８の異なる物理的サイズ、形状及び配置に適用可能である。図１Ａの例では、ＶＲ１１８は、プロセッサダイ１１２とパッケージ基板１７０との間に位置決めされるが、より具体的には、完全にプロセッサダイ１１２の下にある、すなわち、ＶＲ１１８は、プロセッサダイ１１２の底部表面１２０ｂを超えて延在しない。実施形態は、部分的にのみプロセッサダイ１１２の下に、且つ、プロセッサダイ１１２を越えて、すなわち、プロセッサダイ１１２の左又は右に配置されたＶＲ１１８を含む。ＶＲ１１８が、調整された電圧を複数のプロセッサダイに供給する実施形態では、ＶＲ１１８は、例えば、相互接続ダイ１１６がプロセッサダイ１１２及びメモリダイ１１４の下に位置決めされる方法と同様に、複数のプロセッサダイの下に部分的に位置決めされ、接続部は、接続部１２２と同様である。一実施形態によれば、ＶＲ１１８は、相互接続ダイ１１６の一部である。

【0017】

パッケージ基板１７０は、特定の実施形態に応じて変化する基板、上層及び下層等の任意の数の層を含む半導体デバイスパッケージ基板である。

【0018】

（Ｂ．「フェースアップ」配向）
ＶＲ１１８は、上部表面１３２ａ及び底部表面１３２ｂを有する。ＶＲ１１８の物理的な配向は、特定の実装に応じて変化する。図１Ａの例では、ＶＲ１１８は、「フェースアップ」に配向されており、上部表面１３２ａ上に、例えば、トランジスタ及びその他の構成要素、金属トレース等の電気的接続部を用いて実装される、電圧調整を行うための回路を含む。「フェースアップ」実施形態では、ＶＲ１１８は、接続部１３４を介して、プロセッサダイ１１２及び再配分層１２４の両方に電気的に接続される、すなわち、接続部１３４の一部は、ＶＲ１１８をプロセッサダイ１１２に電気的に接続し、接続部１３４の別の部分は、ＶＲ１１８を再配分層１２４に、最終的には以下で説明するように、パッケージ基板１７０に電気的に接続する。一実施形態によれば、接続部１３４の第１の部分は、ＶＲ１１８をプロセッサダイ１１２に電気的に接続すること専用であり、接続部１３４の第２の部分は、ＶＲ１１８を再配分層１２４に電気的に接続すること専用である。接続部１３４は、接続部１２２と同様に、金属ピラー又はその他の類似の構造によって実装されている。

【0019】

接続部１３６ａ、１３６ｂ及び１３８ａ、１３８ｂは、再配分層１２４を、パッケージ基板１７０に電気的に接続する。接続部１３６ａ、１３６ｂ及び１３８ａ、１３８ｂは、接続部１２２と同様の金属ピラーによって実装されている。実施形態は、図１Ａに示される接続部１３４、１３６ａ、１３６ｂ、１３８ａ、１３８ｂの正確な数に限定されず、特定の実施形態の要件に応じて任意の数及びサイズの接続部を含む。

【0020】

「フェースアップ」実施形態によれば、入力電圧は、接続部１３６ａ、１３６ｂ及び１３８ａ、１３８ｂ、再配分層１２４、並びに、再配分層１２４をＶＲ１１８に接続する接続部１３４の一部を介して、パッケージ基板１７０からＶＲ１１８に供給される。ＶＲ１１８は、入力電圧をＶＲ１１８に供給するために使用される接続部の部分ではなく、ＶＲ１１８をプロセッサダイ１１２に接続する接続部１３４の部分を介して、調整された出力電圧をプロセッサダイ１１２に供給する。一実施形態によれば、パッケージ基板１７０によって供給される入力電圧は、プロセッサダイ１１２に供給される調整された出力電圧よりも高い。

【0021】

（Ｃ．「フェースダウン」配向）
「フェースダウン」実施形態によれば、ＶＲ１１８は、電圧調整、電気的接続等を実行するための回路を有する上部表面１３２ａが、パッケージ基板１７０に向かって下向きになるように配向されている。図１Ｂは、「フェースダウン」配向の電力構成要素を有する半導体デバイス１００を示すブロック図である。本実施形態では、入力電圧及び調整された出力電圧の両方が、パッケージ基板１７０、及び、ＶＲ１１８とパッケージ基板１７０との間の接続を介してＶＲ１１８に、及び、ＶＲ１１８から供給される。図１Ｂに示すように、接続部１４０ａ、１４０ｂは、ＶＲ１１８とパッケージ基板１７０との間の電気的接続を提供する。一実施形態によれば、接続部１４０ａ、１４０ｂは、Ｃ４バンプ又は類似の特徴によって実装されている。図１Ｂでは単一の接続部として示されているが、接続部１４０ａ、１４０ｂは、複数のＣ４バンプ又は類似の特徴等の任意の数の接続部を含んでもよい。

【0022】

図１Ｂに示される「フェースダウン」実施形態では、入力電圧は、接続部１４０ｂを介して、パッケージ基板１７０によってＶＲ１１８へと供給される。ＶＲ１１８は、調整された出力電圧を生成し、接続部１４０ａを介して供給するが、この電圧は、パッケージ基板１７０上の再配分層、金属トレース又は任意の他のタイプの金属導体、及び、接続部１３６ａ、１３６ｂを介してプロセッサダイ１１２に送達される。

【0023】

（Ｄ．シリコン貫通電極）
一実施形態によれば、シリコン貫通電極（ＴＳＶ）は、金属接続の使用が低減された小型半導体デバイス構造体を提供するために使用される。図１Ｃは、「フェースダウン」配向の電力構成要素を有する、ＴＳＶを使用する半導体デバイス構造を示す。図１Ｃでは、他の要素をより良好に示すために、特定の要素の一部分のみが示されている。

【0024】

本例では、ＶＲ１１８は、金属トレース等の電気的接続部及び回路を有する上部表面１３２ａがパッケージ基板１７０に向かって下向きになるように、「フェースダウン」に配向される。本実施形態では、入力電圧は、接続部１４０ａ、１４０ｂの一方又は両方を介して、パッケージ基板１７０によってＶＲ１１８に供給される。ＶＲ１１８は、調整された電圧を生成し、１つ以上のＴＳＶ１４２を通して調整された電圧を底部表面１３２ｂ上の接続部１３４に提供し、次に、再配分層１２４、金属トレース等を介してプロセッサダイ１１２に提供する。これは、接続部１３６ａ、１３６ｂ、１３８ａ、１３８ｂ（図１Ａ）等の比較的少数の接続リソースを使用しながら、短い経路長の技術的利点を提供する。底部表面１３２ｂにおけるＴＳＶ１４２の端部は、接続部１３４と位置合わせされる必要はなく、一実施形態によれば、ＴＳＶ１４２は、接続部１４０ａ、１４０ｂから部分的に又は全体的にオフセットされ、ＴＳＶ１４２から接続部１４０ａ、１４０ｂへの電気的接続は、底部表面１３２ｂ上の１つ以上の金属トレース又は同様の構造体によって提供される。

【0025】

一実施形態によれば、ＴＳＶは、「フェースアップ」配向の電力構成要素を有する半導体デバイス構造体と共に使用される。図１Ｄは、「フェースアップ」配向の電力構成要素を有する、ＴＳＶを使用する半導体デバイス構造を示す。本例では、ＶＲ１１８は、金属トレース等の電気的接続部及び回路を有する上部表面１３２ａがプロセッサダイ１１２に向かって上向きになるように、「フェースアップ」に配向されている。本実施形態では、入力電圧は、接続部１４０ａ、１４０ｂの一方又は両方を介して、パッケージ基板１７０によってＶＲ１１８に供給される。実施形態は、１つ又は２つの接続に限定されず、より多数の接続を含んでもよい。

【0026】

入力電圧は、ＴＳＶ１４２によって上部表面１３２ａ上の回路に供給される。ＶＲ１１８は、調整された電圧を生成し、接続部１３４及び再配分層１２４、金属トレース等を介して、調整された電圧をプロセッサダイ１１２に供給する。これは、接続部１３６ａ、１３６ｂ、１３８ａ、１３８ｂ等の比較的少数の接続リソースを使用しながら、短い経路長の技術的利点を提供するが、本実施形態では、ＴＳＶ１４２は、図１Ｃのような調整された電圧の代わりに、入力電圧を搬送する。接続部１４０ａ、１４０ｂは、ＴＳＶ１４２と位置合わせされる必要はなく、一実施形態によれば、接続部１４０ａ、１４０ｂは、ＴＳＶ１４２から部分的に又は全体的にオフセットされ、接続部１４０ａ、１４０ｂからＴＳＶ１４２への電気的接続は、１つ以上の金属トレース又は同様の構造体によって提供される。

【0027】

図２は、プロセッサダイとパッケージ基板との間に配置された１つ以上の電力構成要素を有する半導体デバイスを製造するためのアプローチを示すフロー図２００である。工程２０２において、半導体デバイスに含まれる１つ以上の最上層構成要素及び電力構成要素が製造される。例えば、プロセッサダイ１１２、メモリダイ１１４及びＶＲ１１８等の電圧レギュレータが製造される。工程２０４において、１つ以上の最上層構成要素がチップモジュールに組み立てられる。例えば、プロセッサダイ１１２及びメモリダイ１１４は、チップモジュール１１０に組み立てられる。

【0028】

工程２０６において、電力構成要素及びその他の構成要素がチップモジュールに追加される。例えば、相互接続ダイ１１６及びＶＲ１１８は、ＨＤＣＬ（High-level Data Link Control、ハイレベルデータリンク制御手順（データリンク層プロトコル））技術を使用して、パッケージ基板１７０上のチップモジュール１１０に追加され、モールド化合物１３０によって適所に固定される。一実施形態によれば、これは、接続部１２６ｂ、１２８ｂ、１３６ｂ及び１３８ｂを、チップモジュール１１０の底部に追加することを含む。

【0029】

工程２０８において、半導体デバイスの製造は、例えば、最上層構成要素（例えば、プロセッサダイ１１２及びメモリダイ１１４）を、工程２０６からの構成要素（例えば、ＶＲ１１８及び相互接続ダイ１１６）と組み立てることによって、垂直接続部（例えば、接続部１２２、１３４及び接続部１２６ａ、１３６ａ、１３８ａ、１２８ａ）をインターフェースに追加するか、あるいは、他の方法で接続することによって完了する。いくつかの実施形態では、図２の工程の全てが必要とされるわけではなく、いくつかの実施形態では、追加の工程が使用される。

【図1A】

【図1B】

【図1C】

【図1D】

【図2】

【手続補正書】

【提出日】2024-08-15

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

半導体デバイスであって、
プロセッサダイを含む第１の層と、
能動デバイスを含む第２の層と、
パッケージ基板を含む第３の層と、を備え、
前記第２の層は、前記第１の層と前記第３の層との間に配置されている、
半導体デバイス。

【請求項2】

前記能動デバイスは、電力構成要素を含む、
請求項１の半導体デバイス。

【請求項3】

前記電力構成要素は、電圧レギュレータを含む、
請求項２の半導体デバイス。

【請求項4】

前記プロセッサダイは、上部表面及び底部表面を有し、
前記能動デバイスは、上部表面及び底部表面を有し、前記能動デバイスの前記上部表面は、前記プロセッサダイの前記底部表面に隣接しており、
入力電圧は、１つ以上の第１の電気的接続部を介して、前記パッケージ基板から前記能動デバイスの前記上部表面に供給され、
出力電圧は、１つ以上の第２の電気的接続部を介して、前記能動デバイスの前記上部表面から前記プロセッサダイに供給され、
前記１つ以上の第２の電気的接続部は、前記１つ以上の第１の電気的接続部とは異なる、
請求項１の半導体デバイス。

【請求項5】

前記半導体デバイスは、再配分層を備え、
前記１つ以上の第１の電気的接続部は、前記能動デバイスの前記上部表面を前記再配分層に接続する１つ以上の第１の金属ピラーと、前記パッケージ基板を前記再配分層に接続する１つ以上の第２の金属ピラーと、を含み、
前記１つ以上の第２の電気的接続部は、前記能動デバイスの前記上部表面を前記プロセッサダイに接続する１つ以上の金属ピラーを含む、
請求項４の半導体デバイス。

【請求項6】

前記能動デバイスは、電圧レギュレータを含み、
前記出力電圧は、前記入力電圧に基づいて前記電圧レギュレータによって生成される、調整された電圧である、
請求項４の半導体デバイス。

【請求項7】

前記プロセッサダイは、上部表面及び底部表面を有し、
前記能動デバイスは、上部表面及び底部表面を有し、前記能動デバイスの前記上部表面は、前記プロセッサダイの前記底部表面に隣接しており、
入力電圧は、１つ以上の第１の電気的接続部を介して、前記パッケージ基板から前記能動デバイスの前記底部表面に供給され、
前記半導体デバイスは、前記能動デバイスの前記底部表面から前記能動デバイスの前記上部表面までの１つ以上のシリコン貫通電極を備え、
出力電圧は、１つ以上の第２の電気的接続部を介して、前記能動デバイスの前記上部表面から前記プロセッサダイに供給され、
前記１つ以上の第２の電気的接続部は、前記１つ以上の第１の電気的接続部とは異なる、
請求項１の半導体デバイス。

【請求項8】

前記１つ以上の第２の電気的接続部は、前記能動デバイスの前記上部表面と前記プロセッサダイの前記底部表面との間の金属ピラーを備える、
請求項７の半導体デバイス。

【請求項9】

前記能動デバイスの前記上部表面と前記プロセッサダイの前記底部表面との間に再配分層を備える、
請求項８の半導体デバイス。

【請求項10】

前記プロセッサダイは、上部表面及び底部表面を有し、
前記能動デバイスは、上部表面及び底部表面を有し、前記能動デバイスの前記底部表面は、前記プロセッサダイの前記底部表面に隣接しており、
入力電圧は、１つ以上の第１の電気的接続部を介して、前記パッケージ基板から前記能動デバイスの前記上部表面に供給され、
出力電圧は、１つ以上の第２の電気的接続部を介して、前記能動デバイスの前記上部表面から前記プロセッサダイに供給され、
前記１つ以上の第２の電気的接続部は、前記１つ以上の第１の電気的接続部とは異なる、
請求項１の半導体デバイス。

【請求項11】

前記１つ以上の第１の電気的接続部は、前記パッケージ基板を前記能動デバイスの前記上部表面に接続する金属ピラーであり、
前記１つ以上の第２の電気的接続部は、前記パッケージ基板上の１つ以上の金属導体と、前記能動デバイスの前記上部表面と前記パッケージ基板上の前記１つ以上の金属導体との間の接続部と、前記パッケージ基板上の前記１つ以上の金属導体と前記プロセッサダイの前記底部表面との間の１つ以上の接続部と、を含む、
請求項１０の半導体デバイス。

【請求項12】

前記能動デバイスは、電圧レギュレータを含み、
前記出力電圧は、前記入力電圧に基づいて前記電圧レギュレータによって生成される、調整された電圧である、
請求項１１の半導体デバイス。

【請求項13】

請求項１～１２の何れかの半導体デバイスを形成することを含む、
半導体デバイスの製造方法。

【国際調査報告】