特表 2024-544809 メモリからの直接データ読み出しのためのシステム、装置、及び方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-12-05

(54)【発明の名称】メモリからの直接データ読み出しのためのシステム、装置、及び方法

(51)【国際特許分類】

   G06F 12/0831 20160101AFI20241128BHJP

【ＦＩ】

G06F12/0831

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2023573681

(86)(22)【出願日】2022-10-28

(85)【翻訳文提出日】2023-12-21

(86)【国際出願番号】 US2022048137

(87)【国際公開番号】W WO2023121766

(87)【国際公開日】2023-06-29

(31)【優先権主張番号】17/645,485

(32)【優先日】2021-12-22

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591003943

【氏名又は名称】インテル・コーポレーション

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】ブランケンシップ、ロバート

(72)【発明者】

【氏名】ダス シャーマ、デベンドラ

【テーマコード（参考）】

5B205

【Ｆターム（参考）】

5B205KK14

5B205MM03

5B205NN01

5B205NN81

5B205UU31

(57)【要約】

実施形態において、システムは、第１、第２、及び第３のポートを有するインターコネクトデバイス；第１のポートに結合された第１のプロセッサ；第２のポートに結合された第２のプロセッサ；及び、第３のポートに結合されたシステムメモリ、を備え得る。インターコネクトデバイスは：第１のポートを介して第１のプロセッサから、システムメモリに記憶されたデータ要素についての投機的読み出し要求を受信する、ここでデータ要素のコヒーレンスは、第２のプロセッサによって管理される、データ要素についての直接読み出し要求を受信する、直接読み出し要求を投機的読み出し要求とマージする、及び、第１のポートを介して第１のプロセッサにデータ要素を直接伝送する、ことになり得る。他の実施形態が説明及び特許請求される。

【特許請求の範囲】

【請求項1】

第１、第２、及び第３のポートを有するインターコネクトデバイス；
前記第１のポートに結合された第１のプロセッサ；
前記第２のポートに結合された第２のプロセッサ；及び
前記第３のポートに結合されたシステムメモリ
を備え、前記インターコネクトデバイスは：
前記第１のポートを介して前記第１のプロセッサから、前記システムメモリに記憶されたデータ要素についての投機的読み出し要求を受信する、ここで前記データ要素のコヒーレンスは、前記第２のプロセッサによって管理される、
前記データ要素についての直接読み出し要求を受信する、
前記直接読み出し要求を前記投機的読み出し要求とマージする、及び
前記第１のポートを介して前記第１のプロセッサに前記データ要素を直接伝送する
ことになる、システム。

【請求項2】

前記インターコネクトデバイスは：
前記投機的読み出し要求の受信に応答して、前記第３のポートを介して前記システムメモリにメモリ読み出し要求を送信する；及び
前記第３のポートを介して前記システムメモリから前記データ要素を受信する
ことになる、請求項１に記載のシステム。

【請求項3】

前記インターコネクトデバイスは：
前記第１のポートを介して前記第１のプロセッサから前記直接読み出し要求を受信する
ことになる、請求項１に記載のシステム。

【請求項4】

前記インターコネクトデバイスは：
前記第２のポートを介して前記第２のプロセッサから前記直接読み出し要求を受信する；及び
前記第２のポートを介して前記第２のプロセッサに前記直接読み出し要求の肯定応答を伝送する
ことになる、請求項１に記載のシステム。

【請求項5】

前記インターコネクトデバイスは：
前記直接読み出し要求及び前記投機的読み出し要求を含む少なくとも１つの識別子の比較に基づき、前記直接読み出し要求を前記投機的読み出し要求とマージする
ことになる、請求項１に記載のシステム。

【請求項6】

前記第１のプロセッサは、前記第２のプロセッサに読み出しデータメッセージを送信することになる；
前記第２のプロセッサは、前記読み出しデータメッセージの受信に応答して、前記第１のプロセッサに完了メッセージを送信することになる；及び
前記第１のプロセッサは、前記完了メッセージの受信に応答して、前記インターコネクトデバイスに前記直接読み出し要求を送信することになる、
請求項１に記載のシステム。

【請求項7】

前記第１のプロセッサ及び前記第２のプロセッサはプロセッサインターコネクトリンクによって結合されており、前記データ要素は前記プロセッサインターコネクトリンクを通過しない、請求項１に記載のシステム。

【請求項8】

前記インターコネクトデバイスは、マルチヘッドメモリバッファデバイスを有する、請求項１に記載のシステム。

【請求項9】

前記直接読み出し要求及び前記投機的読み出し要求は、コンピュートエクスプレスリンク（ＣＸＬ）プロトコルメッセージを含む、請求項１に記載のシステム。

【請求項10】

第１のプロセッサに結合するための第１のインターコネクトポート；
第２のプロセッサに結合するための第２のインターコネクトポート；
システムメモリに結合するための第３のインターコネクトポート；及び
前記第１のプロセッサから、前記システムメモリに記憶されたデータ要素についての投機的読み出し要求を受信する、ここで前記データ要素のコヒーレンスは、前記第２のプロセッサによって管理される、
前記データ要素についての直接読み出し要求を受信する、
前記直接読み出し要求を前記投機的読み出し要求とマージする、及び
前記第１のインターコネクトポートを介して前記第１のプロセッサに前記データ要素を直接伝送する
ための直接読み出し回路
を備える、装置。

【請求項11】

前記装置は、マルチヘッドメモリバッファデバイスを備える、請求項１に記載の装置。

【請求項12】

前記直接読み出し回路は：
前記投機的読み出し要求の受信に応答して、前記システムメモリにメモリ読み出し要求を送信する；及び
前記システムメモリから前記データ要素を受信する
ことになる、請求項１０に記載の装置。

【請求項13】

前記直接読み出し回路は：
前記第１のインターコネクトポートを介して前記第１のプロセッサから前記直接読み出し要求を受信する
ことになる、請求項１０に記載の装置。

【請求項14】

前記直接読み出し回路は：
前記第２のインターコネクトポートを介して前記第２のプロセッサから前記直接読み出し要求を受信する；及び
前記第２のプロセッサに前記直接読み出し要求の肯定応答を伝送する
ことになる、請求項１０に記載の装置。

【請求項15】

前記直接読み出し回路は：
前記直接読み出し要求及び前記投機的読み出し要求を含む少なくとも１つの識別子の比較に基づき、前記直接読み出し要求を前記投機的読み出し要求とマージする
ことになる、請求項１０に記載の装置。

【請求項16】

前記直接読み出し要求及び前記投機的読み出し要求は、コンピュートエクスプレスリンク（ＣＸＬ）プロトコルメッセージを含む、請求項１０に記載の装置。

【請求項17】

第１のコヒーレンシドメインに関連付けられた第１のプロセッサ；
第２のコヒーレンシドメインに関連付けられた第２のプロセッサ；及び
前記第１のプロセッサ、前記第２のプロセッサ、及び前記システムメモリに結合されたインターコネクトデバイス
を備え、
ここで前記第１のプロセッサ及び前記第２のプロセッサのそれぞれは、階層的コヒーレンシ管理モード及びフラットコヒーレンシ管理モードから選択するためのコヒーレンシ回路を有し、
ここで前記階層的コヒーレンシ管理モードは、前記インターコネクトデバイスによる、前記第１のコヒーレンシドメイン及び前記第２のコヒーレンシドメインにまたがるコヒーレンシの調整を有し；及び
ここで前記フラットコヒーレンシ管理モードは、前記コヒーレンシ回路による、単一のコヒーレンシドメインにおけるコヒーレンシの管理を有する、
システム。

【請求項18】

前記インターコネクトデバイスは：
前記第１のプロセッサからデータ要素についての直接読み出し要求を受信する；
前記第１のコヒーレンシドメイン及び前記第２のコヒーレンシドメインにまたがる前記データ要素のコヒーレンシを調整する；
バック無効化スヌープメッセージを送信して、前記第１のコヒーレンシドメイン及び前記第２のコヒーレンシドメインのうち少なくとも１つにおける前記データ要素のコヒーレンシ状態を修正する；及び
前記第１のインターコネクトポートを介して前記第１のプロセッサに前記データ要素を直接伝送する
ことになる、請求項１７に記載のシステム。

【請求項19】

前記インターコネクトデバイスは、コンピュートエクスプレスリンク（ＣＸＬ）マルチヘッドメモリバッファデバイスを有し、ここで前記インターコネクトデバイスは、内部ディレクトリを更新して前記第１のコヒーレンシドメイン及び前記第２のコヒーレンシドメインのうち少なくとも１つにおける前記データ要素のコヒーレンシ状態を示すことになる、請求項１８に記載のシステム。

【請求項20】

前記第１のプロセッサ及び前記第２のプロセッサのそれぞれは：
前記階層的コヒーレンシ管理モードに関連付けられたキャッシュ位置を識別するための第１のリスト；及び
前記フラットコヒーレンシ管理モードに関連付けられたキャッシュ位置を識別するための第２のリスト
を有する、請求項１７に記載のシステム。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、コンピューティング環境においてメモリにアクセスすることに関する。

【背景技術】

【0002】

現代のコンピュータシステムは、相互接続によって共に結合される、中央処理ユニット（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＣＰＵ）、メモリ、チップセット、及び／又は多くの他のデバイス（例えば、コンピュータバス、ネットワークなど）のような任意の数のコンポーネントを含み得る。相互接続は、コンピュータ内のデバイス又はコンポーネント間、並びにコンピュータ間でデータを転送し得る。例えば、相互接続は、メモリからデータ要素を読み出し、当該データ要素をプロセッサに提供するために使用され得る。

【図面の簡単な説明】

【0003】

【図1】実施形態による例示的なシステムのブロック図である。

【0004】

【図2】実施形態による例示的なプロセスの説明図である。

【0005】

【図3】実施形態による例示的なプロセスの説明図である。

【0006】

【図4A】実施形態による例示的なプロセスの説明図である。

【0007】

【図4B】実施形態による例示的なシステムのブロック図である。

【0008】

【図5】１つ又は複数の実施形態による例示的な方法のフロー図である。

【0009】

【図6】実施形態による例示的なシステムのブロック図である。

【0010】

【図7】実施形態による例示的なシステムのブロック図である。

【0011】

【図8】実施形態による例示的なシステムのブロック図である。

【0012】

【図9】実施形態による例示的なシステムのブロック図である。

【発明を実施するための形態】

【0013】

一部のコンピューティングシステムは、メモリ及びアクセラレータ等のようなコンポーネントを動的に追加する能力を提供する相互接続プロトコルを実装し得る。例えば、一部のシステムは、ＣＸＬ１．１仕様（又は、ＣＸＬ仕様の任意の将来のバージョン、修正、変形、又は代替）などの、コンピュートエクスプレスリンク（Ｃｏｍｐｕｔｅ Ｅｘｐｒｅｓｓ Ｌｉｎｋ：ＣＸＬ）仕様による相互接続及びスイッチを実装し得る。ＣＸＬ仕様を実装し得る例示的なデバイスは、メモリ拡張及びメモリ帯域幅の拡大のための機能を提供し得るメモリバッファデバイス（例えば、メモリエキスパンダデバイス（ｍｅｍｏｒｙ ｅｘｐａｎｄｅｒ ｄｅｖｉｃｅ））である。メモリバッファデバイスは、複数のポートを含み得、複数のプロセッサが共有メモリデバイスにアクセスすることを可能にし得る。

【0014】

幾つかの例において、共有メモリは、メモリの様々な部分が特定のプロセッサに関連付けられている分散方式で実装され得る。例えば、各プロセッサは特定のメモリアドレス範囲を割り当てられ得、その割り当てられたアドレス範囲におけるデータのキャッシュコヒーレンスを管理し得る。キャッシュコヒーレンシを管理するプロセッサは、その特定のメモリ範囲の「ホームプロセッサ」（又は「ホームエージェント」）と称され得る。しかしながら、そのような状況において、メモリ読み出しを実行することは、複数のインタラクション又は「ホップ」を含み得、従って、著しい遅延及び帯域幅の消費を伴い得る。例えば、第１のプロセッサが、第２のプロセッサに割り当てられているメモリアドレスからデータを読み出す旨の要件と有すると仮定する。この例において、読み出しを実行することは、４つのホップ、すなわち、第１のプロセッサがプロセッサインターコネクトリンクを介して第２のプロセッサに第１の読み出しコマンドを送信すること、第２のプロセッサがＣＸＬリンクを介してメモリバッファデバイスに第２の読み出しコマンドを送信すること、メモリバッファデバイスがＣＸＬリンクを介して第２のプロセッサにデータを送信すること、及び、第２のプロセッサが次にプロセッサインターコネクトリンクを介して第１のプロセッサにデータを送信すること、を必要とし得る。従って、データ読み出しは、（例えば、複数のホップに起因する）著しい遅延を伴い得、（例えば、プロセッサインターコネクトリンクにまたがってデータを転送し、それに応じてプロセッサインターコネクトリンクのサイズを調整するために）相当な帯域幅、電力、及びコストを必要とし得る。

【0015】

本明細書で説明される様々な実施形態において、インターコネクトデバイスは、プロセッサが、別のプロセッサ（すなわち、「ホーム」プロセッサ）によって管理されるキャッシュコヒーレンシを有するメモリアドレスからデータを直接読み出すことを可能にするための回路又は他のロジックを含み得る。更に、インターコネクトデバイスは、ディレクトリの維持及びバック無効化（ｂａｃｋ－ｉｎｖａｌｉｄａｔｅ）フローの開始等を含む、直接読み出しに関連付けられたコヒーレンスタスクをハンドリングし得る。幾つかの実施形態において、直接データ転送は、ホームプロセッサ及びプロセッサインターコネクトを通過しない場合がある。従って、直接読み出しは、比較的少ないホップ（例えば、２つのホップ）において実行され得、それによって、従来の手法に比べてより少ない遅延及び帯域幅を伴い得る。更に、幾つかの実施形態は、メモリ読み出しに関連付けられた電力消費を削減し得、プロセッサインターコネクトのサイズ調整に関連付けられたコストを削減し得る。

【0016】

図１－例示的なシステム

【0017】

ここで図１を参照すると、１つ又は複数の実施形態による例示的なシステム１００のブロック図が示されている。システム１００は、第１のポート１２１を介して第１のプロセッサ１３０に結合され、且つ、第２のポート１２２を介して第２のプロセッサ１３５に接続されたインターコネクトデバイス１２０を含み得る。更に、インターコネクトデバイス１２０は、第３のポート１２３及び第４のポート１２４を介してシステムメモリ１１０に結合され得る。幾つかの実施形態において、インターコネクトデバイス１２０は、タイプ３のＣＸＬデバイス（例えば、メモリバッファデバイス）及びタイプ２のＣＸＬデバイス等であり得る。更に、ポート１２１、１２２、１２３、１２４はＣＸＬプロトコルを実装し得、対応するデバイス１１０、１３０、１３５と共にＣＸＬ相互接続に結合され得る。第１のプロセッサ１３０は、プロセッサインターコネクト１４０を介して第２のプロセッサ１３５に接続され得る。幾つかの実施形態において、システム１００は、単一のキャッシュコヒーレンシドメインを表し得る。

【0018】

システムメモリ１１０は、任意のタイプのコンピュータメモリ（例えば、ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ－Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡＭ）、スタティックランダムアクセスメモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ－Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＲＡＭ）、不揮発性メモリ（Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ：ＮＶＭ）、ＤＲＡＭ及びＮＶＭの組み合わせなど）で実装され得る。第１及び第２のプロセッサ１３０、１３５のそれぞれは、ハードウェア処理デバイス（例えば、中央処理ユニット（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＣＰＵ）及びシステムオンチップ（Ｓｙｓｔｅｍ ｏｎ ａ Ｃｈｉｐ：ＳｏＣ）等）であり得、任意の数の処理回路（本明細書では「処理コア」又は「処理エンジン」とも称される）を含み得る。更に、システムメモリ１１０は、様々なメモリデバイスで形成され得る。

【0019】

図示されている通り、インターコネクトデバイス１２０は、直接読み出し回路１２５を含み得る。幾つかの実施形態において、直接読み出し回路１２５は、プロセッサが、別のプロセッサに関連付けられたメモリアドレスからデータを直接読み出すことを可能にし得る。例えば、第１のプロセッサ１３０が、システムメモリ１１０に記憶されたデータ要素１１５（例えば、キャッシュライン）を読み出す旨の要求を発行すると仮定する。更に、第２のプロセッサ１３５が、データ要素１１５のホームプロセッサである（例えば、第２のプロセッサ１３５が、データ要素１１５のアドレスのキャッシュコヒーレンスを担っている）と仮定する。幾つかの実施形態において、インターコネクトデバイス１２０は、ＣＸＬデバイス（例えば、マルチヘッドメモリバッファデバイス、アクセラレータデバイス、及び入力／出力デバイス等）であり得る。

【0020】

幾つかの実施形態において、直接読み出し回路１２５は、第１のプロセッサ１３０へのデータ要素１１５の直接データ転送１５５を介して直接読み出しを実行するための機能を含み得る。更に、直接読み出し回路１２５は、ディレクトリの維持及びバック無効化フローの開始等を含む、直接読み出しに関連付けられたコヒーレンスタスクを実行し得る。更に、幾つかの実施形態において、プロセッサ１３０、１３５及びメモリ１２０は、直接読み出しに関連付けられたタスクを実行するための回路又は他のロジックを含み得る。幾つかの実施形態において、直接データ転送１５５は、第２のプロセッサ１３５及びプロセッサインターコネクト１４０を通過しない場合がある。従って、直接読み出しは、比較的少ないホップ（例えば、２つのホップ）において実行され得、それによって、従来の手法に比べてより少ない遅延及び帯域幅を伴い得る。システム１００の直接読み出し機能は、図２～５を参照して以下で更に説明される。

【0021】

幾つかの例は、コンピュートエクスプレスリンク（ＣＸＬ）仕様に関連して本明細書で説明されるが、実施形態はこの点で限定されないことに留意されたい。例えば、様々な実施形態が、ＩＢＭ ＸＢｕｓプロトコル、Ｎｖｉｄｉａ ＮＶＬｉｎｋプロトコル、ＡＭＤ Ｉｎｆｉｎｉｔｙ Ｆａｂｒｉｃプロトコル、アクセラレータ用キャッシュコヒーレントインターコネクト（Ｃａｃｈｅ Ｃｏｈｅｒｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ ｆｏｒ Ａｃｃｅｌｅｒａｔｏｒｓ：ＣＣＩＸ）プロトコル、又はコヒーレントアクセラレータプロセッサインタフェース（Ｃｏｈｅｒｅｎｔ Ａｃｃｅｌｅｒａｔｏｒ Ｐｒｏｃｅｓｓｏｒ Ｉｎｔｅｒｆａｃｅ：ＯｐｅｎＣＡＰＩ）などの他のコヒーレントインターコネクト技術において使用され得ることが企図されている。

【0022】

図２－第１の例示的なプロセス

【0023】

ここで図２を参照すると、１つ又は複数の実施形態による第１の直接読み出しプロセス２００の例示的な図が示されている。特に、図２は、リモートプロセッサ２０１、ホームプロセッサ２０２、インターコネクトデバイス２０３、及びメモリ２０４の間のデータ交換のシーケンスを示している。デバイス２０１、２０２、２０３、２０４は、（図１に示されている）デバイス１３０、１３５、１２０、１１０の例示的な実装形態にそれぞれ対応し得る。幾つかの実施形態において、インターコネクトデバイス２０３は、ＣＸＬマルチヘッドメモリバッファデバイス（例えば、メモリエキスパンダデバイス）であり得る。リモートプロセッサ２０１を参照して以下で説明される動作は、リモートプロセッサ２０１に含まれるキャッシングエージェントによって実行され得る。更に、ホームプロセッサ２０２を参照して以下で説明される動作は、ホームプロセッサ２０２に含まれるホームエージェントによって実行され得る。

【0024】

プロセス２００は、リモートプロセッサ２０１がメモリ２０４にデータ要素（例えば、キャッシュライン）を要求することから開始し得る。特に、図２に示されている通り、リモートプロセッサ２０１は、投機的読み出しメッセージ２１０（「ＭｅｍＳｐｅｃＲｄ」）をインターコネクトデバイス２０３に送信（すなわち、伝送）し得る。リモートプロセッサ２０１は、データ転送専用（Ｄａｔａ Ｆｏｒｗａｒｄ Ｏｎｌｙ：ＤＦＯ）メッセージ２２０（「ＲｄＯｗｎＤＦＯ」）をホームプロセッサ２０２に同時に送信し得る。幾つかの実施形態において、ＤＦＯメッセージ２２０は、要求されたデータがピアキャッシュ内で見つかった場合にのみ、それが返されることを要求する（すなわち、キャッシュツーキャッシュ（ｃａｃｈｅ－ｔｏ－ｃａｃｈｅ）転送）。ホームプロセッサ２０２が、要求されたデータが他のピアキャッシュ内で見つからないと判定する場合、ホームプロセッサ２０２は、クリーン完了メッセージ２２５（「ＣｍｐＯ＿Ｃｌｅａｎ」）を送信して、リモートプロセッサ２０１がデータを伴わない排他的所有権を有していることをリモートプロセッサ２０１に通知し得る。従って、リモートプロセッサ２０１は、直接メモリ読み出しメッセージ２３０（「ＭｅｍＲｄ」）をインターコネクトデバイス２０３に送信し得る。或いは、要求されたデータがピアキャッシュ内で見つかった場合、ホームプロセッサ２０２は、リモートプロセッサ２０１にクリーン完了メッセージ２２５を送信しない（図２に示されていない）。従って、リモートプロセッサ２０１は、直接読み出しを完了できない場合がある。代わりに、リモートプロセッサ２０１は、従来の（すなわち、直接読み出しを実行しない）読み出し要求をホームプロセッサ２０２に送信し得る。

【0025】

図２に示されている通り、リモートプロセッサ２０１から投機的読み出しメッセージ２１０を受信することに応答して、インターコネクトデバイス２０３は、メモリ２０４にメモリ読み出し要求２１５（「ＭＲｄ」）を送信し、それによって、メモリ２０４に、要求されたデータを含むメッセージ２４０をインターコネクトデバイス２０３に送信させ得る。更に、直接メモリ読み出しメッセージ２３０を受信すると、インターコネクトデバイス２０３は、投機的読み出しメッセージ２１０及び直接メモリ読み出しメッセージ２３０のマージ２３５を実行し得る。インターコネクトデバイス２０３は、要求された（すなわち、メッセージ２４０において受信された）データを含むメッセージ２５０を、リモートプロセッサ２０１に直接送信し得る。この方式で、データはリモートプロセッサ２０１に直接転送され得る。幾つかの実施形態において、ＤＦＯメッセージ２２０及びクリーン完了メッセージ２２５は、ＣＸＬプロトコルを用いて実装され得る。更に、図２に示されている残りのメッセージ２１０、２１５、２３０、２４０、２５０、２２０は、プロセッサインターコネクトプロトコル（例えば、Ｉｎｔｅｌ（登録商標）ウルトラパスインターコネクト（Ｕｌｔｒａ－Ｐａｔｈ Ｉｎｔｅｒｃｏｎｎｅｃｔ：ＵＰＩ）プロトコル）を用いて実装され得る。

【0026】

幾つかの実施形態において、リモートプロセッサ２０１は、直接メモリ読み出しメッセージ２３０（すなわち、要求されたデータを含むメッセージ２５０）への応答を待機している間、（例えば、バック無効化（ｂａｃｋ ｉｎｖａｌｉｄａｔｉｏｎ）チャネルからの）スヌープをブロックしない場合がある。例えば、スヌープをそのようにブロックすることは、デッドロック状態を引き起こし得る。従って、スヌープを受信すると、リモートプロセッサ２０１は、要求されたデータについてのその排他的所有権をリリースし得、従来の（すなわち、直接読み出しを実行しない）読み出し要求をホームプロセッサ２０２にサブミットして、それにより、所有権及びデータを同時に提供し得る。

【0027】

幾つかの実施形態において、プロセス２００は、ホームエージェント及びメモリコントローラがシリコンタイルベースプロセッサの異なるダイ上に配置され、キャッシングエージェントがメモリコントローラと同じダイ上に配置される実施形態に対して実行され得る。そのような実施形態は、リモートエージェントがネイティブメモリコントローラから直接読み出すことを可能にし、それによって、ダイツーダイ（ｄｉｅ－ｔｏ－ｄｉｅ）インタフェース上でデータを渡すことを回避し得る。この方式で、そのような実施形態は、同じ場所に配置されたキャッシングエージェント及びメモリコントローラのデータフローのために必要とされる電力及びダイツーダイ帯域幅を削減し得る。

【0028】

図３－第２の例示的なプロセス

【0029】

ここで図３を参照すると、１つ又は複数の実施形態による第２の直接読み出しプロセス３００の例示的な図が示されている。示されている通り、図３は、（図２にも示されている）リモートプロセッサ２０１、ホームプロセッサ２０２、インターコネクトデバイス２０３、及びメモリ２０４の間のデータ交換のシーケンスを示している。デバイス２０１、２０２、２０３、２０４は、（図１に示されている）デバイス１３０、１３５、１２０、１１０の例示的な実装形態にそれぞれ対応し得る。幾つかの実施形態において、インターコネクトデバイス２０３は、ＣＸＬマルチヘッドメモリバッファデバイスであり得る。リモートプロセッサ２０１を参照して以下で説明される動作は、リモートプロセッサ２０１に含まれるキャッシングエージェントによって実行され得る。更に、ホームプロセッサ２０２を参照して以下で説明される動作は、ホームプロセッサ２０２に含まれるホームエージェントによって実行され得る。

【0030】

プロセス３００は、リモートプロセッサ２０１が投機的読み出しメッセージ３１０（「ＭｅｍＳｐｅｃＲｄ」）をインターコネクトデバイス２０３に送信することから開始し得る。リモートプロセッサ２０１は、読み出しデータメッセージ３２０（「ＲｄＤａｔａ」）をホームプロセッサ２０２に同時に送信し得る。読み出しデータメッセージ３２０を受信すると、ホームプロセッサ２０２は、リモートプロセッサ２０１に完了メッセージを送り返し得、また、インターコネクトデバイス２０３に直接メモリ読み出しメッセージ３３０（「ＭｅｍＲｄ＿Ｄｉｒｅｃｔ」）を送信し得る。更に、ホームプロセッサ２０２は、直接メモリ読み出しメッセージ３３０を割り当て得る、又はその追跡を開始し得る。幾つかの実施形態において、直接メモリ読み出しメッセージ３３０は、要求されたデータがメモリ２０４からリモートプロセッサ２０１に直接送信されることになることを示し得る。更に、直接メモリ読み出しメッセージ３３０は、リクエスタについての識別データ（例えば、リクエスタ識別子及びアドレス）を記憶するための１つ又は複数のフィールドを含み得る。

【0031】

直接メモリ読み出しメッセージ３３０を受信すると、インターコネクトデバイス２０３は、含まれる識別データを使用して直接メモリ読み出しメッセージ３３０を投機的読み出しメッセージ３１０と照合し得る。インターコネクトデバイス２０３は、直接メモリ読み出しメッセージ３３０及び投機的読み出しメッセージ３１０のマージ３３２を実行し得、それによって、データを受信することになるリクエスタを判定し得る。インターコネクトデバイス２０３は、直接読み出し肯定応答メッセージ３３５（「Ｄｉｒｅｃｔ＿ＡＣＫ」）をホームプロセッサ２０２に送信し得る。直接読み出し肯定応答メッセージ３３５を受信すると、ホームプロセッサ２０２は、メモリ読み出しメッセージ３３０の割り当てを解除し得る、又はその追跡を停止し得る。幾つかの実施形態において、マージ３３２を実行することは、メッセージ３１０、３３０におけるリクエスタ識別子及びアドレスを照合し、それによって、リクエスタに返されることになるタグを判定することを含み得る。しかしながら、照合が成立しない場合、マージは失敗し、代わりに従来の読み出し要求が実行され得る。

【0032】

図３に示されている通り、リモートプロセッサ２０１から投機的読み出しメッセージ３１０を受信することに応答して、インターコネクトデバイス２０３は、メモリ２０４にメモリ読み出し要求３１５（「ＭＲｄ」）を送信し、それによって、メモリ２０４に、要求されたデータを含むメッセージ３４０をインターコネクトデバイス２０３に送信させ得る。メッセージ３４０を受信した後、及びマージ３３２を実行した後、インターコネクトデバイス２０３は、要求された（すなわち、メッセージ３４０において受信された）データを含む直接データメッセージ３５０（「Ｄｉｒｅｃｔ＿Ｄａｔａ」）を、リモートプロセッサ２０１に直接送信し得る。この方式で、データはリモートプロセッサ２０１に直接転送され得る。幾つかの実施形態において、直接メモリ読み出しメッセージ３３０、投機的読み出しメッセージ３１０、及び直接データメッセージ３５０は、ＣＸＬプロトコルを用いて実装され得る。

【0033】

図４Ａ－第３の例示的なプロセス

【0034】

ここで図４Ａを参照すると、１つ又は複数の実施形態による第３の直接読み出しプロセス４００の例示的な図が示されている。示されている通り、図４Ａは、第１のリモートプロセッサ４０１、第１のホームプロセッサ４０２、インターコネクトデバイス４０３、メモリ４０４、第２のホームプロセッサ４０５、及び第２のリモートプロセッサ４０６の間のデータ交換のシーケンスを示している。デバイス４０１、４０２、４０３、４０４は、（図１に示されている）デバイス１３０、１３５、１２０、１１０の例示的な実装形態にそれぞれ対応し得る。更に、デバイス４０６、４０５は、デバイス１３０、１３５の例示的な実装形態にそれぞれ対応し得る。幾つかの実施形態において、インターコネクトデバイス４０３は、ＣＸＬマルチヘッドメモリバッファデバイスであり得る。リモートプロセッサ４０１、４０６を参照して以下で説明される動作は、リモートプロセッサ４０１、４０６に含まれるキャッシングエージェントによって実行され得る。更に、ホームプロセッサ４０２、４０５を参照して以下で説明される動作は、ホームプロセッサ４０２、４０５に含まれるホームエージェントによって実行され得る。

【0035】

幾つかの実施形態において、リモートプロセッサ４０１及びホームプロセッサ４０２は、第１の仮想階層（Ｖｉｒｔｕａｌ Ｈｉｅｒａｒｃｈｙ：ＶＨ）４０７に含まれ得る。更に、リモートプロセッサ４０６及びホームプロセッサ４０５は、第２の仮想階層（ＶＨ）４０８に含まれ得る。幾つかの実施形態において、各仮想階層は、特定のリンクを介してインターコネクトデバイス４０３に接続された１つ又は複数のデバイスを表し得、別個のキャッシュコヒーレンシドメインを使用し得る。幾つかの例において、各仮想階層４０７、４０８内のキャッシュコヒーレンスは、プロセッサインターコネクトプロトコル（例えば、Ｉｎｔｅｌ（登録商標）ウルトラパスインターコネクト（ＵＰＩ）プロトコルを用いて管理され得る。インターコネクトデバイス４０３は、複数の仮想階層にまたがるコヒーレンシを解決するための回路を含み得る。例えば、インターコネクトデバイス４０３は、第１及び第２の仮想階層４０７、４０８の異なるコヒーレンスドメインにまたがるコヒーレンスを調整するための回路及び／又は他のロジックを含むＣＸＬメモリバッファデバイスであり得る。幾つかの実施形態において、インターコネクトデバイス４０３は、コヒーレンスを解決するために、バック無効化コマンドを使用し得る。

【0036】

図４Ａに示されている通り、プロセス４００は、第１のＶＨ４０７内のリモートプロセッサ４０１が第１のＶＨ４０７内のホームプロセッサ４０２に読み出しメッセージ４１０を送信することから開始し得る。読み出しメッセージ４１０を受信すると、ホームプロセッサ４０２は、インターコネクトデバイス４０３にメモリ読み出しメッセージ４１４を送信し得る。インターコネクトデバイス４０３は、メモリ４０４にメモリ読み出し要求４１６を送信し、それによって、メモリ４０４に、要求されたデータを含むメッセージ４２０をインターコネクトデバイス４０３に送信させ得る。

【0037】

メッセージ４２０を受信すると、インターコネクトデバイス４０３は、（要求されたデータを含む）データメッセージ４２２をホームプロセッサ４０２に送信し得る。更に、インターコネクトデバイス４０３は、コヒーレンスディレクトリを更新して、要求されたデータが第１のＶＨ４０７によって排他的に所有されていること（例えば、「Ｄｉｒ＝Ｅ＠ＶＨ４０７」）を示し得る。幾つかの例において、コヒーレンスディレクトリはインターコネクトデバイス２０３に記憶され得、第１及び第２のＶＨ４０７、４０８にまたがるコヒーレンシを調整又は解決するために使用され得る。データメッセージ４２２を受信すると、ホームプロセッサ４０２は、リモートプロセッサ４０１に完了メッセージ４２４を送信し得る。

【0038】

図４Ａに示されている通り、第１のＶＨ４０７内のリモートプロセッサ４０１が読み出しメッセージ４１０を送信して少し経った後に、第２のＶＨ４０８内のリモートプロセッサ４０６は、第２のＶＨ４０８内のホームプロセッサ４０５に読み出しメッセージ４３０を送信する。読み出しメッセージ４１０、４３０は、同じメモリアドレスを読み出すよう要求していると仮定する。従って、読み出しメッセージ４１０、４３０は、第１及び第２のＶＨ４０７、４０８による同じデータの読み出しの競合を表し得る。

【0039】

読み出しメッセージ４３０を受信すると、ホームプロセッサ４０５は、インターコネクトデバイス４０３にメモリ読み出しメッセージ４３４を送信し得る。インターコネクトデバイス４０３は、要求されたデータについての第１のＶＨ４０７との競合を（例えば、その内部コヒーレンスディレクトリを用いて）判定し得る。従って、インターコネクトデバイス４０３は、バック無効化スヌープメッセージ４４０を送信して、第１のＶＨ４０７がデータを排他的コヒーレンシ状態から共有コヒーレンシ状態に変更すること、又はデータの所有権をリリースすることを要求し得る。幾つかの実施形態において、バック無効化スヌープメッセージ４４０は、ＣＸＬ．ｍｅｍｏｒｙプロトコルを実装し得る。

【0040】

バック無効化スヌープメッセージ４４０を受信すると、ホームプロセッサ４０２は、リモートプロセッサ４０１にスヌープメッセージ４４２を送信し得る。リモートプロセッサ４０１は、データを共有状態に変更し得、データが現在共有状態にあることを示す応答メッセージ４４４を送信し得る。応答メッセージ４４４を受信すると、ホームプロセッサ４０２は、バック無効化ＡＣＫ４４６を送信し、それによって、データが現在共有状態にあることをインターコネクトデバイス４０３に通知し得る。それに応じて、インターコネクトデバイス４０３は、（要求されたデータを含む）データメッセージ４５４をホームプロセッサ４０５に送信し得る。更に、インターコネクトデバイス４０３は、その内部コヒーレンスディレクトリを更新して、要求されたデータが第１のＶＨ４０７及び第２のＶＨ４０８によって共有されていること（例えば、「Ｄｉｒ＝Ｓ＠ＶＨ４０７、ＶＨ４０８」）を示し得る。データメッセージ４５４を受信すると、ホームプロセッサ４０５は、リモートプロセッサ４０６に完了メッセージ４５６を送信し得る。

【0041】

幾つかの実施形態において、インターコネクトデバイス４０３は、書き込みが発生する前に全てのメモリ書き込みが所有権を有することを要求し得る。この要件により、ダーティデータがメモリに書き戻されることを防止し得る。例えば、インターコネクトデバイス４０３は、バック無効化チャネル内でＣＸＬ．ｍｅｍｏｒｙプロトコルを実装して、異なる仮想階層にまたがるコヒーレンスを解決し得る。このプロセスは、データ付きリクエスト（Ｒｅｑｕｅｓｔ ｗｉｔｈ Ｄａｔａ：ＲｗＤ）コマンドを用いてダーティデータをフラッシュすることを含み得る。幾つかの実施形態において、ＣＸＬ．ｍｅｍｏｒｙプロトコルは、影響を受けるメモリ領域におけるＲｗＤコマンドに対してスヌープ属性がノーオペレーション（「Ｎｏ－Ｏｐ」）に設定されることを要求し得る。この方式で、ＲｗＤコマンドがバック無効化スヌープを引き起こすことを妨げ、それによってダーティデータの書き込みを防止し得る。

【0042】

図４Ｂ－例示的なシステム

【0043】

ここで図４Ｂを参照すると、１つ又は複数の実施形態による例示的なシステム４６０のブロック図が示されている。システム４６０は、（図４Ａを参照して上記で説明された）例示的なプロセス４００を実装し得る。示されている通り、システム４６０は、第１のプロセッサ４７０、第２のプロセッサ４７１、メモリデバイス４７２、及びインターコネクトデバイス４９０を含み得る。幾つかの実施形態において、インターコネクトデバイス４９０は、ＣＸＬマルチヘッドメモリバッファデバイスであり得る。メモリデバイス４７２は、メモリモジュール（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）など）、又はシングルヘッドメモリバッファであり得る。

【0044】

示されている通り、第１のプロセッサ４７０は、複数レベルのキャッシュ階層（例えば、Ｌ１／Ｌ２／Ｌ３キャッシュ）及び複数の処理コアに結合されたキャッシングエージェント４７２及びホームエージェント４７４を含み得る。更に、第２のプロセッサ４７１は、キャッシュ階層及び複数の処理コアに結合されたキャッシングエージェント４７５及びホームエージェント４７６を含み得る。プロセッサ４７０、４７１は、ＣＸＬ．ｃａｃｈｅ及びＣＸＬ．ｉｏ通信プロトコルを実装し得る。更に、インターコネクトデバイス４９０は、メモリ４９２、キャッシュ４９６、及び最終ホームエージェント４９４を含み得る。キャッシングエージェント４７２、４７５、最終ホームエージェント４９４、及び／又はホームエージェント４７４、４７６は、少なくとも部分的に、回路において実装され得る。

【0045】

幾つかの実施形態において、（図４Ａに示されている）プロセス４００は、システム４６０のコンポーネントを用いて実装され得る。例えば、プロセス４００は、リモートプロセッサ４０１の代わりにキャッシングエージェント４７２を、ホームプロセッサ４０２の代わりにホームエージェント４７４を、リモートプロセッサ４０６の代わりにキャッシングエージェント４７５を、ホームプロセッサ４０５の代わりにホームエージェント４７６を、及びインターコネクトデバイス４０３の代わりにインターコネクトデバイス４９０を用いて実行され得る。

【0046】

幾つかの実施形態において、プロセッサ４７０、４７１は、プロセッサインターコネクトリンク４８０によって直接結合され得る。第１のプロセッサ４７０は、第１のリンク４８２を介してインターコネクトデバイス４９０に結合され得る。第１のリンク４８２は、第１の仮想階層（例えば、図４Ａに示されているＶＨ４０７）を形成又は定義し得る。更に、第２のプロセッサ４７１は、第２のリンク４８４を介してインターコネクトデバイス４９０に結合され得る。第２のリンク４８４は、第２の仮想階層（例えば、図４Ａに示されているＶＨ４０８）を形成又は定義し得る。示されている通り、第２のプロセッサ４７１は、第３のリンク４８６を介してメモリデバイス４７２に直接結合され得る。幾つかの実施形態において、第１及び第２のリンク４８２、４８４は、ＣＸＬ．ｍｅｍｏｒｙプロトコルを実装し得る。

【0047】

幾つかの実施形態において、ホームエージェント４７４及び４７６は、異なるキャッシュアドレスに対して２つのコヒーレンシ管理モード、すなわち階層的コヒーレンシ管理モード及びフラットコヒーレンシ管理モードを用いる機能を含み得る。階層的コヒーレンシ管理モードにおいて、ホームエージェント４７４及び４７６は、最終ホームエージェント４９４を使用して、ホームエージェント４７４及び４７６によって（例えば、リンク４８２及び４８４を介して）使用される２つの異なるコヒーレンシドメインにまたがるキャッシュコヒーレンシを調整又は解決し得る。更に、フラットコヒーレンシ管理モードにおいて、ホームエージェント４７４及び４７６のそれぞれは、そのそれぞれのコヒーレンシドメインにおいてキャッシュコヒーレンシを別個に管理し得る。例えば、ホームエージェント４７６は、フラットコヒーレンシ管理モードを使用して、メモリデバイス４７２におけるコヒーレンシを管理し得る。幾つかの実施形態において、ホームエージェント４７４及び４７６のそれぞれは、２つのスヌープリスト、すなわち、そのために階層的コヒーレンシ管理モードを使用するキャッシュ位置を識別する第１のスヌープリスト、及び、そのためにフラットコヒーレンシ管理モードを使用するキャッシュ位置を識別する第２のスヌープリストを含み得る。

【0048】

幾つかの実施形態において、第１のプロセッサ４７０は、（図４Ｂに示されていない）追加的なプロセッサに連結されて、第１のプロセッサグループを形成し得る。そのような例において、ホームエージェント４７４は第１のプロセッサグループについてのコヒーレンシを管理し得、第１のプロセッサグループが階層的コヒーレンシ管理モードを使用することを可能にし得る（例えば、最終ホームエージェント４９４を用いて異なるコヒーレンシドメインにまたがるキャッシュコヒーレンシを調整する）。同様に、第２のプロセッサ４７１は、（図４Ｂに示されていない）他のプロセッサに連結されて、第２のプロセッサグループを形成し得る。そのような例において、ホームエージェント４７６は第２のプロセッサグループについてのコヒーレンシを管理し得、第２のプロセッサグループが階層的コヒーレンシ管理モードを使用することを可能にし得る。

【0049】

図５－例示的な方法

【0050】

ここで図５を参照すると、１つ又は複数の実施形態による方法５００のフロー図が示されている。様々な実施形態において、方法５００は、ハードウェア（例えば、処理デバイス、回路、専用ロジック、プログラマブルロジック、マイクロコードなど）、ソフトウェア（例えば、処理デバイス上で実行される命令）、又はそれらの組み合わせを含み得る処理ロジック（例えば、図１に示されているプロセッサ１３０、１３５及び／又はインターコネクトデバイス）によって実行され得る。ファームウェア又はソフトウェアの実施形態において、方法５００は、光学、半導体、又は磁気ストレージデバイスなどの非一時的機械可読媒体に記憶されたコンピュータ実行命令によって実装され得る。機械可読媒体は、少なくとも１つの機械によって使用される場合、少なくとも１つの機械に少なくとも１つの集積回路を作製させて方法を実行するデータを記憶し得る。

【0051】

ブロック５１０は、インターコネクトデバイスが、第１のプロセッサから、システムメモリに記憶されたデータ要素についての投機的読み出し要求を受信することを含み得、データ要素のコヒーレンスは、第２のプロセッサによって管理される。例えば、図２～３を参照すると、リモートプロセッサ２０１は、投機的読み出しメッセージ２１０（又は投機的読み出しメッセージ３１０）をインターコネクトデバイス２０３に送信し得る。

【0052】

再び図５を参照すると、ブロック５２０は、インターコネクトデバイスが、データ要素についての読み出し要求を受信することを含み得る。例えば、図２を参照すると、リモートプロセッサ２０１は、直接メモリ読み出しメッセージ２３０をインターコネクトデバイス２０３に送信し得る。別の例において、図３を参照すると、ホームプロセッサ２０２は、直接メモリ読み出しメッセージ３３０をインターコネクトデバイス２０３に送信し得る。

【0053】

再び図５を参照すると、ブロック５３０は、インターコネクトデバイスが、読み出し要求を投機的読み出し要求とマージすることを含み得る。例えば、図２を参照すると、インターコネクトデバイス２０３は、投機的読み出しメッセージ２１０及び直接メモリ読み出しメッセージ２３０のマージ２３５を実行し得る。別の例において、図３を参照すると、インターコネクトデバイス２０３は、直接メモリ読み出しメッセージ３３０及び投機的読み出しメッセージ３１０のマージ３３２を実行し得る。

【0054】

再び図５を参照すると、ブロック５４０は、インターコネクトデバイスが、データ要素を第１のプロセッサに直接伝送することを含み得る。例えば、図２を参照すると、インターコネクトデバイス２０３は、要求されたデータを含むメッセージ２５０をリモートプロセッサ２０１に直接送信し得る。別の例において、図３を参照すると、インターコネクトデバイス２０３は、要求されたデータを含む直接データメッセージ３５０をリモートプロセッサ２０１に直接送信し得る。ブロック５４０の後に、方法５００は完了し得る。

【0055】

図６－例示的なシステム

【0056】

ここで図６を参照すると、実施形態によるＳｏＣ設計の実施形態が示されている。具体的な図示の例として、ＳｏＣ６００は、ポータブルデバイスからサーバシステムの範囲における、任意のタイプのコンピューティングデバイス内への挿入用に構成され得る。ここで、ＳｏＣ６００は、２つのコア６０６及び６０７を含む。コア６０６及び６０７は、Ｉｎｔｅｌ（登録商標）Ａｒｃｈｉｔｅｃｔｕｒｅ Ｃｏｒｅ（商標）型プロセッサ、Ａｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ（ＡＭＤ）社のプロセッサ、ＭＩＰＳ型プロセッサ、ＡＲＭ型プロセッサ設計、又はそれらの顧客、並びにそれらの被許諾者又は採用者によるものなどの命令セットアーキテクチャに適合し得る。コア６０６及び６０７は、インターコネクト６１２を介してシステム６００の他の部分と通信するために、バスインタフェースユニット６０９及びＬ２キャッシュ６１０に関連付けられたキャッシュコントローラ６０８に結合される。

【0057】

インターコネクト６１２は、ＳＩＭカードとのインタフェースである加入者識別モジュール（ＳＩＭ）６３０、コア６０６及び６０７によって実行されるＳｏＣ６００を初期化及びブートするためのブートコードを保持するためのブートＲＯＭ６３５、外部メモリ（例えば、ＤＲＡＭ６６０）とのインタフェースであるＳＤＲＡＭコントローラ６４０、不揮発性メモリ（例えば、フラッシュ６６５）とのインタフェースであるフラッシュコントローラ６４５、周辺機器とのインタフェースである周辺機器コントローラ６５０（例えば、ｅＳＰＩインタフェース）、入力（例えば、タッチ有効化入力）を表示及び受信するためのビデオコーデック６２０及びビデオインタフェース６２５、グラフィック関連のコンピュータ処理を実行するためのＧＰＵ６１５などのような他のコンポーネントへの通信チャネルを提供する。加えて、システムは、Ｂｌｕｅｔｏｏｔｈ（登録商標）モジュール６７０、３Ｇモデム６７５、ＧＰＳ６８０及びＷｉ‐Ｆｉ６８５などの通信のための周辺機器を示す。システムには電力コントローラ６５５も含まれ、これは、実施形態によるＣＸＬベースの電力共有を実行するために本明細書で説明される回路を実装し得る。図６に更に示されるように、システム６００は、例えばディスプレイに対するＭＩＰＩインタフェース６９２、及び／又は、同じ又は異なるディスプレイに結合し得るＨＤＭＩ（登録商標）インタフェース６９５をも含むインタフェースを追加的に含み得る。

【0058】

図７－例示的なシステム

【0059】

ここで図７を参照すると、別の実施形態による、エッジプラットフォームなどのシステムのブロック図が示されている。図７に示されている通り、マルチプロセッサシステム７００は、インターコネクト７５０を介して結合された第１のプロセッサ７７０及び第２のプロセッサ７８０を含み、これは、実施形態において、（プロセッサ７７０に含まれ得る、又はこれに結合され得る）光回路と通信する光インターコネクトであり得る。図７に示されている通り、プロセッサ７７０及び７８０のそれぞれは、代表的な第１及び第２のプロセッサコア（すなわち、プロセッサコア７７４ａ及び７７４ｂ、及び、プロセッサコア７８４ａ及び７８４ｂ）を含む、多数のコアプロセッサであり得る。

【0060】

図７の実施形態において、プロセッサ７７０及び７８０は、（ＣＸＬバスであり得る）インターコネクト７４２及び７４４を介してスイッチ７５９及び７６０に結合するポイントツーポイントインターコネクト７７７及び７８７を更に含む。次に、スイッチ７５９、７６０は、プールされたメモリ７５５及び７６５に結合する。

【0061】

なおも図７を参照すると、第１のプロセッサ７７０は更に、メモリコントローラハブ（ＭＣＨ）７７２、及び、ポイントツーポイント（Ｐ－Ｐ）インタフェース７７６及び７７８を含む。同様に、第２のプロセッサ７８０は、ＭＣＨ７８２、及び、Ｐ－Ｐインタフェース７８６及び７８８を含む。図７に示される通り、ＭＣＨ７７２及び７８２は、プロセッサをそれぞれのメモリ、すなわちメモリ７３２及びメモリ７３４に結合し、これらは、それぞれのプロセッサにローカルに取り付けられたシステムメモリ（例えば、ＤＲＡＭ）の部分であり得る、第１のプロセッサ７７０及び第２のプロセッサ７８０は、それぞれＰ－Ｐインターコネクト７７６及び７８６を介して、チップセット７９０に結合され得る。図７に示される通り、チップセット７９０は、Ｐ－Ｐインタフェース７９４及び７９８を含む。

【0062】

更に、チップセット７９０は、Ｐ－Ｐインターコネクト７３９により、チップセット７９０を高性能グラフィックスエンジン７３８に結合する、インタフェース７９２を含む。図７に示される通り、様々な入力／出力（Ｉ／Ｏ）デバイス７１４は、第１のバス７１６を第２のバス７２０に結合するバスブリッジ７１８と共に、第１のバス７１６に結合され得る。例えば、キーボード／マウス７２２、通信デバイス７２６、及び、一実施形態においてコード７３０を含み得る、ディスクドライブ又はその他マスストレージデバイスなどのデータストレージユニット７２８を含む様々なデバイスが、第２のバス７２０に結合され得る。更に、オーディオＩ／Ｏ７２４は、第２のバス７２０に結合され得る。

【0063】

図８－例示的なシステム

【0064】

本明細書で説明される実施形態は、多様なネットワークアーキテクチャ内で使用され得る。ここで図８を参照すると、本発明の別の実施形態によるネットワークアーキテクチャのブロック図が示されている。図８に示されている通り、ネットワークアーキテクチャ８００は、極めて広いエリアに配置され得る様々なコンピューティングプラットフォームを含む。

【0065】

図８のハイレベル図において、ネットワークアーキテクチャ８００は、スマートフォンなどの代表的デバイス８１０を含む。このデバイスは、ＲＡＮ８２０及びＲＡＮ８３０を含む、異なる無線アクセスネットワーク（ＲＡＮ）を介して通信し得る。次に、ＲＡＮ８２０は、フォグ／ファー／ニアエッジプラットフォームなどのエッジプラットフォームであり得、本明細書の実施形態を活用し得るプラットフォーム８２５に結合し得る。他の要求は、ＲＡＮ８３０に結合されたファーエッジプラットフォーム８３５によってハンドリングされ得、これもまた実施形態を活用し得る。

【0066】

図８に更に示される通り、別のニアエッジプラットフォーム８４０は、ＲＡＮ８２０、８３０に結合し得る。このニアエッジプラットフォームは、大量のコンピューティングリソースを有し得るデータセンター８５０のより近くに配置され得ることに留意されたい。これらのより遠隔のプラットフォームにメッセージをプッシュすることにより、エッジデバイス８１０に代えて要求をハンドリングするにあたり、より大きな遅延が生じる。図８に示されるプラットフォームの１つ又は複数は、本明細書で説明されるＣＸＬベースの電力共有を実行するための実施形態を組み込み得ることを理解されたい。

【0067】

図９－例示的なシステム

【0068】

ここで図９を参照すると、本発明の別の実施形態によるシステム９００のブロック図が示されている。図５に示されている通り、システム９００は任意のタイプのコンピューティングデバイスであり得、一実施形態においては、サーバシステムであり得る。図９の実施形態において、システム９００は複数のＣＰＵ９１０ａ、ｂを含み、これは次に、実施形態においてダブルデータレート（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ：ＤＤＲ）メモリ、永続メモリ、又は他のタイプのメモリなどのＤＩＭＭとして実装され得るそれぞれのシステムメモリ９２０ａ、ｂに結合する。ＣＰＵ９１０は、Ｉｎｔｅｌ（登録商標）ウルトラパスインターコネクトなどのインターコネクトシステム９１５、又は他のプロセッサインターコネクト技術を介して共に結合し得ることに留意されたい。

【0069】

コヒーレントアクセラレータデバイス及び／又はスマートアダプタデバイスが、潜在的に複数の通信プロトコルによってＣＰＵ９１０に結合することを可能にすべく、複数のインターコネクト９３０ａ１～ｂ２が存在し得る。実施形態において、各インターコネクト９３０は、ＣＸＬの所与のインスタンスであり得る。

【0070】

示されている実施形態において、それぞれのＣＰＵ９１０は、対応するフィールドプログラマブルゲートアレイ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ：ＦＰＧＡ）／アクセラレータデバイス９５０ａ、ｂ（これは、一実施形態においてＧＰＵを含み得る）に結合する。加えて、ＣＰＵ９１０は、スマートＮＩＣデバイス９６０ａ、ｂにも結合する。次に、スマートＮＩＣデバイス９６０ａ、ｂは、スイッチ９８０ａ、ｂ（例えば、実施形態によるＣＸＬスイッチ）に結合し、これは次に、永続メモリなどのプールされたメモリ９９０ａ、ｂに結合する。実施形態において、スイッチ９８０は、本明細書で説明される方法を実行するために、本明細書で説明される回路を実装し得る。当然ながら、実施形態はスイッチに限定されず、本明細書で説明される技法は、ＣＰＵ９１０を含むシステムの他のエンティティによって実行され得る。

【0071】

以下の項及び／又は例は、更なる実施形態に関する。

【0072】

例１において、データ転送のためのシステムは：第１、第２、及び第３のポートを有するインターコネクトデバイス；第１のポートに結合された第１のプロセッサ；第２のポートに結合された第２のプロセッサ；及び、第３のポートに結合されたシステムメモリ、を備え得る。インターコネクトデバイスは：第１のポートを介して第１のプロセッサから、システムメモリに記憶されたデータ要素についての投機的読み出し要求を受信する、ここでデータ要素のコヒーレンスは、第２のプロセッサによって管理される、データ要素についての直接読み出し要求を受信する、直接読み出し要求を投機的読み出し要求とマージする、及び、第１のポートを介して第１のプロセッサにデータ要素を直接伝送することになり得る。

【0073】

例２において、例１の主題は、インターコネクトデバイスが：投機的読み出し要求の受信に応答して、第３のポートを介してシステムメモリにメモリ読み出し要求を送信する；及び、第３のポートを介してシステムメモリからデータ要素を受信することになること、を任意選択的に含み得る。

【0074】

例３において、例１～２の主題は、インターコネクトデバイスが、第１のポートを介して第１のプロセッサから直接読み出し要求を受信することになること、を任意選択的に含み得る。

【0075】

例４において、例１～３の主題は、インターコネクトデバイスが：第２のポートを介して第２のプロセッサから直接読み出し要求を受信する；及び、第２のポートを介して第２のプロセッサに直接読み出し要求の肯定応答を伝送することになること、を任意選択的に含み得る。

【0076】

例５において、例１～３の主題は、インターコネクトデバイスが、直接読み出し要求及び投機的読み出し要求に含まれる少なくとも１つの識別子の比較に基づき、直接読み出し要求を投機的読み出し要求とマージすることになること、を任意選択的に含み得る。

【0077】

例６において、例１～５の主題は：第１のプロセッサが、第２のプロセッサに読み出しデータメッセージを送信することになること；第２のプロセッサが、読み出しデータメッセージの受信に応答して、第１のプロセッサに完了メッセージを送信することになること；及び、第１のプロセッサが、完了メッセージの受信に応答して、インターコネクトデバイスに直接読み出し要求を送信することになること、を任意選択的に含み得る。

【0078】

例７において、例１～６の主題は、第１のプロセッサ及び第２のプロセッサがプロセッサインターコネクトリンクによって結合されており、データ要素がプロセッサインターコネクトリンクを通過しないこと、を任意選択的に含み得る。

【0079】

例８において、例１～７の主題は、インターコネクトデバイスがマルチヘッドメモリバッファデバイスを有すること、を任意選択的に含み得る。

【0080】

例９において、例１～８の主題は、直接読み出し要求及び投機的読み出し要求がコンピュートエクスプレスリンク（ＣＸＬ）プロトコルメッセージを有すること、を任意選択的に含み得る。

【0081】

例１０において、データ転送のための装置は：第１のプロセッサに結合するための第１のインターコネクトポート；第２のプロセッサに結合するための第２のインターコネクトポート；システムメモリに結合するための第３のインターコネクトポート；及び、直接読み出し回路、を含み得る。直接読み出し回路は：第１のプロセッサから、システムメモリに記憶されたデータ要素についての投機的読み出し要求を受信する、ここでデータ要素のコヒーレンスは、第２のプロセッサによって管理される、データ要素についての直接読み出し要求を受信する、直接読み出し要求を投機的読み出し要求とマージする、及び、第１のインターコネクトポートを介して第１のプロセッサにデータ要素を直接伝送することになり得る。

【0082】

例１１において、例１０の主題は、装置がマルチヘッドメモリバッファデバイスを備えること、を任意選択的に含み得る。

【0083】

例１２において、例１０～１１の主題は、直接読み出し回路が：投機的読み出し要求の受信に応答して、システムメモリにメモリ読み出し要求を送信する；及び、システムメモリからデータ要素を受信することになること、を任意選択的に含み得る。

【0084】

例１３において、例１０～１２の主題は、直接読み出し回路が、第１のインターコネクトポートを介して第１のプロセッサから直接読み出し要求を受信することになること、を任意選択的に含み得る。

【0085】

例１４において、例１０～１３の主題は、直接読み出し回路が：第２のインターコネクトポートを介して第２のプロセッサから直接読み出し要求を受信する；及び、第２のプロセッサに直接読み出し要求の肯定応答を伝送することになること、を任意選択的に含み得る。

【0086】

例１５において、例１０～１４の主題は、直接読み出し回路が、直接読み出し要求及び投機的読み出し要求に含まれる少なくとも１つの識別子の比較に基づき、直接読み出し要求を投機的読み出し要求とマージすることになること、を任意選択的に含み得る。

【0087】

例１６において、例１０～１５の主題は、直接読み出し要求及び投機的読み出し要求がコンピュートエクスプレスリンク（ＣＸＬ）プロトコルメッセージを有すること、を任意選択的に含み得る。

【0088】

例１７において、データ転送のためのシステムは：第１のコヒーレンシドメインに関連付けられた第１のプロセッサ；第２のコヒーレンシドメインに関連付けられた第２のプロセッサ；及び、第１のプロセッサ、第２のプロセッサ、及びシステムメモリに結合されたインターコネクトデバイスを備え得、ここで第１のプロセッサ及び第２のプロセッサのそれぞれは、階層的コヒーレンシ管理モード及びフラットコヒーレンシ管理モードから選択するためのコヒーレンシ回路を有し、ここで階層的コヒーレンシ管理モードは、インターコネクトデバイスによる、第１のコヒーレンシドメイン及び第２のコヒーレンシドメインにまたがるコヒーレンシの調整を有し；及び、ここでフラットコヒーレンシ管理モードは、コヒーレンシ回路による、単一のコヒーレンシドメインにおけるコヒーレンシの管理を有する。

【0089】

例１８において、例１７の主題は、インターコネクトデバイスが：第１のプロセッサからデータ要素についての直接読み出し要求を受信すること；第１のコヒーレンシドメイン及び第２のコヒーレンシドメインにまたがるデータ要素のコヒーレンシを調整する；バック無効化スヌープメッセージを送信して、第１のコヒーレンシドメイン及び第２のコヒーレンシドメインのうち少なくとも１つにおけるデータ要素のコヒーレンシ状態を修正する；及び、第１のインターコネクトポートを介して第１のプロセッサにデータ要素を直接伝送することになること、を任意選択的に含み得る。

【0090】

例１９において、例１７～１８の主題は、インターコネクトデバイスがコンピュートエクスプレスリンク（ＣＸＬ）マルチヘッドメモリバッファデバイスを有すること、及び、インターコネクトデバイスが、内部ディレクトリを更新して第１のコヒーレンシドメイン及び第２のコヒーレンシドメインのうち少なくとも１つにおけるデータ要素のコヒーレンシ状態を示すことになること、を任意選択的に含み得る。

【0091】

例２０において、例１７～１９の主題は、第１のプロセッサ及び第２のプロセッサのそれぞれが：階層的コヒーレンシ管理モードに関連付けられたキャッシュ位置を識別するための第１のリスト；及び、フラットコヒーレンシ管理モードに関連付けられたキャッシュ位置を識別するための第２のリスト、を有すること、を任意選択的に含み得る。

【0092】

例２１において、データ転送のための装置は：システムメモリに記憶されたデータ要素についての投機的読み出し要求を受信するための手段；データ要素についての直接読み出し要求を受信するための手段；直接読み出し要求を投機的読み出し要求とマージするための手段；及び、第１のポートを介して第１のプロセッサにデータ要素を直接伝送するための手段、を含み得る。

【0093】

例２２において、例２１の主題は：投機的読み出し要求の受信に応答して、メモリ読み出し要求を送信するための手段；及び、データ要素を受信するための手段、を任意選択的に含み得る。

【0094】

例２３において、例２１～２２の主題は：直接読み出し要求を受信するための手段；及び、直接読み出し要求の肯定応答を伝送するための手段、を任意選択的に含み得る。

【0095】

例２４において、例２１～２３の主題は、直接読み出し要求及び投機的読み出し要求に含まれる少なくとも１つの識別子の比較に基づき、直接読み出し要求を投機的読み出し要求とマージするための手段、を任意選択的に含み得る。

【0096】

例２５において、例２１～２４の主題は、直接読み出し要求及び投機的読み出し要求がコンピュートエクスプレスリンク（ＣＸＬ）プロトコルメッセージを有すること、を任意選択的に含み得る。

【0097】

本明細書で説明される様々な実施形態において、インターコネクトデバイスは、プロセッサが、別のプロセッサ（すなわち、「ホーム」プロセッサ）によって管理されるキャッシュコヒーレンシを有するメモリアドレスからデータを直接読み出すことを可能にするための回路又は他のロジックを含み得る。更に、インターコネクトデバイスは、ディレクトリの維持及びバック無効化フローの開始等を含む、直接読み出しに関連付けられたコヒーレンスタスクをハンドリングし得る。幾つかの実施形態において、直接データ転送は、ホームプロセッサ及びプロセッサインターコネクトを通過しない場合がある。従って、直接読み出しは、比較的少ないホップ（例えば、２つのホップ）において実行され得、それによって、従来の手法に比べてより少ない遅延及び帯域幅を伴い得る。更に、幾つかの実施形態は、メモリ読み出しに関連付けられた電力消費を削減し得、プロセッサインターコネクトのサイズ調整に関連付けられたコストを削減し得る。

【0098】

図１～９は様々な例示的な実装形態を示しているが、他の変形が可能であることに留意されたい。例えば、図１～９に示された例は、例示のために提供されたものであり、いかなる実施形態をも制限することを意図していない。特に、実施形態は明確にするために簡略化された形態で示され得るが、実施形態は、任意の数及び／又は配置のコンポーネントを含み得る。例えば、幾つかの実施形態は、示されたものに加えて任意の数のコンポーネントを含み得ること、及び、特定の実装形態において、示されたコンポーネントの異なる配置が生じ得ることが企図されている。更に、図１～９に示された例における詳細は、１つ又は複数の実施形態のどこでも使用され得ることが企図されている。

【0099】

上述した複数の例の様々な組み合わせが可能であることを理解されたい。実施形態は多くの異なるタイプのシステムにおいて使用され得る。例えば、一実施形態において、通信デバイスは、本明細書で説明された様々な方法及び技法を実行するように配置され得る。当然ながら、本発明の範囲は通信デバイスに限定されず、その代わり、他の実施形態が、命令を処理するための他のタイプの装置、又はコンピューティングデバイス上で実行されることに応答して、本明細書で説明される方法及び技法のうち１つ又は複数をデバイスに実行させる命令を含む１つ又は複数の機械可読媒体を対象とすることができる。

【0100】

本明細書の全体にわたる「一実施形態」又は「実施形態」への言及は、実施形態に関連して説明される特定の特徴、構造、又は特性が、本発明に包含される少なくとも１つの実装形態に含まれることを意味する。従って、「一実施形態」又は「実施形態において」という文言の出現は、必ずしも同じ実施形態を指すものではない。更に、特定の特徴、構造、又は特性は、例示される特定の実施形態以外の他の好適な形態で設けられ得、全てのそのような形態は、本願の特許請求の範囲内に包含され得る。

【0101】

本発明を限られた数の実施形態に関して説明してきたが、当業者であれば、そこからの修正及び変形を理解するであろう。添付の特許請求の範囲は、この本発明の真の趣旨及び範囲内に属するそのような全ての修正及び変形を包含するものと意図されている。

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図5】

【図6】

【図7】

【図8】

【図9】

【手続補正書】

【提出日】2024-06-28

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

第１のポート、第２のポート、及び第３のポートを有するインターコネクトデバイス；
前記第１のポートに結合された第１のプロセッサ；
前記第２のポートに結合された第２のプロセッサ；及び
前記第３のポートに結合されたシステムメモリ
を備え、前記インターコネクトデバイスは：
前記第１のポートを介して前記第１のプロセッサから、前記システムメモリに記憶されたデータ要素に対する投機的読み出し要求を受信する、ここで前記データ要素のコヒーレンスは、前記第２のプロセッサによって管理される、
前記データ要素に対する直接読み出し要求を受信する、
前記直接読み出し要求を前記投機的読み出し要求とマージする、及び
前記第１のポートを介して前記第１のプロセッサに前記データ要素を直接伝送する
ことになる、データ転送のためのシステム。

【請求項2】

前記インターコネクトデバイスは：
前記投機的読み出し要求の受信に応答して、前記第３のポートを介して前記システムメモリにメモリ読み出し要求を送信する；及び
前記第３のポートを介して前記システムメモリから前記データ要素を受信する
ことになる、請求項１に記載のシステム。

【請求項3】

前記インターコネクトデバイスは：
前記第１のポートを介して前記第１のプロセッサから前記直接読み出し要求を受信する
ことになる、請求項１に記載のシステム。

【請求項4】

前記インターコネクトデバイスは：
前記第２のポートを介して前記第２のプロセッサから前記直接読み出し要求を受信する；及び
前記第２のポートを介して前記第２のプロセッサに前記直接読み出し要求の肯定応答を伝送する
ことになる、請求項１に記載のシステム。

【請求項5】

前記インターコネクトデバイスは：
前記直接読み出し要求及び前記投機的読み出し要求に含まれる少なくとも１つの識別子の比較に基づき、前記直接読み出し要求を前記投機的読み出し要求とマージする
ことになる、請求項１に記載のシステム。

【請求項6】

前記第１のプロセッサは、前記第２のプロセッサに読み出しデータメッセージを送信することになる；
前記第２のプロセッサは、前記読み出しデータメッセージの受信に応答して、前記第１のプロセッサに完了メッセージを送信することになる；及び
前記第１のプロセッサは、前記完了メッセージの受信に応答して、前記インターコネクトデバイスに前記直接読み出し要求を送信することになる、
請求項１に記載のシステム。

【請求項7】

前記第１のプロセッサ及び前記第２のプロセッサはプロセッサインターコネクトリンクによって結合されており、前記データ要素は前記プロセッサインターコネクトリンクを通過しない、請求項１に記載のシステム。

【請求項8】

前記インターコネクトデバイスは、マルチヘッドメモリバッファデバイスを有する、請求項１に記載のシステム。

【請求項9】

前記直接読み出し要求及び前記投機的読み出し要求は、コンピュートエクスプレスリンク（ＣＸＬ）プロトコルメッセージを含む、請求項１に記載のシステム。

【請求項10】

第１のプロセッサに結合するための第１のインターコネクトポート；
第２のプロセッサに結合するための第２のインターコネクトポート；
システムメモリに結合するための第３のインターコネクトポート；及び
前記第１のプロセッサから、前記システムメモリに記憶されたデータ要素に対する投機的読み出し要求を受信する、ここで前記データ要素のコヒーレンスは、前記第２のプロセッサによって管理される、
前記データ要素に対する直接読み出し要求を受信する、
前記直接読み出し要求を前記投機的読み出し要求とマージする、及び
前記第１のインターコネクトポートを介して前記第１のプロセッサに前記データ要素を直接伝送する
ための直接読み出し回路
を備える、データ転送のための装置。

【請求項11】

前記装置は、マルチヘッドメモリバッファデバイスを備える、請求項１０に記載の装置。

【請求項12】

前記直接読み出し回路は：
前記投機的読み出し要求の受信に応答して、前記システムメモリにメモリ読み出し要求を送信する；及び
前記システムメモリから前記データ要素を受信する
ことになる、請求項１０に記載の装置。

【請求項13】

前記直接読み出し回路は：
前記第１のインターコネクトポートを介して前記第１のプロセッサから前記直接読み出し要求を受信する
ことになる、請求項１０に記載の装置。

【請求項14】

前記直接読み出し回路は：
前記第２のインターコネクトポートを介して前記第２のプロセッサから前記直接読み出し要求を受信する；及び
前記第２のプロセッサに前記直接読み出し要求の肯定応答を伝送する
ことになる、請求項１０に記載の装置。

【請求項15】

前記直接読み出し回路は：
前記直接読み出し要求及び前記投機的読み出し要求に含まれる少なくとも１つの識別子の比較に基づき、前記直接読み出し要求を前記投機的読み出し要求とマージする
ことになる、請求項１０に記載の装置。

【請求項16】

前記直接読み出し要求及び前記投機的読み出し要求は、コンピュートエクスプレスリンク（ＣＸＬ）プロトコルメッセージを含む、請求項１０に記載の装置。

【請求項17】

第１のコヒーレンシドメインに関連付けられた第１のプロセッサ；
第２のコヒーレンシドメインに関連付けられた第２のプロセッサ；及び
前記第１のプロセッサ、前記第２のプロセッサ、及びシステムメモリに結合されたインターコネクトデバイス
を備え、
ここで前記第１のプロセッサ及び前記第２のプロセッサのそれぞれは、階層的コヒーレンシ管理モード及びフラットコヒーレンシ管理モードから選択するためのコヒーレンシ回路を有し、
ここで前記階層的コヒーレンシ管理モードは、前記インターコネクトデバイスによる、前記第１のコヒーレンシドメイン及び前記第２のコヒーレンシドメインにまたがるコヒーレンシの調整を有し；及び
ここで前記フラットコヒーレンシ管理モードは、前記コヒーレンシ回路による、単一のコヒーレンシドメインにおけるコヒーレンシの管理を有する、
データ転送のためのシステム。

【請求項18】

前記インターコネクトデバイスは：
前記第１のプロセッサからデータ要素に対する直接読み出し要求を受信する；
前記第１のコヒーレンシドメイン及び前記第２のコヒーレンシドメインにまたがる前記データ要素のコヒーレンシを調整する；
バック無効化スヌープメッセージを送信して、前記第１のコヒーレンシドメイン及び前記第２のコヒーレンシドメインのうち少なくとも１つにおける前記データ要素のコヒーレンシ状態を修正する；及び
第１のインターコネクトポートを介して前記第１のプロセッサに前記データ要素を直接伝送する
ことになる、請求項１７に記載のシステム。

【請求項19】

前記インターコネクトデバイスは、コンピュートエクスプレスリンク（ＣＸＬ）マルチヘッドメモリバッファデバイスを有し、ここで前記インターコネクトデバイスは、内部ディレクトリを更新して前記第１のコヒーレンシドメイン及び前記第２のコヒーレンシドメインのうち少なくとも１つにおける前記データ要素のコヒーレンシ状態を示すことになる、請求項１８に記載のシステム。

【請求項20】

前記第１のプロセッサ及び前記第２のプロセッサのそれぞれは：
前記階層的コヒーレンシ管理モードに関連付けられたキャッシュ位置を識別するための第１のリスト；及び
前記フラットコヒーレンシ管理モードに関連付けられたキャッシュ位置を識別するための第２のリスト
を有する、請求項１７に記載のシステム。

【請求項21】

プロセッサに：
異なるプロセッサから、システムメモリに記憶されたデータ要素についての投機的読み出し要求を受信する手順；
前記データ要素についての直接読み出し要求を受信する手順；
前記直接読み出し要求を前記投機的読み出し要求とマージする手順；及び
第１のポートを介して前記異なるプロセッサに前記データ要素を直接伝送する手順
を実行させるためのコンピュータプログラム。

【請求項22】

前記プロセッサに：
前記投機的読み出し要求の受信に応答して、メモリ読み出し要求を送信する手順；及び
前記データ要素を受信する手順
を更に実行させる、請求項２１に記載のコンピュータプログラム。

【請求項23】

前記プロセッサに：
前記直接読み出し要求を受信する手順；及び
前記直接読み出し要求の肯定応答を伝送する手順
を更に実行させる、請求項２１に記載のコンピュータプログラム。

【請求項24】

前記プロセッサに：
前記直接読み出し要求及び前記投機的読み出し要求に含まれる少なくとも１つの識別子の比較に基づき、前記直接読み出し要求を前記投機的読み出し要求とマージする手順
を更に実行させる、請求項２１に記載のコンピュータプログラム。

【請求項25】

前記直接読み出し要求及び前記投機的読み出し要求は、コンピュートエクスプレスリンク（ＣＸＬ）プロトコルメッセージを含む、請求項２１に記載のコンピュータプログラム。

【請求項26】

請求項２１から２５のいずれか一項に記載のコンピュータプログラムを格納しているコンピュータ可読記憶媒体。

【国際調査報告】