特表 2024-545586 シリコンオンインシュレータ上のＩＩＩ族窒化物半導体構造およびそれを成長させる方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-12-10

(54)【発明の名称】シリコンオンインシュレータ上のＩＩＩ族窒化物半導体構造およびそれを成長させる方法

(51)【国際特許分類】

   H01L 29/80 20060101AFI20241203BHJP

   H01L 21/02 20060101ALI20241203BHJP

   H01L 21/338 20060101ALI20241203BHJP

   H01L 21/20 20060101ALI20241203BHJP

【ＦＩ】

H01L29/80 Z

H01L27/12 B

H01L29/80 H

H01L21/20

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024527762

(86)(22)【出願日】2022-11-16

(85)【翻訳文提出日】2024-07-01

(86)【国際出願番号】 EP2022082085

(87)【国際公開番号】W WO2023110267

(87)【国際公開日】2023-06-22

(31)【優先権主張番号】2113655

(32)【優先日】2021-12-16

(33)【優先権主張国・地域又は機関】FR

(81)【指定国・地域】

(71)【出願人】

【識別番号】598054968

【氏名又は名称】ソイテック

【氏名又は名称原語表記】Ｓｏｉｔｅｃ

【住所又は居所原語表記】Ｐａｒｃ Ｔｅｃｈｎｏｌｏｇｉｑｕｅ ｄｅｓ ｆｏｎｔａｉｎｅｓ ｃｈｅｍｉｎ Ｄｅｓ Ｆｒａｎｑｕｅｓ ３８１９０ Ｂｅｒｎｉｎ， Ｆｒａｎｃｅ

(71)【出願人】

【識別番号】524177037

【氏名又は名称】ソイテック ベルジウム

【氏名又は名称原語表記】ＳＯＩＴＥＣ ＢＥＬＧＩＵＭ

(74)【代理人】

【識別番号】100107456

【弁理士】

【氏名又は名称】池田 成人

(74)【代理人】

【識別番号】100162352

【弁理士】

【氏名又は名称】酒巻 順一郎

(74)【代理人】

【識別番号】100123995

【弁理士】

【氏名又は名称】野田 雅一

(72)【発明者】

【氏名】ヴェイティゾウ， クリステル

(72)【発明者】

【氏名】ラドゥ， イオヌット

(72)【発明者】

【氏名】デルルイン， ジョフ

(72)【発明者】

【氏名】デグルーテ， ステファン

【テーマコード（参考）】

5F102

5F152

【Ｆターム（参考）】

5F102GJ03

5F102GK02

5F102GK08

5F102GK10

5F102GL04

5F102GM04

5F102GM08

5F102GQ01

5F102GR01

5F102HC01

5F152LM09

5F152MM05

5F152NN03

5F152NN05

5F152NN15

5F152NN27

5F152NN29

5F152NQ09

(57)【要約】

シリコンベース層（１０）、前記ベース層（１０）の上にあり、トラップリッチ層（１１１）と、トラップリッチ層（１１１）の上の埋込み絶縁体（１２１）とを備える、中間層（１１）、および前記中間層（１１）の上のｎ型ドープシリコン最上層（１２）を備えるシリコンオンインシュレータ基板（１０１）と、前記シリコンオンインシュレータ基板（１０１）の上にあり、前記最上層（１２）の上の第１の活性ＩＩＩ－Ｎ層（２１）、前記第１の活性ＩＩＩ－Ｎ層（２１）の上の第２の活性ＩＩＩ－Ｎ層（２２）を備え、前記第１の活性ＩＩＩ－Ｎ層（２１）と前記第２の活性ＩＩＩ－Ｎ層（２２）との間に二次元電子ガス（２００）がある、エピタキシャルＩＩＩ－Ｎ半導体層スタック（２０２）とを備える、半導体構造（１）。
【選択図】 図３

【特許請求の範囲】

【請求項1】

シリコンを含むベース層（１０）、
前記ベース層（１０）の上に形成された中間層（１１）、および
前記中間層（１１）の上に形成された最上層（１２）
を備えるシリコンオンインシュレータ基板（１０１）と、
前記シリコンオンインシュレータ基板（１０１）の上のエピタキシャルＩＩＩ－Ｎ半導体層スタック（２０２）であって、前記エピタキシャルＩＩＩ－Ｎ半導体層スタック（２０２）がエピタキシャル活性層（２０）を備え、前記エピタキシャル活性層（２０）が、
前記最上層（１２）の上に形成された第１の活性ＩＩＩ－Ｎ層（２１）、
前記第１の活性ＩＩＩ－Ｎ層（２１）の上に形成された第２の活性ＩＩＩ－Ｎ層（２２）
を備え、前記第１の活性ＩＩＩ－Ｎ層（２１）と前記第２の活性ＩＩＩ－Ｎ層（２２）との間に二次元電子ガス（２００）がある、エピタキシャルＩＩＩ－Ｎ半導体層スタック（２０２）と
を備え、
前記最上層（１２）がｎ型ドープシリコンを含み、
前記中間層（１１）が、
トラップリッチ層（１１１）と、
前記トラップリッチ層（１１１）の上に形成された埋込み絶縁体（１２１）と
を備える、半導体構造（１）。

【請求項2】

前記最上層（１２）のｎ型ドーピング濃度が、１．１０^１５ｃｍ^－３～５．１０^１５ｃｍ^－３の範囲内である、請求項１に記載の半導体構造（１）。

【請求項3】

前記最上層（１２）の厚さが、５０から２００ｎｍの間に含まれる、請求項１または２に記載の半導体構造（１）。

【請求項4】

前記最上層（１２）の前記ｎ型ドープシリコンの方位が（１１１）である、請求項１～３のいずれか一項に記載の半導体構造（１）。

【請求項5】

前記埋込み絶縁体（１２１）が二酸化シリコンを含み、前記トラップリッチ層（１１１）がシリコンを含む、請求項１～４のいずれか一項に記載の半導体構造（１）。

【請求項6】

前記埋込み絶縁体（１２１）が二酸化シリコンを含み、前記トラップリッチ層（１１１）がアモルファスシリコンカーバイドを含む、請求項１～３のいずれか一項に記載の半導体構造（１）。

【請求項7】

前記埋込み絶縁体（１２１）が、酸化シリコンを含む２つの層（１３２、１３３）間に制限された窒化シリコンを含む層（１３１）を備え、前記トラップリッチ層（１１１）がアモルファスシリコンカーバイドを含む、請求項１～３のいずれか一項に記載の半導体構造（１）。

【請求項8】

前記埋込み絶縁体（１２１）の厚さが、１００ｎｍから５００ｎｍの間に含まれる、請求項１～７のいずれか一項に記載の半導体構造（１）。

【請求項9】

前記エピタキシャルＩＩＩ－Ｎ半導体層スタック（２０２）が、前記第１の活性ＩＩＩ－Ｎ層（２１）と前記第２の活性ＩＩＩ－Ｎ層（２２）との間に形成されたスペーサ層（２３）をさらに備える、請求項１～８のいずれか一項に記載の半導体構造（１）。

【請求項10】

前記第１の活性ＩＩＩ－Ｎ層（２１）が窒化ガリウムを含み、前記第２の活性ＩＩＩ－Ｎ層（２２）が窒化アルミニウムガリウムを含む、請求項１～９のいずれか一項に記載の半導体構造（１）。

【請求項11】

前記スペーサ層（２３）が窒化アルミニウムを含む、請求項９および１０に記載の半導体構造（１）。

【請求項12】

半導体構造（１）を製造するための方法であって、
シリコンを含むベース層（１０）を設ける工程、
トラップリッチ層（１１１）を設けることと、
前記トラップリッチ層（１１１）の上に形成された埋込み絶縁体（１２１）を設けることと
によって、前記ベース層（１０）の上に中間層（１１）を設ける工程、および
ｎ型ドープシリコンを含み、前記中間層（１１）の上に形成された、最上層（１２）を設ける工程
を含む、シリコンオンインシュレータ基板（１０１）を設けるステップと、
前記シリコンオンインシュレータ基板（１０１）の上にエピタキシャルＩＩＩ－Ｎ半導体層スタック（２０２）を設けるステップであって、前記エピタキシャルＩＩＩ－Ｎ半導体層スタック（２０２）がエピタキシャル活性層（２０）を備え、前記エピタキシャル活性層（２０）を設けることが、
前記最上層（１２）の上に第１の活性ＩＩＩ－Ｎ層（２１）を設ける工程、
前記第１の活性ＩＩＩ－Ｎ層（２１）の上に第２の活性ＩＩＩ－Ｎ層（２２）を設ける工程
を含み、それにより、前記第１の活性ＩＩＩ－Ｎ層（２１）と前記第２の活性ＩＩＩ－Ｎ層（２２）との間に二次元電子ガス（２００）を形成する、エピタキシャルＩＩＩ－Ｎ半導体層スタック（２０２）を設けるステップと
を含む、方法。

【請求項13】

ｎ型ドープシリコンを含む最上層（１２）を前記設ける工程が、前記最上層（１２）の前記シリコンへのｎ型ドーパントの熱拡散によって、前記最上層（１２）の前記シリコンをドープする工程を含む、請求項１２に記載の方法。

【請求項14】

ｎ型ドープシリコンを含む最上層（１２）を前記設ける工程が、前記最上層（１２）の前記シリコンへのｎ型ドーパントのイオン注入によって、前記最上層（１２）の前記シリコンをドープする工程を含む、請求項１２に記載の方法。

【請求項15】

前記ｎ型ドーパントが、
リン、
ヒ素、
アンチモン
のうちの１つまたは複数を含む、請求項１２～１４のいずれか一項に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

[0001]本発明は、一般に、とりわけ、半導体構造およびそれを成長させる方法に関する。より詳細には、本発明は、シリコンオンインシュレータ上に成長させたＩＩＩ族窒化物を含む半導体構造であって、高電力および高周波用途に優れた性能を達成する、半導体構造と、それを成長させる方法とに関する。

【背景技術】

【0002】

（背景）
[0002]ＩＩＩ族窒化物ベースのヘテロ構造は、それらの高い電子速度および高い臨界電界のために、高電力および高周波用途に非常に適している。例えば、従来、ＦＥＴとも呼ばれる電界効果トランジスタの製造に、ＡｌＧａＮ／ＧａＮヘテロ構造が使用されている。このヘテロ構造では、２ＤＥＧとも呼ばれる二次元電子ガスが、２つの活性層間、すなわちＡｌＧａＮとＧａＮとの間の自発分極および圧電分極によって生成される。

【0003】

[0003]ＩＩＩ族窒化物ベースのヘテロ構造は、典型的には、従来のシリコン基板の上に製造される。高電力および高周波ソリューションに対するニーズがますます大きくなるにつれて、電気通信産業は、そのようなＩＩＩ族窒化物ベースのヘテロ構造を既存の技術に適合するものにするという課題に直面している。例えば、ＩＩＩ族窒化物ベースのヘテロ構造は、マイクロ電子デバイスの継続的な小型化およびそれらの性能の継続的な改善を可能にするはずである。

【0004】

[0004]高電力および高周波用途では、デバイスの下にある基板の抵抗率を最大化することが不可欠である。しかしながら、シリコン基板上にエピタキシャル成長させた窒化ガリウムに対して広がり抵抗プロファイリングを用いて実行された測定は、ヘテロ構造の深さに対する抵抗率の著しい低下を示す。

【0005】

[0005]より一般的には、シリコン基板上にエピタキシャル成長させたＩＩＩ族窒化物ヘテロ構造に対して広がり抵抗プロファイリングを用いて実行された測定は、ＩＩＩ族窒化物ヘテロ構造とシリコン基板との間の界面における抵抗率の同様の低下と、ＩＩＩ族窒化物ヘテロ構造とシリコン基板との間の界面におけるｐ型ドーパントの同様の存在とを示す。ＩＩＩ族窒化物ヘテロ構造とシリコンとの間の界面におけるｐ型ドーパントのそのような存在は、ＩＩＩ族窒化物ヘテロ構造のエピタキシャル層の初期成長層からシリコン基板への不純物の拡散または移動に起因する。不純物は、シリコン基板のためのｐ型不純物として働く。より詳細には、ＩＩＩ族窒化物ヘテロ構造とシリコンとの間の界面におけるｐ型ドーパントのそのような存在は、ＩＩＩ族元素の、それらがシリコン基板のためのｐ型不純物として働くシリコン基板への拡散または移動に起因する。例えば、本開示の図１Ａおよび図１Ｂにおいて調査されるサンプルでは、ＩＩＩ族窒化物ヘテロ構造とシリコンとの間の界面におけるｐ型ドーパントのそのような存在は、シリコン基板へのガリウムおよび／またはアルミニウムの拡散または移動に起因する。ガリウムおよび／またはアルミニウムは、シリコンのためのｐ型不純物として働き、それにより、シリコン基板の抵抗率を変化させる。

【0006】

[0006]いくつかの問題が、シリコン基板へのＩＩＩ族元素のそのような拡散から生じる。高電力および高周波用途では、窒化ガリウムとシリコンとの間の界面における高濃度のｐ型ドーパントの存在は容量結合を引き起こし、これは、この構造から製造される構成要素についての著しい電力散逸およびＲＦ損失を生じる。さらに、シリコン基板へのＩＩＩ族元素の拡散は、この構造から製造される構成要素における高調波周波数の発生により、線形性の問題を生じさせる。

【発明の概要】

【0007】

（概要）
[0007]したがって、本発明の実施形態の目的は、従来技術の固有の欠点を示さない半導体構造および製造方法を提案することである。より具体的には、本発明の実施形態の目的は、高電力および高周波数での性能が改善された半導体構造と、その製造方法とを提案することである。

【0008】

[0008]本発明の様々な実施形態に対して求められる保護の範囲は、独立請求項によって提示される。

【0009】

[0009]独立請求項の範囲に入らない本明細書で説明される実施形態および特徴は、もしあれば、本発明の様々な実施形態を理解するのに有用な例として解釈されるべきである。

【0010】

[0010]抵抗率の改善と、電力損失および線形性の問題の低減とを示す半導体構造が必要とされている。さらに、製造の観点から既存の技術に適合する半導体構造が必要とされている。

【0011】

[0011]この目的は、本開示の第１の例示的な態様によれば、
シリコンを含むベース層、
ベース層の上に形成された中間層、および
中間層の上に形成された最上層
を備えるシリコンオンインシュレータ基板と、
シリコンオンインシュレータ基板の上のエピタキシャルＩＩＩ－Ｎ半導体層スタックであって、エピタキシャルＩＩＩ－Ｎ半導体層スタックがエピタキシャル活性層を備え、エピタキシャル活性層が、
最上層の上に形成された第１の活性ＩＩＩ－Ｎ層、
拡散障壁層の上に形成された第２の活性ＩＩＩ－Ｎ層
を備え、第１の活性ＩＩＩ－Ｎ層と第２の活性ＩＩＩ－Ｎ層との間に二次元電子ガスがある、エピタキシャルＩＩＩ－Ｎ半導体層スタックと
を備え、
最上層がｎ型ドープシリコンを含み、
中間層が、
トラップリッチ層と、
トラップリッチ層の上に形成された埋込み絶縁体と
を備える、半導体構造によって、達成される。

【0012】

[0012]前述のように、ＩＩＩ族窒化物ヘテロ構造と、ＩＩＩ族窒化物ヘテロ構造を例えばエピタキシャル成長させたシリコン基板との間の界面におけるｐ型ドーパントの存在は、例えば広がり抵抗プロファイリング測定を用いて測定され得る。ＩＩＩ族窒化物ヘテロ構造とシリコンとの間の界面におけるｐ型ドーパントのそのような存在は、ＩＩＩ族窒化物ヘテロ構造のエピタキシャル層の初期成長層からシリコン基板への不純物の拡散または移動に起因する。不純物は、シリコン基板のためのｐ型不純物として働く。より詳細には、ＩＩＩ族窒化物ヘテロ構造とシリコンとの間の界面におけるｐ型ドーパントのそのような存在は、ＩＩＩ族元素の、それらがシリコン基板のためのｐ型不純物として働くシリコン基板への拡散または移動に起因する。

【0013】

[0013]本開示による半導体構造では、ＩＩＩ族窒化物ヘテロ構造のエピタキシャル層からシリコンオンインシュレータ基板へのＩＩＩ族元素の拡散または移動は、ＩＩＩ族窒化物ヘテロ構造のエピタキシャル層に近いシリコンオンインシュレータ基板の表面領域内に、例えば最上層内に、および任意選択で中間層と最上層との間の界面の近くに閉じ込められる。実際、本開示によるシリコンオンインシュレータ基板の中間層は、ＩＩＩ族元素の拡散または移動を、ＩＩＩ族窒化物ヘテロ構造のエピタキシャル層に近いシリコンオンインシュレータ基板の表面領域内に、例えば最上層内に、および任意選択で中間層と最上層との間の界面の近くに制限し、それにより、シリコンオンインシュレータ基板への不純物の拡散距離を短くする。

【0014】

[0014]本開示による半導体構造では、本開示によるシリコンオンインシュレータ基板の最上層のｎ型ドーピングは、エピタキシャル層からシリコンオンインシュレータ基板に拡散するＩＩＩ族元素の濃度を補償する。言い換えれば、本開示によるシリコンオンインシュレータ基板の最上層のｎ型ドーピングは、エピタキシャル層とシリコンオンインシュレータ基板との間の界面におけるｐ型ドーパントの濃度を釣り合わせ、これらのｐ型ドーパントの濃度は、前記エピタキシャルＩＩＩ－Ｎ半導体層スタックからシリコンオンインシュレータ基板の最上層へのＩＩＩ族原子の拡散から生じる。

【0015】

[0015]このようにして、本開示による半導体構造は、高電力および高周波数における性能の改善と、抵抗率の改善と、電力損失および線形性の問題の低減とを示す。

【0016】

[0016]トラップリッチ層の使用は、工業ＳＯＩウェハ製造および標準ＣＭＯＳプロセスの重要なサーマルバジェットに適合しながら、これらの寄生効果を低減し、シリコンの高抵抗特性を高めるための最も効果的な技術のうちの１つとして証明されている。トラップリッチ層のトラップは、シリコンと中間層との間の界面において自由キャリアをキャプチャし、それにより、シリコンオンインシュレータ基板がその公称抵抗率、線形性を回復することを可能にし、ＤＣ依存性を排除し、ＲＦ損失およびクロストークの大幅な低減をもたらす。本開示の文脈において、トラップリッチ層は、シリコンオンインシュレータ基板において生成され得る自由電荷を捕捉するのに適した欠陥密度を有する。トラップリッチ層はまた、トラップ効果をもたらし得る。トラップリッチ層は、数十ナノメートル～数ミクロン、例えば５０ｎｍ～３ミクロンの厚さを有する。トラップリッチ層は、シリコン、またはアモルファスシリコンカーバイド、またはポリシリコンとも呼ばれる多結晶シリコンを含む。

【0017】

[0017]本開示の文脈において、２ＤＥＧとも呼ばれる二次元電子ガスは、２つの次元において自由に動くことができるが、第１の次元において緊密に制限される電子のガスである。この緊密な制限は、その方向の運動のための量子化されたエネルギーレベルをもたらす。電子は、３Ｄ世界に組み込まれた２Ｄシートであるように見える。

【0018】

[0018]本開示の文脈において、ＩＩＩ族窒化物は、例えば、Ｂとも呼ばれるホウ素、Ａｌとも呼ばれるアルミニウム、Ｇａとも呼ばれるガリウム、Ｉｎとも呼ばれるインジウム、およびＮとも呼ばれる窒素といった、周期表のＩＩＩ族にある元素の間に形成される半導体化合物を指す。二元ＩＩＩ族窒化物化合物の例は、ＧａＮ、ＡｌＮ、ＢＮなどである。ＩＩＩ族窒化物はまた、例えばＡｌＧａＮおよびＩｎＡｌＧａＮなど、三元化合物および四元化合物を指す。

【0019】

[0019]本開示の文脈において、第１の活性ＩＩＩ－Ｎ層は、Ｎ、Ｐ、Ａｓのうちの１つまたは複数と、Ｂ、Ａｌ、Ｇａ、ＩｎおよびＴｌのうちの１つまたは複数とを含む。第１の活性ＩＩＩ－Ｎ層は、例えばＧａＮを含む。第２の活性ＩＩＩ－Ｎ層は、Ｎ、Ｐ、Ａｓのうちの１つまたは複数と、Ｂ、Ａｌ、Ｇａ、Ｉｎ、およびＴｌのうちの１つまたは複数とを含む。第２の活性ＩＩＩ－Ｎ層は、例えばＡｌＧａＮを含む。ＡｌＧａＮという用語は、任意の化学量論比（Ａｌ_ｘＧａ_ｙＮ）においてＡｌとＧａとＮとを含む組成物に関し、ｘは０から１の間に含まれ、ｙは０から１の間に含まれる。代替的に、第２の活性ＩＩＩ－Ｎ層は、例えばＡｌＮを含む。代替的に、第２の活性ＩＩＩ－Ｎ層は、ＩｎＡｌＧａＮを含む。ＩｎＡｌＧａＮなどの組成物は、Ｉｎを任意の適切な量で含む。代替的に、第１の活性ＩＩＩ－Ｎ層と第２の活性ＩＩＩ－Ｎ層の両方はＩｎＡｌＧａＮを含み、第２の活性ＩＩＩ－Ｎ層は、第１の活性ＩＩＩ－Ｎ層のバンドギャップよりも大きいバンドギャップを含み、第２の活性ＩＩＩ－Ｎ層は、第１の活性ＩＩＩ－Ｎ層の分極よりも大きい分極を含む。代替的に、第１の活性ＩＩＩ－Ｎ層と第２の活性ＩＩＩ－Ｎ層の両方はＢＩｎＡｌＧａＮを含み、第２の活性ＩＩＩ－Ｎ層は、第１の活性ＩＩＩ－Ｎ層のバンドギャップよりも大きいバンドギャップを含み、第２の活性ＩＩＩ－Ｎ層は、第１の活性ＩＩＩ－Ｎ層の分極よりも大きい分極を含む。活性層の組成物は、得られる特性を考慮して選択され得、組成物はそれに応じて変化し得る。例えば、約１５０ｎｍの厚さのＧａＮを含む第１の活性ＩＩＩ－Ｎ層と、約２０ｎｍの厚さのＡｌＧａＮを含む第２の活性ＩＩＩ－Ｎ層とで良好な結果が得られた。

【0020】

[0020]本開示の文脈において、シリコンオンインシュレータ基板のベース層はバルクシリコンを含み、シリコンオンインシュレータ基板のベース層の抵抗率は、典型的には、３から５キロオームｃｍの間に含まれ、好ましくは１キロオームｃｍよりも高い。このようにして、エピタキシャルＩＩＩ－Ｎ半導体層スタックの下にある基板の抵抗率は、高電力および高周波用途のために最大化される。

【0021】

[0021]本開示の文脈において、ＳＯＩとも呼ばれるシリコンオンインシュレータの技術は、層状シリコン絶縁体シリコン基板における半導体デバイスの製造に対応する。絶縁体の選択は、半導体デバイスの意図される用途に大きく依存する。本開示の文脈内では、いくつかのタイプのシリコンオンインシュレータ基板が使用され得る。

【0022】

[0022]シリコンオンインシュレータ基板のベース層のバルクシリコンからの分離により、ＩＩＩ族窒化物ヘテロ構造から製造された半導体デバイス内の寄生容量が低下し、それにより、それらの電力消費およびそれらの性能が改善される。シリコンオンインシュレータ上で製造された半導体デバイスはまた、他のタイプの基板上に集積された半導体デバイスよりも高いラッチアップ耐性および同等のＶＤＤにおける性能を示す。ＳＯＩ上に製造された半導体デバイスの温度依存性は、他のタイプの基板上に集積された半導体デバイスと比較して低減される。分離により、ＳＯＩ上に製造された半導体デバイスは、より低い漏れ電流を示し、したがって、より高い電力効率を示す。

【0023】

[0023]ＲＦ－ＳＯＩ基板とも呼ばれる無線周波数シリコンオンインシュレータ基板は、標準ＣＭＯＳプロセスに適合するシリコン膜上の高いＲＦ性能と、高い線形性ＲＦ分離および電力信号と、低いＲＦ損失と、デジタル処理と、電力管理統合とを可能にする。

【0024】

[0024]例えば、ＲＦ用途のための増強されたシグナルインテグリティ基板は、高抵抗シリコンを含むベース層と、ベース層の上に形成されたトラップリッチ層と、トラップリッチ層の上に形成された埋込み絶縁体と、埋込み絶縁体の上に形成された最上層とを備え、最上層は単結晶を含む。ベース層の抵抗率は、典型的には、３キロオームｃｍを超える。最上層の厚さは、典型的には、５０ｎｍから２００ｎｍの間に含まれる。トラップリッチ層の追加は、優れたＲＦ性能を提供する。そのような基板は、厳重な線形性仕様を有するデバイスに特に適している。用途は、典型的には、例えばＬＴＥアドバンストおよび５Ｇ仕様を対象とし、異なる性能要件に対処する。高抵抗ＳＯＩ基板と比較して、増強されたシグナルインテグリティ基板は、より良好な線形性と、より低いＲＦ損失と、より低いクロストークと、受動のための品質係数の改善と、より小さいダイサイズと、より高い熱伝導率とを示す。増強されたシグナルインテグリティ基板は、さらに典型的には、－８０ｄＢｍより低い高調波品質係数を示す。

【0025】

[0025]ＲＦ－ＳＯＩの別の例は、中抵抗シリコンを含むベース層と、ベース層の上に形成されたトラップリッチ層と、トラップリッチ層の上に形成された埋込み絶縁体と、薄い単結晶を含む最上層とを備える。そのような基板は、例えばコストに敏感な高集積デバイスに特に適しており、例えばＷｉ－Ｆｉ、ＩｏＴおよび他のコンシューマアプリケーションの仕様に特に良く適している。

【0026】

[0026]高抵抗ＳＯＩと呼ばれるＲＦ－ＳＯＩの別の例は、例えば、より低い線形性仕様ならびに２Ｇおよび３Ｇ仕様を有するデバイスを対象とする。そのような基板は、高抵抗シリコンを含むベース層と、ベース層の上に形成された埋込み絶縁体と、薄い単結晶を含む最上層とを備える。

【0027】

[0027]パワーシリコンオンインシュレータ基板は、自動車および工業市場のためのインテリジェントでエネルギー効率が良く信頼性が高いパワーＩＣデバイスに、例えば高電圧およびアナログ機能を統合するための要件に対処する。パワーシリコンオンインシュレータ基板は、優れた電気的分離を提供し、ダイ面積を低減し信頼性を改善しながら数ボルト～数百ボルトの異なる電圧で動作するデバイスを集積するのに最適である。これらの基板は、ＣＡＮ／ＬＩＮトランシーバ、スイッチモード電源、ブラシレスモータドライバ、ＬＥＤドライバなどの用途に理想的である。パワーＳＯＩは、シリコンを含むベース層と、酸化物を含む上部に形成された埋込み絶縁体と、シリコンを含む最上層とを備える。埋込み絶縁体の厚さは、典型的には０．４μｍから１μｍの間に含まれ、最上層の厚さは、典型的には０．１μｍから１．５μｍの間に含まれる。

【0028】

[0028]フォトニクスシリコンオンインシュレータ基板は、例えば、低コストおよび高速光トランシーバのためのＣＭＯＳチップへの光機能統合の要件に対処する。そのような基板は、シリコンを含むベース層と、ベース層の上に形成され、酸化物を含む埋込み絶縁体と、埋込み絶縁体の上に形成され、単結晶シリコンを含む最上層とを備える。埋込み絶縁体の厚さは、典型的には０．７μｍから２μｍの間に含まれ、最上層の厚さは、典型的には０．１μｍから０．５μｍの間に含まれる。絶縁体上の結晶シリコン層は、例えば、受動または能動のいずれかである、光導波路および他の光デバイスを、例えば適切な注入によって製造するために使用され得る。埋込み絶縁体は、例えば、全内部反射に基づくシリコン層内の赤外光の伝播を可能にする。導波路の上面は、例えば感知用途のために被覆されずに空気に曝されたままであるか、または、例えばシリカで作られたクラッディングで被覆され得る。

【0029】

[0029]製造の観点から、ＳＯＩ基板は、ほとんどの従来の製造プロセスに適合する。一般に、ＳＯＩベースのプロセスは、特別な機器、または既存の工場の設備の大幅な入替えなしに実施され得る。ＳＯＩに特有の課題の中には、埋込み絶縁体を考慮するための新規な計測要件、およびシリコンを含む最上層内の差応力に関する懸念がある。

【0030】

[0030]例示的な実施形態によれば、最上層のｎ型ドーピング濃度は、１．１０^１５ｃｍ^－３～５．１０^１５ｃｍ^－３の範囲内である。

【0031】

[0031]このようにして、シリコンオンインシュレータ基板の最上層のｎ型ドーピングは、エピタキシャル層からシリコンオンインシュレータ基板の最上層に拡散するＩＩＩ族元素の濃度を補償し、釣り合わせる。

【0032】

[0032]例示的な実施形態によれば、最上層の厚さは、５０から２００ｎｍの間に含まれる。代替的に、最上層の厚さは１００ｎｍ未満である。

【0033】

[0033]このようにして、中間層は、ＩＩＩ族元素の拡散または移動を、最上層によって形成された薄いシリコン層内に制限する。言い換えれば、中間層は、ＩＩＩ族窒化物ヘテロ構造のエピタキシャル層に近いシリコンオンインシュレータ基板の表面領域へのＩＩＩ族元素の拡散または移動を制限する。その場合、半導体構造は、高電力および高周波数における性能の改善と、抵抗率の改善と、電力損失および線形性の問題の低減とを示す。

【0034】

[0034]例示的な実施形態によれば、最上層はｎ型ドープシリコンを含み、最上層のｎ型ドープシリコンの方位は（１１１）である。

【0035】

[0035]例示的な実施形態によれば、最上層は単結晶シリコンを含む。

【0036】

[0036]このようにして、最上層の単結晶シリコンは、例えば、受動または能動のいずれかである、光導波路および他の光デバイスを、例えば適切な注入によって製造するために使用され得る。埋込み絶縁体は、例えば、全内部反射に基づく最上層のシリコン内の赤外光の伝播を可能にする。最上層内に製造された導波路の上面は、例えば感知用途のために被覆されずに空気に曝されたままであるか、または、例えばシリカで作られたクラッディングで被覆され得る。

【0037】

[0037]例示的な実施形態によれば、埋込み絶縁体はアモルファスシリコンカーバイドを含み、トラップリッチ層はアモルファスシリコンカーバイドを含む。

【0038】

[0038]このようにして、アモルファスシリコンカーバイドは、トラップリッチとして、および、ＩＩＩ族窒化物ヘテロ構造のエピタキシャル層からシリコンオンインシュレータ基板へのＩＩＩ族元素の拡散または移動を、ＩＩＩ族窒化物ヘテロ構造のエピタキシャル層に近いシリコンオンインシュレータ基板の表面領域内に、例えば最上層内に、および任意選択で中間層と最上層との間の界面の近くに閉じ込める障壁として、働く。代替的に、トラップリッチ層は、シリコンまたはポリシリコンを含む。

【0039】

[0039]例示的な実施形態によれば、埋込み絶縁体は二酸化シリコンを含み、トラップリッチ層はシリコンを含む。

【0040】

[0040]例示的な実施形態によれば、埋込み絶縁体は二酸化シリコンを含み、トラップリッチ層はアモルファスシリコンカーバイドを含む。

【0041】

[0041]代替的に、トラップリッチ層はポリシリコンを含む。

【0042】

[0042]例示的な実施形態によれば、埋込み絶縁体は、酸化シリコンを含む２つの層間に制限された窒化シリコンを含む層を備え、トラップリッチ層はアモルファスシリコンカーバイドを含む。

【0043】

[0043]この例示的な実施形態では、埋込み絶縁体はＯＮＯ誘電体スタックを備え、ＯＮＯは、酸化物－窒化物－酸化物を表す。埋込み絶縁体は、寄生容量結合を過度に劣化させることも、本開示による半導体構造から製造された例えば能動デバイスの高速性能を危険にさらすこともなく、二酸化シリコンよりも良好な熱伝導をもたらす。さらに、窒化シリコンを含む層を備える埋込み絶縁体は、ＩＩＩ族窒化物ヘテロ構造のエピタキシャル層からシリコンオンインシュレータ基板へのＩＩＩ族元素の拡散または移動を、ＩＩＩ族窒化物ヘテロ構造のエピタキシャル層に近いシリコンオンインシュレータ基板の表面領域内に、例えば最上層内に、および任意選択で中間層と最上層との間の界面の近くに含める技術的効果をさらに高める。ＩＩＩ族窒化物ヘテロ構造のエピタキシャル層からシリコンオンインシュレータ基板へのＩＩＩ族元素の拡散を遮断することは、二酸化シリコンのみを含む埋込み絶縁体を備える半導体構造においてよりも、窒化シリコンを含む埋込み絶縁体を備える半導体構造において、より効率的である。代替的に、トラップリッチ層は、シリコンまたはポリシリコンを含む。

【0044】

[0044]例示的な実施形態によれば、シリコンカーバイドはアモルファスである。

【0045】

[0045]トラップリッチ層のアモルファスシリコンカーバイドのトラップは、最上層のシリコンと中間層との間の界面において自由キャリアをキャプチャし、それにより、シリコンオンインシュレータ基板がその公称抵抗率、線形性を回復することを可能にし、ＤＣ依存性を排除し、ＲＦ損失およびクロストークの大幅な低減をもたらす。

【0046】

[0046]例示的な実施形態によれば、トラップリッチ層の厚さは、数十ナノメートルから数マイクロメートルの間に含まれる。例えば、アモルファスシリコンカーバイドを含むトラップリッチ層の厚さは、数十ナノメートルに達することができる。代替的に、ポリシリコンを含むトラップリッチ層の厚さは、数マイクロメートルに達することができる。

【0047】

[0047]例示的な実施形態によれば、埋込み絶縁体の厚さは、１００ｎｍから５００ｎｍの間に含まれる。

【0048】

[0048]例示的な実施形態によれば、埋込み絶縁体とトラップリッチ層とを含む中間層の厚さは、数百ナノメートルから数マイクロメートルの間に含まれる。

【0049】

[0049]例示的な実施形態によれば、エピタキシャルＩＩＩ－Ｎ半導体層スタックは、第１の活性ＩＩＩ－Ｎ層と第２の活性ＩＩＩ－Ｎ層との間に形成されたスペーサ層をさらに備える。

【0050】

[0050]このようにして、第１の活性ＩＩＩ－Ｎ層と第２の活性ＩＩＩ－Ｎ層との間にエピタキシャル成長させたスペーサ層は、エピタキシャルＩＩＩ－Ｎ半導体層スタック内の電子移動度を高める。

【0051】

[0051]例示的な実施形態によれば、第１の活性ＩＩＩ－Ｎ層は窒化ガリウムを含み、第２の活性ＩＩＩ－Ｎ層は窒化アルミニウムガリウムを含む。

【0052】

[0052]好ましくは、第１の活性ＩＩＩ－Ｎ層は、エピタキシャルに成長し、純粋な窒化ガリウム、好ましくは窒化ガリウムの単層を含む。

【0053】

[0053]例示的な実施形態によれば、第１の活性ＩＩＩ－Ｎ層はＩｎＡｌＧａＮを含み、第２の活性ＩＩＩ－Ｖ層はＩｎＡｌＧａＮを含み、第２の活性ＩＩＩ－Ｎ層は、第１の活性ＩＩＩ－Ｎ層のバンドギャップよりも大きいバンドギャップを含み、第２の活性ＩＩＩ－Ｎ層は、第１の活性ＩＩＩ－Ｎ層の分極よりも大きい分極を含む。

【0054】

[0054]このようにして、隣接する第１の活性ＩＩＩ－Ｎ層および第２のＩＩＩ－Ｖ層における異なる材料の使用は、特に、第２の活性ＩＩＩ－Ｎ層のバンドギャップよりも狭いバンドギャップを含む第１の活性ＩＩＩ－Ｎ層において、第１の活性ＩＩＩ－Ｎ層と第２の活性ＩＩＩ－Ｎ層との間の接合部の近くの導電性２ＤＥＧ領域に寄与する分極を引き起こす。

【0055】

[0055]第１の活性ＩＩＩ－Ｎ層は、例えば、２０から５００ｎｍの間、好ましくは３０から３００ｎｍの間、より好ましくは、例えば１００～１５０ｎｍなど、５０から２５０ｎｍの間に含まれる厚さを有する。第２の活性ＩＩＩ－Ｎ層は、例えば、１０から１００ｎｍの間、好ましくは２０から５０ｎｍの間に含まれる厚さを有する。厚さのそのような組合せは、例えば、得られる２ＤＥＧに関して、活性層について良好な特性をもたらす。

【0056】

[0056]例示的な実施形態によれば、スペーサ層は窒化アルミニウムを含む。

【0057】

[0057]好ましくは、スペーサ層は、エピタキシャルに成長し、純粋な窒化アルミニウムを含む。

【0058】

[0058]例示的な実施形態によれば、スペーサ層の厚さは２ｎｍ未満である。

【0059】

[0059]このようにして、スペーサ層は、スペーサ層の粗さを最小化するのに十分に薄く保たれる。粗さの最小化により、スペーサ層は、少なくとも第１の活性ＩＩＩ－Ｎ層へのＩＩＩ族原子の拡散または移動を防止する。このようにして、半導体構造の熱安定性がさらに改善される。言い換えれば、スペーサ層が薄いほど、半導体構造の熱安定性が良好になる。好ましくは、スペーサ層の厚さは、０．５ｎｍから１．５ｎｍの間に含まれる。さらにより好ましくは、スペーサ層の厚さは、０．８ｎｍから１ｎｍの間に含まれる。

【0060】

[0060]例示的な実施形態によれば、エピタキシャルＩＩＩ－Ｎ半導体層スタックは、基板とエピタキシャル活性層との間に成長させたエピタキシャル成長バッファ層をさらに備える。

【0061】

[0061]バッファ層は、例えば２５０Ｖよりも大きい、好ましくは５００Ｖよりも大きい、さらにより好ましくは、２０００Ｖよりも大きいなど、１０００Ｖよりも大きい、またはさらにはるかに大きい高い破壊電圧など、現在の特性を提供するために、バッファ層が高いバンドギャップを有するという意味で、例えば、基板およびバッファ層のバンドギャップが、それぞれ１．１ｅＶおよび６．２ｅＶなど、比較的離れているという点で、基板とは異なる性質であり得る。バッファ層は、例えば、高いバンドギャップを有するＩＩＩ－Ｖバッファ層である。ここで、ＩＩＩは、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ、Ｓｃ、ＹなどのＩＩＩ族元素と、ランタニドおよびアクチニド系列とを指す。ここで、Ｖは、Ｎ、Ｐ、Ａｓ、Ｓｂ、ＢｉなどのＶ族元素を指す。バッファ層は、層のスタックを備え得、一例では、典型的には第１の層は核生成層である。

【0062】

[0062]例示的な実施形態によれば、半導体構造は、エピタキシャルＩＩＩ－Ｎ半導体層の上に形成されたパッシベーションスタックをさらに備える。

【0063】

[0063]パッシベーションスタックは、エピタキシャルＩＩＩ－Ｎ半導体層スタックの形成とともにその場で形成される。パッシベーションスタックは、例えば、第２の活性ＩＩＩ－Ｎ層の上に形成される。このようにして、エピタキシャルＩＩＩ－Ｎ半導体層スタックの上に、完全結晶性パッシベーションスタックがエピタキシャル成長する。代替的に、エピタキシャルＩＩＩ－Ｎ半導体層スタックの上に、部分結晶性パッシベーションスタックがエピタキシャル成長する。パッシベーションスタックはまた、ＡＬＤとも呼ばれる原子層堆積、ＣＶＤとも呼ばれる化学気相堆積、またはＰＶＤとも呼ばれる物理気相堆積のような、エピタキシーツールの助けを借りたエクスシトゥ堆積によって形成され得る。代替的に、パッシベーションスタックは、ＭＯＣＶＤまたはＭＢＥチャンバ内のインシトゥ堆積によって形成され得る。代替的に、パッシベーションスタックは、同じ材料のアモルファス膜を堆積し、アモルファス膜を熱アニールを使用して再結晶化することによって形成され得る。第２の活性ＩＩＩ－Ｎ層の上のパッシベーションスタックは、例えば、窒化ガリウムを含む。代替的に、第２の活性ＩＩＩ－Ｎ層の上のパッシベーションスタックは、窒化ガリウムおよび窒化シリコンを含む。

【0064】

[0064]エピタキシャルＩＩＩ－Ｎ半導体層スタックと、例えばトランジスタのゲートとの間に、パッシベーションスタックが形成される。パッシベーションスタックは、ゲートの下にのみ形成され得、さらにゲート誘電体として機能し得る。代替的に、パッシベーションスタックは、エピタキシャルＩＩＩ－Ｎ半導体層スタックの上に形成され得、エピタキシャルＩＩＩ－Ｎ半導体層スタックを完全に被覆し得る。代替的に、パッシベーションスタックは、エピタキシャルＩＩＩ－Ｎ半導体層スタックの上に形成され、エピタキシャルＩＩＩ－Ｎ半導体層スタックの表面を部分的に被覆し得、例えば、パッシベーションスタックは、高移動度電子トランジスタのソースとドレインとの間の非ゲートエリア内に形成され得、パッシベーションスタックは、パッシベーションとして機能し、下にある２ＤＥＧの空乏を防止する。

【0065】

[0065]例示的な実施形態によれば、パッシベーションスタックは、酸化物層および／または窒化シリコンをさらに含む。

【0066】

[0066]このようにして、本開示の第１の例示的な態様による半導体構造のパッシベーション層は、パッシベーション層として働く窒化シリコンおよび／または酸化物層を含む。酸化物層は、第２の活性ＩＩＩ－Ｎ層に対する電気的に清浄な界面と、半導体構造上に形成された電気接点と２ＤＥＧとの間の静電結合を最大化するための高い誘電率とを示し、これは、例えば半導体構造を用いて製造された高電子移動度トランジスタの相互コンダクタンスの増加と、量子トンネルによる絶縁破壊および漏れを回避するのに十分な厚さとをもたらす。

【0067】

[0067]本開示の第２の例示的な態様によれば、半導体構造を製造するための方法が提供され、方法は、
シリコンを含むベース層を設ける工程、
トラップリッチ層を設けることと、
トラップリッチ層の上に形成された埋込み絶縁体を設けることと
によって、ベース層の上に中間層を設ける工程、および
ｎ型ドープシリコンを含み、中間層の上に形成された、最上層を設ける工程
を含む、シリコンオンインシュレータ基板を設けるステップと、
シリコンオンインシュレータ基板の上にエピタキシャルＩＩＩ－Ｎ半導体層スタックを設けるステップであって、エピタキシャルＩＩＩ－Ｎ半導体層スタックがエピタキシャル活性層を備え、エピタキシャル活性層を設けることが、
最上層の上に第１の活性ＩＩＩ－Ｎ層を設ける工程、
第１の活性ＩＩＩ－Ｎ層の上に第２の活性ＩＩＩ－Ｎ層を設ける工程
を含み、それにより、第１の活性ＩＩＩ－Ｎ層と第２の活性ＩＩＩ－Ｎ層との間に二次元電子ガスを形成する、エピタキシャルＩＩＩ－Ｎ半導体層スタックを設けるステップと
を含む。

【0068】

[0068]前述のように、ＩＩＩ族窒化物ヘテロ構造と、ＩＩＩ族窒化物ヘテロ構造を例えばエピタキシャル成長させたシリコン基板との間の界面におけるｐ型ドーパントの存在は、例えば広がり抵抗プロファイリング測定を用いて測定され得る。ＩＩＩ族窒化物ヘテロ構造とシリコンとの間の界面におけるｐ型ドーパントのそのような存在は、ＩＩＩ族窒化物ヘテロ構造のエピタキシャル層の初期成長層からシリコン基板への不純物の拡散または移動に起因する。不純物は、シリコン基板のためのｐ型不純物として働く。より詳細には、ＩＩＩ族窒化物ヘテロ構造とシリコンとの間の界面におけるｐ型ドーパントのそのような存在は、ＩＩＩ族元素の、それらがシリコン基板のためのｐ型不純物として働くシリコン基板への拡散または移動に起因する。

【0069】

[0069]本開示による半導体構造を製造するための方法では、ＩＩＩ族窒化物ヘテロ構造のエピタキシャル層からシリコンオンインシュレータ基板へのＩＩＩ族元素の拡散または移動は、ＩＩＩ族窒化物ヘテロ構造のエピタキシャル層に近いシリコンオンインシュレータ基板の表面領域内に、例えば最上層内に、および任意選択で中間層と最上層との間の界面の近くに閉じ込められる。実際、本開示による方法では、シリコンオンインシュレータ基板の中間層は、ＩＩＩ族元素の拡散または移動を、ＩＩＩ族窒化物ヘテロ構造のエピタキシャル層に近いシリコンオンインシュレータ基板の表面領域内に、例えば最上層内に、および任意選択で中間層と最上層との間の界面の近くに制限し、それにより、シリコンオンインシュレータ基板への不純物の拡散距離を短くする。

【0070】

[0070]本開示による半導体構造を製造するための方法では、シリコンオンインシュレータ基板の最上層のｎ型ドーピングは、エピタキシャル層からシリコンオンインシュレータ基板に拡散するＩＩＩ族元素の濃度を補償する。言い換えれば、シリコンオンインシュレータ基板の最上層のｎ型ドーピングは、エピタキシャル層とシリコンオンインシュレータ基板との間の界面におけるｐ型ドーパントの濃度を釣り合わせ、これらのｐ型ドーパントの濃度は、前記エピタキシャルＩＩＩ－Ｎ半導体層スタックからシリコンオンインシュレータ基板の最上層へのＩＩＩ族原子の拡散から生じる。

【0071】

[0071]このようにして、本開示による方法を用いて製造された半導体構造は、高電力および高周波数における性能の改善と、抵抗率の改善と、電力損失および線形性の問題の低減とを示す。

【0072】

[0072]エピタキシャルＩＩＩ－Ｎ半導体層スタックは、第１の活性ＩＩＩ－Ｎ層、任意選択でスペーサ層、および第２の活性ＩＩＩ－Ｎ層を備える、エピタキシャル活性層を備える。エピタキシャル活性層は、ＭＯＣＶＤとも呼ばれる有機金属化学気相堆積エピタキシャルチャンバ、またはＭＯＶＰＥとも呼ばれる有機金属気相エピタキシャルチャンバ、またはＭＢＥとも呼ばれる分子ビームエピタキシャルチャンバ、またはＣＢＥとも呼ばれる化学ビームエピタキシャルチャンバ内に、エピタキシャル成長によって、その場で形成される。

【0073】

[0073]半導体構造は、有機金属化学気相堆積（ＭＯＣＶＤ）もしくは有機金属気相エピタキシー（ＭＯＶＰＥ）によるエピタキシャル成長によって形成され得るか、または分子ビームエピタキシー（ＭＢＥ）もしくは化学ビームエピタキシー（ＣＢＥ）であり得る。ＭＯＶＰＥまたはＭＯＣＶＤプロセスでは、エピタキシャルＩＩＩ－Ｎ半導体層スタックは、典型的には例えば５ｍＢａｒから１Ｂａｒの間に含まれる圧力で、および典型的には例えば６００℃から１２００℃の間に含まれる温度で、シリコンオンインシュレータ基板上にエピタキシャル成長する。前駆体材料は、窒素ではアンモニア（ＮＨ_３）、ガリウムではトリメチルＧａ（ＴＭＧａ）またはトリエチルＧａ（ＴＥＧａ）、アルミニウムではトリメチルＡｌ（ＴＭＡｌ）またはトリエチルＡｌ（ＴＥＡｌ）、インジウムではトリメチルインジウム（ＴＭＩｎ）、およびシリコンではシラン（ＳｉＨ_４）またはジシラン（ＳｉＨ_３）_２であり得るが、これらに限定されない。

【0074】

[0074]シリコンオンインシュレータ基板は、酸化シリコンを含む埋込み絶縁体を備え得る。その場合、シリコンオンインシュレータ基板は、例えば、ＳＩＭＯＸとして知られる、酸素の注入による分離、またはウェハ接合などのいくつかの方法によって、またはシード方法によって作製され得る。

【0075】

[0075]例示的な実施形態によれば、ｎ型ドープシリコンを含む最上層を設ける工程は、最上層のシリコンへのｎ型ドーパントの熱拡散によって、最上層のシリコンをドープする工程を含む。

【0076】

[0076]好ましくは、最上層のｎ型ドーピング濃度は、１．１０^１５ｃｍ^－３～５．１０^１５ｃｍ^－３の範囲内である。

【0077】

[0077]例示的な実施形態によれば、ｎ型ドープシリコンを含む最上層を設ける工程は、最上層のシリコンへのｎ型ドーパントのイオン注入によって、最上層のシリコンをドープする工程を含む。

【0078】

[0078]好ましくは、最上層のｎ型ドーピング濃度は、１．１０^１５ｃｍ^－３～５．１０^１５ｃｍ^－３の範囲内である。

【0079】

[0079]例示的な実施形態によれば、ｎ型ドーパントは、
リン、
ヒ素、
アンチモン
のうちの１つまたは複数を含む。

【0080】

[0080]次に、いくつかの例示的な実施形態が、添付の図面を参照して説明される。

【図面の簡単な説明】

【0081】

【図1A】シリコン基板上にエピタキシャル成長させた窒化ガリウムに対して広がり抵抗プロファイリングを用いて実行された測定の、従来技術による例示的な一実施形態を概略的に示す。

【図1B】シリコン基板上にエピタキシャル成長させた窒化ガリウムに対して広がり抵抗プロファイリングを用いて実行された測定の、従来技術による別の例示的な実施形態を概略的に示す。

【図2】本開示による半導体構造の例示的な実施形態を概略的に示す。

【図3】本開示による半導体構造の例示的な実施形態を概略的に示し、埋込み絶縁体が、二酸化シリコンを含む２つの層間に制限された窒化シリコンを含む層を備える。

【図4】本開示による半導体構造の例示的な実施形態を概略的に示し、エピタキシャルＩＩＩ－Ｎ半導体層スタックが、第１の活性ＩＩＩ－Ｎ層と第２の活性ＩＩＩ－Ｎ層との間にスペーサをさらに備える。

【発明を実施するための形態】

【0082】

（実施形態の詳細な説明）
[0085]図１Ａは、シリコン基板上にエピタキシャル成長させた窒化ガリウムに対して広がり抵抗プロファイリングを用いて実行された測定の、従来技術による例示的な実施形態を概略的に示す。実際、図１Ａは、シリコン上にエピタキシャル成長させた窒化ガリウムを含むサンプルの対数スケールでの抵抗率９１を、シリコンヘテロ構造上の窒化ガリウム内の深さ９２の関数として概略的に示す。図１Ａでは、セクション９３は窒化ガリウムに対応し、セクション９５はシリコン基板の一部分に対応する。図１Ａ上のセクション９４は、窒化ガリウムとシリコン基板との間の界面に対応する。図１Ａ上で見られるように、窒化ガリウム内で測定された抵抗率９６は、層全体にわたってほぼ一定であり、１．１０^６オームｃｍに等しく、シリコン基板内でほぼ１μｍから測定された抵抗率９８は、ほぼ一定であり、１．１０^４オームｃｍに等しい。しかしながら、窒化ガリウムとシリコン基板との間の界面９４では、図１Ａ上で見られるように、広がり抵抗プロファイリングによって抵抗率９７の著しい低下が測定される。より正確には、ヘテロ構造のセクション９４における抵抗率９７は、１．１０^６オームｃｍから１．１０^１オームｃｍに低下した後に、１．１０^４オームｃｍまで再びゆっくりと増加し、シリコン基板により深く入る。図１Ａ上で見られるように、抵抗率９７の低下は、０．５μｍ～ほぼ１μｍにわたって及び、シリコン基板に入る。

【0083】

[0086]窒化ガリウムとシリコン基板との間の界面における抵抗率の低下は、広がり抵抗プロファイリング測定を用いてさらに調査される。そのような測定の結果は、例えば図１Ｂに示されている。図１Ｂは、図１Ａ上で特徴付けられているようなシリコン基板上にエピタキシャル成長させた窒化ガリウムを含む同じサンプル内の、対数スケールでの種の濃度およびそれらのタイプを概略的に示す。図１Ｂでは、セクション９３は窒化ガリウムに対応し、セクション９５はシリコン基板の一部分に対応する。図１Ｂ上のセクション９４は、窒化ガリウムとシリコン基板との間の界面に対応する。図１Ｂ上で見られるように、このサンプル中の窒化ガリウムはほとんどドープされておらず、２．１０^１０ａｔｏｍ．ｃｍ^－３よりも低い濃度８１を示しており、シリコン基板は、このサンプルであり、シリコン基板内のほぼ１μｍから、２．１０^１１ａｔｏｍ．ｃｍ^－３から６．１０^１１ａｔｏｍ．ｃｍ^－３まで変化する濃度８３を示す。しかしながら、窒化ガリウムとシリコン基板との間の界面９４では、図１Ｂ上で見られるように、広がり抵抗プロファイリングによってｐ型ドーパントの有意な濃度８２が測定される。より正確には、この濃度８２は、窒化ガリウムに近い２．１０^１０ａｔｏｍ．ｃｍ^－３から増加してセクション９４において２．１０^１５ａｔｏｍ．ｃｍ^－３に達し、次いで、濃度８２は、再びゆっくりと減少してシリコン基板に入り、２．１０^１１ａｔｏｍ．ｃｍ^－３の濃度になる。高濃度のｐ型ドーパントが窒化ガリウムとシリコンとの間の界面に存在し、０．５μｍ～ほぼ１μｍにわたって及んでおり、シリコン基板に入るという結論が、そのような広がり抵抗プロファイリング測定から引き出され得る。

【0084】

[0087]図２は、本開示による半導体構造１の例示的な実施形態の断面を概略的に示し、断面は、成長方向２を含む平面に沿って実行され、横断方向３は成長方向２に対して横行する。第３の方向４は、成長方向２および横断方向３に対して横行である。半導体構造１は、シリコンオンインシュレータ基板１０１と、シリコンオンインシュレータ基板１０１の上のエピタキシャルＩＩＩ－Ｎ半導体層スタック２０２とを備える。シリコンオンインシュレータ基板１０１は、ベース層１０と、ベース層１０の上に形成された中間層１１と、中間層１１の上に形成された最上層１２とを備える。ベース層１０はシリコンを含む。ベース層１０の抵抗率は、典型的には、１キロオームｃｍよりも大きい、３から５キロオームｃｍの間に含まれる。エピタキシャルＩＩＩ－Ｎ半導体層スタック２０２は、エピタキシャル活性層２０を備える。エピタキシャル活性層２０は、最上層１２の上に形成された第１の活性ＩＩＩ－Ｎ層２１と、第１の活性ＩＩＩ－Ｎ層２１の上に形成された第２の活性ＩＩＩ－Ｎ層とを備える。第１の活性ＩＩＩ－Ｎ層２１は、例えば窒化ガリウムを含み、第２の活性ＩＩＩ－Ｎ層２２は、例えば窒化アルミニウムガリウムを含む。第１の活性ＩＩＩ－Ｎ層２１と第２の活性ＩＩＩ－Ｎ層２２との間に二次元電子ガス２００が形成される。最上層１２は、ｎ型ドープシリコンを含む。最上層１２のシリコンの方位は、（１１１）である。最上層１２のｎ型ドーピング濃度は、１．１０^１５ｃｍ^－３～５．１０^１５ｃｍ^－３の範囲内である。最上層１２の厚さは、５０から２００ｎｍの間に含まれる。代替実施形態によれば、最上層１２の厚さは１００ｎｍ未満である。中間層１１は、トラップリッチ層１１１と、トラップリッチ層１１１の上に形成された埋込み絶縁体１２１とを備える。埋込み絶縁体１２１は二酸化シリコンを含み、トラップリッチ層１１１はシリコンを含む。埋込み絶縁体１２１の厚さは、１００ｎｍから５００ｎｍの間に含まれる。トラップリッチ層１１１の厚さは、例えば数マイクロメートルであり得る。代替実施形態によれば、埋込み絶縁体１２１は二酸化シリコンを含み、トラップリッチ層１１１は、シリコンカーバイド、例えばアモルファスシリコンカーバイドを含む。トラップリッチ層１１１の厚さは、例えば数十ナノメートルであり得る。

【0085】

[0088]図３は、本開示による半導体構造１の例示的な実施形態の断面を概略的に示し、断面は、成長方向２を含む平面に沿って実行され、横断方向３は成長方向２に対して横行する。第３の方向４は、成長方向２および横断方向３に対して横行である。図２上と同一の参照符号を有する構成要素は、同じ機能を果たす。半導体構造１は、シリコンオンインシュレータ基板１０１と、シリコンオンインシュレータ基板１０１の上のエピタキシャルＩＩＩ－Ｎ半導体層スタック２０２とを備える。シリコンオンインシュレータ基板１０１は、ベース層１０と、ベース層１０の上に形成された中間層１１と、中間層１１の上に形成された最上層１２とを備える。ベース層１０はシリコンを含む。ベース層１０の抵抗率は、典型的には、１キロオームｃｍよりも大きい、３から５キロオームｃｍの間に含まれる。エピタキシャルＩＩＩ－Ｎ半導体層スタック２０２は、エピタキシャル活性層２０を備える。エピタキシャル活性層２０は、最上層１２の上に形成された第１の活性ＩＩＩ－Ｎ層２１と、第１の活性ＩＩＩ－Ｎ層２１の上に形成された第２の活性ＩＩＩ－Ｎ層とを備える。第１の活性ＩＩＩ－Ｎ層２１は、例えば窒化ガリウムを含み、第２の活性ＩＩＩ－Ｎ層２２は、例えば窒化アルミニウムガリウムを含む。第１の活性ＩＩＩ－Ｎ層２１と第２の活性ＩＩＩ－Ｎ層２２との間に二次元電子ガス２００が形成される。最上層１２は、ｎ型ドープシリコンを含む。最上層１２のシリコンの方位は、（１１１）である。最上層１２のｎ型ドーピング濃度は、１．１０^１５ｃｍ^－３～５．１０^１５ｃｍ^－３の範囲内である。最上層１２の厚さは、５０から２００ｎｍの間に含まれる。代替実施形態によれば、最上層１２の厚さは１００ｎｍ未満である。中間層１１は、トラップリッチ層１１１と、トラップリッチ層１１１の上に形成された埋込み絶縁体１２１とを備える。埋込み絶縁体１２１は、酸化シリコンを含む２つの層１３２、１３３間に制限された窒化シリコンを含む層１３１を備え、トラップリッチ層１１１は、シリコンカーバイド、例えばアモルファスシリコンカーバイドを含む。代替実施形態によれば、埋込み絶縁体１２１は二酸化シリコンを含み、トラップリッチ層１１１は、シリコンカーバイド、例えばアモルファスシリコンカーバイドを含む。埋込み絶縁体１２１の厚さは、１００ｎｍから５００ｎｍの間に含まれる。トラップリッチ層１１１の厚さは、例えば数十ナノメートルであり得る。さらなる代替実施形態によれば、埋込み絶縁体１２１は二酸化シリコンを含み、トラップリッチ層１１１はシリコンを含む。トラップリッチ層１１１の厚さは、例えば数マイクロメートルであり得る。

【0086】

[0089]図４は、本開示による半導体構造１の例示的な実施形態の断面を概略的に示し、断面は、成長方向２を含む平面に沿って実行され、横断方向３は成長方向２に対して横行する。第３の方向４は、成長方向２および横断方向３に対して横行である。図２または図３上と同一の参照符号を有する構成要素は、同じ機能を果たす。半導体構造１は、シリコンオンインシュレータ基板１０１と、シリコンオンインシュレータ基板１０１の上のエピタキシャルＩＩＩ－Ｎ半導体層スタック２０２とを備える。シリコンオンインシュレータ基板１０１は、ベース層１０と、ベース層１０の上に形成された中間層１１と、中間層１１の上に形成された最上層１２とを備える。ベース層１０はシリコンを含む。ベース層１０の抵抗率は、典型的には、１キロオームｃｍよりも大きい、３から５キロオームｃｍの間に含まれる。エピタキシャルＩＩＩ－Ｎ半導体層スタック２０２は、エピタキシャル活性層２０を備える。エピタキシャル活性層２０は、最上層１２の上に形成された第１の活性ＩＩＩ－Ｎ層２１と、第１の活性ＩＩＩ－Ｎ層２１の上に形成されたスペーサ層２３と、スペーサ層２３の上に形成された第２の活性ＩＩＩ－Ｎ層とを備える。第１の活性ＩＩＩ－Ｎ層２１は、例えば窒化ガリウムを含み、第２の活性ＩＩＩ－Ｎ層２２は、例えば窒化アルミニウムガリウムを含む。スペーサ層２３は、好ましくは窒化アルミニウムを含む。第１の活性ＩＩＩ－Ｎ層２１と第２の活性ＩＩＩ－Ｎ層２２との間に二次元電子ガス２００が形成される。最上層１２は、ｎ型ドープシリコンを含む。最上層１２のシリコンの方位は、（１１１）である。最上層１２のｎ型ドーピング濃度は、１．１０^１５ｃｍ^－３～５．１０^１５ｃｍ^－３の範囲内である。最上層１２の厚さは、５０から２００ｎｍの間に含まれる。代替実施形態によれば、最上層１２の厚さは１００ｎｍ未満である。中間層１１は、トラップリッチ層１１１と、トラップリッチ層１１１の上に形成された埋込み絶縁体１２１とを備える。埋込み絶縁体１２１は二酸化シリコンを含み、トラップリッチ層１１１はシリコンを含む。埋込み絶縁体１２１の厚さは、１００ｎｍから５００ｎｍの間に含まれる。トラップリッチ層１１１の厚さは、例えば数マイクロメートルであり得る。代替実施形態によれば、埋込み絶縁体１２１は二酸化シリコンを含み、トラップリッチ層１１１は、シリコンカーバイド、例えばアモルファスシリコンカーバイドを含む。トラップリッチ層１１１の厚さは、例えば数マイクロメートルであり得る。

【0087】

[0090]本発明は特定の実施形態を参照することによって例示されたが、本発明は上記の例示的な実施形態の詳細に限定されず、本発明はその範囲から逸脱することなく様々な変更および修正を加えて実施され得ることは、当業者には明らかであろう。したがって、本実施形態は、すべての点で限定的ではなく例示的であると考えられるべきであり、本発明の範囲は、上記の説明によってではなく添付の特許請求の範囲によって示され、したがって、特許請求の範囲内に入るすべての変更が包含されることが意図される。

【0088】

[0091]さらに、本特許出願の読者は、「備える、含む（ｃｏｍｐｒｉｓｉｎｇ）」または「備える、含む（ｃｏｍｐｒｉｓｅ）」という単語が他の要素またはステップを除外せず、「ａ」または「ａｎ」という単語が複数を除外せず、コンピュータシステム、プロセッサ、または別の統合ユニットなど、単一の要素が、特許請求の範囲に記載されたいくつかの手段の機能を果たし得ることを理解するであろう。特許請求の範囲におけるいかなる参照符号も、関連するそれぞれの請求項を限定するものとして解釈されるべきではない。明細書または特許請求の範囲において使用される、「第１の」、「第２の」、「第３の」、「ａ」、「ｂ」、「ｃ」などの用語は、同様の要素またはステップを区別するために導入され、必ずしも連続または経時的な順序を説明しているとは限らない。同様に、「上部」、「下部」、「上」、「下」などの用語は、説明のために導入されており、必ずしも相対位置を示すものではない。そのように使用される用語は、適切な状況下で交換可能であり、本発明の実施形態は、本発明に従って他の順序で、または、上記で説明もしくは例示されたものとは異なる向きで動作することができることを理解されたい。

【図1A】

【図1B】

【図2】

【図3】

【図4】

【国際調査報告】