特表 2024-546040 高誘電率薄膜用マスキング剤、それを利用した選択領域蒸着方法、それから製造された半導体基板及び半導体素子

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-12-17

(54)【発明の名称】高誘電率薄膜用マスキング剤、それを利用した選択領域蒸着方法、それから製造された半導体基板及び半導体素子

(51)【国際特許分類】

   H01L 21/316 20060101AFI20241210BHJP

   H01L 21/318 20060101ALI20241210BHJP

   C23C 16/04 20060101ALI20241210BHJP

【ＦＩ】

H01L21/316 X

H01L21/318 B

C23C16/04

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024527803

(86)(22)【出願日】2022-11-18

(85)【翻訳文提出日】2024-05-13

(86)【国際出願番号】 KR2022018272

(87)【国際公開番号】W WO2023096270

(87)【国際公開日】2023-06-01

(31)【優先権主張番号】10-2021-0165388

(32)【優先日】2021-11-26

(33)【優先権主張国・地域又は機関】KR

(31)【優先権主張番号】10-2022-0140239

(32)【優先日】2022-10-27

(33)【優先権主張国・地域又は機関】KR

(81)【指定国・地域】

(71)【出願人】

【識別番号】321001986

【氏名又は名称】ソウルブレイン シーオー．， エルティーディー．

(74)【代理人】

【識別番号】110000165

【氏名又は名称】弁理士法人グローバル・アイピー東京

(72)【発明者】

【氏名】イ，スン ヒョン

(72)【発明者】

【氏名】ヨン，チャン ボン

(72)【発明者】

【氏名】ジョン，ジェ ソン

【テーマコード（参考）】

4K030

5F058

【Ｆターム（参考）】

4K030AA01

4K030AA14

4K030BB12

4K030BB13

4K030BB14

4K030CA02

4K030CA05

4K030CA12

4K030DA05

4K030FA01

4K030JA05

4K030JA10

5F058BA20

5F058BB05

5F058BB06

5F058BC02

5F058BC03

5F058BC08

5F058BD02

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5F058BF04

5F058BF07

5F058BF22

5F058BF27

5F058BF29

5F058BF30

5F058BF37

5F058BJ01

(57)【要約】

本発明は、高誘電率薄膜用マスキング剤、それを利用した選択領域蒸着方法、それから製造された半導体基板及び半導体素子に関し、パターニング工程を行わなくても原子層蒸着法でパターンが形成された薄膜を製造することができ、不純物を顕著に低減させることができる高誘電率薄膜用マスキング剤、それを利用した選択領域蒸着方法、及びそれから製造された半導体基板と半導体素子を提供する効果がある。
【選択図】図３

【特許請求の範囲】

【請求項1】

誘電定数（ｋ）が４．０未満である表面を１種以上有し、誘電定数が４．０以上である表面を１種以上有する複合基材上で、前記誘電定数が４．０以上である表面に選択的に吸着することを特徴とする高誘電率薄膜用マスキング剤。

【請求項2】

前記複合基材中で、前記誘電定数（ｋ）が４．０未満である表面は、Ｓｉ及びＳｉＯ_２から選択された１種以上であることを特徴とする請求項１に記載の高誘電率薄膜用マスキング剤。

【請求項3】

前記複合基材中で、前記誘電定数（ｋ）が４．０以上である表面は、ＭＯ_２、Ｍ_２Ｏ_３、ＭＮまたはＭ_３Ｎ_４（ここで、Ｍは金属）で表わすことを特徴とする請求項１に記載の高誘電率薄膜用マスキング剤。

【請求項4】

前記複合基材中で、前記誘電定数（ｋ）が４．０以上である表面は、Ａｌ_２Ｏ_３、ＺｒＯ_２、ＨｆＯ_２、Ｌａ_２Ｏ_３、Ｓｉ_３Ｎ_４、ＴｉＮ、ＴａＮ、ＧａＮ、ＡｌＮ、及びＢＮから選択された１種以上であることを特徴とする請求項３に記載の高誘電率薄膜用マスキング剤。

【請求項5】

前記誘電定数（ｋ）が４．０未満である表面に対する吸着選択性をａとし、誘電定数が４．０以上である表面に対する吸着選択性をｂとするとき、下記の数式１を満たす請求項１に記載の高誘電率薄膜用マスキング剤。
［数式１］
ａ＜ｂ＜２ａ

【請求項6】

前記高誘電率薄膜用マスキング剤は、ｔ－アルキル構造または線形カーボネート構造を有する化合物であることを特徴とする請求項１に記載の高誘電率薄膜用マスキング剤。

【請求項7】

前記高誘電率薄膜用マスキング剤は、下記の化学式１で表わされる化合物であることを特徴とする請求項１に記載の高誘電率薄膜用マスキング剤。
［化学式１］

【化1】

（前記化学式１において、前記Ｒ″は水素、炭素数１ないし５のアルキル基、炭素数１ないし５のアルケン基、または炭素数１ないし５のアルコキシ基であり、
前記Ｂは－ＯＨ、－ＯＣＨ_３、－ＯＣＨ_２ＣＨ_３、－ＣＨ_２ＣＨ_３、－ＳＨ、－ＳＣＨ_３、または－ＳＣＨ_２ＣＨ_３である。）

【請求項8】

基板上に誘電定数（ｋ）が４．０未満である表面を１種以上有し、誘電定数が４．０以上である表面を１種以上有する複合基材を準備する段階；及び
チャンバに前記基板をローディング（ｌｏａｄｉｎｇ）した後、請求項１の高誘電率薄膜用マスキング剤、前駆体化合物及び反応ガスを用いて高誘電率薄膜用マスキング剤による誘電定数（ｋ）が４．０未満である表面に対する蒸着厚さと、誘電定数（ｋ）が４．０以上である表面に対する蒸着厚さが１：２ないし２０の範囲内である段差パターンまたはスタックを提供する段階；を含むことを特徴とする領域選択蒸着方法。

【請求項9】

前記領域選択蒸着方法は、ＡＬＤ、ＣＶＤ、ＰＥＡＬＤまたはＰＥＣＶＤで行われることを特徴とする請求項８に記載の領域選択蒸着方法。

【請求項10】

前記前駆体化合物は、Ｔｉ系化合物、Ｈｆ系化合物、及びＳｉ系化合物の中から互いに独立して選択されることを特徴とする請求項８に記載の領域選択蒸着方法。

【請求項11】

前記蒸着温度が５０ないし７００℃の範囲内であることを特徴とする請求項８に記載の選択的領域選択蒸着方法。

【請求項12】

請求項８の領域選択蒸着方法で製造された段差パターンまたはスタックを含むことを特徴とする半導体基板。

【請求項13】

前記段差パターンまたはスタックは、２層または３層以上の多層構造であることを特徴とする請求項１２に記載の半導体基板。

【請求項14】

請求項１２の半導体基板を含む半導体素子。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、高誘電率薄膜用マスキング剤、それを利用した選択領域蒸着方法、及びそれから製造された半導体基板及び半導体素子に関し、より詳細には、パターニング工程を行わなくても原子層蒸着法でパターンが形成された薄膜を製造することができ、不純物を顕著に低減させることができる高誘電率薄膜用マスキング剤、それを利用した選択領域蒸着方法、及びそれから製造された半導体基板及び半導体素子に関する。

【背景技術】

【0002】

半導体素子、集積回路、太陽電池、液晶表示装置、有機発光ダイオードなど多様な分野に金属、半導体または絶縁体薄膜が使用されるので、半導体工程が必要となる。

【0003】

上記半導体工程は、多様な材質の接合からなる複雑な表面に選択的に膜を堆積するために、エッチング－蒸着－研磨（ＣＭＰ）過程を繰り返すようになる。

【0004】

前記蒸着として、反応メカニズムを制御する原子層蒸着法（ＡＬＤ）を用いて相対的に低い温度で良質の薄膜を蒸着する研究が活発に行われている。

【0005】

ＡＬＤ工程では、基板の表面環境を段階的に調節して自己飽和単位原子膜原料を形成して、その表面で反応が起こる。自己飽和原料形成という特性によって、原子単位の厚さ調節が可能であるだけでなく、原料前駆体の表面移動によって非常に複雑な形状の表面を形成する場合にも完璧な均質（ｃｏｎｆｏｒｍａｌ）薄膜の蒸着が可能であり、蒸着される薄膜の密度が高く、蒸着温度を低くすることができる。

【0006】

昨今、半導体パターンの微細化と共に三次元化が進み、従来の技術で形成しにくい構造部に直面するようになった。

【0007】

これを克服するために、特定の成分を必要な部分のみに選択的に蒸着して堆積する‘選択的蒸着技術’の開発が求められている。

【0008】

選択的蒸着は、前駆体が必要な部位に行くアクティブ（ａｃｔｉｖｅ）タイプと、分子層－フォトレジストなどのように不要な部分を遮蔽するパッシブ（ｐａｓｓｉｖｅ）タイプに区分することができる。

【0009】

このうち、アクティブ（Ａｃｔｉｖｅ）タイプは、基板選択性が低い短所があるので、高段差を具現するためにはパッシブ（ｐａｓｓｉｖｅ）タイプの活用が必要となる。

【0010】

パッシブ（Ｐａｓｓｉｖｅ）タイプは、基板を湿式工程を通じて永久的－分子層－フォトレジスト方式として開発されている。一例として、チオール溶液に浸漬させる技術などを挙げることができるが、湿式でストリッピングする短所によって蒸着工程に活用するには不向きである。

【0011】

【0012】

［先行技術文献］

【0013】

［特許文献］

【0014】

（特許文献１）韓国公開特許２０１９－０１４０１０４号

【発明の概要】

【発明が解決しようとする課題】

【0015】

上記のような従来技術の問題点を解決するために、本発明は、高誘電率薄膜用マスキング剤を用いて蒸着サイクル毎に乾式除去－分子層－フォトレジストを行って当該マスキング剤が成長していない表面はパッシベーション（ｐａｓｓｉｖａｔｉｏｎ）させ、当該マスキング剤が成長される表面のみに前駆体が塗布される選択的蒸着技術を提供することができる高誘電率薄膜用マスキング剤、それを利用した選択領域蒸着方法、それから製造された半導体基板及び半導体素子を提供することを目的とする。

【0016】

本発明の上記目的及びその他の目的は、下記で説明された本発明によってすべて達成することができる。

【課題を解決するための手段】

【0017】

上記の目的を達成するために、本発明は、誘電定数（ｄｉｅｌｅｃｔｒｉｃ ｃｏｎｓｔａｎｔ, ｋ）が４．０未満である表面を１種以上有し、誘電定数が４．０以上である表面を１種以上有する複合基材上で、前記誘電定数が４．０以上である表面に選択的に吸着することを特徴とする高誘電率薄膜用マスキング剤を提供する。

【0018】

【0019】

また、本発明は

【0020】

基板上に誘電定数（ｋ）が４．０未満である表面を１種以上有し、誘電定数が４．０以上である表面を１種以上有する複合基材を準備する段階；及び

【0021】

チャンバに前記基板をローディング（ｌｏａｄｉｎｇ）した後、請求項１の高誘電率薄膜用マスキング剤、前駆体化合物及び反応ガスを用いて高誘電率薄膜用マスキング剤による誘電定数（ｋ）が４．０未満である表面に対する蒸着厚さと、誘電定数（ｋ）が４．０以上である表面に対する蒸着厚さが１：２ないし２０の範囲内である段差パターンまたはスタックを提供する段階；を含むことを特徴とする領域選択蒸着方法を提供する。

【0022】

【0023】

また、本発明は、前述した高誘電率薄膜用マスキング剤をチャンバ内に注入してローディング（ｌｏａｄｉｎｇ）された基板表面に注入させる段階を含むことを特徴とする選択領域蒸着方法を提供する。

【0024】

【0025】

また、本発明は、前述した選択領域蒸着方法で製造された段差パターンまたはスタックを含むことを特徴とする半導体基板を提供する。

【0026】

【0027】

また、本発明は、前述した半導体基板を含む半導体素子を提供する。

【0028】

前記半導体基板は、低抵抗金属ゲートインターコネクト（ｌｏｗ ｒｅｓｉｓｔｉｖｅ ｍｅｔａｌ ｇａｔｅ ｉｎｔｅｒｃｏｎｎｅｃｔｓ）、高アスペクト比３Ｄ金属－絶縁体－金属（ＭＩＭ）キャパシタ（ｈｉｇｈ ａｓｐｅｃｔ ｒａｔｉｏ ３Ｄ ｍｅｔａｌ－ｉｎｓｕｌａｔｏｒ－ｍｅｔａｌ ｃａｐａｃｉｔｏｒ）、ＤＲＡＭトレンチキャパシタ（ＤＲＡＭ ｔｒｅｎｃｈ ｃａｐａｃｉｔｏｒ）、３Ｄゲート－オール－アラウンド（ＧＡＡ；Ｇａｔｅ－Ａｌｌ－Ａｒｏｕｎｄ）、または３Ｄ ＮＡＮＤであってもよい。

【発明の効果】

【0029】

本発明によれば、パターニング工程を行わなくても段差パターンまたはスタックを製造することができ、薄膜成長率を制御して複雑な構造を有する基板上に選択蒸着領域を提供する効果がある。

【0030】

また、薄膜形成時、工程副生成物がより効果的に減少されて、腐食や劣化を防いで薄膜の結晶性を改善させることによって、薄膜の電気的特性を改善させる効果がある。

【0031】

また、薄膜形成時、工程副生成物が減少されて段差被覆性と薄膜密度を改善させることができ、ひいてはそれを利用した選択領域蒸着方法、及びそれから製造された半導体基板を提供する効果がある。

【図面の簡単な説明】

【0032】

【図1】３００ないし４００℃の温度条件のステージヒータ（ｓｔａｇｅ ｈｅａｔｅｒ）を用いてウェハ上に２種以上の膜質が露呈したパターン部であって、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、ＳｉＮの総４種の薄膜を蒸着した後、各薄膜の上部にＳｉＯ２を直接蒸着させる時に蒸着されるＳｉＯ２の積層厚さを概略的に示した断面図である。

【0033】

【図2】３００ないし４００℃の温度条件のステージヒータ（ｓｔａｇｅ ｈｅａｔｅｒ）を用いてウェハ上に２種以上の膜質が露呈したパターン部であって、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、ＳｉＮの総４種の薄膜を蒸着した後、各薄膜の上部にＳｉＯ２を直接蒸着させる時に蒸着されるＳｉＯ２の積層厚さを概略的に示した断面図である。

【0034】

【図3】前記図２のＨｆＯ２を高誘電率薄膜用マスキング剤の使用可否によって蒸着させた場合における蒸着温度別の蒸着速度低減率を考察した図面である。

【0035】

【図4】前記図２のＳｉＯ２を高誘電率薄膜用マスキング剤の使用可否によって蒸着させた場合における蒸着温度別の蒸着速度低減率を考察した図面である。

【図5】前記図２のＳｉＯ２を高誘電率薄膜用マスキング剤の使用可否によって蒸着させた場合における蒸着温度別の蒸着速度低減率を考察した図面である。

【発明を実施するための形態】

【0036】

以下、本記載の高誘電率薄膜用マスキング剤、それを利用した選択領域蒸着方法、及びそれから製造された半導体基板について詳細に説明する。

【0037】

本発明で使用する用語“高誘電率”は他に特定しない限り、誘電定数（ｋ）が４．０以上であることを指す。

【0038】

本発明で使用する用語“複合基材”は他に特定しない限り、誘電定数（ｋ）が４．０未満である表面を１種以上有し、誘電定数が４．０以上である表面を１種以上有することを指す。

【0039】

【0040】

上記の目的を達成するために、本発明は、誘電定数（ｋ）が４．０未満である表面を１種以上有し、誘電定数が４．０以上である表面を１種以上有する複合基材上で、前記誘電定数が４．０以上である表面に選択的に吸着することを特徴とする高誘電率薄膜用マスキング剤を提供する。

【0041】

前記複合基材中で、前記誘電定数（ｋ）が４．０未満である表面は、Ｓｉ及びＳｉＯ_２から選択された１種であってもよい。

【0042】

前記複合基材中で、前記誘電定数（ｋ）が４．０以上である表面は、ＭＯ_２、Ｍ_２Ｏ_３、ＭＮまたはＭ_３Ｎ_４（ここで、Ｍは金属）で表されてもよい。

【0043】

前記複合基材中で、前記誘電定数（ｋ）が４．０以上である表面は、Ａｌ_２Ｏ_３、ＺｒＯ_２、ＨｆＯ_２、Ｌａ_２Ｏ_３、Ｓｉ_３Ｎ_４、ＴｉＮ、ＴａＮ、ＧａＮ、ＡｌＮ、及びＢＮから選択された１種であってもよい。

【0044】

前記誘電定数（ｋ）が４．０未満である表面に対する吸着選択性をａとし、誘電定数が４．０以上である表面に対する吸着選択性をｂとするとき、下記の数式１を満たしてもよい。

【0045】

［数式１］

【0046】

ａ＜ｂ＜２ａ

【0047】

前記高誘電率薄膜用マスキング剤は、誘電定数（ｋ）が４．０以上である表面上に蒸着する厚さがサイクル当たり０．１ないし０．４Å範囲内である化合物であってもよい。

【0048】

前記高誘電率薄膜用マスキング剤は、誘電定数（ｋ）が４．０未満である表面上に蒸着する厚さがサイクル当たり０．６ないし１．５Å範囲内である化合物であってもよい。

【0049】

本発明で使用する誘電定数（ｋ）は、当分野で公知となった値（２０℃測定）を基準にしてもよい。

【0050】

前述した蒸着厚さを満たす高誘電率薄膜用マスキング剤は、３次構造または線形カーボネート構造を有する化合物であってもよい。

【0051】

前記高誘電率薄膜用マスキング剤は、好ましくは非共有電子対を有する元素種を３個以上有する線形化合物から選択された１種以上の化合物を含んでもよい。

【0052】

前記非共有電子対を有する元素種を３個以上有する線形化合物は、下記の化学式１で表わされる化合物であってもよい。

【0053】

［化学式１］

【0054】

【化1】

【0055】

（前記化学式１において、前記Ｒ″は水素、炭素数１ないし５のアルキル基、炭素数１ないし５のアルケン基、または炭素数１ないし５のアルコキシ基であり、

【0056】

前記Ｂは－ＯＨ、－ＯＣＨ_３、－ＯＣＨ_２ＣＨ_３、－ＣＨ_２ＣＨ_３、－ＳＨ、－ＳＣＨ_３、または－ＳＣＨ_２ＣＨ_３である。）

【0057】

前記高誘電率薄膜用マスキング剤は、屈折率（２０ないし２５℃測定値）が１．３６５ないし１．４８、１．３６６ないし１．４７、１．３６７ないし１．４６、１．３６５ないし１．４１、または１．４１ないし１．４６であってもよい。

【0058】

【0059】

前記高誘電率薄膜用マスキング剤は、下記の化学式１－１ないし１－３で表される化合物から１種以上選択される化合物を含んでもよい。

【0060】

［化学式１－１ないし１－３］

【0061】

【化2】

【0062】

前記高誘電率薄膜用マスキング剤は、２０℃及び１ｂａｒ条件下で固体または液体であってもよい。

【0063】

【0064】

また、本発明は

【0065】

基板上に誘電定数（ｋ）が４．０未満である表面を１種以上有し、誘電定数が４．０以上である表面を１種以上有する複合基材を準備する段階；及び

【0066】

チャンバに前記基板をローディング（ｌｏａｄｉｎｇ）した後、請求項１の高誘電率薄膜用マスキング剤、前駆体化合物及び反応ガスを用いて高誘電率薄膜用マスキング剤による誘電定数（ｋ）が４．０未満である表面に対する蒸着厚さと、誘電定数（ｋ）が４．０以上である表面に対する蒸着厚さが１：２ないし２０の範囲内である段差パターンまたはスタックを提供する段階；を含むことを特徴とする領域選択蒸着方法を提供する。

【0067】

前記誘電定数（ｋ）が４．０以上である表面上に高誘電率薄膜用マスキング剤による誘電定数（ｋ）が４．０未満である表面に対する蒸着厚さがサイクル当たり０．１ないし０．４Å範囲であってもよい。

【0068】

前記誘電定数（ｋ）が４．０未満である表面上に高誘電率薄膜用マスキング剤による誘電定数（ｋ）が４．０未満である表面に対する蒸着厚さがサイクル当たり０．６ないし１．５Å範囲であってもよい。

【0069】

前記基板は、前記ハフニウム系薄膜、シリコン系薄膜、アルミニウム系薄膜、銅薄膜、タングステン薄膜の中から形成されてもよい。

【0070】

ハフニウム系薄膜は、酸化ハフニウムであってもよい。

【0071】

シリコン系薄膜は、窒化シリコンまたは酸化シリコンであってもよい。

【0072】

アルミニウム系薄膜は、酸化アルミニウムであってもよい。

【0073】

この時、基板は、必要に応じて窒化チタン、酸化ハフニウム、酸化シリコンまたは窒化シリコンから選択されてもよい。

【0074】

【0075】

前記領域選択蒸着方法は、ＡＬＤ、ＣＶＤ、ＰＥＡＬＤまたはＰＥＣＶＤで行われてもよい。

【0076】

前記誘電定数が４．０以上を有する表面を提供する前駆体化合物は、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ｇｄ２Ｏ３、Ｅｒ２Ｏ３、Ｎｄ２Ｏ３、ＰｒＯ２、ＣｅＯ２、Ｙ２Ｏ３、ＨｆＳｉＯ２、ａ－ＬａＡｌＯ３、ＳｒＴｉＯ３などを形成する中心金属からなる分子であってもよい。

【0077】

前記複合基材の下部基板は、ＳｉＮ、ＳｉＯ２、ＨｆＯ、Ａｌ２Ｏ３、Ｃｕ及びＷから選択されてもよい。

【0078】

前記反応ガスは、酸素、窒素または硫黄を含んでもよい。

【0079】

前記蒸着温度が５０ないし７００℃の範囲であってもよい。

【0080】

【0081】

また、本発明は、前述した高誘電率薄膜用マスキング剤をチャンバ内に注入してローディング（ｌｏａｄｉｎｇ）された基板表面に注入させる段階を含むことを特徴とする選択領域蒸着方法を提供する。

【0082】

【0083】

前記選択領域蒸着方法は、ｉ－ａ）前記高誘電率薄膜用マスキング剤を気化してチャンバ内にローディングされた基板表面に遮蔽領域を形成する段階；ｉ－ｂ）前記チャンバ内部をパージガスで１次パージする段階；ｉｉ－ａ）対象膜用原料前駆体を気化して前記遮蔽領域を逸脱した領域に吸着させる段階；ｉｉ－ｂ）前記チャンバ内部をパージガスで２次パージする段階；ｉｉｉ－ａ）非対象膜用原料前駆体を気化して前記遮蔽領域を逸脱した領域に吸着させる段階；ｉｉｉ－ｂ）前記チャンバ内部をパージガスで３次パージする段階；ｉｖ－ａ）前記チャンバ内部に反応ガスを供給する段階；及びｉｖ－ｂ）前記チャンバ内部をパージガスで４次パージする段階；を含んでもよい。

【0084】

前記ｉｉ－ａ）、ｉｉ－ｂ）段階に先立ち、ｉｉｉ－ａ）、ｉｉｉ－ｂ）段階を行うことができ、必要に応じて、ｉｉ－ａ）段階とｉｉｉ－ａ）段階、そしてｉｉ－ｂ）段階とｉｉｉ－ｂ）段階を同時に行ってもよい。

【0085】

また、前記ｉｉ－ａ）、ｉｉ－ｂ）段階に先立ち、ｉｉｉ－ａ）、ｉｉｉ－ｂ）段階を行った後、前記ｉ－ａ）、ｉ－ｂ）段階を行うことができ、必要に応じて、ｉｉ－ａ）段階とｉｉｉ－ａ）段階、そしてｉｉ－ｂ）段階とｉｉｉ－ｂ）段階を同時に行った後、前記ｉ－ａ）、ｉ－ｂ）段階を行ってもよい。

【0086】

前記チャンバは、ＡＬＤチャンバ、ＣＶＤチャンバ、ＰＥＡＬＤチャンバ、またはＰＥＣＶＤチャンバであってもよい。

【0087】

前記高誘電率薄膜用マスキング剤または原料前駆体は、気化して注入された後、プラズマ後処理する段階を含んでもよい。

【0088】

前記チャンバ内部に投入されるパージガスの量は、投入された高誘電率薄膜用マスキング剤の体積を基準として、それぞれ１０ないし１００,０００倍であってもよい。

【0089】

前記反応ガス、高誘電率薄膜用マスキング剤及び原料前駆体は、ＶＦＣ方式、ＤＬＩ方式またはＬＤＳ方式でチャンバ内に移送されてもよい。

【0090】

前記チャンバ内にローディングされた基板は、５０ないし４００℃に加熱されて、前記高誘電率薄膜用マスキング剤と前記原料前駆体のチャンバ内の投入量（ｍｇ／サイクル（ｃｙｃｌｅ））比は、１：１．５ないし１：２０であってもよい。

【0091】

前記反応ガスは、還元剤、窒化剤または酸化剤であってもよい。

【0092】

【0093】

^＊前記選択領域蒸着方法は、蒸着温度が５０ないし７００℃であってもよい。

【0094】

前記選択的原子層蒸着用薄膜は、低誘電率薄膜、高誘電率薄膜または金属膜であってもよい。

【0095】

【0096】

また、本発明は、前述した選択領域蒸着方法で製造された段差パターンまたはスタックを含むことを特徴とする半導体基板を提供する。

【0097】

前記段差パターンまたはスタックは、２層または３層以上の多層構造であってもよい。

【0098】

前記段差パターンまたはスタックは、前記ハフニウム系薄膜、シリコン系薄膜、アルミニウム系薄膜、銅薄膜またはタングステン薄膜に残留せず、炭素、ケイ素及びハロゲン化合物を１％以下含んでもよい。

【0099】

前記段差パターンまたはスタックは、絶縁部（ｉｎｓｕｌａｔｏｒ）、誘電膜（ｄｉｅｌｅｃｔｒｉｃ）、拡散防止膜（ｄｉｆｆｕｓｉｏｎ ｂａｒｒｉｅｒ）または電極（ｅｌｅｃｔｒｏｄｅ）用途であってもよい。

【0100】

【0101】

また、本発明は、前述した半導体基板を含む半導体素子を提供する。

【0102】

前記半導体基板は、低抵抗金属ゲートインターコネクト（ｌｏｗ ｒｅｓｉｓｔｉｖｅ ｍｅｔａｌ ｇａｔｅ ｉｎｔｅｒｃｏｎｎｅｃｔｓ）、高アスペクト比３Ｄ金属－絶縁体－金属（ＭＩＭ）キャパシタ（ｈｉｇｈ ａｓｐｅｃｔ ｒａｔｉｏ ３Ｄ ｍｅｔａｌ－ｉｎｓｕｌａｔｏｒ－ｍｅｔａｌ ｃａｐａｃｉｔｏｒ）、ＤＲＡＭトレンチキャパシタ（ＤＲＡＭ ｔｒｅｎｃｈ ｃａｐａｃｉｔｏｒ）、３Ｄゲート－オール－アラウンド（ＧＡＡ；Ｇａｔｅ－Ａｌｌ－Ａｒｏｕｎｄ）、または３Ｄ ＮＡＮＤであってもよい。

【0103】

【0104】

本発明によれば、パターニング工程を行わなくても段差パターンまたはスタックを製造することができ、薄膜成長率を制御して複雑な構造を有する基板上に選択蒸着領域を提供する効果がある。

【0105】

また、薄膜形成時、工程副生成物がより効果的に減少されて、腐食や劣化を防いで薄膜の結晶性を改善させることによって、薄膜の電気的特性を改善させる効果がある。

【0106】

また、薄膜形成時、工程副生成物が減少されて段差被覆性と薄膜密度を改善させることができ、ひいてはそれを利用した選択領域蒸着方法、及びそれから製造された半導体基板を提供する効果がある。

【0107】

【0108】

以下、本発明の理解を助けるために好ましい実施例及び図面を提示する。下記実施例及び図面は本発明を例示するものに過ぎず、本発明の範疇及び技術思想の範囲内で様々な変更及び修正が可能であることは当業者にとって明白であり、このような変形及び修正が添付された特許請求の範囲に属することも当然である。

【0109】

【0110】

［実施例］

【0111】

実施例１及び比較例１ないし２

【0112】

実験で使用する高誘電率薄膜用マスキング剤と原料前駆体、反応ガス、蒸着温度、流量、パージ、蒸着条件、サイクル（マスキング剤注入－パージ－前駆体注入－パージ－反応ガス注入－パージ）条件などで下記表１に示した組み合わせを選定した。

【0113】

【表1】

【0114】

上記表１において、ＣｐＨｆはＣｐＨｆ（ＮＭｅ２）３の略語であり、ＢＴＢＡＳは［ビス（ｔ－ブチルアミノ）シラン（Ｂｉｓ（ｔｅｒｔｉａｒｙｂｕｔｙｌａｍｉｎｏ）Ｓｉｌａｎｅ）］の略語であり、３ＤＭＡＳはトリス（ジメチルアミノ）シラン（Ｔｒｉｓ（ｄｉｍｅｔｈｙｌａｍｉｎｏ）ｓｉｌａｎｅ）の略語である。

【0115】

上記表１に示した組み合わせを用いて、次のように実験を行った。

【0116】

具体的に、高誘電率薄膜マスキング剤としては、下記の化学式１－１で表される化合物を準備した。

【0117】

［化学式１－１］

【0118】

【化3】

【0119】

また、前駆体としては、ＣｐＨｆ、ＢＴＢＡＳ、３ＤＭＡＳを、そして反応ガスとしては、オゾン（酸素１ｍ^３当たり２００ｇの濃度を有するオゾン）をそれぞれ準備した。

【0120】

【0121】

実施例１

【0122】

高誘電率薄膜用マスキング剤をキャニスターに入れて、常温にてＬＭＦＣ（液体マスフローコントローラー（Ｌｉｑｕｉｄ Ｍａｓｓ Ｆｌｏｗ Ｃｏｎｔｒｏｌｌｅｒ））を用いて、０．２ｇ／ｍｉｎの流速で１５０℃に加熱された気化器に供給した。気化器にて蒸気相に気化された高誘電率薄膜用マスキング剤を、１秒間、基板がローディングされた蒸着チャンバに投入した後、アルゴンガスを３０００ｓｃｃｍで２秒間供給して、アルゴンパージを実施した。この時、反応チャンバ内の圧力は２Ｔｏｒｒに制御した。

【0123】

続いて、前駆体化合物ＣｐＨｆをキャニスターに入れて、ＶＦＣ（蒸気フローコントローラー（ｖａｐｏｒ ｆｌｏｗｃｏｎｔｒｏｌｌｅｒ））を通じて、１秒間、前記チャンバに注入した後、アルゴンガスを３０００ｓｃｃｍで２秒間供給して、アルゴンパージを実施した。この時、反応チャンバ内の圧力は２Ｔｏｒｒに制御した。

【0124】

次に、反応性ガスとしてオゾン１０００ｓｃｃｍを３秒間、前記反応チャンバに投入した後、３秒間アルゴンパージを実施した。この時、薄膜が形成される基板を前記表１に示した温度条件で加熱した。

【0125】

このような工程を２００ないし４００回繰り返して１０ｎｍ厚さの自己－制限原子層薄膜を形成した。

【0126】

【0127】

比較例１ないし５

【0128】

前記実施例１において高誘電率薄膜用マスキング剤を未使用としたことを除き、前記表１による物質及び条件下で前記実施例１と同一の工程を繰り返した。

【0129】

【0130】

実験例１

【0131】

得られた実施例１、比較例１ないし５の各薄膜に対して、下記のような方式で蒸着速度低減率（Ｄ／Ｒ低減率）とＳＩＭＳ Ｃ不純物、段差被覆性を測定し、下記図３ないし５に示した。

【0132】

^＊蒸着速度低減率（Ｄ／Ｒ（ｄｅｐ. ｒａｔｅ）低減率）：活性化した表面に反応させる薄膜遮蔽物質の投入前のＤ／Ｒと対比して遮蔽体の投入後の堆積速度が低減した比率を意味し、それぞれ測定されたＡ／サイクル（ｃｙｃｌｅ）値を用いて百分率で計算した。

【0133】

製造された薄膜に対して、光の偏光特性を利用して薄膜の厚さや屈折率などの光学的特性を測定することができる装置であるエリプソメトリー（Ｅｌｌｉｐｓｏｍｅｔｅｒ）で測定した薄膜の厚さをサイクル回数で割り、１サイクル当たりに蒸着される薄膜の厚さを計算して蒸着速度を計算した。具体的に、下記の数式１を利用して計算した。

【0134】

［数式１］

【0135】

蒸着速度（Ｄ／Ｒ, ｄｅｐｏｓｉｔｉｏｎ ｒａｔｅ）＝蒸着された薄膜の厚さ／蒸着したサイクル数

【0136】

^＊ＳＩＭＳ（二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ－ｉｏｎ ｍａｓｓ ｓｐｅｃｔｒｏｍｅｔｒｙ）） Ｃ不純物：イオンスパッタで薄膜を軸方向に食い込んで基板表皮層にある汚染の少ないスパッタ時間（ｓｐｕｔｔｅｒ ｔｉｍｅ）が５０秒のとき、Ｃ不純物含量（ｃｏｕｎｔｓ）を考慮してＳＩＭＳグラフでＣ不純物値を確認した。

【0137】

^＊段差被覆性（％）：アスペクト比２２：１の複雑な構造の基板に実施例１、比較例１ないし５によって蒸着した薄膜の上部から下に１００ｎｍの位置（左側図面）と、下部から上に１００ｎｍの位置（右側図面）を水平にカットした試片のＴＥＭを測定して計算した。

【0138】

具体的に、上部直径９０ｎｍ、下部直径６５ｎｍ、ビアホール深さ約２０００ｎｍであるアスペクト比２２：１の複雑な構造の基板に拡散改善物質の適用条件を用いて蒸着工程を行った後、垂直形成されたビアホール内部に蒸着された厚さ均一性と段差被覆性を確認するために上部から下に１００ｎｍの位置と下部から上に１００ｎｍの位置を水平にカットして試片を製作し、電子透過顕微鏡（ＴＥＭ）を測定した。

【0139】

【0140】

追加実施例１

【0141】

Ｓｉ基板上に領域を分けて前記実施例１及び前記比較例１と同一の工程をそれぞれ行い、ＨｆＯ２を高誘電率薄膜用マスキング剤の使用可否によって蒸着させた薄膜を得た。

【0142】

当該薄膜の実施例１の適用領域と、比較例１の適用領域間の蒸着温度別の蒸着速度低減率を計算して下記図３に示した。

【0143】

下記図３から分かるように、誘電定数（ｋ）が４．０以上である表面に、本発明において選定した高誘電率薄膜用マスキング剤を適用した実施例１において、蒸着速度（Ｄ／Ｒ）が当該高誘電率薄膜用マスキング剤を未使用の比較例１と対比して顕著な改善がみられることが確認された。

【0144】

【0145】

追加比較例１

【0146】

前記追加実施例１と同一の方式を行う。実施例１の代わりに前記比較例２と同一の工程を行い、比較例１の代わりに前記比較例３と同一の工程を行ったことを除き、前記追加実施例１と同一の工程を繰り返してＳｉＯ２を高誘電率薄膜用マスキング剤の使用可否によって蒸着させた薄膜を得た。

【0147】

当該薄膜の比較例２の適用領域と、比較例３の適用領域間の蒸着温度別の蒸着速度低減率を計算して下記図４に示した。

【0148】

下記図４から分かるように、誘電定数（ｋ）が４．０未満である表面に、本発明において選定した高誘電率薄膜用マスキング剤を適用した比較例２は、当該高誘電率薄膜用マスキング剤を適用しない比較例３と対比して蒸着速度（Ｄ／Ｒ）において低減率改善度が全く確認されなかった。

【0149】

【0150】

追加比較例２

【0151】

前記追加実施例１と同一の方式を行う。実施例１の代わりに前記比較例４と同一の工程を行い、比較例１の代わりに前記比較例５と同一の工程を行ったことを除き、前記追加実施例１と同一の工程を繰り返してＳｉＯ２を高誘電率薄膜用マスキング剤の使用可否によって蒸着させた薄膜を得た。

【0152】

当該薄膜の比較例４の適用領域と、比較例５の適用領域間の蒸着温度別の蒸着速度低減率を計算して下記図５に示した。

【0153】

下記図５から分かるように、誘電定数（ｋ）が４．０未満である表面に、本発明において選定した高誘電率薄膜用マスキング剤を適用した比較例４は、当該高誘電率薄膜用マスキング剤を適用しない比較例５と対比して蒸着速度（Ｄ／Ｒ）において低減率改善度が全く確認されなかった。

【0154】

【0155】

＜実験例２＞

【0156】

前述した図３ないし図５の蒸着温度別の蒸着速度低減率グラフのうち、蒸着温度４００℃における蒸着速度低減率を下記表２に整理した。

【0157】

【表2】

【0158】

前記表２の追加実施例１から分かるように、誘電定数（ｋ）が４．０以上である表面に本発明に係る高誘電率薄膜用マスキング剤を適用した実施例１と、当該表面に前記高誘電率薄膜用マスキング剤を未適用の比較例１との間の蒸着速度低減率は８８％に達することが確認された。

【0159】

一方、前記表２の追加比較例２から分かるように、誘電定数（ｋ）が４．０未満である表面に本発明に係る高誘電率薄膜用マスキング剤を適用した比較例２と、当該表面に前記高誘電率薄膜用マスキング剤を未適用の比較例３との間の蒸着速度低減率は１％に過ぎなかった。

【0160】

また、前記表２の追加比較例３から分かるように、誘電定数（ｋ）が４．０未満のまた他の表面に本発明に係る高誘電率薄膜用マスキング剤を適用した比較例４と、当該表面に前記高誘電率薄膜用マスキング剤を未適用の比較例５との間の蒸着速度低減率も２％に過ぎないことが確認された。

【0161】

【0162】

したがって、本発明は、高誘電率薄膜用マスキング剤を使用することによって、蒸着サイクル毎に乾式除去－分子層－フォトレジストを行って当該マスキング剤が成長していない表面はパッシベーション（ｐａｓｓｉｖａｔｉｏｎ）させ、当該マスキング剤が成長される表面のみに前駆体が塗布される選択的蒸着技術を効果的に行うことができるので、多様な半導体基板及び半導体素子を提供するのに適している。

【図1】

【図2】

【図3】

【図4】

【図5】

【国際調査報告】