特表 2024-546501 デジタル周波数ロックループのドループ検出及び制御

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-12-24

(54)【発明の名称】デジタル周波数ロックループのドループ検出及び制御

(51)【国際特許分類】

   G06F 1/30 20060101AFI20241217BHJP

   G06F 1/28 20060101ALI20241217BHJP

   G06F 1/04 20060101ALI20241217BHJP

   G06F 15/78 20060101ALI20241217BHJP

【ＦＩ】

G06F1/30 305

G06F1/28

G06F1/04 571

G06F1/04 510

G06F15/78 517

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2024537046

(86)(22)【出願日】2022-12-13

(85)【翻訳文提出日】2024-08-01

(86)【国際出願番号】 US2022052658

(87)【国際公開番号】W WO2023121917

(87)【国際公開日】2023-06-29

(31)【優先権主張番号】17/557,590

(32)【優先日】2021-12-21

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＶＥＲＩＬＯＧ

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(71)【出願人】

【識別番号】508301087

【氏名又は名称】エーティーアイ・テクノロジーズ・ユーエルシー

【氏名又は名称原語表記】ＡＴＩ ＴＥＣＨＮＯＬＯＧＩＥＳ ＵＬＣ

【住所又は居所原語表記】Ｏｎｅ Ｃｏｍｍｅｒｃｅ Ｖａｌｌｅｙ Ｄｒｉｖｅ Ｅａｓｔ， Ｍａｒｋｈａｍ， Ｏｎｔａｒｉｏ， Ｌ３Ｔ ７Ｘ６ Ｃａｎａｄａ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】コーシク マジュムダール

(72)【発明者】

【氏名】ジョイス チョック ワイ ウォン

(72)【発明者】

【氏名】ナイーム イブラヒム アリー

(72)【発明者】

【氏名】ステファン ヴィクトル コソノキー

【テーマコード（参考）】

5B011

5B062

【Ｆターム（参考）】

5B011DA01

5B011DB04

5B011EA01

5B011EA02

5B011EA08

5B011EA10

5B011GG02

5B011JA01

5B062AA05

5B062BB02

5B062HH02

5B062HH04

(57)【要約】

装置は、基準信号発生器と、ドループ検出回路と、デジタル周波数ロックループ（ＤＦＬＬ）と、ＤＦＬＬ制御回路と、を含む。基準信号発生器は、デジタル値を受信し、デジタル値に基づいてパルス密度変調信号を生成する。ドループ検出回路は、パルス密度変調信号をアナログ信号に変換し、アナログ信号を監視された供給電圧と比較し、アナログ信号に対して指定された値を下回る監視された供給電圧のドループを検出したことに応じてドループ検出信号を生成する。ＤＦＬＬは、監視された供給電圧のドメイン内の回路を同期させるためのクロック信号を提供する。ＤＦＬＬ制御回路は、ドループ検出信号の受信に応じて、ＤＦＬＬにクロック信号を減速させる。
【選択図】図３Ａ

【特許請求の範囲】

【請求項1】

装置であって、
デジタル値を受信し、前記デジタル値に基づいてパルス密度変調信号を生成する基準信号発生器と、
前記パルス密度変調信号をアナログ信号に変換し、前記アナログ信号を、監視された供給電圧と比較し、前記アナログ信号に対して指定された値を下回る前記監視された供給電圧のドループを検出したことに応じてドループ検出信号を生成するドループ検出回路と、
前記監視された供給電圧のドメイン内の回路を同期させるためのクロック信号を提供するデジタル周波数ロックループ（ＤＦＬＬ）と、
前記ドループ検出信号を受信することに応じて、前記ＤＦＬＬに前記クロック信号を減速させるＤＦＬＬ制御回路と、を備える、
装置。

【請求項2】

前記クロック信号をゲーティングするために前記ＤＦＬＬに結合されたクロックゲートと、
前記ドループ検出信号を受信する入力と、前記ドループ検出信号に応じて前記クロック信号をゲーティングするために前記クロックゲートに結合された出力と、を有するラッチと、を備える、
請求項１の装置。

【請求項3】

前記ドループ検出信号を受信する入力と、前記ラッチを制御するように結合された出力と、を有する状態機械を備え、
前記状態機械は、前記ドループ検出回路が前記ドループを検出しなくなった後の指定された期間の間、前記ドループ検出信号を保持し、前記指定された期間の後に前記ドループ検出信号をリセットするように前記ラッチを制御する、
請求項２の装置。

【請求項4】

前記ＤＦＬＬ制御回路は、
前記ドループ検出信号を受信する第１の入力と、
前記集積回路内のそれぞれの追加の回路からクロックストレッチ要求信号を受信する１つ以上の追加の入力と、
前記ドループ検出信号及び前記１つ以上の追加の入力の何れが、前記ＤＦＬＬをどれだけ減速させるかを決定するのかを選択するための調停ロジックと、を備える、
請求項１に記載の装置。

【請求項5】

前記ＤＦＬＬ制御回路は、前記クロック信号が減速された後に、前記ＤＦＬＬが前記クロック信号の速度をどれだけ迅速に増加させるかを制御するために、前記ＤＦＬＬにおけるＤＦＬＬ増分量を設定するように動作可能である、
請求項１の装置。

【請求項6】

前記ドループ検出回路は、基準となる前記パルス密度変調信号をクリーン供給電圧に変換するためのレベルシフタを含む、
請求項１の装置。

【請求項7】

前記ドループ検出回路は、前記監視された供給電圧を受信する正の供給端子をそれぞれ含む少なくとも第１の相補型金属酸化膜半導体（ＣＭＯＳ）インバータ及び第２のＣＭＯＳインバータを含む一連のインバータを備える比較器を含み、
前記第１のＣＭＯＳインバータは、前記アナログ信号を受信する入力を含み、前記第１のＣＭＯＳインバータは、前記監視された供給電圧が指定されたレベルに近い場合にクローバーモードで動作するように構成されている、
請求項１の装置。

【請求項8】

前記比較器から前記ドループ検出信号を受信するカウンタであって、ドループが検出されていることを前記ドループ検出信号が示す間に増分し、ドループが検出されていないことを前記ドループ検出信号が示す間に減分するカウンタ値を含む、カウンタと、
前記カウンタ値を閾値と比較し、前記カウンタ値が前記閾値を超えることに応じて、ピーク電流制約に違反し得る潜在的な電気設計電流（ＥＤＣ）イベントが存在することを示す信号を提供する制御回路と、を備える、
請求項１の装置。

【請求項9】

前記装置は、プロセッサである、
請求項１の装置。

【請求項10】

前記装置は、ラップトップコンピュータ、デスクトップコンピュータ、スマートフォン、タブレットコンピュータ、サーバ、ゲームコンソール、及び、マルチメディアデバイスのうち何れかであるデバイスを備える、
請求項１の装置。

【請求項11】

電源を監視する方法であって、
デジタル値を受信することと、
前記デジタル値に基づいて、スケーリングされたパルス密度変調信号を生成することと、
前記パルス密度変調信号をアナログ信号に変換し、前記アナログ信号を、監視された供給電圧と比較することと、
前記アナログ信号に対して指定された値を下回る前記監視された供給電圧のドループを検出したことに応じてドループ検出信号を生成することと、
前記ドループ検出信号に応じて、前記監視された供給電圧のドメイン内の回路を同期させるためのクロック信号を提供するデジタル周波数ロックループ（ＤＦＬＬ）に、前記クロック信号を減速させることと、を含む、
方法。

【請求項12】

前記ドループ検出信号に応じて、指定された期間の間、前記クロック信号をゲーティングすることを含む、
請求項１１の方法。

【請求項13】

前記ドループ検出信号に応じて、前記ドループ検出回路が前記ドループを検出しなくなった後の指定された期間の間、前記ドループ検出信号を保持し、前記指定された期間の後に前記ドループ検出信号をリセットするようにラッチを制御することを含む、
請求項１１の方法。

【請求項14】

前記クロック信号を減速させた後、前記クロック信号の速度を、経時的に、指定された周期的増分で増加させることを含む、
請求項１１の方法。

【請求項15】

前記クロック信号が減速された後に、前記ＤＦＬＬが前記クロック信号の速度をどれだけ迅速に増加させるかを制御するために、ＤＦＬＬ増分量を設定することを含む、
請求項１４の方法。

【請求項16】

ＤＦＬＬ制御回路において、前記ドループ検出信号及び１つ以上の追加のクロックストレッチ要求信号を受信することと、
前記ＤＦＬＬ制御回路において、前記ドループ検出信号及び前記１つ以上の追加のクロックストレッチ要求信号の何れが、前記クロック信号をどれだけ減速させるかを決定するのかを決定することと、を含む、
請求項１１の方法。

【請求項17】

ドループが検出されている間にカウンタ値を増分し、ドループが検出されていない間に前記カウンタ値を減分することと、
前記カウンタ値が指定された閾値を超えることに応じて、ピーク電流制約に違反し得る潜在的な電気設計電流（ＥＤＣ）イベントが存在することを示す信号を提供することと、を含む、
請求項１１の方法。

【請求項18】

データ処理システムであって、
デジタル論理と、前記デジタル論理を同期させるためのクロック信号を提供するローカルＤＦＬＬと、それぞれの監視されたローカル供給電圧を監視するためのローカル電源モニタと、をそれぞれ備える少なくとも２つのプロセッサタイルを含む集積回路を備え、
各電源モニタは、
デジタル値を受信し、前記デジタル値に基づいてパルス密度変調信号を生成する基準信号発生器と、
前記パルス密度変調信号をアナログ信号に変換し、前記アナログ信号を、前記それぞれの監視されたローカル供給電圧と比較し、前記アナログ信号に対して指定された値を下回る前記それぞれの監視されたローカル供給電圧のドループの検出に応じてドループ検出信号を生成するドループ検出回路と、
前記ドループ検出信号を受信することに応じて、前記ローカルＤＦＬＬに前記クロック信号を減速させるＤＦＬＬ制御回路と、を備える、
データ処理システム。

【請求項19】

各プロセッサタイルは、
前記クロック信号をゲーティングするために前記ローカルＤＦＬＬに結合されたクロックゲートと、
前記ドループ検出信号を受信する入力と、前記ドループ検出信号に応じて前記クロック信号をゲーティングするために前記クロックゲートに結合された出力と、を有するラッチと、を備える、
請求項１８のデータ処理システム。

【請求項20】

各プロセッサタイルは、前記ドループ検出信号を受信する入力と、前記ラッチを制御するように結合された出力と、を有する状態機械を備え、
前記状態機械は、前記ドループ検出回路が前記ドループを検出しなくなった後の指定された期間の間、前記ドループ検出信号を保持し、前記指定された期間の後に前記ドループ検出信号をリセットするように前記ラッチを制御する、
請求項１９のデータ処理システム。

【請求項21】

各ＤＦＬＬ制御回路は、
前記ドループ検出信号を受信する第１の入力と、
前記集積回路内のそれぞれの追加回路からクロックストレッチ要求信号を受信する１つ以上の追加の入力と、
前記ドループ検出信号及び前記１つ以上の追加の入力の何れが、前記ローカルＤＦＬＬをどれだけ減速させるかを決定するのかを選択するための調停ロジックと、を備える、
請求項１８のデータ処理システム。

【請求項22】

前記ＤＦＬＬ制御回路は、前記クロック信号が減速された後に、前記ローカルＤＦＬＬが前記クロック信号の速度をどれだけ迅速に増加させるかを制御するために、前記ローカルＤＦＬＬにおけるＤＦＬＬ増分量を設定するように動作可能である、
請求項１８のデータ処理システム。

【請求項23】

前記ドループ検出回路は、基準となる前記パルス密度変調信号をクリーン供給電圧に変換するためのレベルシフタを含む、
請求項１８のデータ処理システム。

【請求項24】

前記ドループ検出回路は、前記それぞれの監視されたローカル供給電圧を受信する正の供給端子をそれぞれ含む少なくとも第１の相補型金属酸化膜半導体（ＣＭＯＳ）インバータ及び第２のＣＭＯＳインバータを含む一連のインバータを備える比較器を含み、
前記第１のＣＭＯＳインバータは、前記アナログ信号を受信する入力を含み、前記第１のＣＭＯＳインバータは、前記それぞれの監視されたローカル供給電圧が指定されたレベルに近い場合にクローバーモードで動作するように構成されている、
請求項１８のデータ処理システム。

【請求項25】

前記プロセッサタイルのうち少なくとも１つは、
前記比較器から前記ドループ検出信号を受信するカウンタであって、ドループが検出されていることを前記ドループ検出信号が示す間に増分し、ドループが検出されていないことを前記ドループ検出信号が示す間に減分するカウンタ値を含む、カウンタと、
前記カウンタ値を閾値と比較し、前記カウンタ値が前記閾値を超えたことに応じて、前記集積回路用のピーク電流制約に違反し得る潜在的な電気設計電流（ＥＤＣ）イベントが存在することを示す信号を提供する制御回路と、を備える、
請求項１８のデータ処理システム。

【発明の詳細な説明】

【背景技術】

【0001】

集積回路及びディスクリート回路は、電源から電力を受けて、関連する回路に電源電圧を供給するための端子を含む。回路、例えば、インバータは、電源と回路コモン（circuit common）又は接地との間に接続されることが多い。金属酸化膜半導体電界効果トランジスタ（metal-oxide semiconductor field-effect transistor、ＭＯＳＦＥＴ）の場合、ゲート端子における特定の電圧がトランジスタをアクティブ化して、出力端子と電源又は接地との間に接続された回路素子を駆動し、出力端子に接続された後続の回路の動作を駆動する回路経路を生成する。通常、電流及び回路負荷の量は、動作速度及び供給電圧の両方に関連する。多くの回路のアクティブな性質のために、負荷は時々変動し、時には、供給電圧レベルを所望のレベルから降下させ得るか又は低下され得る。

【0002】

電圧ドループは、電源が負荷を駆動する場合の所望の電圧レベルからの電圧の降下を指すために使用される用語である。調整されたシステムでは、負荷が突然急激に増加すると、出力電圧が低下する可能性がある。例えば、過渡負荷状態が発生して、電圧ドループを引き起こし得る。ドループが大きすぎる場合、回路故障が生じる。

【0003】

先行技術のシステムでは、供給調整回路又は「ヘッダ」回路が電源と回路との間に動作可能に配置され、電源のそのような変動を調整又は補償するように調整される。例えば、いくつかの解決策は、過渡応答からの負荷を最小限に抑え、供給電圧を調整するために、電力状態変化等の他の電力管理特徴に対して相対的に高い周波数で絶えず切り替わるヘッダ回路を含む。これらのヘッダ回路は、過渡負荷条件及び他の負荷状態による電圧ドループに非常に迅速に応答するように最適化されることが多い。

【0004】

これらの先行技術のシステムは、典型的には、かなりのカスタマイズされたアナログ設計ブロックを有し、過渡負荷条件に応答するために、相対的に大きい電界効果トランジスタを接続し且つ接続しないように切り替えるので、著しいオーバーヘッドを付加する。このオーバーヘッドは、定常状態モードで動作している場合でも発生する。したがって、そのようなシステムは、貴重な集積回路の面積を消費するだけでなく、電力の観点からも非効率的である。

【図面の簡単な説明】

【0005】

【図1】先行技術による、複数のプロセッサコアへの供給電圧を調整するためのシステムのブロック図である。

【図2】先行技術による、ドループを補償するレギュレータシステムの更なる詳細を、部分的にブロック図で部分的に概略的な形態で示す図である。

【図3A】いくつかの実施形態による、電圧ドループにより迅速に応答することができる電源モニタのブロック図である。

【図3B】追加の実施形態による、電源モニタのブロック図である。

【図4】更なる追加の実施形態による、電源モニタのブロック図及び回路図である。

【図5】回路のためのシリコンの低減された面積を採用しながら、電圧ドループに対してより迅速に応答することができる、更なる追加の実施形態による、ドループ検出回路のブロック図及び回路図である。

【図6】図４の電源モニタ回路に関連するそれぞれの信号を示すグラフである。

【図7】いくつかの追加の実施形態による、電源モニタのブロック図である。

【図8】電力消費の低減を提供するいくつかの実施形態による、電気設計電流緩和プロセスの動作を示すフロー図である。

【図9】図７の電源モニタ回路に関連するそれぞれの信号を示すいくつかの信号のグラフである。

【図10】いくつかの実施形態による、加速処理ユニット（accelerated processing unit、ＡＰＵ）のブロック図である。

【発明を実施するための形態】

【0006】

以下の説明において、異なる図面における同一の符号の使用は、同様のアイテム又は同一のアイテムを示す。別段の言及がなければ、「結合される（coupled）」という単語及びその関連する動詞形は、当該技術分野で周知の手段による直接接続及び間接電気接続の両方を含み、また、別段の言及がなければ、直接接続の任意の記述は、好適な形態の間接電気接続を使用する代替の実施形態も同様に意味する。

【0007】

装置は、基準信号発生器と、ドループ検出回路と、デジタル周波数ロックループ（digital frequency-locked loop、ＤＦＬＬ）と、ＤＦＬＬ制御回路と、を含む。基準信号発生器は、デジタル値を受信し、デジタル値に基づいて、パルス密度変調信号を生成する。ドループ検出回路は、パルス密度変調信号をアナログ信号に変換し、アナログ信号を監視された供給電圧と比較し、アナログ信号に対して指定された値を下回る監視された供給電圧のドループを検出することに応じて、ドループ検出信号を生成する。ＤＦＬＬは、監視された供給電圧のドメイン内で回路を同期させるためのクロック信号を提供する。ＤＦＬＬ制御回路は、ドループ検出信号の受信に応じて、ＤＦＬＬにクロック信号を減速させる。

【0008】

方法は、電源を監視する。本方法は、２進数を受信することと、２進数に基づいて、スケーリングされたパルス密度変調信号を作成することと、を含む。パルス密度変調信号は、アナログ信号に変換され、監視された供給電圧と比較される。アナログ信号に対して指定された値を下回る監視された供給電圧におけるドループの検出に応じて、ドループ検出信号が生成される。

【0009】

ドループ検出信号に応じて、本方法は、監視された供給電圧のドメイン内の回路を同期させるためのクロック信号を提供するデジタル周波数ロックループ（ＤＦＬＬ）に、クロック信号を減速させる。

【0010】

データ処理システムは、少なくとも２つのプロセッサタイルを有する集積回路を含む。各プロセッサタイルは、デジタルロジックと、デジタルロジックを同期させるためのクロック信号を提供するローカルＤＦＬＬと、それぞれの監視されたローカル供給電圧を監視するためのローカル電源モニタと、を含む。各電源モニタは、基準信号発生器と、ドループ検出回路と、ＤＦＬＬ制御回路と、を含む。基準信号発生器は、デジタル値を受信し、デジタル値に基づいてパルス密度変調信号を生成する。ドループ検出回路は、パルス密度変調信号をアナログ信号に変換し、アナログ信号をそれぞれの監視されたローカル供給電圧と比較し、アナログ信号に対して指定された値を下回るそれぞれの監視されたローカル供給電圧のドループの検出に応じて、ドループ検出信号を生成する。ＤＦＬＬ制御回路は、ドループ検出信号の受信に応じて、ローカルＤＦＬＬにクロック信号を減速させる。

【0011】

図１は、先行技術による、複数のプロセッサコアへの供給電圧を調整するためのシステムのブロック図である。供給電圧ＶＤＤ１２は、複数の供給調整ブロック（supply adjustment block、ＳＡＢ）１４Ａ～１４Ｃに接続される。供給調整ブロック１４Ａ～１４Ｃの各々は、プロセッサコア１６Ａ～１６Ｃへの調整された供給電圧を生成するように接続される。プロセッサコア１６Ａ～１６Ｃの各々は、電源モニタ（power supply monitor、ＰＳＭ）３０Ａ～３０Ｃと、高速ドループ検出器（fast droop detector、ＦＤＤ）２６Ａ～２６Ｃと、デジタル低電圧レギュレータ（digital low voltage regulator、ＤＬＶＲ）２２Ａ～２２Ｃと、を含む。ＤＬＶＲ２２Ａ～２２Ｃの各々は、プロセッサコア１６Ａ～１６Ｃ内に形成される。プロセッサコア及びそれらの関連する回路は、「プロセッサタイル」と称される場合がある。

【0012】

いくつかのバージョンでは、供給調整ブロック（ＳＡＢ）６０が、供給調整ブロック１４に加えて又はその代わりに使用され得る。図から分かるように、供給調整ブロック６０は、ヘッダ回路ではなくフッタ回路であり、これは、供給調整ブロックが、プロセッサコアと電源との間に接続される代わりに、プロセッサコアと接地との間に接続されることを意味する。調整ブロック６０の供給が含まれる図１のシステムのバージョンでは、特定の離散論理が所望の動作をサポートするように修正され、当業者は、設計においてそのような変換を容易に行うことができる。第１のレギュレータ（２２Ａ～２２Ｃ）及びＦＤＤ（２６Ａ～２６Ｃ）は同じままである。したがって、例えば、ＦＤＤ２６Ａ～２６Ｃによって生成された電荷注入信号は、供給調整ブロック６０内の抵抗素子をアクティブ化又は選択する働きをする。１つの供給調整ブロック６０のみが破線で示されているが、複数の供給調整ブロック６０が図１のバージョンに含まれ得ることが理解されるべきである。ヘッダ回路を含む供給調整ブロック１４と同様に、第２のレギュレータ、すなわちＦＤＤ２６Ａ～２６Ｃは、供給調整ブロック１４Ａ～１４Ｃにわたる電圧降下を調整し、したがってプロセッサコア１６Ａ～１６Ｃに対して生成される電圧を調整するために、選択された抵抗素子をアクティブ化させる電荷注入信号を生成する。

【0013】

図２は、本発明の一実施形態による、ドループを補償するレギュレータシステムの更なる詳細を、部分的にブロック図で部分的に概略的な形態で示している。供給電圧ＶＤＤ１２は、供給調整ブロック１４に接続され、供給調整ブロック１４は、プロセッサコア１６への調整された供給電圧を生成する。調整された供給電圧の大きさは、制御ワード、電荷制御ワード及びＦＤＤ２６によって生成される電荷注入信号（ＳＡＢ１４への追加の入力として示される）の値に基づく。説明したバージョンでは、ＰＳＭ３０、ＤＬＶＲ２２及びＦＤＤ２６の全ては、図２のバージョンのプロセッサコアブロック１６内に形成される。

【0014】

調整された供給電圧はＰＳＭ３０に提供され、ＰＳＭ３０は、調整された供給電圧の大きさのデジタル表現をＤＬＶＲ２２に生成する。調整された供給電圧は、ＦＤＤ２６にも生成される。ＤＬＶＲ２２は「ターゲット」として示されるターゲット調整供給電圧と、外部ソースからのドループ閾値レベルと、を受信するように更に接続される。外部ソースは、一実施形態では電力管理ブロックであり得る。ＤＬＶＲ２２は、ＦＤＤ２６へのドループ閾値レベルを生成する。また、ＤＬＶＲ２２は、制御ワード「ｃｔｒｌ［（ｎ－１）： ０］」及び電荷制御ワード「ｃｈｇ＿ｃｔｒｌ［（ｎ－１）： ０］」を供給調整ブロック１４に生成する。

【0015】

ＦＤＤ２６は、ＤＬＶＲ２２からドループ閾値レベルを受信するように接続され、受信したドループ閾値レベルに対応する大きさのアナログ信号を比較器６４のプラス（＋）入力に生成するように構成されるデジタル－アナログ変換器（digital-to-analog converter、ＤＡＣ）６２を含む。図示したバージョンでは、ＤＡＣ６２は、シグマ－デルタ変換器である。比較器６４のマイナス（－）は、供給調整ブロック１４によって生成される調整された供給電圧を受信するように接続される。比較器６４は、調整された供給電圧がアナログのドループ閾値レベル又は電圧を下回る場合にはいつでも、供給調整ブロック１４をアクティブ化する電荷注入信号を生成する。電荷選択ブロックがＮＡＮＤ論理を利用する場合、電荷注入信号に対する論理１は、電荷注入か、より具体的には、選択されたＭＯＳＦＥＴに対する供給電圧調整をトリガすることに留意されたい。論理ゼロは、ドループ閾値が調整された供給電圧よりも低い場合にのみ生成される。図２のバージョンは、プロセッサコアブロック１６内に形成された第１のレギュレータ（ＤＬＶＲ２２）を含むことにも留意されたい。代替バージョンでは、第１のレギュレータ、すなわちＤＬＶＲ２２は、プロセッサコア１６の外部に形成され得る。

【0016】

ＦＤＤ２６は、調整された供給電圧とドループ閾値とのアナログ比較を実行することによって、その処理を非常に迅速に実行する。したがって、電荷注入信号は、ほぼ瞬時に生成され、全ての必要なデータを取得し、そのデータを処理するためにいくつかのクロックサイクルを必要とするプロセッサベースのデジタル論理よりもはるかに迅速に生成され得る。したがって、ＦＤＤ２６を含む第２の制御ループは、調整された供給電圧がドループ閾値レベルを下回る場合にはいつでも、調整された供給電圧を直ちに補正又は調整するための高速動作制御ループである。対照的に、第１のレギュレータ（ＤＬＶＲ２２）を含む第１の調整ループは、調整された供給電圧をターゲット調整供給電圧値と比較する、より低速で動作するループである。高速動作する第２の制御ループをＦＤＤ２６と共に利用することによって、より単純且つより遅い第１の調整ループを利用して、ＩＣの面積及び関連する電力消費を低減することができる。更に、第２の制御ループにおける意思決定は、アナログ（リアルタイム）で行われるので、第１の制御ループはより低いレートでクロックされ、それによって電力を節約することができる。

【0017】

図３は、いくつかの実施形態による、３００（図３Ａ）及び３０２（図３Ｂ）とラベル付けされた電源モニタの２つの実施形態のブロック図である。電源モニタ３００は、基準信号発生器３２０、高速ドループ検出器３４０、ＤＦＬＬ制御回路３５０、デジタル周波数ロックループ（ＤＦＬＬ）３６０、及び、有限状態機械（finite state machine、ＦＳＭ）３７０を含む。この実施形態では、高速ドループ検出器３４０によって実行されるドループ検出は、その出力クロック信号周波数を増加又は減少させるようにＤＦＬＬ３６０を制御するために使用される。

【0018】

基準信号発生器３２０は、ローカル電力コントローラに接続され、基準電圧を示すデジタル数を受信する入力と、基準電圧を示す変調されたデジタル信号を提供する出力と、を有する。基準電圧は、監視されるべきローカル供給電圧「ＶＤＤ＿ＣＯＲＥ」の所望のレベルに関連付けられる。高速ドループ検出器３４０は、基準信号発生器３２０の出力に接続された入力と、ＶＤＤ＿ＣＯＲＥ供給電圧を受信する入力と、第３の入力と、出力と、を有する。

【0019】

ＤＦＬＬ制御回路３５０は、高速ドループ検出器３４０の出力に接続された入力と、ＤＦＬＬ３６０に接続された出力と、を有する。ＤＦＬＬ３６０は、多数の制御及びイネーブル入力（図示せず）と、監視された供給電圧のドメイン内で回路を同期させるためのクロック信号を提供する出力と、を有する。

【0020】

ＦＳＭ３７０は、高速ドループ検出器３４０の出力に接続された入力と、高速ドループ検出器３４０の第２の入力に接続された出力と、を有し、いくつかの他の制御入力（図示せず）を含み得る。

【0021】

動作において、監視された供給電圧、この場合ではＶＤＤ＿ＣＯＲＥの電圧ドメインのためのローカル電力コントローラは、監視された供給電圧を調整し、調整された監視された供給電圧に対応する２進数の新しい値を基準信号発生器３２０に提供するように動作可能である。基準信号発生器３２０は、提供された値を搬送するデジタル変調信号を提供する。高速ドループ検出器３４０は、ＶＤＤ＿ＣＯＲＥ供給電圧を、デジタル変調信号に基づくアナログ信号と比較して、ＶＤＤ＿ＣＯＲＥ供給電圧におけるドループを検出する。そのようなドループを検出することに基づいて、高速ドループ検出器３４０は、ドループ検出信号をＤＦＬＬ制御回路３５０に送る。この信号に基づいて、ＤＦＬＬ制御回路３５０は、ＤＦＬＬ３６０に対して、指定された期間だけクロックを減速するように命令するか、又は、停止してからクロックを減速するように命令する。

【0022】

電源モニタ３０２は、基準信号発生器３２０と、高速ドループ検出器３４０と、ＤＦＬＬ制御回路３５０と、デジタル周波数ロックループＤＦＬＬ３６０と、クロックゲート３８０と、有限状態機械３７０と、を含む。この実施形態では、図３ＢのＤＦＬＬ制御方式がクロックゲート３８０と一緒に使用されて、検出されたドループに対してより迅速な応答を提供する。

【0023】

図３Ｂの基準信号発生器３２０は、ローカル電力コントローラに接続され、基準電圧を示すデジタル数を受信する入力と、基準電圧を示す変調されるデジタル信号を提供する出力と、を有する。基準電圧は、監視されるべきローカル供給電圧「ＶＤＤ＿ＣＯＲＥ」の所望のレベルに関連付けられる。高速ドループ検出器３４０は、基準信号発生器３２０の出力に接続された入力と、ＶＤＤＣＯＲＥ供給電圧を受信する入力と、第２の入力と、出力と、を有する。

【0024】

ＤＦＬＬ制御回路３５０は、高速ドループ検出器３４０の出力に接続された入力と、ＤＦＬＬ３６０に接続された出力と、を有する。ＤＦＬＬ３６０は、多数の制御及びイネーブル入力（図示せず）と、監視された供給電圧のドメイン内で回路を同期させるためのクロック信号を提供する出力と、を有する。クロックゲート３８０は、ＤＦＬＬ３６０の出力に接続された第１の入力と、高速ドループ検出器３４０の出力に接続された第２の入力と、ＤＦＬＬ３６０からのクロック信号を選択的に提供するための出力と、を有する。

【0025】

ＦＳＭ３７０は、高速ドループ検出器３４０の出力に接続された入力と、高速ドループ検出器３４０の第２の入力に接続された出力と、を有し、いくつかの他の制御入力（図示せず）を含み得る。

【0026】

ＰＳＭ３０２の動作において、監視された供給電圧の電圧ドメインのためのローカル電力コントローラは、監視された供給電圧を調整し、調整された監視された供給電圧に対応する２進数の新しい値を基準信号発生器に提供するように動作可能である。基準信号発生器３２０は、提供された値を搬送するデジタル変調信号を提供する。高速ドループ検出器３４０は、ＶＤＤ＿ＣＯＲＥ供給電圧を、デジタル変調信号に基づくアナログ信号と比較して、ＶＤＤ＿ＣＯＲＥ供給電圧におけるドループを検出する。そのようなドループを検出することに基づいて、高速ドループ検出器３４０は、ドループ検出信号をクロックゲート３８０及びＤＦＬＬ制御回路３５０に送る。この信号に基づいて、クロックゲート３８０は、クロックをゲートして直ちにクロックをゲートし、一方、ＤＦＬＬ制御回路３５０は、ＤＦＬＬ３６０に対して、指定された期間の間、クロックを減速するように命令する。ＤＦＬＬ３６０は、クロック周波数の変更を実施するためのコマンドに応答するのが相対的に遅いので、高速ドループ検出器３４０は、ドループ検出信号に応じてクロックゲート３８０を制御し、指定された期間の間、クロック信号をゲートして、回路によって消費される電力を低減し、ＶＤＤ＿ＣＯＲＥ電源上のドループ下電圧を緩和する。ＦＳＭ３７０は、ラッチを制御すること等によって、クロックゲート制御信号をリセットすることによって、指定された期間を制御する。

【0027】

図４は、更なる追加の実施形態による、電源モニタ４００のブロック図及び回路図である。電源モニタ４００は、極電圧最小（extreme voltage minimum、ＸＶＭＩＮ）検出回路４１０と、デジタル周波数ロックループＤＦＬＬ４６０と、クロックゲート４８０と、グラフィックスＤＦＬＦＳＭ４９０（ＧＤＦＬＬ ＦＳＭ）と、を含む。電源モニタ４００は、検出されたドループに対してより迅速な応答を提供する、図３Ｂの電源モニタの例示的な実施形態である。図示した実施形態は、グラフィックスプロセッサの電源監視を実行するが、電源モニタ４００は、例えば、中央処理装置（central processing unit、ＣＰＵ）又は他のデータプロセッサ及び特定用途向けＩＣ（application-specific IC、ＡＳＩＣ）等、電源監視を必要とする多種多様な集積回路（integrated circuit、ＩＣ）と共に使用するのに好適である。これらのプロセッサ及び関連する電源モニタは、ラップトップ、デスクトップ、スマートフォン、タブレット、サーバ、ゲーム機、及び、プロセッサを組み込み、電源監視を必要とする多数の他のデバイス等のデバイス内に実装することができる。

【0028】

ＸＶＭＩＮ検出回路４１０は、監視されるべき「ＶＤＤＧＦＸ」とラベル付けされたグラフィックス供給電圧を受信する第１の入力と、「ＳＭＮＣＬＫ（ＶＤＤＧＦＸ）」とラベル付けされたシステム管理ネットワーククロック信号を受信する第２の入力と、「Ｘｖｍｉｎ＿ｔｒｉｇ」とラベル付けされた信号を提供する第１の出力と、「Ｘｖｍｉｎ＿ｃｌｋ＿ｓｔｏｐ」とラベル付けされた第２の出力と、高速ドループ検出器４２０と、「Ｘｖｍｉｎ＿ｔｒｉｇｇｅｒ」とラベル付けされた極電圧最小トリガ回路４７０と、ＡＮＤゲート４７２と、ＯＲゲート４７４と、ＡＮＤゲート４７６と、を含む。

【0029】

高速ドループ検出器４２０は、この実施形態では、概して、デジタル値を受信し、デジタル値に基づいてパルス密度変調信号を生成する、基準信号発生器と、パルス密度変調信号をアナログ信号に変換し、アナログ信号を監視された供給電圧と比較し、アナログ信号に対して指定値を下回る監視された供給電圧のドループの検出に応じて、ドループ検出信号を生成する、ドループ検出回路と、を含む。例えば、図５は、高速ドループ検出器４２０として使用するのに好適な高速ドループ検出器の実施形態を示す。高速ドループ検出器４２０は、監視されるべき電圧ＶＤＤＧＦＸを受信する入力と、クロック信号ＳＭＮＣＬＫ（ＶＤＤＧＦＸ）を受信する入力と、「ＲｅｓｅｔＤＤ＿Ｘｖｍｉｎ」とラベル付けされた信号を受信する入力と、「ＤＤｌａｔｃｈｅｄ＿ｓｙｎｃ」とラベル付けされた信号を提供する出力と、を有する。

【0030】

Ｘｖｍｉｎ＿ｔｒｉｇｇｅｒ４７０は、ＦＳＭのこの実施形態では、制御回路であり、高速ドループ検出器４２０からＤＤｌａｔｃｈｅｄ＿ｓｙｎｃ信号を受信する入力と、ＲｅｓｅｔＤＤ＿Ｘｖｍｉｎ信号を高速ドループ検出器４２０に提供する出力と、クロック信号ＳＭＮＣＬＫ（ＶＤＤＧＦＸ）を受信する入力と、「ｃｌｋ＿ｇａｔｏｒ」とラベル付けされた信号を提供する出力と、を含む。

【0031】

ＯＲゲート４７４は、高速ドループ検出器４２０から信号ＤＤｌａｔｃｈｅｄ ｓｙｎｃを受信する第１の入力と、Ｘｖｍｉｎトリガ４７０から信号ｃｌｋ＿ｇａｔｏｒを受信する第２の入力と、出力と、を有する。ＡＮＤゲート４７２は、ＯＲゲート４７４の出力に接続された第１の入力と、構成レジスタ（図示せず）から「Ｒｅｇ＿Ｘｖｍｉｎ＿ｃｌｋｓｔｏｐ＿ｅｎ」とラベル付けされたクロック停止イネーブル信号を受信する第２の入力と、「Ｘｖｍｉｎ＿ｃｌｋ＿ｓｔｏｐ」とラベル付けされた信号を提供する出力と、を有する。

【0032】

ＡＮＤゲート４７６は、高速ドループ検出器４２０から信号ＤＤｌａｔｃｈｅｄ＿ｓｙｎｃを受信する第１の入力と、構成レジスタ（図示せず）から「Ｒｅｇ＿Ｘｖｍｉｎ＿ｅｎ」とラベル付けされたイネーブル信号を受信する第２の入力と、信号Ｘｖｍｉｎ＿ｔｒｉｇを提供する出力と、を有する。

【0033】

ＤＦＬＬ４６０は、「ＲｅｆＣＬＫ」とラベル付けされたクロック信号を受信する第１の入力と、「ＤＦＬＬＣｏｎｆｉｇＣ［４：０］」とラベル付けされた信号を受信する第２の入力と、「ＦｃｓＴｒｉｇ」とラベル付けされた信号を受信する第３の入力と、監視された供給電圧ＶＤＤＧＦＸのドメイン内の回路を同期させるためのクロック信号、この実施形態では「ＧＦＸＣＬＫ」とラベル付けされたグラフィックス処理コアクロックを提供する出力と、を有する。クロックゲート４８０は、ＤＦＬＬ４６０からクロック信号ＧＦＸＣＬＫを受信する第１の入力と、ＸＶＭＩＮ検出回路４１０のＡＮＤゲート４７２から信号Ｘｖｍｉｎ＿ｃｌｋ＿ｓｔｏｐを受信する第２の入力と、クロック信号ＧＦＸＣＬＫのゲートされたバージョンを提供する出力と、を有する。

【0034】

ＧＤＦＬＬ ＦＳＭ４９０は、ＸＶＭＩＮ検出回路４１０から信号Ｘｖｍｉｎ＿ｔｒｉｇを受信するように接続された入力と、信号ＦｃｓＴｒｉｇを提供する周波制御ストレッチトリガ出力と、ＤＦＬＬ４６０の周波数制御ワード（frequency control word、ＦＣＷ）を含む信号ＤＦＬＬＣｏｎｆｉｇＣ［４：０］を提供する第２の出力と、「調停（Arbitration）」とラベル付けされた制御調停回路４９５と、ピーク電流制御（peak current control、ＰＣＣ）クライアントストレッチ制御回路４９１と、「パワーブレーキ（Power Brake）」とラベル付けされたパワーブレーキクライアントストレッチ制御回路４９２と、「ＡＰＣＣ」とラベル付けされた適応ＰＣＣクライアントストレッチ制御回路４９３と、「Ｘｖｍｉｎ－ｓｔｒｅｔｃｈ」とラベル付けされたＸＶＭＩＮクライアントストレッチ制御回路４９４と、を含む。

【0035】

ＰＣＣクライアントストレッチ制御回路４９１は、ＩＣ電源全体に関連するインダクタ電流が最大閾値を超えるリスクがあるかどうかを示す信号（図示せず）をホストＩＣの電圧レギュレータから受信する。この信号に基づいて、ＰＣＣクライアントストレッチ制御回路４９１は、要求された周波数制御ストレッチ（frequency control stretch、ＦＣＳ）量として制御調停回路４９５に提供される、要求されたクロックストレッチ（減速）量を示す出力を生成する。パワーブレーキクライアントストレッチ制御回路４９２は、作業負荷に基づいて回路の電力消費を抑制するためにシステム状態コントローラから信号（図示せず）を受信し、要求されたＦＣＳ量を示す制御調停回路４９５に提供される出力を生成する。ＡＰＣＣ４９３は、ピーク電流制御信号がアクティブである時間量に基づいて生成される適応ピーク電流制御回路からの信号（図示せず）を受信する入力を有する。ＡＰＣＣ４９３は、要求されたＦＣＳ量を示す制御調停回路４９５に提供される出力を生成する。Ｘｖｍｉｎ－ｓｔｒｅｔｃｈ４９４は、信号Ｘｖｍｉｎ＿ｔｒｉｇを受信する入力と、制御調停回路４９５に接続された出力と、を有する。Ｘｖｍｉｎ＿ｓｔｒｅｔｃｈ４９４は、信号Ｘｖｍｉｎ＿ｔｒｉｇがアクティブである時間量に基づいて、要求されたＦＣＳ量を示す出力信号を制御調停回路４９５に生成する。

【0036】

制御調停回路４９５は、それぞれ、ＰＣＣ４９１、パワーブレーキ４９２、ＡＰＣＣ４９３の出力に接続された４つの入力を有し、Ｘｖｍｉｎ－ｓｔｒｅｔｃｈ４９４も、それらの機能に関連する信号を受信するためのそれぞれの入力（図示せず）を有する。制御調停回路４９５は、概して、以下で更に説明するように、４つの接続されたストレッチクライアントのうち何れのストレッチクライアントがＤＦＬＬ４６０に必要なクロックストレッチの量を制御するかを選択するように機能する。

【0037】

動作中、図４の高速ドループ検出器４２０は、供給電圧ＶＤＤＧＦＸを監視し、電圧がある所定の閾値レベルを超える場合、内部信号「Ｄｒｏｏｐｄｅｔｅｃｔｅｄ」をアサートする。この内部信号は、通常動作において、高速ドループ検出器４２０の出力においてラッチされ、信号ＤＤｌａｔｃｈｅｄ＿ｓｙｎｃとして示される。Ｘｖｍｉｎ＿Ｔｒｉｇ状態マシンは、入力として信号ＤＤｌａｔｃｈｅｄ＿ｓｙｎｃを受信し、信号Ｘｖｍｉｎ＿ｃｌｋ＿ｓｔｏｐを介してクロック信号ＧＦＸＣＬＫのゲーティングを開始する。このクロックの周波数がクロックなしまで降下すると、供給電圧ＶＤＤＧＦＸから引き出される電流が低減し、ＶＤＤＧＦＸレール電圧がドループから外れる。このシーケンスをトリガする信号内部Ｄｒｏｏｐｄｅｔｅｃｔｅｄは、Ｘｖｍｉｎ＿ｔｒｉｇ４７０からのＲｅｓｅｔＤＤ＿Ｘｖｍｉｎ信号によってリセットされない限り、（ＶＤＤＧＦＸの電圧に関係なく）ハイのままであるようにラッチされた信号である。このＤｒｏｏｐｄｅｔｅｃｔｅｄ信号は、トリガ信号（Ｘｖｍｉｎ＿Ｔｒｉｇ）としてＧＤＦＬＬ ＦＳＭ４９０にも出力される。

【0038】

ＧＤＦＬＬ ＦＳＭ４９０は、異なるプログラム可能な持続時間について異なる量のストレッチを要求する異なるクライアント４９１、４９２、４９３、４９４を有する。これらの特定のクライアントが示されているが、性能制御及び電力制御において採用される他のクライアントが採用されてもよく、当然のことながら、より少ないクライアントが様々な実施形態において使用され得る。Ｘｖｍｉｎ＿ｓｔｒｅｔｃｈ４９４は、ストレッチを要求するクライアントの１つであり、信号Ｘｖｍｉｎ＿Ｔｒｉｇによってトリガされる。それに応じて、Ｘｖｍｉｎ＿ｓｔｒｅｔｃｈ４９４は、クロック周波数がその以前の状態にどのように増加して戻るかを制御するために一連の状態を開始する。このシーケンスは、ＤＦＬＬ４６０におけるＤＣＯクロック周波数を制御する周波数制御ワードがその初期動作状態まで徐々に増加される、ＤＦＬＬ４６０のフォースストレッチモードを通じて実行される。典型的には、供給電圧ＶＤＤＧＦＸを提供する電力供給ネットワーク（power delivery network、ＰＤＮ）が、上で説明されるトリガによって生成された極端なストレッチのような大きい電流変化イベント（ｄｉ／ｄｔイベントとして知られる）に応答する場合、供給電圧は、最終的に減衰する前に、ＰＤＮ共振周波数において数サイクルにわたってドループとオーバシュートとの間で振動する傾向がある。このようにクロック周波数を徐々に増加させることによって、図示した回路は、電源電圧変化の周波数がＰＤＮの固有共振周波数よりもはるかに低くなり、更なる発振を防止することを確実にする。異なるクライアントは、異なる時間に異なるストレッチ量を要求することができ、制御調停回路４９５は、これら全ての要求の間で調停する。好ましくは、最大のストレッチ量を要求するクライアントは、優先順位を得て、ＤＦＬＬ４６０を制御する。

【0039】

トリガリングプロセスをより詳細に参照すると、この実施形態では、ＧＤＦＬＬ ＦＳＭ ４９０の論理は、ストレッチイベントを開始するためのレイテンシを低減するために、典型的には約１００Ｍｈｚの低速であるシステム基準クロックではなく、図示されるように４００Ｍｈｚを超えるクロック信号ＳＭＮＣＬＫ上で動作する。Ｘｖｍｉｎ＿ｔｒｉｇｇｅｒ４７０は、信号ＤＤｌａｔｃｈｅｄ＿ｓｙｎｃがハイに切り替わるとすぐにトリガされる。極端な電圧最小イベントの場合、電源モニタ４００の目標は、クロック信号ＧＦＸＣＬＫを可能な限り高速に降下させ、可能な限り深くストレッチすることである。しかしながら、クロック周波数を変更するためのＦＣＷのＤＦＬＬ４６０へのいかなる更新も、ＧＤＦＬＬ ＦＳＭ４９０を通過する必要があり、その中の調停は、いくつかのクロックサイクルを必要とする。したがって、代わりに、Ｘｖｍｉｎ＿ｔｒｉｇｇｅｒ４７０は、クロックゲート４８０に進む信号Ｘｖｍｉｎ＿ｃｌｏｃｋ＿ｇａｔｏｒを生成する。しかしながら、この高速経路であっても、電源モニタ４００がドループイベントの後に同期するように動作するＳＭＮＣＬＫ（ＶＤＤＧＦＸ）クロックの２～３サイクルを要する。この追加の遅延を回避するために、信号ＤＤｌａｔｃｈｅｄ＿ｓｙｎｃは、クロックゲート４８０を制御するためにＸｖｍｉｎ＿Ｔｒｉｇ４７０によって生成されたｃｌｏｃｋ＿ｇａｔｏｒ信号とＯＲ演算される。ＤＤｌａｔｃｈｅｄ＿ｓｙｎｃは、一旦トリガされるとハイのままであり、したがって、グリッチがないはずである。更に、クロックゲート４８０は、グリッチが通過することができないように、その入力を（相対的に高い周波数で２～３ＧＦＸＣＬＫサイクル及びＧＦＸＣＬＫランにわたって）内部で同期させる。このようにして、ドループイベントに続く２～３ＧＦＸＣＬＫサイクル（＋論理及び伝搬遅延）の遅延内で、ＧＦＸＣＬＫが停止される。

【0040】

好ましい実施形態では、Ｘｖｍｉｎトリガ４７０は、先ず、高速ドループ検出器４２０のラッチをＲｅｓｅｔＤＤ＿Ｘｖｍｉｎ信号（図６）でリセットし、プログラム可能なカウントの後に信号ＤＤｌａｔｃｈｅｄ＿ｓｙｎｃ信号を低くさせ、次いで、追加のプログラム可能なサイクルカウントの後にクロックゲーティングを解放する。このシーケンスにより、次の制限が遵守されることを確実にする。第１に、ＤＤｌａｔｃｈｅｄ＿ｓｙｎｃは、適切に同期され、ＧＤＦＬＬ ＦＳＭ４９０内のＸｖｍｉｎ－ｓｔｒｅｔｃｈ４９４を開始するのに十分長く、高く安定したままである。第２に、クロックゲーティングを解放する前にＤＤｌａｔｃｈｅｄ＿ｓｙｎｃをリセットすることによって、回路は、新しいドループイベントがある場合（ＧＦＸＣＬＫが突然復元されたとき）、ｍａｆｄｄが反応する準備ができていることを確実にする。

【0041】

信号Ｘｖｍｉｎ＿ｃｌｏｃｋ＿ｓｔｏｐのプログラム可能性は、回路が、ＦＣＳストレッチ量をＧＤＦＬＬ ＦＳＭ４９０（調停及び同期を含む）を通して伝搬し、最終的にＤＦＬＬ４６０に伝搬してそのＦＣＷを更新し、ストレッチされたクロック周波数に変更するのにかかるサイクルよりも少なくとも数サイクル多くクロックを停止することができることを確実にする。

【0042】

ＤＦＬＬ４６０は、出力ＣＬＫをストレッチするための外部トリガをサポートするので、ホストシステムの異なる部分は、このストレッチングトリガを使用して、ＤＦＬＬストレッチ機能を利用する異なる特徴を実装することができる。これらの異なる特徴のうち１つは、オフチップ電圧レギュレータの保護のためにＶＤＤＧＦＸドメインが消費する電流の量を制限するピーク電流制御（peak Current Control、ＰＣＣ）特徴である。同様の機能が、スロットル性能のためのパワーブレーキ（power brake、ＰＢ）特徴に関して存在する。これら２つの特徴に対するストレッチの量は同じであり、クロック速度の３％～９７．５％の間でプログラム可能である。ＧＤＦＬＬ ＦＳＭ４９０は、ストレッチ入力をフィルタリングし、ストレッチをより長く持続させるために使用され得る、両方の入力のためのヒステリシスカウンタをサポートする。

【0043】

適応型ＰＣＣ（又はＡＰＣＣ）は、ＰＣＣ信号がアサートされている期間に応じて、ストレッチ量を動的に変更する特徴である。ＰＣＣアサーションが長いほど、ストレッチ量は大きくなる。ＰＣＣ入力がデアサートされると、ストレッチ量は、突然ゼロに切り替えられるのではなく減少される。この特徴を実装するために、ＡＰＣＣ４９３は、ＧＤＦＬＬブロック内のプログラム可能な状態機械であり、初期ストレッチ、増分ストレッチ、最大ストレッチ、減分ストレッチ、最終ストレッチ、及び、各ステップの時間を制御する。

【0044】

これまでのクロックストレッチ調停方式では、異なる特徴からのトリガがＯＲ演算されており、すなわち、任意の特徴からのトリガは、同様にＤＦＬＬストレッチ量をプログラムする。ＸＶＭＩＮ４１０は、指定された最小電圧「Ｖｍｉｎ」を超える任意の電圧エクスカーションを保護するために存在するので、Ｘｖｍｉｎ＿ｓｔｒｅｔｃｈ４９４は、他の力ストレッチイベントよりも大きいストレッチ量を要求する。しかしながら、ＸＶＭＩＮ４１０がディープストレッチから出ている場合、ＧＤＦＬＬ ＦＳＭ４９０は、それ自体のＦＣＳ要求を他のクライアントからの他のＦＣＳ要求と比較する必要があり、最大ストレッチを要求するクライアントは何れも最終ＦＣＷｏｆｆｓｅｔとして扱われる。これは、全てのクライアントが必要とする保護を得ることを確実にする。この調停プロセスは、ＧＤＦＬＬ ＦＳＭ内に実装される。

【0045】

Ｘｖｍｉｎ＿Ｔｒｉｇがアサートされると、Ｘｖｍｉｎ＿ｓｔｒｅｔｃｈ４９４は、最大ＦＣＳストレッチ量を生成する。このストレッチ量は、プログラム可能であることが好ましい。Ｘｖｍｉｎ＿Ｔｒｉｇ入力がデアサートされると、ストレッチ量は、突然ゼロに切り替えられるのではなく、徐々に減少する。これは、ＧＤＦＬＬブロック内のプログラム可能な状態機械を利用して、初期ストレッチ、増分ストレッチ、最大ストレッチ、減分ストレッチ、最終ストレッチ、及び、各ステップの時間を制御する。全ての言及された設定は、好ましくはプログラム可能であり、レジスタインタフェースを介して制御される。

【0046】

図５は、更なる追加の実施形態による、電源モニタ５００の一部のブロック図及び回路図である。電源モニタ５００の図示した部分は、図３、図４及び図５に示される監視及び制御トポロジ、並びに、電源電圧の高速ドループを検出するために電源が監視された他の回路と共に使用するのに好適である。例えば、電源モニタ５００の設計は、図１及び図２に示される先行技術のシステム等の電荷注入システムを制御するために、いくつかの実施形態で採用される。電源モニタ５００は、概して、基準信号発生器５１０及び高速ドループ検出回路５５０を含む。

【0047】

この実施形態では、基準信号発生器５１０は、２進数を受信する「ｆｄｄＣｏｎｆｉｇｌｎ」とラベル付けされた入力と、パルス密度変調信号を提供する「ＬＳＩＮ」とラベル付けされた出力と、を有する。概して、基準信号発生器５１０は、２進数に基づいてパルス密度変調信号をスケーリングするように動作する。基準信号発生器５１０は、制御回路５１２と、エキスパンダ５１４と、２次デルタシグマ変調器５１６と、を含む。制御回路５１２は、ｆｄｄＣｏｎｆｉｇｌｎ入力で搬送される１０ビット２進数を受信する第１の入力と、「ｒｅｓｅｔＤＤ」とラベル付けされたリセット信号を受信する第２の入力と、１０ビット２進数を搬送する「ｒｅｆ」とラベル付けされた出力と、を有する。制御回路５１２は、概して、高速ドループ検出回路５５０がディセーブル又はリセットされていることをｒｅｓｅｔＤＤが示す場合に、１０ビット２進数の通過を停止し、高速ドループ検出器が動作可能である場合に、１０ビット２進数をその出力に渡すように動作する。エキスパンダ５１４は、制御回路５１２の出力に接続された入力と、出力と、を有する。エキスパンダ５１４は、１０ビット数を１６ビット数に拡張する。

【0048】

この実施形態では、デルタ－シグマ変調器５１６は、エキスパンダ５１４の出力に接続された入力と、パルス密度変調された２値信号ＬＳＩＮを提供する出力と、を有する、２次デルタ－シグマ変調器である。この実施形態ではデルタ－シグマ変調が使用されるが、他の好適な変調方式を採用して、監視された電源の所望の電圧レベルを表す２進数に基づいてパルス密度変調信号を提供することができる。

【0049】

基準信号発生器５１０は、その平均値が（理想的には）基準信号発生器５１０が動作する供給電圧ＶＤＤに等しく、ｆｄｄＣｏｎｆｉｇｌｎ入力において基準として受信された１０ビット２進数によってスケーリングされる、ビットストリームを生成する。ビットストリームＬＳＩＮの長期平均出力電圧は、以下の式１に対応し、「ｒｅｆ値」は、ｆｄｄＣｏｎｆｉｇｌｎ入力に供給される１０ビット数の値である。
（１） ＜ＬＳＩＮ＞ａｖｇ＝ｒｅｆ＿ｖａｌｕｅ＊ＶＤＤ

【0050】

この特定の変調器設計がこの実施形態で採用されるが、他の実施形態は、他の好適なデルタ－シグマ変調器設計、又は、パルス密度変調信号を生成するための他のタイプの変調器を採用する。パルス密度変調信号ＬＳＩＮは、高速ドループ検出回路５５０の入力に供給される。

【0051】

高速ドループ検出回路５５０は、電力スニファ５５２と、レベルシフタ５５４と、ローパスフィルタ５５１と、比較器５６１と、第２のレベルシフタ５７４と、ラッチ５８０と、２対１マルチプレクサ５７６と、ＡＮＤゲート５７８と、を含む。高速ドループ検出回路５５０は、図３、図４及び図５の電源監視回路、並びに、他の電源監視回路での使用に好適である。

【0052】

レベルシフタ５５４は、パルス密度変調信号ＬＳＩＮを受信する第１の入力と、電力スニファ５５２からイネーブル信号を受信する第２の入力と、５５５とラベル付けされたノードにおける「ＶＤＤＣＲ＿ＳＯＣ」とラベル付けされたクリーン供給電圧を基準とするパルス密度変調信号を提供する出力（このノード上の電圧は「電圧５５５」と称される）と、を有する。また、レベルシフタ５５４は、レベルシフトにおいて使用するための信号ＬＳＩＮのインバータバージョンを提供するための反転入力５５３を含み得る。レベルシフタ５５４には、電圧レベルをＶＤＤからＶＤＤＣＲ＿ＳＯＣにシフトする２つのドメインに対する２つの電圧が供給される。

【0053】

電力スニファ５５２は、「ＰｗｒＯｋＶＤＤ」とラベル付けされた電力指示信号を受信する第１の入力と、クリーン供給電圧ＶＤＤＣＲ＿ＳＯＣを受信する第２の入力と、レベルシフタ５５４に接続された出力と、を有する。電力スニファ５５２は、ＶＤＤが指定された範囲内にある場合、その２つの入力に応じてレベルシフタ５５４をイネーブルにする。

【0054】

ローパスフィルタ５５１は、レベルシフタ２５４の出力に結合された入力と、出力と、を有する。多くのローパスフィルタ設計及びコンポーネント値は、様々な実施形態で使用するのに好適である。

【0055】

比較器５６１は、ローパスフィルタ５５１の出力に結合された第１の入力と、監視された供給電圧ＶＤＤＣＯＲＥを受信する第２の入力と、出力と、を有する。概して、比較器５６１は、監視された供給電圧ＶＤＤＣＯＲＥが第１の入力に対して所定のレベルを下回って降下することに応じて、その出力においてドループ検出信号を提供する。この実施形態では、比較器５６１は、第１の相補型金属酸化膜半導体（complimentary -metal-oxide-semiconductor、ＣＭＯＳ）インバータ５６２、第２のＣＭＯＳインバータ５６４、第３のＣＭＯＳインバータ５６６、及び、第４のＣＭＯＳインバータ５６８を含む一連の４つのインバータを備える。各インバータ５６２、５６４、５６６、５６８は、インバータのための供給電圧としてＶＤＤＣＯＲＥを提供するために、比較器の第２の入力に接続された正の供給端子を含む。ＣＭＯＳインバータ５６２は、比較器の第１の入力に接続された入力を有し、インバータ５６４、５６６、５６８は、インバータ５６２の後に直列に接続される。インバータ５６８の出力は、レベルシフタ５７４にドループ検出信号を提供する。

【0056】

この実施形態では、インバータ５６２、５６４、５６６、５６８は、監視された供給電圧がそれぞれのインバータ入力上の電圧に対してほぼ所定のレベルにある場合にインバータのｐ型金属酸化膜半導体（p-type metal-oxide semiconductor、ＰＭＯＳ）側とｎ型金属酸化膜半導体（n-type metal-oxide semiconductor、ＮＭＯＳ）側の両方がオンにされる「クローバー」モード又はクローバー動作領域で動作するように構成されるようにバイアスされる。この実施形態では、所定のレベルは、インバータ入力における電圧のレベルの２倍である。したがって、ＶＤＤＣＯＲＥの２分の１がローパスフィルタ５５１の出力における電圧まで降下すると、インバータ５６２、５６４、５６６、５６８はクローバーモードに入り、デジタルローからデジタルハイに切り替わり、ドループをシグナリングする。そのような動作は、インバータ５６２の入力において提供される閾値電圧に対して指定されたレベルを下回るドループを検出するための高利得及び高速応答を提供する。インバータはクローバー状態でバイアスされるので、入力ＶＤＤレール上のあらゆるノイズに非常に敏感である。いくつかの実施形態では、少なくともインバータ５６２又はインバータ５６２及び５６４は、そのようなクローバー状態でバイアスされる。

【0057】

レベルシフタ５７４は、比較器５６１の出力に接続された入力と、出力と、を有する。レベルシフタ５７４には、ＶＤＤＣＯＲＥ供給電圧（監視された電圧）及びＶＤＤ供給電圧の両方が供給される。また、レベルシフタ５７４は、レベルシフトにおいて使用するためのドループ比較器出力のインバータバージョンを提供するための反転入力５７３を含み得る。レベルシフタ５７４は、ＶＤＤ電圧を基準とするドループ検出信号をシフトするように動作する。

【0058】

マルチプレクサ５７６は、ドループ検出信号を受信するためにレベルシフタ５７４の出力に接続された第１の入力と、第２の入力と、「ｌａｔｃｈＭｏｄｅ」とラベル付けされたセレクタ入力と、ドループ検出信号に応じてクロック信号をゲーティングするためにクロックゲート（すなわち、図３の３６０、図５の５６０）に結合された出力と、を有する。

【0059】

ラッチ５８０は、レベルシフタ５７４の出力に接続された「Ｓ」入力と、「ｒｅｓｅｔＤＤ＿Ｘ」とラベル付けされたリセット信号を受信する「Ｒ」入力と、マルチプレクサ５７６の第２の入力に接続された「Ｑ」出力と、この実施形態では使用されない「Ｑ－ＮＯＴ」出力と、を有する、セットリセット（set-reset、ＳＲ）フリップフロップである。マルチプレクサ５７６のｌａｔｃｈＭｏｄｅ入力は、２つの入力の間にあるかどうかを選択するために使用される。

【0060】

ＡＮＤゲート５７８は、「ＦＤＤＥＮ」とラベル付けされたドループ検出回路のためのイネーブル信号を受信する第１の入力と、マルチプレクサ５７６の出力からドループ検出信号を受信する第２の入力と、「ｄｒｏｏｐＤｅｔｅｃｔｅｄ」とラベル付けされた高速ドループ検出回路５５０の最終出力を提供する出力と、を有する。

【0061】

動作において、高速ドループ検出回路５５０は、ＬＳＩＮパルス密度変調信号を受信する。ＶＤＤの変動性に起因して、この信号は固定電圧に変換される必要があり、これは、ＶＤＤＣＲ＿ＳＯＣから供給されるレベルシフタ５５４によって達成される。このＶＤＤＣＲ＿ＳＯＣ電圧は、レベルシフタ５５４のレベルシフトされたパルス密度変調出力に対して固定された振幅を提供する、安定した調整電圧である。この新たな固定された振幅信号は、ローパスフィルタ５５１に供給され、このローパスフィルタは、パルス密度変調信号の値を平均化して、比較器５６１と共に使用する安定したアナログ電圧を生成する。この安定したアナログ値は、ＶＤＤＣＯＲＥ電圧源におけるドループを検出するための閾値を提供する。この実施形態では、閾値（「ｆｄｄ閾値」、図７）は、安定したアナログ値の電圧の２倍である。ローパスフィルタ５５１は、１０ＭＨｚ未満のカットオフ周波数で動作するダブルＲＣローパスフィルタである。

【0062】

ローパスフィルタ５６１の出力は、アナログ比較器として機能するＶＤＤＣＯＲＥから供給される比較器５６１内の一連のインバータに供給される。それらは「クローバー」領域でバイアスされるので、一連のインバータは、指定された閾値を下回るドループに迅速に応答する。好ましくは、少なくとも２つのインバータが、ドループ検出信号に対する安定性を提供するために使用され、より好ましくは、少なくとも３つ又は４つ（図示されるように）が使用される。比較器５６１の出力におけるドループ検出信号は、図３、図４及び図５に示したクロックゲート及びＰＬＬ回路等のような、電源ドループを緩和するための様々な回路を制御するために使用されるように、ＶＤＤドメインにレベルシフトされて戻される。ラッチ５８０は、ドループ検出信号を指定された期間の間、デジタルハイに保持して、１回の電荷注入動作又はＰＬＬ調整等の動作の制御のための適切なタイミングを与えるために含まれる。ラッチ５８０がイネーブルされると、ドループ検出信号は、ローカルＦＳＭによってアクティブにオフにされるまで、トリガされるとオンのままである。

【0063】

図６は、図４の電源モニタ回路４００に関連するそれぞれの信号を示すグラフ６００である。信号６０１、６０２、６０３、６０４、６０５は、監視された供給電圧ＶＤＤＧＦＸにおいて２つのドループが検出される場合の経時的な信号のデジタルレベルを示しているが、信号６０６は、ＤＦＬＬ出力クロックＧＦＸＣＬＫの正規化速度を示す。図示した信号は、時間に関して整列されている。

【0064】

信号６０１について、監視された供給電圧ＶＤＤＣＯＲＥは、高速ドループ検出器４２０がドループを検出するＸｖｍｉｎ閾値に対して示されている。ＶＤＤＣＯＲＥは、図示したシナリオでは、閾値を２回下回ってドループする。高速ドループ検出器４２０は、ドループを検出し、グラフ６０２に示される「Ｄｒｏｏｐｄｅｔｅｃｔｅｄ」信号を生成する。ＸＶｍｉｎ＿ＦＳＭ４４０は、グラフ６０３において信号「ＲｅｓｅｔＤＤ＿Ｘｖｍｉｎ」を提供し、これは、Ｄｒｏｏｐｄｅｔｅｃｔｅｄ信号を保持するラッチを制御して、ドループが検出された後にそれをリセットする。

【0065】

信号６０４は、ラッチされたドループ検出信号ＤＤｌａｔｃｈｅｄ＿ｓｙｎｃであり、ドループ検出信号がラッチ出力をアクティブ化するとアクティブ化されてＨＩＧＨになり、リセットされるまでＨＩＧＨに保持される。ＸＶｍｉｎ＿ＦＳＭ４４０は、ＤＤｌａｔｃｈｅｄ同期信号の使用に応じて調整することができるプログラム可能な期間を有する。信号６０５は、信号Ｘｖｍｉｎ＿ｃｌｋ＿ｓｔｏｐを示し、これは、図４の実施形態では、クロックゲート４８０を制御するためにＸＶＭＩＮ検出回路４１０によって生成される。信号６０６は、ドループ検出イベント前のその最高動作速度に対するＤＦＬＬ４６０の正規化クロック速度を示す。グラフから分かるように、ＤＤｌａｔｃｈｅｄ＿ｓｙｎｃ信号は、最初に、クロックゲート４０８にクロックをゲートさせて、クロックなし又はゼロの正規化レベルまで下げる。次に、制御調停回路４９５がその入力に応じて、ＲｅｆＣＬＫの３サイクルの後に、ＤＦＬＬ４６０の周波数の制御を開始すると、ＤＦＬＬ４６０にＧＦＸＣＬＫの速度を徐々に上昇させる。図示したシナリオでは、ＧＦＸＣＬＫがその完全な正規化値に達する前に第２のドループが検出されるので、ＧＦＸＣＬＫが再びゲート制御され、次いで、ランプアッププロセスが完了する。

【0066】

図７は、潜在的な電気設計電流（electrical design current、ＥＤＣ）イベントを緩和するための追加の特徴のいくつかの追加の実施形態による、電源モニタ７００のブロック図である。電源モニタ７００は、基準信号発生器３２０と、高速ドループ検出器３４０と、デジタル周波数ロックループ（ＤＦＬＬ）３６０と、ＤＦＬＬ制御回路７４５と、有限状態機械３７０と、を含む。図３Ａのものと同様に、高速ドループ検出器３４０は、その出力クロック信号周波数を増加又は減少させるようにＤＦＬＬ３６０を制御するために使用されるドループ検出を実行する。ＦＳＭ３７０も、図３Ａのものと同様に機能する。

【0067】

この実施形態では、ＤＦＬＬ制御回路７４５は、例えば、電力がホストＩＣに供給されるソケットに関連する電源のピーク電流制約に違反する可能性がある潜在的なＥＤＣイベントを緩和するための追加の特徴を含む。従来、ＥＤＣイベントは、ＰＣＣクライアントストレッチ制御回路４９１（図４）に提供されるようなＰＣＣ信号によって管理される。典型的には、そのようなＥＤＣイベントは瞬間的ではなく、５００ナノ秒又は１マイクロ秒等の期間をかけて発生する。しかしながら、ＰＣＣ信号は、典型的にはホストＩＣから離れて生成されるので、それらは、スロットリング及び電力制御機能のために使用されるべきＩＣへの内部回路に到達するために相対的に長い時間がかかる。電源モニタ７００は、オンチップで発生するそのようなイベントを測定するための代替方法を提供し、したがって、潜在的なＥＤＣイベントにより迅速に応答し、それらをより効果的に防止することができる。

【0068】

ＤＦＬＬ制御回路７４５は、高速ドループ検出器３４０の出力に接続された入力と、ＤＦＬＬ３６０に接続された出力と、上で説明されるように実装され得る様々なデジタル制御ロジック（図示せず）と、カウンタ７４７と、を有する。カウンタ値は、ドループが検出されている間は増分し、ドループが検出されていない間はゼロ値に向かって減分する。カウンタ値が指定された閾値を超えたことに応じて、ＤＦＬＬ制御回路７４５は、ピーク電流制約に違反する可能性がある潜在的なＥＤＣイベントが存在することを示す信号を提供する。

【0069】

図８は、いくつかの実施形態による、電気設計電流緩和プロセスの動作を示すフロー図８００である。図示したプロセスは、図７の電源モニタ７００又は他の電源モニタ回路と共に使用するのに好適である。

【0070】

プロセスはブロック８０２で開始し、ここで、定義された負荷線レベルを下回るドループが検出されたかどうかを判定する。その後、プロセスは連続的に実行される。ブロック８０２においてドループが検出された場合、プロセスはブロック８０４に進み、カウンタ７４７等のカウンタを増分する。ドループが検出されない場合、プロセスはブロック８０８に進み、カウンタを減分する。（カウンタが既にゼロである場合、何の動作も行われない。）

【0071】

ブロック８１０において、カウンタが潜在的なＥＤＣイベントを検出するための所定の閾値を上回る場合、プロセスはブロック８１２に進み、ここで、ＥＤＣイベントトリガ信号をアクティブ化又は保持する。そのような信号は、潜在的なＥＤＣイベントに対する応答をトリガするために、ホストＩＣ上の様々な場所で使用され得る。例えば、プロセスは、図４に関して説明したようなストレッチクライアントに信号を提供することができ、したがって、他のクライアントを含む調停プロセスを介してＤＦＬＬのストレッチをアクティブ化することができる。ブロック８１０において、カウンタがＥＤＣイベント閾値を上回らない場合、プロセスは、ＥＤＣイベントトリガ信号を非アクティブ化するために個別のヒステリシスカウンタを開始する。ヒステリシスカウンタは、ブロック８１０において、他方が閾値を上回る場合、ＥＤＣ閾値を再び通過した場合にリセットされる。ヒステリシスカウンタがリセットされることなく指定された値に達すると、ブロック８１２からのＥＤＣイベントトリガ信号が非アクティブ化される。このプロセスは、ブロック８０２に戻る矢印によって示されるように、ドループが検出されること又は検出されないことに応じて継続する。

【0072】

図９は、図７の電源モニタ回路７００に関連するそれぞれの信号を示すグラフ９００である。信号９０１、９０２、９０３、９０４、９０５は、監視された供給電圧ＶＤＤＣＯＲＥにおいて３つのドループが検出される場合の経時的な動作を示す。図示した信号は、時間に関して整列されている。

【0073】

信号９０１において、この例では「ＲＶＤＤ」とラベル付けされた監視された供給電圧は、高速ドループ検出器４２０がドループを検出するＸｖｍｉｎ閾値に対して示されている。この実施形態では、Ｘｖｍｉｎ閾値は、潜在的なＥＤＣイベントを検出することを可能にするために、負荷線（Ｌｏａｄ Ｌｉｎｅ、ＬＬ）領域の底部に対して設定される。図示したシナリオでは、ＲＶＤＤは閾値を２回下回ってドループする。高速ドループ検出器４２０は、ドループを検出し、グラフ９０２に示される「Ｄｒｏｏｐｄｅｔｅｃｔｅｄ」信号を生成する。

【0074】

信号９０３において、カウンタ７４７（図７）のようなカウンタの値は、Ｄｒｏｏｐｄｅｔｅｃｔｅｄ信号がアクティブである場合にはいつでも増分する。図５に関して説明したようなラッチされていないドループ検出信号は、この機能のために採用されて、カウンタの正確な値を提供する。カウンタは、ドループがもはや検出されていないことに応じて減分する。信号９０１における第２の図示したドループの後、カウンタが完全に減分される前に第３のドループが始まり、カウンタを再び増分させる。このドループは、カウンタが「Ｘｖｍｉｎ＿ｃｏｕｎｔ＿ｔｈｒｅｓｈｏｌｄ」とラベル付けされた指定された閾値を超えさせるのに十分長く続く。

【0075】

信号９０４は、ＥＤＣイベントを示すために図８のプロセスのブロック８１２で生成されたＥＤＣイベントトリガ信号「Ｘｖｍｉｎ＿ｔｒｉｇ＿ｆｉｌｔ」を示す。信号Ｘｖｍｉｎ＿ｔｒｉｇは、図８のブロック８１４に示されるように、信号Ｘｖｍｉｎ＿ｔｒｉｇ＿ｆｉｌｔがトリガされた後にＨＩＧＨに保持される期間を制御するために、ＤＦＬＬ制御回路７４５（図７）によって提供されたプログラム可能な遅延「Ｈｙｓｔｅｒｅｓｉｓ＿２」を示す。信号９０５は、信号「Ｘｖｍｉｎ＿ｔｒｉｇ」を示し、これは、図６に示した信号ＤＤｌａｔｃｈｅｄ＿ｓｙｎｃと同様に機能して、ドループ検出回路の機能を安定させるためのＤｒｏｏｐｄｅｔｅｃｔｅｄ信号のラッチされたバージョンを提供する。信号Ｘｖｍｉｎ＿ｔｒｉｇは、この実施形態において高速ドループ検出回路３４０のラッチを制御するためにＦＳＭ３７０（図７）によって提供されたプログラム可能遅延「Ｈｙｓｔｅｒｅｓｉｓ＿１」を示す。信号９０４及び９０５を比較することから分かるように、カウンタを使用するプロセスは、指定された数のクロックサイクルの間持続するイベントのみが潜在的なＥＤＣイベントを認識させ、トリガＸｖｍｉｎ＿ｔｒｉｇ＿ｆｉｌｔをアクティブ化させるように、Ｘｖｍｉｎ＿ｔｒｉｇイベントに対してフィルタを作用させる。

【0076】

図１０は、いくつかの実施形態による、加速処理ユニット（ＡＰＵ）１０００のブロック図である。ＡＰＵ１０００は、様々な実施形態における様々なホストデータ処理プラットフォームの一部であり得るシステムオンチップ（System-on-Chip、ＳｏＣ）として実装される。この実施形態ではＡＰＵが示されているが、中央処理装置（ＣＰＵ）又はグラフィックス処理され得る装置（graphics processing unit、ＧＰＵ）等の他のデータ処理プラットフォームが使用される。例えば、いくつかの実施形態では、本明細書の細粒度メモリアクセス技術は、グラフィックスカード又は他のグラフィックス処理モジュールにおいて採用されるＧＰＵチップにおいて具現化される。他の実施形態では、インテリジェンス処理ユニット（intelligence processing unit、ＩＰＵ）等の専用プロセッサコアが採用され得る。この実施形態では、ＡＰＵ１０００は、概して、ＣＰＵコア複合体１０１０、グラフィックスコア１０２０、ディスプレイエンジン１０３０のセット、メモリ管理ハブ１０４０、データファブリック１０５０、周辺コントローラ１０６０のセット、周辺バスコントローラ１０７０のセット、システム管理ユニット（system management unit、ＳＭＵ）１０８０、フラッシュメモリ２０５、及び、ＦＧ＿ＤＲＡＭメモリコントローラ１０９０のセットを含む。

【0077】

ＣＰＵコア複合体１０１０は、プロセッサタイル１０１２及びプロセッサタイル１０１４を含み、各プロセッサタイルは、ＣＰＵコア、電源モニタ（ＰＳＭ）、高速ドループ検出器（ＦＤＤ）、及び、デジタル低電圧レギュレータ（ＤＬＶＲ）を含む。この例では、ＣＰＵコア複合体１０１０は２つのプロセッサタイルを含むが、他の実施形態では、プロセッサタイル複合体１０１０は任意の数のプロセッサタイルを含むことができる。プロセッサタイル１０１２及び１０１４の各々は、制御ファブリックを形成するシステム管理ネットワーク（system management network、ＳＭＮ）１０４５及びデータファブリック１０５０に双方向に接続され、データファブリック１０５０にメモリアクセス要求を提供することができる。プロセッサタイル１０１２及び１０１４の各々は、単体のコアであり得るか、又は、更にキャッシュ等の特定のリソースを共有する２つ以上の単体のコアを有するコア複合体であり得る。図３～図５及び図７のＦＤＤ実施形態の全ては、様々な実施形態におけるプロセッサタイル１０１２及び１０１４での使用に好適である。各ＦＤＤは、上で説明される技術に従って、そのローカルＣＰＵコアのためのローカルＰＬＬ又はＤＦＬＬを制御する。

【0078】

グラフィックスコア１０２０の各々は、頂点処理、フラグメント処理、シェーディング、テクスチャーブレンディング等のグラフィックス動作を、高度に統合化された並列方式で実行することができる高性能グラフィックス処理装置（ＧＰＵ）である。図３～図５及び図７のもの等のＦＤＤを用いた電源監視は、様々な実施形態ではグラフィックスコア１０２０の各々において実装され得る。各グラフィックスコア１０２０は、ＳＭＮ１０４５及びデータファブリック１０５０に双方向に接続され、メモリアクセス要求をデータファブリック１０５０に提供することができる。この点について、ＡＰＵ１０００は、ＣＰＵコア複合体１０１０及びグラフィックスコア１０２０が同じメモリ空間を共有する統合化メモリアーキテクチャか、又は、ＣＰＵコア複合体１０１０及びグラフィックスコア１０２０がメモリ空間の一部を共有するのに対して、グラフィックスコア１０２０がＣＰＵコア複合体１０１０によってアクセス不可能なプライベートグラフィックスメモリも使用するメモリアーキテクチャの何れかをサポートすることができる。

【0079】

ディスプレイエンジン１０３０は、モニタ上に表示するために、グラフィックスコア１０２０によって生成されたオブジェクトをレンダリング及びラスタライズする。グラフィックスコア１０２０及びディスプレイエンジン１０３０は、メモリ内の適切なアドレスへの均一な変換のために共通のメモリ管理ハブ１０４０に双方向で接続され、メモリ管理ハブ１０４０は、そのようなメモリアクセスを生成してメモリシステムから戻される読み取りデータを受信するためにデータファブリック１０５０に双方向で接続される。

【0080】

データファブリック１０５０は、任意のメモリアクセスエージェントとメモリコントローラ１０９０との間でメモリアクセス要求及びメモリ応答をルーティングするためのクロスバースイッチを含む。また、データファブリックは、システム構成に基づいてメモリアクセスの送信先を判定するための、基本入出力システム（basic input/output system、ＢＩＯＳ）によって規定されるシステムメモリマップ、並びに、各仮想接続のためのバッファも含む。

【0081】

周辺コントローラ１０６０は、ＵＳＢコントローラ１０６２及びシリアルアドバンストテクノロジーアタッチメント（serial advanced technology attachment、ＳＡＴＡ）インターフェースコントローラ１０６４を含み、その各々は、システムハブ１０６６及びＳＭＮ１０４５に双方向に接続される。これら２つのコントローラは、ＡＰＵ１０００において使用され得る周辺コントローラの単なる例示である。

【0082】

周辺バスコントローラ１０７０は、システムコントローラハブ１０７２及び周辺コントローラハブ１０７４を含み、その各々は、入力／出力（input/output、Ｉ／Ｏ）ハブ１０７６及びＳＭＮ１０４５に双方向に接続される。システムコントローラハブ１０７２は、好適な通信リンクを介してフラッシュメモリ２０５に接続する。Ｉ／Ｏハブ１０７６は、システムハブ１０６６及びデータファブリック１０５０に対して双方向で接続される。したがって、例えば、ＣＰＵコアは、データファブリック１０５０がＩ／Ｏハブ１０７６を介してルーティングするアクセスにより、ＵＳＢコントローラ１０６２、ＳＡＴＡインターフェースコントローラ１０６４、システムコントローラハブ１０７２、又は、周辺コントローラ１０７４内のレジスタをプログラムすることができる。

【0083】

ＳＭＵ１０８０は、ＡＰＵ１０００上のリソースの動作を制御してそれらの間の通信を同期させるローカルコントローラである。ＳＭＵ１０８０は、ＡＰＵ１０００上の様々なプロセッサのパワーアップシーケンシングを管理し、リセット、イネーブル及び他の信号を介して複数のオフチップデバイスを制御する。また、ＳＭＵ１０８０は、様々なプロセッサ及び他の機能ブロックの電力を管理する。

【0084】

ＳｏＣ実施形態が示されているが、これは限定的なものではなく、他のコンピューティングプラットフォームも、本明細書で説明される技術から利益が得られ得る。

【0085】

図３Ａ、図３Ｂ、図４、図５、図７及び図１０の回路、又は、それらの任意の部分は、集積回路を製造するために、プログラムによって読み取られ、直接的又は間接的に使用され得るデータベース又は他のデータ構造の形態のコンピュータアクセス可能データ構造によって記述又は表され得る。例えば、このデータ構造は、Ｖｅｒｉｌｏｇ又はＶＨＤＬ等の高レベル設計言語（high level design language、ＨＤＬ）におけるハードウェア機能の挙動レベル記述又はレジスタ転送レベル（register-transfer level、ＲＴＬ）記述であり得る。記述は、合成ライブラリからゲートのリストを含むネットリストを生成するために記述を合成することができる合成ツールによって読み取られ得る。ネットリストは、集積回路を含むハードウェアの機能も表すゲートのセットを含む。ネットリストは、次に、マスクに適用される幾何学的形状を記述するデータセットを生成するために配置され、ルーティングされ得る。次に、マスクを、様々な半導体製造ステップで使用して、集積回路を製造し得る。代替的に、コンピュータアクセス可能記憶媒体上のデータベースは、所望の場合、ネットリスト（合成ライブラリの有無にかかわらず）若しくはデータセット、又は、グラフィックデータシステム（Graphic Data System、ＧＤＳ）ＩＩデータであり得る。

【0086】

特定の実施形態を説明してきたが、これらの実施形態に対する様々な修正が当業者には明らかであろう。したがって、添付の特許請求の範囲は、開示された実施形態の範囲に含まれる開示された実施形態の全ての変更を網羅することを意図している。

【図1】

【図2】

【図3A】

【図3B】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【手続補正書】

【提出日】2024-08-05

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

装置であって、
デジタル値を受信し、前記デジタル値に基づいてパルス密度変調信号を生成する基準信号発生器と、
前記パルス密度変調信号をアナログ信号に変換し、前記アナログ信号を、監視された供給電圧と比較し、前記アナログ信号に対して指定された値を下回る前記監視された供給電圧のドループを検出したことに応じてドループ検出信号を生成するドループ検出回路と、
前記監視された供給電圧のドメイン内の回路を同期させるためのクロック信号を提供するデジタル周波数ロックループ（ＤＦＬＬ）と、
前記ドループ検出信号を受信することに応じて、前記ＤＦＬＬに前記クロック信号を減速させるＤＦＬＬ制御回路と、を備える、
装置。

【請求項2】

前記クロック信号をゲーティングするために前記ＤＦＬＬに結合されたクロックゲートと、
前記ドループ検出信号を受信する入力と、前記ドループ検出信号に応じて前記クロック信号をゲーティングするために前記クロックゲートに結合された出力と、を有するラッチと、を備える、
請求項１の装置。

【請求項3】

前記ドループ検出信号を受信する入力と、前記ラッチを制御するように結合された出力と、を有する状態機械を備え、
前記状態機械は、前記ドループ検出回路が前記ドループを検出しなくなった後の指定された期間の間、前記ドループ検出信号を保持し、前記指定された期間の後に前記ドループ検出信号をリセットするように前記ラッチを制御する、
請求項２の装置。

【請求項4】

前記ＤＦＬＬ制御回路は、
前記ドループ検出信号を受信する第１の入力と、
集積回路内のそれぞれの追加の回路からクロックストレッチ要求信号を受信する１つ以上の追加の入力と、
前記ドループ検出信号及び前記１つ以上の追加の入力の何れが、前記ＤＦＬＬをどれだけ減速させるかを決定するのかを選択するための調停ロジックと、を備える、
請求項１に記載の装置。

【請求項5】

前記ＤＦＬＬ制御回路は、前記クロック信号が減速された後に、前記ＤＦＬＬが前記クロック信号の速度をどれだけ迅速に増加させるかを制御するために、前記ＤＦＬＬにおけるＤＦＬＬ増分量を設定するように動作可能である、
請求項１の装置。

【請求項6】

前記ドループ検出回路は、基準となる前記パルス密度変調信号をクリーン供給電圧に変換するためのレベルシフタを含む、
請求項１の装置。

【請求項7】

前記ドループ検出回路は、前記監視された供給電圧を受信する正の供給端子をそれぞれ含む少なくとも第１の相補型金属酸化膜半導体（ＣＭＯＳ）インバータ及び第２のＣＭＯＳインバータを含む一連のインバータを備える比較器を含み、
前記第１のＣＭＯＳインバータは、前記アナログ信号を受信する入力を含み、前記第１のＣＭＯＳインバータは、前記監視された供給電圧が指定されたレベルに近い場合にクローバーモードで動作するように構成されている、
請求項１の装置。

【請求項8】

比較器から前記ドループ検出信号を受信するカウンタであって、ドループが検出されていることを前記ドループ検出信号が示す間に増分し、ドループが検出されていないことを前記ドループ検出信号が示す間に減分するカウンタ値を含む、カウンタと、
前記カウンタ値を閾値と比較し、前記カウンタ値が前記閾値を超えることに応じて、ピーク電流制約に違反し得る潜在的な電気設計電流（ＥＤＣ）イベントが存在することを示す信号を提供する制御回路と、を備える、
請求項１の装置。

【請求項9】

前記装置は、プロセッサである、
請求項１の装置。

【請求項10】

前記装置は、ラップトップコンピュータ、デスクトップコンピュータ、スマートフォン、タブレットコンピュータ、サーバ、ゲームコンソール、及び、マルチメディアデバイスのうち何れかであるデバイスを備える、
請求項１の装置。

【請求項11】

電源を監視する方法であって、
デジタル値を受信することと、
前記デジタル値に基づいて、スケーリングされたパルス密度変調信号を生成することと、
前記パルス密度変調信号をアナログ信号に変換し、前記アナログ信号を、監視された供給電圧と比較することと、
前記アナログ信号に対して指定された値を下回る前記監視された供給電圧のドループを検出したことに応じてドループ検出信号を生成することと、
前記ドループ検出信号に応じて、前記監視された供給電圧のドメイン内の回路を同期させるためのクロック信号を提供するデジタル周波数ロックループ（ＤＦＬＬ）に、前記クロック信号を減速させることと、を含む、
方法。

【請求項12】

前記ドループ検出信号に応じて、指定された期間の間、前記クロック信号をゲーティングすることを含む、
請求項１１の方法。

【請求項13】

前記ドループ検出信号に応じて、ドループ検出回路が前記ドループを検出しなくなった後の指定された期間の間、前記ドループ検出信号を保持し、前記指定された期間の後に前記ドループ検出信号をリセットするようにラッチを制御することを含む、
請求項１１の方法。

【請求項14】

前記クロック信号を減速させた後、前記クロック信号の速度を、経時的に、指定された周期的増分で増加させることを含む、
請求項１１の方法。

【請求項15】

前記クロック信号が減速された後に、前記ＤＦＬＬが前記クロック信号の速度をどれだけ迅速に増加させるかを制御するために、ＤＦＬＬ増分量を設定することを含む、
請求項１４の方法。

【国際調査報告】