特表 2024-546538 チップパッケージ構造、チップパッケージ構造の製造方法、および電子デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-12-26

(54)【発明の名称】チップパッケージ構造、チップパッケージ構造の製造方法、および電子デバイス

(51)【国際特許分類】

   H01L 25/10 20060101AFI20241219BHJP

【ＦＩ】

H01L25/14 Z

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023539179

(86)(22)【出願日】2022-11-25

(85)【翻訳文提出日】2023-06-26

(86)【国際出願番号】 CN2022134479

(87)【国際公開番号】W WO2024108590

(87)【国際公開日】2024-05-30

(81)【指定国・地域】

(71)【出願人】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】▲劉▼ ▲鵬▼

(72)【発明者】

【氏名】▲張▼ 保▲華▼

(57)【要約】

本開示は、チップパッケージ構造の領域を縮小する目的と、信号伝送の速さを向上させる目的とのために、チップパッケージ構造と、チップパッケージ構造の製造方法と、電子デバイスとを提供し、半導体技術の分野に関する。半導体構造は、パッケージ基材と、第１のチップと、伝導性ピラーと、第２のチップとを備え、パッケージ基材は第１の表面を有し、第１のチップは、パッケージ基材の第１の表面に位置付けられ、パッケージ基材に電気的に接続され、伝導性ピラーは、パッケージ基材の第１の表面に位置付けられ、パッケージ基材に電気的に接続され、第２のチップは、パッケージ基材から離れる方の第１のチップおよび伝導性ピラーの側方に位置付けられ、伝導性ピラーに電気的に接続され、パッケージ基材における伝導性ピラーの正投影が、パッケージ基材における第１のチップまたは第２のチップの正投影の範囲内に位置付けられる。チップパッケージ構造は、電子デバイスにおける回路基板との接続のために構成される。

【特許請求の範囲】

【請求項1】

第１の表面を有するパッケージ基材と、
前記パッケージ基材の前記第１の表面に位置付けられ、前記パッケージ基材に電気的に接続される第１のチップと、
前記パッケージ基材の前記第１の表面に位置付けられ、前記パッケージ基材に電気的に接続される伝導性ピラーと、
前記パッケージ基材から離れる方の前記第１のチップおよび前記伝導性ピラーの側方に位置付けられ、前記伝導性ピラーに電気的に接続される第２のチップであって、前記パッケージ基材における前記伝導性ピラーの正投影が、前記パッケージ基材における前記第１のチップまたは前記第２のチップの正投影の範囲内に位置付けられる、第２のチップと
を備えることを特徴とするチップパッケージ構造。

【請求項2】

前記チップパッケージ構造はパッケージ層をさらに備え、
前記パッケージ層は、前記パッケージ基材と前記第２のチップとの間に位置付けられ、前記第１のチップを覆い、前記伝導性ピラーの側方を包囲することを特徴とする、請求項１に記載のチップパッケージ構造。

【請求項3】

前記パッケージ基材における前記第２のチップの正投影が、前記パッケージ基材における前記パッケージ層の正投影の範囲内に位置付けられることを特徴とする、請求項２に記載のチップパッケージ構造。

【請求項4】

前記チップパッケージ構造は第１の充填部分をさらに備え、
前記第１の充填部分の少なくとも一部が前記パッケージ層と前記第２のチップとの間に位置付けられ、前記第１の充填部分は前記第２のチップの各々のピンを包囲することを特徴とする、請求項２に記載のチップパッケージ構造。

【請求項5】

前記チップパッケージ構造は電磁遮蔽層をさらに備え、
前記電磁遮蔽層は、前記第２のチップだけでなく前記パッケージ層の側方も少なくとも覆うことを特徴とする、請求項２に記載のチップパッケージ構造。

【請求項6】

前記パッケージ基材は少なくとも１つの接地線を備え、
前記電磁遮蔽層は、前記パッケージ基材の側方も覆い、前記接地線に電気的に接続されることを特徴とする、請求項５に記載のチップパッケージ構造。

【請求項7】

前記第２のチップは、前記パッケージ基材から垂直に離れる方向において連続的に重ねられる複数のサブチップを備えることを特徴とする、請求項１に記載のチップパッケージ構造。

【請求項8】

２つの隣接するサブチップが互いと電気的に接続されることを特徴とする、請求項７に記載のチップパッケージ構造。

【請求項9】

前記パッケージ基材の近くの前記複数のサブチップのうちの１つが前記伝導性ピラーに電気的に接続され、前記複数のサブチップのうちの他のものが、電線によって前記パッケージ基材に電気的に接続されることを特徴とする、請求項７に記載のチップパッケージ構造。

【請求項10】

前記パッケージ基材に近い方の前記第２のチップの側方における表面が、前記パッケージ基材の前記第１の表面に対して、前記パッケージ基材から離れる方の前記第１のチップの側方における表面より高いことを特徴とする、請求項１に記載のチップパッケージ構造。

【請求項11】

前記パッケージ基材に近い方の前記第２のチップの前記側方における前記表面と、前記パッケージ基材の前記第１の表面との間の距離がｈ１であり、前記パッケージ基材から離れる方の前記第１のチップの前記側方における前記表面と、前記パッケージ基材の前記第１の表面との間の距離がｈ２であり、ｈ１とｈ２とは以下の条件を満たすことを特徴とする、請求項１０に記載のチップパッケージ構造。

【数1】

【請求項12】

前記伝導性ピラーの数が１より大きく、前記複数の伝導性ピラーは、前記第１のチップの２つの相対する側方に少なくとも位置付けられることを特徴とする、請求項１に記載のチップパッケージ構造。

【請求項13】

前記チップパッケージ構造は第２の充填部分をさらに備え、
前記第２の充填部分の少なくとも一部が前記パッケージ基材と前記第１のチップとの間に位置付けられ、前記第２の充填部分は前記第１のチップの各々のピンを包囲することを特徴とする、請求項１に記載のチップパッケージ構造。

【請求項14】

前記パッケージ基材は、前記第１の表面の反対に第２の表面を有し、
前記チップパッケージ構造は、前記パッケージ基材の前記第２の表面に位置付けられ、前記パッケージ基材に電気的に接続される半田ボールをさらに備えることを特徴とする、請求項１に記載のチップパッケージ構造。

【請求項15】

第１の表面を有するパッケージ基材と、
前記パッケージ基材の前記第１の表面に配置され、前記パッケージ基材に電気的に接続される第１のチップと、
前記パッケージ基材から離れる方の前記第１のチップの側方に位置付けられ、前記パッケージ基材に電気的に接続され、前記パッケージ基材から垂直に離れる方向において連続的に重ねられる複数の第２のチップを備える第２のチップセットと
を備えることを特徴とするチップパッケージ構造。

【請求項16】

２つの隣接する第２のチップが互いと電気的に接続されることを特徴とする、請求項１５に記載のチップパッケージ構造。

【請求項17】

前記複数の第２のチップの各々が、電線によって前記パッケージ基材に電気的に接続されることを特徴とする、請求項１５に記載のチップパッケージ構造。

【請求項18】

前記チップパッケージ構造はパッケージ層をさらに備え、
前記パッケージ層は、前記パッケージ基材と前記第２のチップセットとの間に位置付けられ、前記第１のチップを覆うことを特徴とする、請求項１５に記載のチップパッケージ構造。

【請求項19】

前記パッケージ基材における前記第２のチップセットの正投影が、前記パッケージ基材における前記パッケージ層の正投影の範囲内に位置付けられることを特徴とする、請求項１８に記載のチップパッケージ構造。

【請求項20】

前記チップパッケージ構造は第１の充填部分をさらに備え、
前記第１の充填部分の少なくとも一部が前記パッケージ層と前記第２のチップセットとの間に位置付けられ、前記第１の充填部分は、前記パッケージ基材の近くの１つの第２のチップの各々のピンを包囲することを特徴とする、請求項１８に記載のチップパッケージ構造。

【請求項21】

前記チップパッケージ構造は電磁遮蔽層をさらに備え、
前記電磁遮蔽層は、前記第２のチップセットだけでなく前記パッケージ層の側方も少なくとも覆うことを特徴とする、請求項１８に記載のチップパッケージ構造。

【請求項22】

前記パッケージ基材は少なくとも１つの接地線を備え、
前記電磁遮蔽層は、前記パッケージ基材の側方も覆い、前記接地線に電気的に接続されることを特徴とする、請求項２１に記載のチップパッケージ構造。

【請求項23】

前記パッケージ基材に近い方の前記第２のチップセットの側方における表面が、前記パッケージ基材の前記第１の表面に対して、前記パッケージ基材から離れる方の前記第１のチップの側方における表面より高いことを特徴とする、請求項１５に記載のチップパッケージ構造。

【請求項24】

前記パッケージ基材に近い方の前記第２のチップセットの前記側方における前記表面と、前記パッケージ基材の前記第１の表面との間の距離がｈ１であり、前記パッケージ基材から離れる方の前記第１のチップの前記側方における前記表面と、前記パッケージ基材の前記第１の表面との間の距離がｈ２であり、ｈ１とｈ２とは以下の条件を満たすことを特徴とする、請求項２３に記載のチップパッケージ構造。

【数2】

【請求項25】

前記チップパッケージ構造は第２の充填部分をさらに備え、
前記第２の充填部分の少なくとも一部が前記パッケージ基材と前記第１のチップとの間に位置付けられ、前記第２の充填部分は前記第１のチップの各々のピンを包囲することを特徴とする、請求項１５に記載のチップパッケージ構造。

【請求項26】

前記パッケージ基材は、前記第１の表面の反対に第２の表面を有し、
前記チップパッケージ構造は、前記パッケージ基材の前記第２の表面に位置付けられ、前記パッケージ基材に電気的に接続される半田ボールをさらに備えることを特徴とする、請求項１５に記載のチップパッケージ構造。

【請求項27】

請求項１から１４および請求項１５から２６のいずれか一項に記載の前記チップパッケージ構造を備えることを特徴とする電子デバイス。

【請求項28】

チップパッケージ構造の製造方法であって、
第１の表面を有するパッケージ基材を提供するステップと、
前記パッケージ基材に電気的に接続される伝導性ピラーを前記パッケージ基材の前記第１の表面に形成するステップと、
前記パッケージ基材に電気的に接続される第１のチップを前記パッケージ基材の前記第１の表面に配置するステップと、
前記伝導性ピラーに電気的に接続される第２のチップを、前記パッケージ基材から離れる方の前記伝導性ピラーおよび前記第１のチップの側方に配置するステップであって、前記パッケージ基材における前記伝導性ピラーの正投影が、前記パッケージ基材における前記第１のチップまたは前記第２のチップの正投影の範囲内に位置付けられる、ステップと
を含むことを特徴とする製造方法。

【請求項29】

前記パッケージ基材から離れる方の前記伝導性ピラーおよび前記第１のチップの前記側方に前記第２のチップを配置する前記ステップの前に、前記製造方法は、
前記第１のチップおよび前記伝導性ピラーを覆うパッケージ膜を、前記第１のチップおよび前記伝導性ピラーに形成するステップと、
前記伝導性ピラーを露出させるために、および、前記第１のチップを覆うパッケージ層を得るために、前記パッケージ膜を薄化するステップと
をさらに含むことを特徴とする、請求項２８に記載の製造方法。

【請求項30】

前記パッケージ基材の前記第１の表面に前記伝導性ピラーを形成する前記ステップは、
前記第１のチップを覆うパッケージ層を前記第１のチップに形成するステップと、
第２のパッドを露出させるビアを前記パッケージ層に形成するステップと、
前記伝導性ピラーを形成するために前記ビアを伝導性材料で満たすステップと
を含むことを特徴とする、請求項２８に記載の製造方法。

【請求項31】

前記製造方法は、
前記第２のチップの各々のピンを包囲する第１の充填部分を形成するために、前記パッケージ層と前記第２のチップとの間に第１の絶縁材料を少なくとも充填するステップをさらに含むことを特徴とする、請求項２９または３０に記載の製造方法。

【請求項32】

前記製造方法は、
前記第２のチップだけでなく前記パッケージ層の側方も少なくとも覆う電磁遮蔽層を形成するステップをさらに含むことを特徴とする、請求項３１に記載の製造方法。

【請求項33】

前記第２のチップは複数のサブチップを備え、
前記パッケージ基材から離れる方の前記伝導性ピラーおよび前記第１のチップの前記側方に前記第２のチップを配置する前記ステップは、
前記第２のチップを形成するために、前記複数のサブチップを前記サブチップの厚さ方向に連続的に重ねるステップと、
前記第２のチップが前記伝導性ピラーに電気的に接続されるように、前記第２のチップを、前記パッケージ基材から離れる方の前記伝導性ピラーの端と半田付けするステップと
を含むことを特徴とする、請求項２８に記載の製造方法。

【請求項34】

前記第１のチップを配置した後で、前記第２のチップを配置する前に、前記製造方法は、
前記第１のチップの各々のピンを包囲する第２の充填部分を形成するために、前記パッケージ基材と前記第１のチップとの間に第２の絶縁材料を少なくとも充填するステップをさらに含むことを特徴とする、請求項２８に記載の製造方法。

【請求項35】

前記パッケージ基材は、前記第１の表面の反対に第２の表面を有し、
前記パッケージ層を形成する前または後に、前記製造方法は、
前記パッケージ基材に電気的に接続される半田ボールを前記パッケージ基材の前記第２の表面に形成するステップをさらに含むことを特徴とする、請求項２９または３０に記載の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体技術の分野に関し、詳細には、チップパッケージ構造、チップパッケージ構造の製造方法、および電子デバイスに関する。

【背景技術】

【0002】

無線通信、自動車電子部品、および他の民生用電子機器の急速な発展に伴い、電子デバイスには、多機能性に向けた開発の動向がある。それ故、これらの電子デバイスを製造するとき、通常は、異なる機能を伴うチップが別々にパッケージされ、次に一体化され、一体化された部品が電子デバイスの内部に配置される。

【0003】

パッケージは、電子デバイスの製造プロセスにおける重要なステップである。しかしながら、先行技術におけるチップは、パッケージされた後の大きいサイズおよび信号伝送の比較的遅い速さが問題になる傾向がある。

【発明の概要】

【課題を解決するための手段】

【0004】

本開示の例は、チップパッケージ構造の領域を縮小する目的と、信号伝送の速さを向上させる目的とのために、チップパッケージ構造と、チップパッケージ構造の製造方法と、電子デバイスとを提供する。

【0005】

上記の目的を成就するために、本開示の例は以下の技術的解決策を有する。

【0006】

態様において、チップパッケージ構造が提供される。チップパッケージ構造は、パッケージ基材と、第１のチップと、伝導性ピラーと、第２のチップとを備え、パッケージ基材は第１の表面を有し、第１のチップは、パッケージ基材の第１の表面に位置付けられ、パッケージ基材に電気的に接続され、伝導性ピラーは、パッケージ基材の第１の表面に位置付けられ、パッケージ基材に電気的に接続され、第２のチップは、パッケージ基材から離れる方の第１のチップおよび伝導性ピラーの側方に位置付けられ、伝導性ピラーに電気的に接続され、パッケージ基材における伝導性ピラーの正投影が、パッケージ基材における第１のチップまたは第２のチップの正投影の範囲内に位置付けられる。

【0007】

本開示の前述の例によるチップパッケージ構造において、第２のチップは、パッケージ基材、第１のチップ、伝導性ピラー、および第２のチップが重ね構造を形成するように、第１のチップの上方に置かれ、これは、チップパッケージ構造のコンパクト性を向上させ、チップパッケージ構造の領域を縮小するのを助ける。さらに、伝導性ピラーは、第２のチップとパッケージ基材との間の電気接続を実現するために提供され、伝導性ピラーは、パッケージ基材における伝導性ピラーの正投影が、パッケージ基材における第１のチップ２または第２のチップの正投影の範囲内に位置付けられるように、第１のチップ２または第２のチップの下に配置される。この方法において、第１のチップ２または第２のチップの周りの空間が占有されないようにでき、これは、チップパッケージ構造をさらに小型化するのを助け、チップパッケージ構造の領域をさらに縮小するのを助ける。

【0008】

いくつかの例において、パッケージ基材における伝導性ピラーの正投影も、パッケージ基材における第１のチップの正投影の範囲内に位置付けられる。

【0009】

いくつかの例において、チップパッケージ構造はパッケージ層をさらに備え、パッケージ層は、パッケージ基材と第２のチップとの間に位置付けられ、第１のチップを覆い、伝導性ピラーの側方を包囲する。

【0010】

いくつかの例において、パッケージ基材における第２のチップの正投影が、パッケージ基材におけるパッケージ層の正投影の範囲内に位置付けられる。

【0011】

いくつかの例において、チップパッケージ構造は第１の充填部分をさらに備え、第１の充填部分の少なくとも一部がパッケージ層と第２のチップとの間に位置付けられ、第１の充填部分は第２のチップの各々のピンを包囲する。

【0012】

いくつかの例において、チップパッケージ構造は電磁遮蔽層をさらに備え、電磁遮蔽層は、第２のチップだけでなくパッケージ層の側方も少なくとも覆う。

【0013】

いくつかの例において、パッケージ基材は少なくとも１つの接地線をさらに備え、電磁遮蔽層は、パッケージ基材の側方も覆い、接地線に電気的に接続される。

【0014】

いくつかの例において、第２のチップは、パッケージ基材から垂直に離れる方向において連続的に重ねられる複数のサブチップを備える。

【0015】

いくつかの例において、２つの隣接するサブチップが互いと電気的に接続される。

【0016】

いくつかの例において、パッケージ基材の近くの複数のサブチップのうちの１つが伝導性ピラーに電気的に接続され、複数のサブチップのうちの他のものが、電線によってパッケージ基材に電気的に接続される。

【0017】

いくつかの例において、パッケージ基材に近い方の第２のチップの側方における表面が、パッケージ基材の第１の表面に対して、パッケージ基材から離れる方の第１のチップの側方における表面より高い。

【0018】

いくつかの例において、パッケージ基材に近い方の第２のチップの側方における表面と、パッケージ基材の第１の表面との間の距離がｈ１であり、パッケージ基材から離れる方の第１のチップの側方における表面と、パッケージ基材の第１の表面との間の距離がｈ２であり、ｈ１とｈ２とは以下の条件を満たす。

【0019】

【数1】

【0020】

いくつかの例において、伝導性ピラーの数が１より大きく、複数の伝導性ピラーは、第１のチップの２つの相対する側方に少なくとも位置付けられる。

【0021】

いくつかの例において、チップパッケージ構造は第２の充填部分をさらに備え、第２の充填部分の少なくとも一部がパッケージ基材と第１のチップとの間に位置付けられ、第２の充填部分は第１のチップの各々のピンを包囲する。

【0022】

いくつかの例において、パッケージ基材は、第１の表面の反対に第２の表面を有し、チップパッケージ構造は、パッケージ基材の第２の表面に位置付けられ、パッケージ基材に電気的に接続される半田ボールをさらに備える。

【0023】

他の態様において、他のチップパッケージ構造が提供される。チップパッケージ構造は、第１の表面を有するパッケージ基材と、パッケージ基材の第１の表面に配置され、パッケージ基材に電気的に接続される第１のチップと、パッケージ基材から離れる方の第１のチップの側方に位置付けられ、パッケージ基材に電気的に接続され、パッケージ基材から垂直に離れる方向において連続的に重ねられる複数の第２のチップを備える第２のチップセットとを備える。

【0024】

いくつかの例において、２つの隣接する第２のチップが互いと電気的に接続される。

【0025】

いくつかの例において、複数の第２のチップの各々が、電線によってパッケージ基材に電気的に接続される。

【0026】

いくつかの例において、チップパッケージ構造はパッケージ層をさらに備え、パッケージ層は、パッケージ基材と第２のチップセットとの間に位置付けられ、第１のチップを覆う。

【0027】

いくつかの例において、パッケージ基材における第２のチップセットの正投影が、パッケージ基材におけるパッケージ層の正投影の範囲内に位置付けられる。

【0028】

いくつかの例において、チップパッケージ構造は第１の充填部分をさらに備え、第１の充填部分の少なくとも一部がパッケージ層と第２のチップセットとの間に位置付けられ、第１の充填部分は、パッケージ基材の近くの１つの第２のチップの各々のピンを包囲する。

【0029】

いくつかの例において、チップパッケージ構造は電磁遮蔽層をさらに備え、電磁遮蔽層は、第２のチップセットだけでなくパッケージ層の側方も少なくとも覆う。

【0030】

いくつかの例において、パッケージ基材は少なくとも１つの接地線を備え、電磁遮蔽層は、パッケージ基材の側方も覆い、接地線に電気的に接続される。

【0031】

いくつかの例において、パッケージ基材に近い方の第２のチップセットの側方における表面が、パッケージ基材の第１の表面に対して、パッケージ基材から離れる方の第１のチップの側方における表面より高い。

【0032】

いくつかの例において、パッケージ基材に近い方の第２のチップセットの側方における表面と、パッケージ基材の第１の表面との間の距離がｈ１であり、パッケージ基材から離れる方の第１のチップの側方における表面と、パッケージ基材の第１の表面との間の距離がｈ２であり、ｈ１とｈ２とは以下の条件を満たす。

【0033】

【数2】

【0034】

いくつかの例において、チップパッケージ構造は第２の充填部分をさらに備え、第２の充填部分の少なくとも一部がパッケージ基材と第１のチップとの間に位置付けられ、第２の充填部分は第１のチップの各々のピンを包囲する。

【0035】

いくつかの例において、パッケージ基材は、第１の表面の反対に第２の表面を有し、チップパッケージ構造は、パッケージ基材の第２の表面に位置付けられ、パッケージ基材に電気的に接続される半田ボールをさらに備える。

【0036】

なおも他の態様において、電子デバイスが提供される。電子デバイスは、上記のいくつかの例において記載されているようなチップパッケージ構造を備える。

【0037】

なおも他の態様において、チップパッケージ構造の製造方法が提供される。製造方法は、第１のパッドおよび第２のパッドが間隔を空けて配置される第１の表面を有するパッケージ基材を提供するステップと、第２のパッドに電気的に接続される伝導性ピラーをパッケージ構造の第１の表面に形成するステップと、第１のパッドに電気的に接続される第１のチップをパッケージ基材の第１の表面に配置するステップと、伝導性ピラーに電気的に接続される第２のチップを、パッケージ基材から離れる方の伝導性ピラーおよび第１のチップの側方に配置するステップであって、パッケージ基材における伝導性ピラーの正投影が、パッケージ基材における第２のチップの正投影の範囲内に位置付けられる、ステップとを含む。

【0038】

いくつかの例において、パッケージ基材から離れる方の伝導性ピラーおよび第１のチップの側方に第２のチップを配置するステップの前に、製造方法は、第１のチップおよび伝導性ピラーを覆うパッケージ膜を、第１のチップおよび伝導性ピラーに形成するステップと、伝導性ピラーを露出させるために、および、第１のチップを覆うパッケージ層を得るために、パッケージ膜を薄化するステップとをさらに含む。

【0039】

いくつかの例において、パッケージ基材の第１の表面に伝導性ピラーを形成するステップは、第１のチップを覆うパッケージ層を第１のチップに形成するステップと、第２のパッドを露出させるビアをパッケージ層に形成するステップと、伝導性ピラーを形成するためにビアを伝導性材料で満たすステップとを含む。

【0040】

いくつかの例において、製造方法は、第２のチップの各々のピンを包囲する第１の充填部分を形成するために、パッケージ層と第２のチップとの間に第１の絶縁材料を充填するステップをさらに含む。

【0041】

いくつかの例において、製造方法は、第２のチップだけでなくパッケージ層の側方も少なくとも覆う電磁遮蔽層を形成するステップをさらに含む。

【0042】

いくつかの例において、第２のチップは複数のサブチップを備え、パッケージ基材から離れる方の伝導性ピラーおよび第１のチップの側方に第２のチップを配置するステップは、第２のチップを形成するために、複数のサブチップをサブチップの厚さ方向に連続的に重ねるステップと、第２のチップが伝導性ピラーに電気的に接続されるように、第２のチップを、パッケージ基材から離れる方の伝導性ピラーの端と半田付けするステップとを含む。

【0043】

いくつかの例において、第１のチップを配置した後で、第２のチップを配置する前に、製造方法は、第２の充填部分を形成するために、パッケージ基材と第１のチップとの間に第２の絶縁材料を充填するステップをさらに含み、第２の充填部分は第１のチップの各々のピンを包囲する。

【0044】

いくつかの例において、第３のパッドがパッケージ基材の第２の表面に配置され、第１の表面および第２の表面は互いと反対であり、パッケージ層を形成する前または後に、製造方法は、第３のパッドに電気的に接続される半田ボールをパッケージ基材の第２の表面に形成するステップをさらに含む。

【0045】

本開示の前述の例によって提供されるチップパッケージ構造の電子デバイスおよび製造方法の有益な効果について、ここでは繰り返されない先に記載されたチップパッケージ構造の有益な効果が参照できることは、理解され得る。

【0046】

本開示における技術的解決策のより明確な説明のために、以後において、本開示のいくつかの例において使用され得る添付の図面への手短な紹介が提供され得る。明らかには、以下の記載における図面は、本開示のいくつかの例を図示するだけのためであり、これらの図面に加えて、他の図面が当業者によって得られてもよい。また、以下の説明における図面は、概略的な図として見なされてもよいが、本開示の例に関連する製品の実際の大きさ、方法の実際の流れなどへの限定ではない。

【図面の簡単な説明】

【0047】

【図1】いくつかの例によるチップパッケージ構造の概略的な構造図である。

【図2】いくつかの例によるチップパッケージ構造の上面図である。

【図3】いくつかの例による他のチップパッケージ構造の上面図である。

【図4】図２においてＢ－Ｂ’方向で示されているチップパッケージ構造の断面図である。

【図5】図２においてＤ－Ｄ’方向で示されているチップパッケージ構造の断面図である。

【図6】図２においてＢ－Ｂ’方向で示されているチップパッケージ構造の他の断面図である。

【図7】いくつかの例によるさらなる他のチップパッケージ構造の概略的な構造図である。

【図8】いくつかの例によるなおも他のチップパッケージ構造の概略的な構造図である。

【図9】いくつかの例による電子デバイスの概略的な構造図である。

【図10】いくつかの例によるチップパッケージ構造の製造方法の流れ図である。

【図11A】いくつかの例によるチップパッケージ構造の製造方法におけるステップに対応する構造図である。

【図11B】いくつかの例によるチップパッケージ構造の製造方法におけるステップに対応する構造図である。

【図11C】いくつかの例によるチップパッケージ構造の製造方法におけるステップに対応する構造図である。

【図11D】いくつかの例によるチップパッケージ構造の製造方法におけるステップに対応する構造図である。

【図11E】いくつかの例によるチップパッケージ構造の製造方法におけるステップに対応する構造図である。

【図12A】いくつかの例による伝導性ピラーの製造方法のステップに対応する構造図である。

【図12B】いくつかの例による伝導性ピラーの製造方法のステップに対応する構造図である。

【図12C】いくつかの例による伝導性ピラーの製造方法のステップに対応する構造図である。

【図13A】いくつかの例による伝導性ピラーの他の製造方法のステップに対応する構造図である。

【図13B】いくつかの例による伝導性ピラーの他の製造方法のステップに対応する構造図である。

【図13C】いくつかの例による伝導性ピラーの他の製造方法のステップに対応する構造図である。

【図14A】いくつかの例による第２のチップの製造方法のステップに対応する構造図である。

【図14B】いくつかの例による第２のチップの製造方法のステップに対応する構造図である。

【図14C】いくつかの例による第２のチップの製造方法のステップに対応する構造図である。

【発明を実施するための形態】

【0048】

本開示のいくつかの例における技術的な解決策が、添付の図面を参照して明確かつ完全に説明される。明確には、記載されている例は、本開示の例のすべてではなく、例の一部でしかない。本開示によって提供される例に基づいて当業者によって得られるすべての他の例は、本開示の保護の範囲内にあるものである。

【0049】

本開示の記載において、「中心」、「上方」、「下方」、「前」、「後」、「左」、「右」、「鉛直」、「水平」、「上」、「下」、「内側」、および「外側」などの用語によって指示される方向または位置の関係が、本開示の説明における容易性の目的、および本開示の説明の簡素化の目的だけのために、図面において示されているような方向または位置の関係であることは理解されるべきであり、明示された装置または要素が、特定の方向に位置付けられる必要があること、ならびに、特定の方向で構造化および動作させられる必要があることを指示または意味するのではなく、そのため、本開示の限定として理解されるべきではない。

【0050】

文脈が他に必要としない場合、本明細書および請求項を通じて、「～を備える」という用語は、オープンエンドで含むとして、つまり、「～を備えるが、～に限定されない」として解釈される。記載において、「例」、「いくつかの例」、「複数の例」などの用語は、その例、または例に関連する特定の特徴、構造、材料、または特性が、本開示の少なくとも１つの例、または例に含まれることを指示するように意図されている。上記の用語の概略的な描写は、同じ例、または例に必ずしも言及していない。また、記載されている特定の特徴、構造、材料、または特性は、任意の１つもしくは複数の例において、または、任意の適切な手法における例において含まれ得る。

【0051】

以後において、「第１の」および「第２の」という用語は、説明のために意図されているだけであり、相対的な重要性を指示もしくは意味するように、または、指示された技術的特徴の数を意味するように、解釈されるものではない。そのため、「第１の」および「第２の」によって定められる特徴は、１つまたは複数の特徴が含まれていることを指示または意味することができる。本開示の例の記載において、他に述べられていない場合、「複数」は２つ以上を意味する。

【0052】

いくつかの例を説明するとき、「接続」という表現およびその拡張が使用され得る。例えば、いくつかの例が、２つ以上の構成要素が直接的な物理的または電気的な接触にあることを指示するために、「接続」という用語を使用することで説明されてもよい。他の例について、いくつかの例が、２つ以上の構成要素が直接的な物理的接触または電気的接触にあることを指示するために、「連結」という用語を使用することで説明されてもよい。しかしながら、「連結」という用語は、２つ以上の構成要素が直接的な接触にないが、なおも互いと協働または相互作用することを意味してもよい。本明細書に開示されている例は、本明細書における内容に必ずしも限定されない。

【0053】

「Ａ、Ｂ、およびＣのうちの少なくとも１つ」ならびに「Ａ、Ｂ、またはＣのうちの少なくとも１つ」は、Ａ、Ｂ、およびＣの以下の組み合わせ、すなわち、Ａのみ、Ｂのみ、Ｃのみ、ＡおよびＢの組み合わせ、ＡおよびＣの組み合わせ、ＢおよびＣの組み合わせ、ならびにＡ、Ｂ、およびＣの組み合わせを含め、同じ意味を有する。

【0054】

「Ａおよび／またはＢ」は、以下の３つの組み合わせ、すなわち、Ａのみ、Ｂのみ、ならびにＡおよびＢの組み合わせを含む。

【0055】

また、「～に基づく」の使用は、１つまたは複数の条件または値「に基づく」処理、ステップ、計算、または他の行為が、追加の条件に基づかれ得る、または、実際における値を超え得るため、開放性および包括性を意味する。

【0056】

本開示では、「～の上に」、「～の上方に」、および「～にわたって」の意味は、「～の上に」が、何かの「直接的に上に」を意味するだけでなく、間に中間の特徴または層を伴って何かの「上に」あるという意味も含むように、および、「～の上方に」または「～にわたって」が、何か「の上方に」または「にわたって」の意味を意味するだけでなく、間に中間の特徴または層を伴わずに何か「の上方に」または「にわたって」である（つまり、何かの上に直接的に）という意味も含み得るように、最も広い様態で解釈されるべきである。

【0057】

本開示は、理想的とされた例示の図面としての断面図および／または平面図を参照して例を記載している。図面では、層の厚さおよび領域は明確性のために拡大されている。したがって、例えば製造技術および／または公差のため、図面に対する形の変化が考えられる。そのため、例は、本明細書に示されている領域の形に限定されると解釈されるべきではなく、例えば製造のため、形の逸脱を含むように解釈されるべきである。例えば、矩形として示されているエッチング領域は、概して湾曲した特徴を有することになる。そのため、図面に示されている領域は本質的に概略であり、それらの形は、デバイスの領域の実際の形を示すように意図されておらず、例の範囲を限定するようにも意図されていない。

【0058】

実施において、図１に示されているように、チップパッケージ構造１００’における第１のチップ２’および第２のチップ３’が、タイル張りの様態で、パッケージ基材１’において隣り合って典型的には配置されている。

【0059】

複数のゴールドフィンガが、第１のチップ２’および第２のチップ３’に近い方のパッケージ基材１’の側方に配置されている。第１のチップ２’および第２のチップ３’は、ＷＢ（ワイヤボンディング）プロセスを用いて、金線４’によってゴールドフィンガにそれぞれ接続され、そのため、第１のチップ２’および第２のチップ３’は、それぞれ接続された金線４’およびパッケージ基材１’によって電気的に接続でき、それによって、第１のチップ２’と第２のチップ３’との間の通信を実現する。

【0060】

しかしながら、第１のチップ２’と第２のチップ３’とは隣り合って配置され、これによってチップパッケージ構造１００’の領域をより大きくしてしまう。さらに、金線４’のワイヤアークおよびゴールドフィンガの存在のため、第１のチップ２’および第２のチップ３’の周りに特定の領域を用意すること必要であり、これはチップパッケージ構造１００’の領域をさらに増加させてしまう。概して、第１のチップ２’および第２のチップ３’がパッケージされた後に得られたチップパッケージ構造１００’の領域は、第１のチップ２’の領域と第２のチップ３’の領域との合計と比較して少なくとも３０％増加させられる。また、金線４’の長い長さおよび高い抵抗のため、信号伝送の速さは、異なる金線４’を通じて第１のチップ２’と第２のチップ３’との間で信号を伝送する処理において、低くなり得る。

【0061】

したがって、本開示のいくつかの例において、チップパッケージ構造１００が提供される。組み込みマルチメディアカード（ＥＭＭＣ）、ユニバーサルフラッシュストレージ（ＵＦＳ）、およびマルチチップパッケージ（ＭＣＰ）など、様々な種類のチップパッケージ構造１００があり得る。図２、図３、および図４に示されているように、チップパッケージ構造１００は、第１のチップ２と、伝導性ピラー６と、第２のチップ４とを備える。

【0062】

第１のチップ２と第２のチップ４とは異なる機能を有し得る。例えば、第１のチップ２は制御装置であり得、第２のチップ４はメモリチップであり得る。メモリチップは、保存機能を提供するためのメモリ構造を有する。様々な種類のメモリチップがあり得る。例えば、メモリチップには、限定されることはないが、ＮＡＮＤチップ、抵抗メモリチップ、およびダイナミックランダムアクセスメモリがある。当然ながら、第１のチップ２がメモリチップであってもよく、第２のチップ４が制御装置であってもよく、これは本開示の例では限定されない。

【0063】

いくつかの例において、チップパッケージ構造１００はパッケージ基材１をさらに備える。パッケージ基材１は剛性であり、そのため、第１のチップ２、伝導性ピラー６、および第２のチップ４に支持を提供することができる。本明細書では説明されていない伝導性ピラー６について、以下の記載が参照されてもよい。

【0064】

いくつかの例において、図４に示されているように、パッケージ基材１は、交互に配置される複数の誘電層１１および複数の金属配線層１２を備える。１つの金属配線層１２が２つの隣接する誘電層１１の間に配置され、１つの誘電層１１が２つの隣接する金属配線層１２の間に配置される。各々の金属配線層１２は金属線を含み、２つの隣接する金属配線層１２における金属線が、２つの金属配線層１２の間で誘電層１１を通じて延びることができ、必要とされるように接続され得る。

【0065】

いくつかの例において、パッケージ基材１における誘電層１１はスピンコーティング法によって形成され、パッケージ基材１における金属配線層１２は、電気めっきプロセスと組み合わせた物理蒸着（ＰＶＤ）プロセスによって形成される。そのため、圧入プロセスによって形成されたパッケージ基材と比較して、誘電層１１および金属配線層１２によって構成され、本開示の例によって提供されたパッケージ基材１は、より小さい厚さと、隣接する金属配線層１２の間のより小さい間隔と、延いては、金属配線層１２における金属線のより高い集積率とを有する。

【0066】

任意選択で、金属配線層１２の数は４または５であり得る。図４は、４つの金属配線層１２を示している。

【0067】

誘電層１１は、例えば、限定されることはないが、ポリベンゾオキサゾール（ＰＢＯ）、ポリイミド（ＰＩ）などを含む絶縁樹脂材料から作られ得る。

【0068】

金属配線層１２は、例えば、限定されることはないが、金、銀、銅、アルミニウムなどを含む伝導性材料から作られ得る。

【0069】

いくつかの例において、図４に示されているように、パッケージ基材１はソルダレジスト層１３をさらに含み得る。例えば、ソルダレジスト層１３の数は２つであり得る。複数の誘電層１１と複数の金属配線層１２とは重ね構造を形成し、２つのソルダレジスト層１３は重ね構造の表側と裏側とにそれぞれ位置付けられる。

【0070】

ソルダレジスト層１３は、絶縁の役目を果たすだけでなく、パッケージ基材１を保護し、パッケージ基材１における金属線を酸化から守ることもできる。

【0071】

任意選択で、ソルダレジスト層１３は、絶縁の役目を果たすことができる限り、例えばソルダレジストインクなどの有機材料から作られてもよく、これは本開示の例では限定されない。

【0072】

いくつかの例において、図４に示されているように、パッケージ基材１は、互いと反対である第１の表面Ａおよび第２の表面Ｂを有する。第１の表面は、図４に示されているパッケージ基材の上面であり、第２の表面は、図４に示されているパッケージ基材の下面である。

【0073】

図４に示されているように、パッケージ基材１の第１の表面Ａには、間隔を空けて配置された第１のパッド１４および第２のパッド１５が設けられている。複数の第１のパッド１４および複数の第２のパッド１５があり得る。図４は、９つの第１のパッド１４と２つの第２のパッド１５とを示している。

【0074】

いくつかの例において、第１のパッド１４と第２のパッド１５との両方が、パッケージ基材１の最も上の金属配線層１２に位置付けられる。ソルダレジスト層１３には複数のビアも設けられており、それらビアの各々は、１つの第１のパッド１４または１つの第２のパッド１５を露出させる。

【0075】

いくつかの例において、図４に示されているように、第１のチップ２は、パッケージ基材１の第１の表面Ａに位置付けられ、パッケージ基材１に電気的に接続される。

【0076】

任意選択で、第１のチップ２は、パッケージ基材１の第１のパッド１４に電気的に接続される。

【0077】

いくつかの例において、図２および図３に示されている上面図において、第１のチップ２はパッケージ基材１の中央に配置でき、したがって、それぞれの第１のパッド１４はパッケージ基材１の中央に配置できる。第１のチップ２と第１のパッド１４とは半田付けプロセスによって電気的に接続され得る。例えば、半田付けプロセスは、熱加圧半田付けプロセス、超音波加圧半田付けプロセス、または熱音波半田付けプロセスであり得る。当然ながら、第１のチップ２および第１のパッド１４は他の手段によって電気的に接続されてもよく、これは本開示の例では限定されない。

【0078】

いくつかの例において、図４に示されているように、チップパッケージ構造１００は伝導性ピラー６をさらに備える。伝導性ピラー６は、パッケージ基材１の第１の表面Ａに位置付けられ、パッケージ基材１に電気的に接続される。

【0079】

任意選択で、伝導性ピラー６は、パッケージ基材１の第２のパッド１５に電気的に接続される。

【0080】

いくつかの例において、伝導性ピラー６は、金属の銅、金属のアルミニウム、金属の銀、または錫のうちの少なくとも１つから作られ得る。

【0081】

いくつかの例において、伝導性ピラー６は、円柱および角柱などの柱状であり得る。当然ながら、伝導性ピラー６は、他の不規則な形であってもよく、これは本開示の例では限定されない。

【0082】

いくつかの例において、図４に示されているように、第２のチップ４は、パッケージ基材１から離れる方の第１のチップ２の側方および伝導性ピラー６の側方に位置付けられている。第２のチップ４は、伝導性ピラー６に電気的に接続され、第１のチップ２と直接的な電気接続にない。

【0083】

第２のチップ４と伝導性ピラー６との間の電気接続は、様々な方法で実現され得る。例えば、本開示の例では、第２のチップ４は、フリップチップボンディングを用いて、伝導性ピラー６に電気的に接続され得る。

【0084】

フリップチップボンディングは、チップの接続パッドに隆起を形成し、隆起をＰＣＢ基材または金属基材に直接的に接続するプロセスに言及していると理解することができる。明確には、本開示の例では、第２のチップ４と伝導性ピラー６とは、フリップチップボンディングを用いて電気的に接続され、これは、隆起が第２のチップ４の接続パッドに形成され、伝導性ピラー６に直接的に接続されることを意味する。

【0085】

いくつかの例において、図４に示されているように、第２のチップ４は、本体４０と、本体４０の下方に位置付けられたピン４１とを備える。このとき、チップパッケージ構造１００は、ピン４１と伝導性ピラー６との間に位置付けられた第１のパッド６１をさらに備える。第２のチップ４は、第１のパッド６１によって伝導性ピラー６に電気的に接続される。例えば、ピン４１は接続パッドに言及しており、第１のパッド６１は隆起に言及している。

【0086】

ピン４１は、例えば、銅、チタン、ニッケル、タングステン、および銀のうちの少なくとも１つから作られ得る。第１のパッド６１は、例えば錫から作られ得る。第２のチップ４は、半田付けプロセスによって伝導性ピラー６に電気的に接続され得る。いくつかの例において、半田付けプロセスは、熱加圧半田付け方法、超音波加圧半田付け方法、または熱音波半田付けプロセスなどであり得る。

【0087】

いくつかの例において、パッケージ基材１における伝導性ピラー６の正投影が、パッケージ基材１における第１のチップ２または第２のチップ４の正投影内に位置付けられる。例えば、第２のチップ４が伝導性ピラー６を完全に覆うことができ、伝導性ピラー６が、パッケージ基材１への第２のチップ４の正投影の境界の中に位置付けられることが、図２および図３から見て取れる。

【0088】

パッケージ基材１への伝導性ピラー６の正投影が、パッケージ基材１における第２のチップ４の正投影の中に位置付けられる場合、伝導性ピラー６は、第２のチップ４の安定性を向上させ、チップパッケージ構造１００の構造の安定性をさらに向上させるように、第２のチップ４に支持を提供することができる。

【0089】

伝導性ピラー６が、第２のチップ４の下方に位置付けられ、パッケージ基材１に近い方の第２のチップ４の側方における表面に電気的に接続されるため、伝導性ピラー６は、鉛直状態となるように、パッケージ基材１の第１の表面Ａに対して垂直な方向において延びることができる。第２のチップ４とパッケージ基材１との間の信号伝送の経路の長さは、伝導性ピラー６の高さに実質的に等しい、または、第１の表面Ａと、パッケージ基材１に近い方の第２のチップ４の側方における表面との間の距離に実質的に等しい。この方法では、第１のチップ２と第２のチップ４との間の信号伝送の経路をかなり短くすることができ、信号伝送の速さを大きく向上させることができる。

【0090】

また、伝導性ピラー６の断面積が金線の断面積より大きく、対応して、伝導性ピラー６の抵抗は金線の抵抗より小さく、これは、信号伝送の速さをさらに向上させるのを助ける。

【0091】

パッケージ基材１における伝導性ピラー６の正投影がパッケージ基材１における第１のチップ２の正投影の中に位置付けられる場合、パッケージ基材１における伝導性ピラー６の正投影はパッケージ基材１における第２のチップ４の正投影の中にも位置付けられ得る。このとき、パッケージ基材１における第１のチップ２の正投影の領域は、パッケージ基材１における第２のチップ４の正投影の領域より大きくなることができ、伝導性ピラー６は、第１のチップ２を通過した後に第２のチップ４に電気的に接続され得る。

【0092】

そのため、本開示のいくつかの例によるチップパッケージ構造１００において、第２のチップ４は、パッケージ基材１、第１のチップ２、伝導性ピラー６、および第２のチップ４が重ね構造を形成するように、第１のチップ２の上方に置かれ、これは、チップパッケージ構造１００のコンパクト性を向上させ、チップパッケージ構造１００の領域を縮小するのを助ける。さらに、第２のチップ４とパッケージ基材１との間の電気接続を実現するために伝導性ピラー６を提供することで、および、伝導性ピラー６を第１のチップ２または第２のチップ４の下方に配置することで、パッケージ基材１における伝導性ピラー６の正投影が、パッケージ基材１における第１のチップ２または第２のチップ４の正投影の範囲内に位置付けられる。この方法では、第１のチップ２または第２のチップ４の周りの空間が占有されないようにでき、これは、チップパッケージ構造１００をさらに小型化するのを助け、チップパッケージ構造１００の領域をさらに縮小するのを助ける。

【0093】

また、伝導性ピラー６の有効長さは、第１の表面Ａと、パッケージ基材１に近い方の第２のチップ４の側方における表面との間の距離に実質的に等しい。金線によって実現される第２のチップ４とパッケージ基材１との間の電気接続と比較して、本出願の例における第１のチップ２と第２のチップ４との間の信号伝送の経路は短くされ、これは信号伝送の速さを向上させるのを助ける。さらに、金線と比較して、伝導性ピラー６は、大きさがより大きく、抵抗がより小さく、これは、第１のチップ２と第２のチップ４との間の信号伝送の速さをさらに向上させるのを助ける。したがって、チップパッケージ構造１００は、応答速度を向上させることができ、電力消費を低減させることができ、電力を節約することができる。

【0094】

例えば、第２のチップの領域が第１のチップの領域より大きい場合、チップパッケージ構造において、パッケージ平面の大きさが第２のチップの領域の大きさに近いことは、留意されるべきである。

【0095】

いくつかの例において、図４に示されているように、パッケージ基材１に近い方の第２のチップ４の側方における表面が、パッケージ基材１の第１の表面Ａに対して、パッケージ基材１から離れる方の第１のチップ２の側方における表面より高い。つまり、パッケージ基材１に近い方の第２のチップ４の側方における表面と、パッケージ基材１から離れる方の第１のチップ２の側方における表面との間に、特定の距離がある。つまり、第１のチップ２と第２のチップ４とは、第１の表面Ａに対して垂直な方向において、間隔を空けて配置されている。

【0096】

いくつかの例において、パッケージ基材１に近い方の第２のチップ４の側方における表面と、パッケージ基材１から離れる方の第１のチップ２の側方における表面との間の距離は、２０μｍ以上である。例えば、距離は、２０μｍ、３０μｍ、４０μｍ、５０μｍ、６０μｍ、７０μｍなどであり得る。本明細書における「距離」は、第１の表面に対して垂直な方向における距離に言及している。

【0097】

上記の配置であれば、第２のチップ４と第１のチップ２との間の信号干渉が回避でき、これは、チップパッケージ構造１００の信頼性を向上させるのを助ける。

【0098】

任意選択で、パッケージ基材１の第１の表面Ａに対して、パッケージ基材１から離れる方の伝導性ピラー６の端が、パッケージ基材１から離れる方の第１のチップ２の側方における表面より高い。

【0099】

いくつかの例において、図４に示されているように、パッケージ基材１に近い方の第２のチップ４の側方における表面と、パッケージ基材１の第１の表面Ａとの間の距離がｈ１であり、パッケージ基材１から離れる方の第１のチップ２の側方における表面と、パッケージ基材１の第１の表面Ａとの間の距離がｈ２であり、ｈ１とｈ２とは以下を満たす。

【0100】

【数3】

【0101】

いくつかの例において、ｈ２／ｈ１の値は、例えば、５／８、５／７、７／１０、３／４、４／５などであり得る。

【0102】

いくつかの例において、パッケージ基材１から離れる方の第１のチップ２の側方における表面と、パッケージ基材１の第１の表面Ａとの間の距離は、５０μｍから８０μｍの範囲である。この点において、パッケージ基材１に近い方の第２のチップ４の側方における表面と、パッケージ基材１の第１の表面Ａとの間の距離は、７０μｍから１１０μｍまでであり得る。例えば、パッケージ基材１から離れる方の第１のチップ２の側方における表面と、パッケージ基材１の第１の表面Ａとの間の距離が５０μｍであるとき、パッケージ基材１に近い方の第２のチップ４の側方における表面と、パッケージ基材１の第１の表面Ａとの間の距離は７０μｍであり得る。他の例について、パッケージ基材１から離れる方の第１のチップ２の側方における表面と、パッケージ基材１の第１の表面Ａとの間の距離が８０μｍであるとき、パッケージ基材１に近い方の第２のチップ４の側方における表面と、パッケージ基材１の第１の表面Ａとの間の距離は１１０μｍであり得る。

【0103】

上記の配置であれば、特定の距離が第１のチップ２と第２のチップ４との間に確保され、それによって、第１のチップ２と第２のチップ４との間の信号干渉を回避することができる。これに基づいて、第１のチップ２と第２のチップ４との間の距離が大きくなりすぎることも防止でき、これは、チップパッケージ構造１００の薄くて軽い構造を確保する。

【0104】

いくつかの例において、図２および図３に示されているように、伝導性ピラー６の数は１より大きい。複数の伝導性ピラー６は、第１のチップ２の２つの相対する側方に少なくとも位置付けられる。例えば、複数の伝導性ピラー６が、（図２に示されているように）第１のチップ２の２つの相対する側方に位置付けられる、または、複数の伝導性ピラー６が、（図３に示されているように）第１のチップ２の３つまたは４つの側方に位置付けられる。

【0105】

いくつかの例において、第１のチップ２の異なる側方に位置付けられる伝導性ピラー６の数は、同じであり得る、または異なり得る。第１のチップ２の同じ側方に位置付けられる複数の伝導性ピラー６は、少なくとも１つの柱で規則的に配置されてもよく、当然ながら、第１のチップ２の同じ側方に位置付けられる複数の伝導性ピラー６は、千鳥状の形で配置されてもよく、これは本開示の例によって限定されない。

【0106】

本例では、複数の伝導性ピラー６は、第１のチップ２の２つの相対する側方に少なくとも配置され、これは、第２のチップ４とパッケージ基材１との間の電気接続を確保するだけでなく、第２のチップ４について比較的バランスの取れた支持力を提供することもでき、第２のチップ４の構造安定性を確保することもできる。

【0107】

いくつかの例において、図５および図６に示されているように、チップパッケージ構造１００はパッケージ層７をさらに備える。パッケージ層７は、パッケージ基材１と第２のチップ４との間に位置付けられ、第１のチップ２を覆い、伝導性ピラー６の側方を包囲する。

【0108】

いくつかの例において、パッケージ層７は全体で層構造であり、パッケージ基材１から離れる方のパッケージ層７の側方における表面が、例えば平坦な表面であり、この表面は、例えば、パッケージ基材１から離れる方の伝導性ピラーの側方における表面と面一であり、パッケージ層７は、パッケージ基材１から離れる方の伝導性ピラー６の側方における表面を露出させる。

【0109】

いくつかの例において、パッケージ基材１へのパッケージ層７の正投影の領域は、パッケージ基材１の第１の表面Ａの領域と基本的に合致し、パッケージ基材１へのパッケージ層７の正投影の境界は、パッケージ基材１の第１の表面Ａの境界と基本的に合致する。

【0110】

いくつかの例において、パッケージ層７の材料は成形用複合材料であり得る。この点において、パッケージ層７は成形プロセスによって形成され得る。パッケージ層７の材料は、他の材料であってもよく、これは本開示の例によって限定されない。

【0111】

上記の配置であれば、第１のチップ２がパッケージ層７によってパッケージされ得るだけでなく、パッケージ層７は、第１のチップ２および伝導性ピラー６に物理的保護を提供するために、ならびに、パッケージ基材における第１のチップ２および伝導性ピラー６の位置を固定するために、伝導性ピラー６の側方と接触もし、これは、チップパッケージ構造１００の構造の完全性および安定性を確保する。

【0112】

いくつかの例において、図５および図６に示されているように、パッケージ基材１における第２のチップ４の正投影は、パッケージ基材１におけるパッケージ層７の正投影の範囲内に位置付けられる。

【0113】

例えば、パッケージ基材１における第２のチップ４の正投影の領域は、パッケージ基材１におけるパッケージ層７の正投影の領域より小さい。パッケージ基材１におけるパッケージ層７の正投影の境界は、パッケージ基材１における第２のチップ４の正投影の境界を包囲し、２つの境界の間に特定の距離がある。

【0114】

上記の配置であれば、パッケージ層７は第２のチップ４に特定の支持を提供することができる。

【0115】

いくつかの例において、図５および図６に示されているように、チップパッケージ構造１００は第１の充填部分８をさらに備える。第１の充填部分８の少なくとも一部がパッケージ層７と第２のチップ４との間に位置付けられ、第１の充填部分８は第２のチップ４の各々のピンを包囲する。

【0116】

例えば、第１の充填部分８はパッケージ層７と第２のチップ４との間に位置付けられ、第２のチップ４は第１の充填部分８を覆う。代替で、第１の充填部分８は、パッケージ層７と第２のチップ４との間だけでなく、第２のチップ４の両方の側方においても位置付けられ、パッケージ基材１への第２のチップ４の正投影は、パッケージ基材１への第１の充填部分８の正投影の範囲内に位置付けられる。

【0117】

第１の充填部分８は、第２のチップ４のいずれかの２つの隣接するピンの間の短絡を回避するように、２つの隣接するピンの間に充填される。

【0118】

例えば、第１の充填部分８の材料はエポキシ樹脂材料などであり得る。エポキシ樹脂材料などが第１の充填部分８を形成するためにパッケージ層７と第２のチップ４との間に充填されるとき、穴が形成される可能性があり、穴の領域は、例えば１５％以下である。

【0119】

本例において、パッケージ層７と第２のチップ４との間に第１の充填部分８を配置することによって、支持が第２のチップ４のために提供され得るだけでなく、第２のチップ４とパッケージ層７との間の結合力も高められ、第２のチップ４の構造安定性が確保され、それによってチップパッケージ構造１００の信頼性を向上させる。第２のチップ４の任意の２つの隣接するピンの間の短絡も回避でき、これはチップパッケージ構造１００の歩留りを確保する。

【0120】

いくつかの例において、図５および図６に示されているように、チップパッケージ構造１００は電磁遮蔽層９をさらに備える。電磁遮蔽層９は、第２のチップ４だけでなくパッケージ層７の側方も少なくとも覆う。

【0121】

例えば、電磁遮蔽層９は、第２のチップ４だけでなくパッケージ層７の側方も覆う。代替で、電磁遮蔽層９は、第２のチップ４だけでなくパッケージ層７の側方も覆うだけでなく、他の構成要素も覆い、例えば、電磁遮蔽層９は第１の充填部分８などの側方も覆い、これは本開示の例によって限定されない。

【0122】

例えば、電磁遮蔽層９は、非常に大きい透磁率を伴う強磁性材料（鋼鉄など）から作られ、電磁遮蔽層９は、その覆った領域を電磁的に遮蔽することができる。

【0123】

電磁遮蔽層９を配置することで、第１のチップ２および第２のチップ４は、電磁干渉を受けることから効果的に防止でき、それによって、チップパッケージ構造１００の抗電磁干渉能力を向上させることができる。

【0124】

いくつかの例において、図５および図６に示されているように、パッケージ基材１は少なくとも１つの接地線１６をさらに備える。接地線１６は金属配線層１２に位置付けられる。

【0125】

いくつかの例において、図５および図６に示されているように、電磁遮蔽層９は、パッケージ基材１の側方も覆い、接地線１６に電気的に接続される。

【0126】

本例において、電磁遮蔽層９は、チップパッケージ構造１００を電磁的に遮蔽し、電磁干渉を効果的に防止するために、第２のチップ４だけでなくパッケージ層７の側方およびパッケージ基材１の側方も覆う。さらに、電磁遮蔽層９は、接地線１６にさらに電気的に接続され、電磁放射を地面に通すように導くことができ、これは、２倍の抗電磁干渉を実現し、チップパッケージ構造１００の効果的な動作をさらに確保する。この点において、チップパッケージ構造１００の抗電磁干渉能力は電磁遮蔽層９によって実現され、これは、プロセスコストが低く、実施するのに単純で都合が良く、大量生産に適している。

【0127】

いくつかの例において、図６に示されているように、第２のチップ４は複数のサブチップ４２を備える。例えば、複数のサブチップ４２は、パッケージ基材１から垂直に離れる方向において連続的に重ねられる。例えば、複数のサブチップの種類は同じであり、任意選択で、サブチップはすべてメモリチップである。

【0128】

いくつかの例において、分離構造４３が２つの隣接するサブチップ４２の間に配置される。分離構造４３の材料は接着材料であり得る。２つの隣接するサブチップ４２は接着材料によって接続される。

【0129】

いくつかの他の例において、複数のサブチップ４２におけるパッケージ基材１の近くの１つのサブチップ４２が、伝導性ピラー６に電気的に接続され、それによって、伝導性ピラーを通じたパッケージ基材１との電気接続を実現する。他のサブチップ４２は、ワイヤボンディングプロセスによって、電線を通じてパッケージ基材１に電気的に接続される。

【0130】

例えば、各々のサブチップ４２は、第１のチップ２とそれぞれ通信するように、パッケージ基材１にそれぞれ電気的に接続される。この点において、各々のサブチップ４２は、第１のチップ２の制御の下で異なる情報を保存することができ、これはチップパッケージ構造１００の保存の多様性を確保する。

【0131】

いくつかの他の例において、図６に示されているように、２つの隣接するサブチップ４２が電気的に接続される。例えば、２つの隣接するサブチップ４２は、金線によって互いに接続されてもよい。他の例について、サブチップ４２はサブピン４０１を備え、チップパッケージ構造１００は、２つの隣接するサブチップ４２の間に位置付けられる第２のパッド４０２をさらに備える。図６に示されているように、２つの隣接するサブチップ４２は、ピンおよび第２のパッド４０２を通じて電気的に接続される。

【0132】

例えば、サブピン４０１の材料は、金属の銅、チタン、ニッケル、タングステン、および銀のうちの少なくとも１つを含む。第２のパッド４０２の材料は錫を含み得る。この点において、２つの隣接するサブチップ４２は、半田付けプロセスによって電気的に接続される。

【0133】

例えば、半田付けプロセスは、熱加圧半田付け方法、超音波加圧半田付け方法、または熱超音波半田付け方法などであり得る。

【0134】

本例では、第２のチップ４を形成するために複数のサブチップ４２を重ねることで、チップパッケージ構造１００の集積度を向上させることができ、チップパッケージ構造１００の製品性能が、より小さいパッケージ領域を確保することに基づいて向上させることができる。

【0135】

第１のチップ２が複数のサブチップも備える可能性のあることは、留意されるべきである。第１のチップ２が複数のサブチップを備えるとき、複数のサブチップは、パッケージ基材１から離れる方向において連続的に重ねられ得る。

【0136】

いくつかの例において、図５および図６に示されているように、チップパッケージ構造１００は第２の充填部分１０をさらに備える。第２の充填部分１０の少なくとも一部がパッケージ基材１と第１のチップ２との間に位置付けられ、第２の充填部分１０は第１のチップ２の各々のピンを包囲する。

【0137】

例えば、第２の充填部分１０はパッケージ基材１と第１のチップ２との間に位置付けられ、第１のチップ２は第２の充填部分１０を覆う。代替で、第２の充填部分１０は、パッケージ基材１と第１のチップ２との間だけでなく、第１のチップ２の両方の側方においても位置付けられ、パッケージ基材１への第１のチップ２の正投影は、パッケージ基材１への第２の充填部分１０の正投影の範囲内に位置付けられる。

【0138】

第２の充填部分１０は、第１のチップ２のいずれかの２つの隣接するピンの間に充填され、２つの隣接するピンの間の短絡を回避するようにする。

【0139】

例えば、第２の充填部分１０の材料はエポキシ樹脂材料などである。

【0140】

エポキシ樹脂材料などが第２の充填部分１０を形成するためにパッケージ基材１と第１のチップ２との間に充填されるとき、穴が形成される可能性があり、穴の領域は、例えば１５％以下である。

【0141】

本例において、パッケージ基材１と第１のチップ２との間に第２の充填部分１０を配置することによって、支持が第１のチップ２のために提供され得るだけでなく、第１のチップ２とパッケージ基材１との間の結合力も高められ、第１のチップ２の構造安定性が確保され、それによってチップパッケージ構造１００の信頼性を向上させる。第１のチップ２の任意の２つの隣接するピンの間の短絡も回避でき、これはチップパッケージ構造１００の歩留りを確保する。

【0142】

いくつかの例において、図４、図５、および図６に示されているように、パッケージ基材１の第２の表面Ｂには第３のパッド１７が設けられている。第３のパッド１７は金属配線層１２に位置付けられている。例えば、第３のパッド１７の数は１より大きい。

【0143】

例えば、ソルダレジスト層１３には複数のビアが設けられ、各々のビアは１つの第３のパッド１７を露出させる。

【0144】

いくつかの例において、図４、図５、および図６に示されているように、チップパッケージ構造１００は半田ボール２０をさらに備える。半田ボール２０の数は１より大きく、複数の半田ボール２０が、パッケージ基材１の第２の表面Ｂに位置付けられ、パッケージ基材１に電気的に接続される。

【0145】

任意選択で、半田ボール２０は、パッケージ基材１における第３のパッド１７に電気的に接続される。複数の半田ボール２０と複数の第３のパッド１７とは、１対１の対応で配置され得る。

【0146】

例えば、半田ボール２０は、ボール植付プロセスによって第３のパッド１７に半田付けされ得る。

【0147】

半田ボール２０は、第３のパッド１７を通じて、パッケージ基材１における金属線に電気的に接続される。この点において、半田ボール２０は、パッケージ基材１と外部との間の接合部分として供することができ、これは、チップパッケージ構造１００と外部モジュールとの間の電気接続を実現し、さらに、チップパッケージ構造１００と外部モジュールとの間の通信を実現する。

【0148】

例えば、パッケージ基材１における金属線の集積率が非常に高い場合、半田ボール２０とパッケージ基材１における金属線との間の信号伝送路は短くされ、これは信号伝送速度を向上させる。

【0149】

例えば、第１のチップ２のピン（つまり、入力／出力（Ｉ／Ｏ）端子）は、パッケージ基材１と、パッケージ基材１の第２の表面Ｂに位置付けられた複数の半田ボール２０とを通じて、再分配される。この点において、チップパッケージ構造１００はファンアウトチップパッケージ構造であり、ファンアウトチップパッケージ構造は、半田ボール２０を通じて、外部モジュール（マザーボードまたは印刷回路基板など）に接続される。

【0150】

本開示の例は、他のチップパッケージ構造１００も提供する。図７および図８に示されているように、チップパッケージ構造１００は第１のチップ２と第２のチップセット４４とを備える。第２のチップセット４４は、複数の第２のチップ４を備える。複数の第２のチップ４は、例えば、パッケージ基材１から垂直に離れる方向において連続的に重ねられる。

【0151】

第１のチップ２と第２のチップ４とは異なる機能を有し得る。例えば、第１のチップ２は制御装置であり得、第２のチップ４はメモリチップであり得る。メモリチップは、メモリ機能を提供するためのメモリ構造を有する。多くの種類のメモリチップがある。例えば、メモリチップには、限定されることはないが、ＮＡＮＤチップ、抵抗メモリチップ、およびダイナミックランダムアクセスメモリなどがある。当然ながら、第１のチップ２がメモリチップであってもよく、第２のチップ４が制御装置であってもよく、これは本開示の例によって限定されない。

【0152】

いくつかの例において、チップパッケージ構造１００はパッケージ基材１をさらに備える。パッケージ基材１は剛性であり、そのため、第１のチップ２および第２のチップ４に支持を提供することができる。

【0153】

例えば、図７および図８に示されているように、パッケージ基材１は、交互に配置される複数の誘電層１１および複数の金属配線層１２を備える。１つの金属配線層１２が２つの隣接する誘電層１１の間に配置され、１つの誘電層１１が２つの隣接する金属配線層１２の間に配置される。各々の金属配線層１２は金属線を含み、２つの隣接する金属配線層１２における金属線が、２つの隣接する金属配線層１２の間で誘電層１１を通じて延びることができ、必要とされるように接続され得る。

【0154】

いくつかの例において、パッケージ基材１における誘電層１１はスピンコーティング法によって形成され、パッケージ基材１における金属配線層１２は、電気めっきプロセスと組み合わせた物理蒸着（ＰＶＤ）プロセスによって形成される。そのため、圧入プロセスによって形成されたパッケージ基材と比較して、誘電層１１および金属配線層１２によって構成され、本開示の例によって提供されたパッケージ基材１は、より小さい厚さと、隣接する金属配線層１２の間のより小さい間隔と、延いては、金属配線層１２における金属線のより高い集積率とを有する。

【0155】

任意選択で、金属配線層１２の数は４または５であり得る。図７は、４つの金属配線層１２を示している。

【0156】

誘電層１１は例えば、限定されることはないが、例えば、ポリベンゾオキサゾール（ＰＢＯ）、ポリイミド（ＰＩ）などを含む絶縁樹脂材料から作られ得る。

【0157】

金属配線層１２は、例えば、限定されることはないが、金、銀、銅、アルミニウムなどを含む伝導性材料から作られ得る。

【0158】

例えば、図７に示されているように、パッケージ基材１はソルダレジスト層１３をさらに含み得る。例えば、ソルダレジスト層１３の数は２つであり得る。複数の誘電層１１と複数の金属配線層１２とは重ね構造を形成し、２つのソルダレジスト層１３は重ね構造の表側と裏側とにそれぞれ位置付けられる。

【0159】

ソルダレジスト層１３は、絶縁の役目を果たすだけでなく、パッケージ基材１を保護し、パッケージ基材１における金属線を酸化から守ることもできる。

【0160】

任意選択で、ソルダレジスト層１３は、絶縁の役目を果たすことができる限り、例えばソルダレジストインクなどの有機材料から作られてもよく、これは本開示の例では限定されない。

【0161】

いくつかの例において、図７および図８に示されているように、パッケージ基材１は、互いと反対である第１の表面Ａおよび第２の表面Ｂを有する。第１の表面は、図７および図８に示されているパッケージ基材の上面であり、第２の表面は、図７および図８に示されているパッケージ基材の下面である。

【0162】

図７および図８に示されているように、パッケージ基材１の第１の表面Ａには、間隔を空けて配置された第１のパッド１４および第２のパッド１５が設けられている。複数の第１のパッド１４および複数の第２のパッド１５があり得る。図８は、９つの第１のパッド１４と２つの第２のパッド１５とを示している。

【0163】

例えば、第１のパッド１４と第２のパッド１５との両方が、パッケージ基材１の最も上の金属配線層１２に位置付けられる。ソルダレジスト層１３には複数のビアも設けられており、それらビアの各々は、１つの第１のパッド１４または１つの第２のパッド１５を露出させる。

【0164】

いくつかの例において、図７および図８に示されているように、第１のチップ２は、パッケージ基材１の第１の表面Ａに位置付けられ、パッケージ基材１に電気的に接続される。

【0165】

任意選択で、第１のチップ２は、パッケージ基材１の第１のパッド１４に電気的に接続される。

【0166】

例えば、第１のチップ２と第１のパッド１４とは半田付けプロセスによって電気的に接続され得る。例えば、半田付けプロセスは、熱加圧半田付けプロセス、超音波加圧半田付けプロセス、または熱音波半田付けプロセスであり得る。当然ながら、第１のチップ２および第１のパッド１４は他の手段によって電気的に接続されてもよく、これは本開示の例では限定されない。

【0167】

いくつかの例において、図７および図８に示されているように、第２のチップセット４４は、パッケージ基材１から離れる方の第１のチップ２の側方に位置付けられている。第２のチップセット４４は、パッケージ基材１に電気的に接続され、第１のチップ２と直接的な電気接続を有していない。

【0168】

第２のチップセット４４とパッケージ基材１とは様々な方法で電気的に接続させることができる。例えば、第２のチップセット４４とパッケージ基材１とは伝導性構造３０を通じて電気的に接続させることができる。

【0169】

伝導性構造３０はパッケージ基材１および第２のチップセット４４に電気的に接続される。

【0170】

例えば、図７に示されているように、伝導性構造３０は電線３１を備え得る。リード線を電線３１に結合することで第２のチップセット４４がパッケージ基材１に電気的に接続されるように、電線３１の端が第２のチップセット４４に電気的に接続され、電線３１の他端が、パッケージ基材１における露出された金属配線層１２に電気的に接続される。この点において、電線の材料は、金属の金、金属のアルミニウム、金属の銀、または金属の銅のうちの少なくとも１つを含み得る。

【0171】

さらなる例として、図８に示されているように、伝導性構造３０の形は、例えば円柱、角柱など、柱状であり得る。当然ながら、伝導性構造３０の形は、他の不規則な形であってもよく、これは本開示の例によって限定されない。この点において、伝導性構造３０の材料は、金属の銅、金属のアルミニウム、金属の銀、または錫のうちの少なくとも１つを含み得る。

【0172】

そのため、本開示のいくつかの例によるチップパッケージ構造１００において、第２のチップセット４４は、パッケージ基材１、第１のチップ２、および第２のチップセット４４が重ね構造を形成するように、第１のチップ２の上方に置かれ、これは、チップパッケージ構造１００のコンパクト性を向上させ、チップパッケージ構造１００の領域を縮小するのを助ける。さらに、第２のチップセット４４を形成するために複数の第２のチップ４を重ねることで、チップパッケージ構造１００の集積度を向上させることができ、チップパッケージ構造１００の製品性能が、より小さいパッケージ領域を確保することに基づいて向上させることができる。

【0173】

例えば、分離構造４３が２つの隣接する第２のチップ４の間に配置される。分離構造４３の材料は接着材料であり得る。２つの隣接する第２のチップ４は接着材料によって接続される。

【0174】

いくつかの例において、２つの隣接する第２のチップ４は電気的に接続される。２つの隣接する第２のチップ４は様々な方法で電気的に接続させることができる。

【0175】

例えば、２つの隣接する第２のチップ４は、電線によって互いに接続されてもよい。電線の材料は、金属の金、金属のアルミニウム、金属の銀、または金属の銅のうちの少なくとも１つを含み得る。

【0176】

他の例について、第２のチップ４は貫通シリコンビア（ＴＳＶ）を有し、ＴＳＶには伝導性材料が充填される。チップパッケージ構造１００は、２つの隣接する第２のチップ４の間に位置付けられる第３のパッド４３１をさらに備える。図８に示されているように、ＴＳＶにおける伝導性金属と第３のパッド４３１とは半田付けプロセスによって電気的に接続でき、それによって、２つの連結された第２のチップ４の間に電気的接続を実現する。

【0177】

他の例について、第２のチップ４は、本体と、本体の下方に位置付けられるピンとを備え得る。この点において、チップパッケージ構造１００は、ピンに位置付けられるパッドと、他の第２のチップ４とをさらに備える。第２のチップ４は、パッドを通じて他の第２のチップ４に電気的に接続される。

【0178】

上記の配置であれば、より小さいパッケージ領域を確保することに基づいて、複数の第２のチップ４は互いに直接的に接続でき、これは、隣接する第２のチップ４同士の間の信号伝送路を短くし、信号伝送速度を向上させる。

【0179】

いくつかの他の例において、図７に示されているように、複数の第２のチップ４において、各々の第２のチップ４は電線３１を通じてパッケージ基材１に電気的に接続される。

【0180】

例えば、各々の第２のチップ４は、第１のチップ２とそれぞれ通信するように、パッケージ基材１にそれぞれ電気的に接続される。この点において、各々の第２のチップ４は、第１のチップ２の制御の下で異なる情報を保存することができ、これはチップパッケージ構造１００の保存の多様性を確保する。

【0181】

複数の第１のチップ２があってもよいことは、留意されるべきである。複数の第１のチップ２があるとき、複数の第１のチップ２は、パッケージ基材１から離れる方向において連続的に重ねられ得る。

【0182】

いくつかの例において、図７および図８に示されているように、パッケージ基材１の第１の表面Ａに対して、パッケージ基材１に近い方の第２のチップセット４４の側方における表面が、パッケージ基材１から離れる方の第１のチップ２の側方における表面より高い。つまり、パッケージ基材１に近い方の第２のチップセット４４の側方における表面と、パッケージ基材１から離れる方の第１のチップ２の側方における表面との間に、特定の距離がある。つまり、第１の表面Ａに対して垂直な方向において、第１のチップ２と第２のチップセット４４とは間隔を空けて配置される。

【0183】

例えば、パッケージ基材１に近い方の第２のチップセット４４の側方における表面と、パッケージ基材１から離れる方の第１のチップ２の側方における表面との間の距離は、２０μｍ以上である。例えば、距離は、２０μｍ、３０μｍ、４０μｍ、５０μｍ、６０μｍ、７０μｍなどであり得る。ここで、「距離」は、第１の表面に対して垂直な方向における距離に言及している。

【0184】

上記の配置であれば、第２のチップセット４４と第１のチップ２との間の信号干渉が回避でき、これは、チップパッケージ構造１００の確実性および信頼性を向上させるのに有益である。

【0185】

いくつかの例において、図８に示されているように、パッケージ基材１に近い方の第２のチップセット４４の側方における表面と、パッケージ基材１の第１の表面Ａとの間の距離がｈ１であり、パッケージ基材１から離れる方の第１のチップ２の側方における表面と、パッケージ基材１の第１の表面Ａとの間の距離がｈ２であり、ｈ１とｈ２とは以下を満たす。

【0186】

【数4】

【0187】

例えば、ｈ２／ｈ１の値は、例えば、５／８、５／７、７／１０、３／４、４／５などで有り得る。

【0188】

いくつかの例において、パッケージ基材１から離れる方の第１のチップ２の側方における表面と、パッケージ基材１の第１の表面Ａとの間の距離は、５０μｍから８０μｍの範囲である。この点において、パッケージ基材１に近い方の第２のチップセット４４の側方における表面と、パッケージ基材１の第１の表面Ａとの間の距離は、７０μｍから１１０μｍまでであり得る。例えば、パッケージ基材１から離れる方の第１のチップ２の側方における表面と、パッケージ基材１の第１の表面Ａとの間の距離が５０μｍであるとき、パッケージ基材１に近い方の第２のチップセット４４の側方における表面と、パッケージ基材１の第１の表面Ａとの間の距離は７０μｍであり得る。他の例について、パッケージ基材１から離れる方の第１のチップ２の側方における表面と、パッケージ基材１の第１の表面Ａとの間の距離が８０μｍであるとき、パッケージ基材１に近い方の第２のチップセット４４の側方における表面と、パッケージ基材１の第１の表面Ａとの間の距離は１１０μｍであり得る。

【0189】

上記の配置であれば、特定の距離が第１のチップ２と第２のチップセット４４との間に確保され、それによって、第１のチップ２と第２のチップセット４４との間の信号干渉を回避することができる。これに基づいて、第１のチップ２と第２のチップセット４４との間の距離が大きくなりすぎることも防止でき、これは、チップパッケージ構造１００の薄くて軽い構造を確保する。

【0190】

いくつかの例において、図７および図８に示されているように、チップパッケージ構造１００はパッケージ層７をさらに備える。パッケージ層７は、パッケージ基材１と第２のチップセット４４との間に位置付けられ、パッケージ層７は第１のチップ２を覆う。

【0191】

例えば、パッケージ層７は、全体で層構造であり、パッケージ基材１から離れる方のパッケージ層７の側方における表面が、例えば平坦な表面である。伝導性構造３０の形が柱状である場合、パッケージ基材１から離れる方のパッケージ層７の側方における表面が、例えば、パッケージ基材１から離れる方の伝導性構造３０の側方における表面と面一であり、パッケージ層７は、パッケージ基材１から離れる方の伝導性構造３０の側方における表面を露出させる。

【0192】

例えば、パッケージ基材１へのパッケージ層７の正投影の領域は、パッケージ基材１の第１の表面Ａの領域と基本的に一致し、パッケージ基材１へのパッケージ層７の正投影の境界は、パッケージ基材１の第１の表面Ａの境界と基本的に合致する。

【0193】

例えば、パッケージ層７の材料は成形用複合材料であり得る。この点において、パッケージ層７は成形プロセスによって形成され得る。パッケージ層７の材料は、他の材料であってもよく、これは本開示の例によって限定されない。

【0194】

上記の配置であれば、第１のチップ２がパッケージ層７によってパッケージされ得るだけでなく、第１のチップ２は、パッケージ層７によって物理的に保護させることができ、パッケージ基材における第１のチップ２の位置は、チップパッケージ構造１００の構造の完全性および安定性を確保するために固定され得る。

【0195】

いくつかの例において、図７および図８に示されているように、パッケージ基材１における第２のチップセット４４の正投影は、パッケージ基材１におけるパッケージ層７の正投影の範囲内に位置付けられる。

【0196】

例えば、パッケージ基材１における第２のチップセット４４の正投影の領域は、パッケージ基材１におけるパッケージ層７の正投影の領域より小さい。パッケージ基材１におけるパッケージ層７の正投影の境界は、パッケージ基材１における第２のチップセット４４の正投影の境界を包囲し、２つの境界の間に特定の距離がある。

【0197】

上記の配置であれば、パッケージ層７は第２のチップセット４４に特定の支持を提供することができる。

【0198】

いくつかの例において、図７および図８に示されているように、チップパッケージ構造１００は第１の充填部分８をさらに備える。第１の充填部分８の少なくとも一部がパッケージ層７と第２のチップセット４４との間に位置付けられ、第１の充填部分８は、パッケージ基材１の近くの１つの第２のチップ４の各々のピンを包囲する。

【0199】

例えば、第１の充填部分８はパッケージ層７と第２のチップセット４４との間に位置付けられ、第２のチップセット４４は第１の充填部分８を覆う。代替で、第１の充填部分８は、パッケージ層７と第２のチップセット４４との間だけでなく、パッケージ基材１の近くの１つの第２のチップ４の両方の側方においても位置付けられ、パッケージ基材１への、パッケージ基材１の近くの１つの第２のチップ４の正投影は、パッケージ基材１への第１の充填部分８の正投影の範囲内に位置付けられる。

【0200】

第１の充填部分８は、パッケージ基材１の近くの１つの第２のチップ４のいずれかの２つの隣接するピンの間の短絡を回避するように、２つの隣接するピンの間に充填される。

【0201】

例えば、第１の充填部分８の材料はエポキシ樹脂材料などであり得る。エポキシ樹脂材料などが第１の充填部分８を形成するためにパッケージ層７と第２のチップセット４４との間に充填されるとき、穴が形成される可能性があり、穴の領域は、例えば１５％以下である。

【0202】

本例において、パッケージ層７と第２のチップセット４４との間に第１の充填部分８を配置することによって、支持が第２のチップセット４４のために提供され得るだけでなく、第２のチップセット４４とパッケージ層７との間の結合力も高められ、第２のチップセット４４の構造安定性が確保され、それによってチップパッケージ構造１００の信頼性を向上させる。パッケージ基材１の近くの１つの第２のチップ４の任意の２つの隣接するピンの間の短絡も回避でき、それによってチップパッケージ構造１００の歩留りを確保する。

【0203】

いくつかの例において、図８に示されているように、チップパッケージ構造１００は電磁遮蔽層９をさらに備える。電磁遮蔽層９は、第２のチップセット４４だけでなくパッケージ層７の側方も少なくとも覆う。

【0204】

例えば、電磁遮蔽層９は、第２のチップセット４４だけでなくパッケージ層７の側方も覆う。代替で、電磁遮蔽層９は、第２のチップセット４４だけでなくパッケージ層７の側方も覆うだけでなく、他の構成要素も覆い、例えば、電磁遮蔽層９は第１の充填部分８などの側方も覆い、これは本開示の例によって限定されない。

【0205】

例えば、電磁遮蔽層９は、非常に大きい透磁率を伴う強磁性材料（鋼鉄など）から作られ、電磁遮蔽層９は、その覆った領域を電磁的に遮蔽することができる。

【0206】

電磁遮蔽層９を配置することで、第１のチップ２および第２のチップセット４４は、電磁干渉を受けることから効果的に防止でき、それによって、チップパッケージ構造１００の抗電磁干渉能力を向上させることができる。

【0207】

いくつかの例において、図８に示されているように、パッケージ基材１は少なくとも１つの接地線１６をさらに備える。接地線１６は金属配線層１２に位置付けられる。

【0208】

いくつかの例において、図８に示されているように、電磁遮蔽層９は、パッケージ基材１の側方も覆い、接地線１６に電気的に接続される。

【0209】

本例において、電磁遮蔽層９は、チップパッケージ構造１００を電磁的に遮蔽し、電磁干渉を効果的に防止するために、第２のチップセット４４およびパッケージ層７の側方だけでなくパッケージ基材１の側方も覆う。さらに、電磁遮蔽層９は、接地線１６に電気的に接続され、電磁放射を地面に通すように導くことができ、これは、２倍の抗電磁干渉を実現し、チップパッケージ構造１００の効果的な動作を確保する。この点において、チップパッケージ構造１００の抗電磁干渉能力は電磁遮蔽層９によって実現され、これは、プロセスコストが低く、実施するのに単純で都合が良く、大量生産に適している。

【0210】

いくつかの例において、図７および図８に示されているように、チップパッケージ構造１００は第２の充填部分１０をさらに備える。第２の充填部分１０の少なくとも一部がパッケージ基材１と第１のチップ２との間に位置付けられ、第２の充填部分１０は第１のチップ２の各々のピンを包囲する。

【0211】

例えば、第２の充填部分１０はパッケージ基材１と第１のチップ２との間に位置付けられ、第１のチップ２は第２の充填部分１０を覆う。代替で、第２の充填部分１０は、パッケージ基材１と第１のチップ２との間だけでなく、第１のチップ２の両方の側方においても位置付けられ、パッケージ基材１への第１のチップ２の正投影は、パッケージ基材１への第２の充填部分１０の正投影の範囲内に位置付けられる。

【0212】

第２の充填部分１０は、第１のチップ２のいずれかの２つの隣接するピンの間の短絡を回避するように、２つの隣接するピンの間に充填される。

【0213】

例えば、第２の充填部分１０の材料はエポキシ樹脂材料などである。

【0214】

エポキシ樹脂材料などが第２の充填部分１０を形成するためにパッケージ基材１と第１のチップ２との間に充填されるとき、穴が形成される可能性があり、穴の領域は、例えば１５％以下である。

【0215】

本例において、パッケージ基材１と第１のチップ２との間に第２の充填部分１０を配置することによって、支持が第１のチップ２のために提供され得るだけでなく、第１のチップ２とパッケージ基材１との間の結合力も高められ、第１のチップ２の構造安定性が確保され、それによってチップパッケージ構造１００の信頼性を向上させる。第１のチップ２の任意の２つの隣接するピンの間の短絡も回避でき、これはチップパッケージ構造１００の歩留りを確保する。

【0216】

いくつかの例において、図７および図８に示されているように、第３のパッド１７はパッケージ基材１の第２の表面Ｂに配置される。第３のパッド１７は金属配線層１２に位置付けられている。例えば、第３のパッド１７の数は１より大きい。

【0217】

例えば、ソルダレジスト層１３には複数のビアが設けられ、各々のビアは１つの第３のパッド１７を露出させる。

【0218】

いくつかの例において、図７および図８に示されているように、チップパッケージ構造１００は半田ボール２０をさらに備える。半田ボール２０の数は１より大きく、複数の半田ボール２０が、パッケージ基材１の第２の表面Ｂに位置付けられ、パッケージ基材１に電気的に接続される。

【0219】

任意選択で、半田ボール２０は、パッケージ基材１における第３のパッド１７に電気的に接続される。複数の半田ボール２０と複数の第３のパッド１７とは、１対１の対応で配置され得る。

【0220】

例えば、半田ボール２０は、ボール植付プロセスによって第３のパッド１７に半田付けされ得る。

【0221】

半田ボール２０は、第３のパッド１７を通じて、パッケージ基材１における金属線に電気的に接続される。この点において、半田ボール２０は、パッケージ基材１と外部との間の接合部分として供することができ、これは、チップパッケージ構造１００と外部モジュールとの間の電気接続を実現し、さらに、チップパッケージ構造１００と外部モジュールとの間の通信を実現する。

【0222】

例えば、パッケージ基材１における金属線の集積率が非常に高い場合、半田ボール２０とパッケージ基材１における金属線との間の信号伝送路は短くされ、信号伝送速度が向上させられる。

【0223】

例えば、第１のチップ２のピン（つまり、入力／出力（Ｉ／Ｏ）端子）は、パッケージ基材１と、パッケージ基材１の第２の表面Ｂに位置付けられた複数の半田ボール２０とを通じて、再分配される。この点において、チップパッケージ構造１００はファンアウトチップパッケージ構造であり、ファンアウトチップパッケージ構造は、半田ボール２０を通じて、外部モジュール（マザーボードまたは印刷回路基板など）に接続される。

【0224】

本開示の例は、電子デバイス１０００も提供する。図９に示されているように、電子デバイス１０００は、いくつかの上記の例によるチップパッケージ構造１００を備える。

【0225】

例えば、図９に示されているように、電子デバイスは、カバー板２００と、表示画面３００と、中間フレーム４００と、裏筐体５００とをさらに備え得る。

【0226】

表示画面３００は、液晶表示（ＬＣＤ）画面とでき、有機発光ダイオード（ＯＬＥＤ）表示画面、量子ドット発光ダイオード（ＱＬＥＤ）表示画面、ミニ発光ダイオード（ミニＬＥＤ）表示画面、またはマイクロ発光ダイオード（マイクロＬＥＤ）表示画面などであってもよい。ＯＬＥＤ表示画面、ＱＬＥＤ表示画面、ミニＬＥＤ表示画面、およびマイクロＬＥＤ表示画面は、すべて自発光表示画面である。

【0227】

中間フレーム４００は担持板４１０とフレーム４２０とを備え得る。電子デバイス１０００は、担持板４１０に配置される回路基板６００をさらに備え得る。チップパッケージ構造１００は、回路基板６００に配置され、回路基板６００に電気的に接続される。

【0228】

本開示による電子デバイスによって達成され得る有益な効果は、ここでは繰り返されない半導体構造の上記の有益な効果を参照することができる。

【0229】

上記の電子デバイスは、携帯電話、デスクトップコンピュータ、タブレットコンピュータ、ノートコンピュータ、サーバ、車載デバイス、ウェアラブルデバイス（スマートウォッチ、スマートブレスレット、スマートグラスなど）、モバイル電源、ゲーム機、デジタルマルチメディアプレーヤなどのいずれか１つであり得る。

【0230】

本開示の例はチップパッケージ構造の製造方法を提供し、製造方法は、例えば、いくつかの上記の例によるチップパッケージ構造１００を準備するために使用される。図１０は、本開示のいくつかの例によるチップパッケージ構造の製造方法の流れ図である。図１１Ａ～図１１Ｅ、図１２Ａ～図１２Ｃ、図１３Ａ～図１３Ｃ、および図１４Ａ～図１４Ｃはそれぞれ、いくつかの例によるチップパッケージ構造の製造方法におけるステップに対応する構造断面図である。図１０に示されるステップが排他的ではなく、他のステップが、任意の示されたステップの前、後、またはステップ同士の間に実行され得ることは、理解されるべきである。また、これらのステップのうちのいくつかは、同時に実行されてもよい、または、図１０に示されている順番と異なる順番で実行されてもよい。

【0231】

図１０に示されているように、上記の製造方法は、以下のステップＳ１～Ｓ４を含む。

【0232】

Ｓ１：図１１Ａに示されているように、パッケージ基材１が提供される。

【0233】

例えば、パッケージ基材１の構造は、ここでは繰り返されないいくつかの上記の例における図示を参照することができる。

【0234】

Ｓ２：図１１Ｂおよび図１２Ａに示されているように、伝導性ピラー６がパッケージ基材１の第１の表面Ａに形成され、伝導性ピラー６はパッケージ基材１に電気的に接続される。

【0235】

例えば、伝導性ピラー６は、スパッタリングプロセスまたは電気めっきプロセスによって形成できる。伝導性ピラー６の材料は、銅、アルミニウム、銀、または錫のうちの少なくとも１つを含み得る。

【0236】

Ｓ３：図１１Ｃに示されているように、第１のチップ２が、パッケージ基材１の第１の表面Ａに配置される。第１のチップ２はパッケージ基材１に電気的に接続される。

【0237】

例えば、第１のチップ２とパッケージ基材１との接続方法は、ここでは繰り返されないいくつかの上記の例における図示を参照することができる。

【0238】

Ｓ４：図１１Ｄに示されているように、第２のチップ４が、パッケージ基材１から離れる方の伝導性ピラー６および第１のチップ２の側方に配置される。第２のチップ４は伝導性ピラー６に電気的に接続される。

【0239】

例えば、パッケージ基材１における伝導性ピラー６の正投影が、パッケージ基材１における第１のチップ２または第２のチップ４の正投影内に位置付けられる。

【0240】

本開示の先の例において開示されている製造方法は、ここでは繰り返されないいくつかの上記の例によるチップパッケージ構造１００と同じ構造および同じ有益な効果を有する。

【0241】

上記の製造方法のいくつかのステップが、同時に実行されてもよい、または、図１０に示されている順番と異なる順番で実行されてもよいことは、留意されるべきである。例えば、上記のステップＳ２とＳ３とは逆にされてもよく、つまり、最初に第１のチップ２がパッケージ基材１の第１の表面Ａに配置され、次に伝導性ピラー６がパッケージ基材１の第１の表面Ａに形成される。

【0242】

いくつかの例において、上記のステップＳ２の後、上記の製造方法はＳ１０～Ｓ２０をさらに含む。

【0243】

Ｓ１０：図１２Ｂに示されているように、パッケージ膜０７が第１のチップ２および伝導性ピラー６に形成され、パッケージ膜０７は第１のチップ２および伝導性ピラー６を覆う。

【0244】

本開示の例は、パッケージ膜０７を形成するために、化学蒸着（ＣＶＤ）または物理蒸着（ＰＶＤ）を使用することができる。パッケージ膜の厚さは、伝導性ピラーの高さおよび第１のチップの厚さより大きく、つまり、パッケージ基材に対して、パッケージ基材から離れる方のパッケージ膜の側方における表面が、パッケージ基材から離れる方の伝導性ピラーの側方における表面より高く、パッケージ基材から離れる方の第１のチップの側方における表面より高い。

【0245】

Ｓ２０：図１２Ｃに示されているように、パッケージ膜０７は、伝導性ピラー６を露出させるために薄くさせられ、残りのパッケージ膜０７はパッケージ層７を形成し、パッケージ層７は第１のチップ２を覆う。

【0246】

例えば、パッケージ膜０７は、機械的な研磨、化学機械的平坦化、ウェットエッチング、および他の薄化プロセスによって薄くさせることができる。上記のステップＳ２０において、パッケージ膜を薄くするプロセスにおいて、伝導性ピラー６の高さは、伝導性ピラー６が露出させられることを確保するために低くさせられてもよく、それによって、伝導性ピラー６と第２のチップ４との間に電気接続を作り出すのを向上させる。

【0247】

明確には、第１のチップ２および伝導性ピラー６を覆うパッケージ膜０７は、成形プロセスを通じて、成形材料によって形成され得る。

【0248】

いくつかの例において、上記のステップＳ２はＳ２１～Ｓ２３を含む。

【0249】

Ｓ２１：図１３Ａに示されているように、パッケージ層７は第１のチップ２において形成され、パッケージ層７は第１のチップ２を覆う。

【0250】

明確には、覆うパッケージ層７は、成形プロセスを通じて成形材料によって形成されてもよい。

【0251】

Ｓ２２：図１３Ｂに示されているように、ビア７１がパッケージ層７に形成されており、ビア７１は第２のパッド１５を露出させる。

【0252】

本開示の例において、ビア７１はエッチングプロセスを通じて形成され得る。ビア７１の形は、例えば円柱など、柱状であり得る。ビア７１の形は、他の不規則な形であってもよく、これは本開示の例によって限定されない。

【0253】

Ｓ２３：図１３Ｃに示されているように、伝導性材料が、伝導性ピラー６を形成するためにビアにおいて充填される。

【0254】

一例において、伝導性ピラー６の材料は錫などであり得る。この点において、半田ボールは、ビアにおいて充填されてもよく、上記の伝導性ピラー６である半田ピラーを形成するためにリフローされてもよい。

【0255】

いくつかの例において、図１１Ｄに示されているように、上記の製造方法は、第１の充填部分８を形成するために、パッケージ層７と第２のチップ４との間に第１の絶縁材料を充填するステップをさらに含み、第１の充填部分８は第２のチップ４の各々のピンを包囲する。

【0256】

一例において、第１の充填部分８はパッケージ層７と第２のチップ４との間に位置付けられ、第２のチップ４は第１の充填部分８を覆う。代替で、第１の充填部分８は、パッケージ層７と第２のチップ４との間だけでなく、第２のチップ４の両方の側方においても位置付けられ、パッケージ基材１への第２のチップ４の正投影は、パッケージ基材１への第１の充填部分８の正投影の範囲内に位置付けられる。

【0257】

第１の充填部分８は、第２のチップ４のいずれかの２つの隣接するピンの間の短絡を回避するように、２つの隣接するピンの間に充填される。

【0258】

一例において、第１の絶縁材料はエポキシ樹脂材料などであり得る。

【0259】

本例において、パッケージ層７と第２のチップ４との間に第１の充填部分８を配置することによって、支持が第２のチップ４のために提供され得るだけでなく、第２のチップ４とパッケージ層７との間の結合力も高められ、これは、第２のチップ４の構造安定性を確保し、第２のチップ４の任意の２つの隣接するピンの間の短絡を回避もし、それによってチップパッケージ構造１００の歩留りをさらに確保する。

【0260】

いくつかの例において、上記製造方法は、電磁遮蔽層９を形成するステップをさらに含み、電磁遮蔽層９は、図１１Ｅに示されているように、第２のチップ４だけでなくパッケージ層７の側方も少なくとも覆う。

【0261】

一例において、電磁遮蔽層９は、非常に大きい透磁率を伴う強磁性材料（鋼鉄など）から作られ、電磁遮蔽層９は、その覆った領域を電磁的に遮蔽することができる。

【0262】

本開示の例では、電磁遮蔽層９は、噴霧、電気めっき、真空スパッタリングなどを用いて、第２のチップ４だけでなくパッケージ層７の側方に形成され得る。例えば、強磁性材料が、電磁遮蔽層９を形成するために、第２のチップ４だけでなくパッケージ層７の側方に噴霧されてもよい。

【0263】

電磁遮蔽層９を配置することで、第１のチップ２および第２のチップ４は、電磁干渉を受けることから効果的に防止でき、それによって、チップパッケージ構造１００の抗電磁干渉能力を向上させることができる。

【0264】

いくつかの例において、第２のチップ４は複数のサブチップ４２を備える。この点において、上記のステップＳ４はＳ４１～Ｓ４２を含む。

【0265】

Ｓ４１：図１４Ａに示されているように、複数のサブチップ４２は、第２のチップ４を形成するために、サブチップ４２の厚さ方向に沿って連続的に重ねられる。

【0266】

例えば、複数のサブチップ４２は、パッケージ基材１から垂直に離れる方向に沿って連続して重ねられる。例えば、複数のサブチップの種類は同じであり、任意選択で、複数のサブチップはすべてメモリチップである。

【0267】

いくつかの例において、分離構造４３が２つの隣接するサブチップ４２の間に配置される。分離構造４３の材料は接着材料であり得る。２つの隣接するサブチップ４２は接着材料によって重ねられる。

【0268】

いくつかの例において、複数のサブチップ４２の複数の接続関係があってもよく、詳細は、いくつかの先の例における図示を参照でき、ここでは繰り返されない。

【0269】

Ｓ４２：図１４Ｂに示されているように、第２のチップ４は、伝導性ピラー６に電気的に接続されるように、パッケージ基材１から離れる方の伝導性ピラー６の端に半田付けされる。

【0270】

いくつかの例において、図１４Ｃに示されているように、上記のステップＳ４２の後、電磁遮蔽層９が形成されてもよく、電磁遮蔽層９は、複数のサブチップ４２と、パッケージ層７の側方とを少なくとも覆う。

【0271】

本例では、第２のチップ４を形成するために複数のサブチップ４２を重ねることで、チップパッケージ構造１００の集積度を向上させることができ、チップパッケージ構造１００の製品性能が、小さいパッケージ体積を確保することに基づいて向上させられることができる。

【0272】

いくつかの例において、第１のチップ２を配置した後で、第２のチップ４を配置する前に、上記の製造方法は、第２の充填部分１０を形成するために、パッケージ基材１と第１のチップ２との間に第２の絶縁材料を充填するステップをさらに含み、第２の充填部分１０は、図１１Ｃに示されているように、第１のチップ２の各々のピンを包囲する。

【0273】

第２の充填部分１０は、第１のチップ２のいずれかの２つの隣接するピンの間の短絡を回避するように、２つの隣接するピンの間に充填される。

【0274】

いくつかの例において、第２の絶縁材料はエポキシ樹脂材料などであり得る。この点において、本例では、パッケージ基材１と第１のチップ２との間に第２の充填部分１０を配置することによって、支持が第１のチップ２のために提供され得るだけでなく、第１のチップ２とパッケージ基材１との間の結合力も向上させられ、第１のチップ２の構造安定性が確保される。第１のチップ２の任意の２つの隣接するピンの間の短絡も回避でき、これはチップパッケージ構造１００の歩留りを確保する。

【0275】

いくつかの例において、第３のパッド１７はパッケージ基材１の第２の表面Ｂに配置される。第１の表面Ａと第２の表面Ｂとは互いに反対である。パッケージ層７を形成する前または後、上記の製造方法は、半田ボール２０をパッケージ基材１の第２の表面Ｂに形成することをさらに含み、半田ボール２０は、図１１Ｄに示されているように、第３のパッド１７に電気的に接続される。

【0276】

いくつかの例において、半田ボール２０は、ボール植付プロセスによって第３のパッド１７に半田付けされ得る。

【0277】

いくつかの例において、半田ボール２０の数は１より大きく、複数の半田ボール２０は、ボール格子配列（ＢＧＡ）を形成することができ、ボール格子配列は、チップパッケージ構造１００と外部との間の接合部分として供することができる。

【0278】

前述のことは本開示の単なる特定の実施であり、本開示の保護の範囲はこれに限定されない。本開示で開示されている技術範囲内の当業者が容易に考えられる変更または代用は、本開示の保護の範囲内で網羅されるべきである。そのため、本開示の保護の範囲は、請求項の保護の範囲に基づかれるべきである。

【符号の説明】

【0279】

１、１’ パッケージ基材
２、２’ 第１のチップ
３’ 第２のチップ
４ 第２のチップ
６ 伝導性ピラー
７ パッケージ層
０７ パッケージ膜
８ 第１の充填部分
９ 電磁遮蔽層
１０ 第２の充填部分
１１ 誘電層
１２ 金属配線層
１３ ソルダレジスト層
１４ 第１のパッド
１５ 第２のパッド
１６ 接地線
１７ 第３のパッド
２０ 半田ボール
３０ 伝導性構造
３１ 電線
４０ 本体
４１ ピン
４２ サブチップ
４３ 分離構造
４４ 第２のチップセット
６１ 第１のパッド
７１ ビア
１００、１００’ チップパッケージ構造
４０１ サブピン
４０２ 第２のパッド
４３１ 第３のパッド
２００ カバー板
３００ 表示画面
４００ 中間フレーム
４１０ 担持板
４２０ フレーム
５００ 裏筐体
６００ 回路基板
１０００ 電子デバイス
Ａ 第１の表面
Ｂ 第２の表面

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11A】

【図11B】

【図11C】

【図11D】

【図11E】

【図12A】

【図12B】

【図12C】

【図13A】

【図13B】

【図13C】

【図14A】

【図14B】

【図14C】

【手続補正書】

【提出日】2023-06-26

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

第１の表面を有するパッケージ基材と、
前記パッケージ基材の前記第１の表面に位置付けられ、前記パッケージ基材に電気的に接続される第１のチップと、
前記パッケージ基材の前記第１の表面に位置付けられ、前記パッケージ基材に電気的に接続される伝導性ピラーと、
前記パッケージ基材から離れる方の前記第１のチップおよび前記伝導性ピラーの側方に位置付けられ、前記伝導性ピラーに電気的に接続される第２のチップであって、前記パッケージ基材における前記伝導性ピラーの正投影が、前記パッケージ基材における前記第１のチップまたは前記第２のチップの正投影の範囲内に位置付けられる、第２のチップと
を備えるチップパッケージ構造。

【請求項2】

前記チップパッケージ構造はパッケージ層をさらに備え、
前記パッケージ層は、前記パッケージ基材と前記第２のチップとの間に位置付けられ、前記第１のチップを覆い、前記伝導性ピラーの側方を包囲する、請求項１に記載のチップパッケージ構造。

【請求項3】

前記パッケージ基材における前記第２のチップの正投影が、前記パッケージ基材における前記パッケージ層の正投影の範囲内に位置付けられる、請求項２に記載のチップパッケージ構造。

【請求項4】

前記チップパッケージ構造は第１の充填部分をさらに備え、
前記第１の充填部分の少なくとも一部が前記パッケージ層と前記第２のチップとの間に位置付けられ、前記第１の充填部分は前記第２のチップの各々のピンを包囲する、請求項２に記載のチップパッケージ構造。

【請求項5】

前記チップパッケージ構造は電磁遮蔽層をさらに備え、
前記電磁遮蔽層は、前記第２のチップだけでなく前記パッケージ層の側方も少なくとも覆う、請求項２に記載のチップパッケージ構造。

【請求項6】

前記パッケージ基材は少なくとも１つの接地線を備え、
前記電磁遮蔽層は、前記パッケージ基材の側方も覆い、前記接地線に電気的に接続される、請求項５に記載のチップパッケージ構造。

【請求項7】

前記第２のチップは、前記パッケージ基材から垂直に離れる方向において連続的に重ねられる複数のサブチップを備える、請求項１に記載のチップパッケージ構造。

【請求項8】

２つの隣接するサブチップが互いと電気的に接続される、請求項７に記載のチップパッケージ構造。

【請求項9】

前記パッケージ基材の近くの前記複数のサブチップのうちの１つが前記伝導性ピラーに電気的に接続され、前記複数のサブチップのうちの他のものが、電線によって前記パッケージ基材に電気的に接続される、請求項７に記載のチップパッケージ構造。

【請求項10】

前記パッケージ基材に近い方の前記第２のチップの側方における表面が、前記パッケージ基材の前記第１の表面に対して、前記パッケージ基材から離れる方の前記第１のチップの側方における表面より高い、請求項１に記載のチップパッケージ構造。

【請求項11】

前記パッケージ基材に近い方の前記第２のチップの前記側方における前記表面と、前記パッケージ基材の前記第１の表面との間の距離がｈ１であり、前記パッケージ基材から離れる方の前記第１のチップの前記側方における前記表面と、前記パッケージ基材の前記第１の表面との間の距離がｈ２であり、ｈ１とｈ２とは以下の条件を満たす、請求項１０に記載のチップパッケージ構造。

【数1】

【請求項12】

前記伝導性ピラーの数が１より大きく、複数の伝導性ピラーは、前記第１のチップの２つの相対する側方に少なくとも位置付けられる、請求項１に記載のチップパッケージ構造。

【請求項13】

前記チップパッケージ構造は第２の充填部分をさらに備え、
前記第２の充填部分の少なくとも一部が前記パッケージ基材と前記第１のチップとの間に位置付けられ、前記第２の充填部分は前記第１のチップの各々のピンを包囲する、請求項１に記載のチップパッケージ構造。

【請求項14】

前記パッケージ基材は、前記第１の表面の反対に第２の表面を有し、
前記チップパッケージ構造は、前記パッケージ基材の前記第２の表面に位置付けられ、前記パッケージ基材に電気的に接続される半田ボールをさらに備える、請求項１に記載のチップパッケージ構造。

【請求項15】

第１の表面を有するパッケージ基材と、
前記パッケージ基材の前記第１の表面に配置され、前記パッケージ基材に電気的に接続される第１のチップと、
前記パッケージ基材から離れる方の前記第１のチップの側方に位置付けられ、前記パッケージ基材に電気的に接続され、前記パッケージ基材から垂直に離れる方向において連続的に重ねられる複数の第２のチップを備える第２のチップセットと
を備えるチップパッケージ構造。

【請求項16】

２つの隣接する第２のチップが互いと電気的に接続される、請求項１５に記載のチップパッケージ構造。

【請求項17】

前記チップパッケージ構造はパッケージ層をさらに備え、
前記パッケージ層は、前記パッケージ基材と前記第２のチップセットとの間に位置付けられ、前記第１のチップを覆う、請求項１５に記載のチップパッケージ構造。

【請求項18】

前記チップパッケージ構造は電磁遮蔽層をさらに備え、
前記電磁遮蔽層は、前記第２のチップセットだけでなく前記パッケージ層の側方も少なくとも覆う、請求項１７に記載のチップパッケージ構造。

【請求項19】

前記パッケージ基材に近い方の前記第２のチップセットの側方における表面が、前記パッケージ基材の前記第１の表面に対して、前記パッケージ基材から離れる方の前記第１のチップの側方における表面より高い、請求項１５に記載のチップパッケージ構造。

【請求項20】

チップパッケージ構造の製造方法であって、
第１の表面を有するパッケージ基材を提供するステップと、
前記パッケージ基材に電気的に接続される伝導性ピラーを前記パッケージ基材の前記第１の表面に形成するステップと、
前記パッケージ基材に電気的に接続される第１のチップを前記パッケージ基材の前記第１の表面に配置するステップと、
前記伝導性ピラーに電気的に接続される第２のチップを、前記パッケージ基材から離れる方の前記伝導性ピラーおよび前記第１のチップの側方に配置するステップであって、前記パッケージ基材における前記伝導性ピラーの正投影が、前記パッケージ基材における前記第１のチップまたは前記第２のチップの正投影の範囲内に位置付けられる、ステップと
を含む製造方法。

【国際調査報告】