特表 2024-546868 ＤＲＡＭインターフェース較正のための可変ティック

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-12-26

(54)【発明の名称】ＤＲＡＭインターフェース較正のための可変ティック

(51)【国際特許分類】

   G06F 12/00 20060101AFI20241219BHJP

   G11C 7/10 20060101ALI20241219BHJP

   G11C 11/4096 20060101ALI20241219BHJP

【ＦＩ】

G06F12/00 564D

G11C7/10 520

G11C7/10 460

G11C11/4096 550

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024535502

(86)(22)【出願日】2022-12-15

(85)【翻訳文提出日】2024-07-09

(86)【国際出願番号】 US2022053070

(87)【国際公開番号】W WO2023129398

(87)【国際公開日】2023-07-06

(31)【優先権主張番号】17/564,426

(32)【優先日】2021-12-29

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】アンワル カシェム

(72)【発明者】

【氏名】クレイグ ダニエル イートン

(72)【発明者】

【氏名】ポウヤ ナジャフィ アシュティアニ

【テーマコード（参考）】

5B160

5M024

【Ｆターム（参考）】

5B160CC01

5M024AA44

5M024AA49

5M024BB03

5M024BB34

5M024JJ03

5M024JJ36

5M024PP07

(57)【要約】

メモリインターフェースシステムが、動的に変化するトレーニングクロックを使用して、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）とのインターフェースを較正するための方法及びシステムが開示される。開示される技術は、第１のパルスレートのクロック信号を有するシステムクロックを受信することを含む。開示される技術は、次いで、インターフェースのトレーニング中に、第１のパルスレートのクロック信号からトレーニングクロックを生成することであって、トレーニングクロックは、第２のパルスレートのクロック信号を有することと、生成されたトレーニングクロックに基づいて、アドレスデータを含むコマンド信号をＤＲＡＭに送信することと、を含む。
【選択図】図３

【特許請求の範囲】

【請求項1】

メモリインターフェースシステムが、動的に変化するトレーニングクロックを使用して、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）とのインターフェースを較正するための方法であって、
第１のパルスレートのクロック信号を有するシステムクロックを受信することと、
前記インターフェースのトレーニング中に、
前記第１のパルスレートのクロック信号からトレーニングクロックを生成することであって、前記トレーニングクロックは、第２のパルスレートのクロック信号を有する、ことと、
生成された前記トレーニングクロックに基づいて、アドレスデータを含むコマンド信号を前記ＤＲＡＭに送信することと、を含む、
方法。

【請求項2】

前記第２のパルスレートは、前記ＤＲＡＭの変更されたクロック周波数に一致する、
請求項１の方法。

【請求項3】

前記第１のパルスレートで生成された対応するコマンド信号のコマンド状態を繰り返すことによって、前記第２のパルスレートのコマンド信号を生成することを含む、
請求項１の方法。

【請求項4】

前記第２のパルスレートは、前記ＤＲＡＭのアドレスピンと前記システムの対応するピンとを接続する配線にわたって伝送される信号の伝搬時間に関連する遅延範囲に基づいて決定される、
請求項１の方法。

【請求項5】

前記ＤＲＡＭのそれぞれのアドレスピンに送信される前記アドレスデータに関連する伝搬遅延を決定することを含む、
請求項１の方法。

【請求項6】

前記伝搬遅延のうち何れかは、前記第２のパルスレートの前記トレーニングクロックを使用してそれぞれのアドレスピンに送信された前記アドレスデータをキャプチャするフィードバック信号の読み取り値に基づいて決定される、
請求項５の方法。

【請求項7】

決定された伝搬遅延に基づいて、前記それぞれのアドレスピンに送信されるアドレスデータを整列させることを含む、
請求項５の方法。

【請求項8】

前記インターフェースのトレーニング中に、
前記第１のパルスレートの前記クロック信号からトレーニングクロックを生成することであって、前記トレーニングクロックは、第３のパルスレートのクロック信号を有する、ことと、
生成された前記トレーニングクロックに基づいて、前記ＤＲＡＭにデータを送信することと、を含む、
請求項１の方法。

【請求項9】

動的に変化するトレーニングクロックを使用して、ＤＲＡＭとのインターフェースを較正するためのメモリインターフェースシステムであって、
少なくとも１つのプロセッサと、
命令を記憶するメモリと、を備え、
前記命令は、前記少なくとも１つのプロセッサによって実行されると、
第１のパルスレートのクロック信号を有するシステムクロックを受信することと、
前記インターフェースのトレーニング中に、
前記第１のパルスレートのクロック信号からトレーニングクロックを生成することであって、前記トレーニングクロックは、第２のパルスレートのクロック信号を有する、ことと、
生成された前記トレーニングクロックに基づいて、アドレスデータを含むコマンド信号を前記ＤＲＡＭに送信することと、
を前記プロセッサに行わせる、
メモリインターフェースシステム。

【請求項10】

前記第２のパルスレートは、前記ＤＲＡＭの変更されたクロック周波数に一致する、
請求項９のメモリインターフェースシステム。

【請求項11】

前記命令は、
前記第１のパルスレートで生成された対応するコマンド信号のコマンド状態を繰り返すことによって、前記第２のパルスレートのコマンド信号を生成することを前記プロセッサに行わせる、
請求項９のメモリインターフェースシステム。

【請求項12】

前記第２のパルスレートは、前記ＤＲＡＭのアドレスピンと前記システムの対応するピンとを接続する配線にわたって伝送される信号の伝搬時間に関連する遅延範囲に基づいて決定される、
請求項９のメモリインターフェースシステム。

【請求項13】

前記命令は、
前記ＤＲＡＭのそれぞれのアドレスピンに送信される前記アドレスデータに関連する伝搬遅延を決定することを前記プロセッサに行わせ、
前記伝搬遅延のうち何れかは、前記第２のパルスレートの前記トレーニングクロックを使用してそれぞれのアドレスピンに送信された前記アドレスデータをキャプチャするフィードバック信号の読み取り値に基づいて決定される、
請求項９のメモリインターフェースシステム。

【請求項14】

前記命令は、
決定された伝搬遅延に基づいて、前記それぞれのアドレスピンに送信されるアドレスデータを整列させることを前記プロセッサに行わせる、
請求項１３のメモリインターフェースシステム。

【請求項15】

動的に変化するトレーニングクロックを使用して、ＤＲＡＭとのインターフェースを較正するための方法を実施するために、少なくとも１つのプロセッサによって実行可能な命令を含むコンピュータ可読記憶媒体であって、
前記方法は、
第１のパルスレートのクロック信号を有するシステムクロックを受信することと、
前記インターフェースのトレーニング中に、
前記第１のパルスレートのクロック信号からトレーニングクロックを生成することであって、前記トレーニングクロックは、第２のパルスレートのクロック信号を有する、ことと、
生成された前記トレーニングクロックに基づいて、アドレスデータを含むコマンド信号を前記ＤＲＡＭに送信することと、を含む、
コンピュータ可読記憶媒体。

【請求項16】

前記第２のパルスレートは、前記ＤＲＡＭの変更されたクロック周波数に一致する、
請求項１５のコンピュータ可読記憶媒体。

【請求項17】

前記第１のパルスレートで生成された対応するコマンド信号のコマンド状態を繰り返すことによって、前記第２のパルスレートのコマンド信号を生成することを含む、
請求項１５のコンピュータ可読記憶媒体。

【請求項18】

前記第２のパルスレートは、前記ＤＲＡＭのアドレスピンと前記システムの対応するピンとを接続する配線にわたって伝送される信号の伝搬時間に関連する遅延範囲に基づいて決定される、
請求項１５のコンピュータ可読記憶媒体。

【請求項19】

前記ＤＲＡＭのそれぞれのアドレスピンに送信される前記アドレスデータに関連する伝搬遅延を決定することを含み、
前記伝搬遅延のうち何れかは、前記第２のパルスレートの前記トレーニングクロックを使用してそれぞれのアドレスピンに送信された前記アドレスデータをキャプチャするフィードバック信号の読み取り値に基づいて決定される、
請求項１５のコンピュータ可読記憶媒体。

【請求項20】

決定された伝搬遅延に基づいて、前記それぞれのアドレスピンに送信されるアドレスデータを整列させることを含む、
請求項１９のコンピュータ可読記憶媒体。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
本願は、２０２１年１２月２９日に出願された米国特許出願第１７／５６４，４２６号の利益を主張するものであり、その内容は、参照により本明細書に組み込まれる。

【0002】

２０２１年１２月２９日に出願された「ＤＲＡＭ ｓｐｅｃｉｆｉｃ ｉｎｔｅｒｆａｃｅ ｃａｌｉｂｒａｔｉｏｎ ｖｉａ ｐｒｏｇｒａｍｍａｂｌｅ ｔｒａｉｎｉｎｇ ｓｅｑｕｅｎｃｅｓ」と題する米国特許出願第１７／５６４，３２７号は、その全体が、参照により本明細書に組み込まれる。

【背景技術】

【0003】

処理ユニットは、動作中に使用されるデータ及び命令を記憶するためのメモリデバイスに依存する。メモリデバイス、例えば、ダイナミックランダムアクセスメモリ（dynamic random-access memory、ＤＲＡＭ）へのアクセスは、メモリ物理層、すなわち、メモリインターフェース（又はＰＨＹ）によって制御される。コンピューティング環境における及び製造時の（ＤＲＡＭ、ＤＲＡＭにアクセスする処理ユニット、及び、それらの間の通信リンクに関連付けられる）変動に起因して、ＤＲＡＭへの及びＤＲＡＭからのデータパス内の回路を制御する動作パラメータは、周期的に較正される必要がある。このような較正は、ＤＲＡＭへのメモリインターフェースのトレーニングを通じて実施される。多くの場合、較正は、異なるクロック周波数での動作中に実施される必要があり、したがって、１つのクロックパルスレート又は周波数から別のクロックパルスレート又は周波数へのシームレスな遷移を可能にする技術が必要とされる。

【0004】

添付の図面と共に例として与えられる以下の説明から、より詳細な理解を得ることができる。

【図面の簡単な説明】

【0005】

【図1】本開示の１つ以上の特徴を実装することができる例示的なデバイスのブロック図である。

【図2】本開示の１つ以上の特徴を実装することができる、図１のデバイスによって用いることができる例示的なメモリインターフェースシステムのブロック図である。

【図3】本開示の１つ以上の特徴を実装することができる、動的に変化するトレーニングクロックを使用して、ＤＲＡＭとのインターフェースを較正するための例示的なシステムの機能ブロック図である。

【図4】本開示の１つ以上の特徴を実装することができる、ＤＲＡＭのそれぞれのアドレスピンにおいて受信されるアドレスデータにおける遅延を示す図である。

【図5】本開示の１つ以上の特徴を実装することができる、ＤＲＡＭのそれぞれのアドレスピンにおいて受信されるアドレスデータの整列を示す図である。

【図6】本開示の１つ以上の特徴を実装することができる、動的に変化するトレーニングクロックを使用して、ＤＲＡＭとのインターフェースを較正するための例示的な方法のフローチャートである。

【発明を実施するための形態】

【0006】

メモリインターフェースシステム及びそれに接続されたＤＲＡＭに存在するデータパスのプログラム可能な加速トレーニングのためのシステム及び方法が提供される。システムは、プログラム可能なファームウェアに実装された、トレーニング動作をオーケストレーション（orchestrates）するシーケンサを含む。シーケンサは、他のシステムコマンドとインラインのＤＲＡＭコマンド（すなわち、コマンド）をスケジュールするように構成される。コマンドは、ＤＲＡＭが較正されるトレーニング周波数に一致するように、トレーニング動作中に動的に変更され得るレートで、システムデータパスを介してＤＲＡＭに送信される。アドレスチャネルをトレーニングする場合、トレーニング周波数は、アドレスデータをＤＲＡＭのアドレスピンに供給する配線に沿った信号伝搬時間によって導入される遅延の不確実性に適応するように動的に低減され得る。本明細書で開示されるように、システムは、トレーニングクロックとＤＲＡＭコマンドのレートとを独立して制御することができる。

【0007】

本開示で開示される態様は、メモリインターフェースシステムによって、動的に変化するトレーニングクロックを使用して、ＤＲＡＭとのインターフェースを較正するための方法について説明する。方法は、第１のパルスレートでクロック信号を有するシステムクロックを受信することを含む。次いで、インターフェースのトレーニング中に、方法は、第１のパルスレートでクロック信号から、トレーニングクロックであって、第２のパルスレートでクロック信号を有する、トレーニングクロックを生成することと、生成されたトレーニングクロックに基づいて、アドレスデータを含むコマンド信号をＤＲＡＭに送信することと、を更に含む。

【0008】

また、本開示で開示される態様は、動的に変化するトレーニングクロックを使用して、ＤＲＡＭとのインターフェースを較正するためのメモリインターフェースシステムについて説明する。システムは、少なくとも１つのプロセッサと、命令を記憶するメモリと、を備える。命令は、少なくとも１つのプロセッサによって実行された場合に、プロセッサに、第１のパルスレートでクロック信号を有するシステムクロックを受信させる。次いで、インターフェースのトレーニング中に、命令は、プロセッサに、第１のパルスレートでクロック信号から、トレーニングクロックであって、第２のパルスレートでクロック信号を有する、トレーニングクロックを生成させ、生成されたトレーニングクロックに基づいて、アドレスデータを含むコマンド信号をＤＲＡＭに送信させる。

【0009】

更に、本開示で開示される態様は、動的に変化するトレーニングクロックを使用して、ＤＲＡＭとのインターフェースを較正するための方法を実施するために、少なくとも１つのプロセッサによって実行可能な命令を含む非一時的なコンピュータ可読記憶媒体について説明する。方法は、第１のパルスレートでクロック信号を有するシステムクロックを受信することを含む。次いで、インターフェースのトレーニング中に、方法は、第１のパルスレートでクロック信号から、トレーニングクロックであって、第２のパルスレートでクロック信号を有する、トレーニングクロックを生成することと、生成されたトレーニングクロックに基づいて、アドレスデータを含むコマンド信号をＤＲＡＭに送信することと、を更に含む。

【0010】

図１は、本開示の１つ以上の特徴を実装することができる例示的なデバイス１００のブロック図である。デバイス１００は、例えば、コンピュータ、ゲームデバイス、ハンドヘルドデバイス、セットトップボックス、テレビ、携帯電話、又は、タブレットコンピュータであってよい。デバイス１００は、プロセッサ１１０、加速処理ユニット（accelerated processing unit、ＡＰＵ）１２０、ストレージ１３０、入力デバイス１４０、メモリ１５０、及び、出力デバイス１６０を含み得る。また、デバイス１００は、入力ドライバ１４５及び出力ドライバ１６５を含み得る。プロセッサ１１０及びＡＰＵ１２０は、それぞれ、中央処理ユニット（central processing unit、ＣＰＵ）の１つ以上のコア及びＡＰＵの１つ以上のコアを表すことができる。プロセッサ１１０、ＡＰＵ１２０及びメモリ１５０、又は、それらのサブセットは、同じダイ上又は個別のダイ上に位置し得る。一態様では、デバイス１００は、図１に示されていない追加の構成要素を含み得る。

【0011】

ＡＰＵ１２０は、グラフィックス処理ユニット（graphics processing unit、ＧＰＵ）、すなわち、例えば、単一命令複数データ（single instruction multiple data、ＳＩＭＤ）パラダイムに従って計算を実施するように構成された１つ以上の並列処理ユニットを備えるシェーダシステムを表すことができる。ＡＰＵ１２０は、計算コマンド及びグラフィックスレンダリングコマンドを処理し、及び／又は、ディスプレイ（出力デバイス１６０）に出力を提供するために、プロセッサ１１０からこれらの計算及びグラフィックスレンダリングコマンドを受け入れるように構成され得る。

【0012】

ストレージ１３０は、固定又はリムーバブルストレージ（例えば、ハードディスクドライブ、ソリッドステートドライブ、光ディスク、フラッシュドライブ）を含むことができる。入力デバイス１４０は、例えば、キーボード、キーパッド、タッチスクリーン、タッチパッド、検出器、マイクロフォン、加速度計、ジャイロスコープ、生体認証スキャナ、又は、ネットワーク接続（例えば、無線ＩＥＥＥ８０２信号の受信のための無線ローカルエリアネットワークカード）を表すことができる。出力デバイス１６０は、例えば、ディスプレイ、スピーカ、プリンタ、触覚フィードバックデバイス、１つ以上のライト、アンテナ、又は、ネットワーク接続（例えば、無線ＩＥＥＥ８０２信号の伝送のための無線ローカルエリアネットワークカード）を表すことができる。一態様では、入力ドライバ１４５は、プロセッサ１１０（又はＡＰＵ１２０）及び入力デバイス１４０と通信し、入力デバイス１４０からプロセッサ１１０（又はＡＰＵ１２０）への入力の受信を容易にする。別の態様では、出力ドライバ１６５は、プロセッサ１１０（又はＡＰＵ１２０）及び出力デバイス１６０と通信し、プロセッサ１１０（又はＡＰＵ１２０）から出力デバイス１６０への出力の送信を容易にする。

【0013】

メモリ１５０は、ランダムアクセスメモリ（random access memory、ＲＡＭ）、スタティックランダムアクセスメモリ（static random-access memory、ＳＲＡＭ）、ダイナミックランダムアクセス（ＤＲＡＭ）、キャッシュ、又は、それらの組み合わせを含む揮発性又は不揮発性メモリ表すことができる。メモリ１５０は、システム構成要素（例えば、プロセッサ１１０又はＡＰＵ１２０）によるＤＲＡＭ１５４へのアクセスを容易にすることができるメモリインターフェース１５２を備える。メモリインターフェース１５２は、ＤＲＡＭ１５４に対する読み取り、書き込み、リフレッシュ、及び、構成等の動作を行う。また、メモリインターフェース１５２は、本明細書で説明するように、内部データパス及び外部データパスの何れの動作パラメータが設定されているかに基づいて、トレーニングを実施する。

【0014】

図２は、本開示の１つ以上の特徴を実装することができる、図１のデバイスによって用いることができる例示的なメモリシステム２００のブロック図である。システム２００は、ＤＲＡＭ２６０（例えば、図１に示されるＤＲＡＭ１５４）にアクセスするように構成されたメモリインターフェースシステム２１０（例えば、図１に示されるメモリインターフェース１５２）を含む。ＤＲＡＭ２６０は、ＤＤＲ４～ＤＤＲ６、ＬＰＤＤＲ４～ＬＰＤＤＲ６、ＧＤＤＲ７、又は、ＨＢＭ３等の様々なＤＲＡＭ技術を表すことができる。メモリインターフェースシステム２１０は、マイクロコントローラ２２０、トレーニングエンジン２３０、及び、内部データパス２４０を含む。マイクロコントローラ２２０、トレーニングエンジン２３０及び内部データパス２４０は、直接及び／又はシステム２１０の内部バス２５０を介して通信可能に接続される。システム２１０の機能は、本明細書で説明されるように、ハードウェア、ファームウェア、ソフトウェア又はそれらの組み合わせにおいて、マイクロコントローラ２２０、トレーニングエンジン２３０及び内部データパス２４０といった構成要素によって実装され得る。

【0015】

マイクロコントローラ２２０は、トレーニングエンジン２３０によって行われるトレーニング動作を開始するように構成される。マイクロコントローラ２２０は、ホスト１００（例えば、プロセッサ１１０又はＡＰＵ１２０）によって送信された信号、電源投入、クロック周波数の変化、電力状態の遷移（例えば、アイドル状態とアクティブ状態との間）等のイベントに応じて、又は、所定の周波数で周期的にトレーニング動作を開始すること及び／又はシステム２１０の状態レジスタを設定することができる。

【0016】

内部データパス２４０は、較正器２４１と、受信器２４６に結合されたインバウンド先入れ先出し（first-in-first-out、ＦＩＦＯ）スタック２４２と、伝送器２４８に結合されたアウトバウンドＦＩＦＯスタック２４４と、を含む。受信器２４６は、ＤＲＡＭ２６０のピンから測定されたアナログ信号を離散データに変換し、離散データは、次いで、インバウンドＦＩＦＯスタック２４２にプッシュされる。伝送器２４８は、アウトバウンドＦＩＦＯ２４４からポップアウトされた離散データを、ＤＲＡＭ２６０のピンに供給されるアナログ信号に変換する。受信器２４６の回路（アナログ－デジタル変換を用いる）及び伝送器２４８の回路（デジタル－アナログ変換を用いる）を含む内部データパス２４０の動作は、様々な構成レジスタ（すなわち、ＣＳＲ）によって制御及び調整され得る。同様に、ＤＲＡＭは、対応するデータパス（本明細書では外部データパスと呼ばれる）２７０を含み、このデータパスは、例えば、伝送器２４８から信号を受信する受信器、及び、受信器２４６に信号を伝送する伝送器を含み、ＤＲＡＭの様々な構成レジスタによって制御及び調整され得る。トレーニングエンジン２３０によって行われるトレーニング動作中に、内部データパス２４０及び外部データパス２７０の両方の構成レジスタが本明細書で開示されるように設定（又は較正）される。

【0017】

トレーニングエンジン２３０は、シーケンサ２３８、パターン生成器２３６、ＳＲＡＭ２３４、及び、相関器２３２を含む、データパス２４０、２７０のトレーニングを行う構成要素を備える。トレーニングエンジン２３０は、本明細書で開示されるように、様々なプログラム可能な機能を実施することができる。

【0018】

シーケンサ２３８は、様々な技術（例えば、異なるインターフェースプロトコルを有する）のＤＲＡＭ２６０とのインターフェースのトレーニングにおいて用いられるコマンドのシーケンスを生成するようにプログラムされ得る。メモリインターフェースのトレーニングは、データパス２４０、２７０内の回路を制御する動作パラメータに対して行われる調整、すなわち、それらの構成レジスタの較正を伴う。内部データパス２４０の構成レジスタの較正はＣＳＲコマンドによって行われ、外部データパス２７０の構成レジスタの較正はＤＲＡＭコマンドによって実行される。これらの構成レジスタの較正は、例えば、ＤＲＡＭから読み取ったデータパターンと基準データパターンとの間の差異が最小化される反復プロセス（すなわち、トレーニング）において行われる。トレーニング動作を実施するために、シーケンサ２３８は、システムコマンドとインターリーブされたＤＲＡＭコマンドを含むトレーニングコマンドシーケンスを生成する。次いで、シーケンサ２３８は、トレーニングコマンドシーケンスを実行し、トレーニング動作を調和させ、相関器２３２及びパターン生成器２３６等の他のシステム構成要素に信号を送信して、それらのそれぞれの機能を実施する。

【0019】

パターン生成器２３６は、トレーニング動作によって基準データパターンとして使用されるデータパターンを生成するように構成される。例えば、ＤＲＡＭ２６０への書き込みを制御する構成レジスタを較正するトレーニング動作が用いられ得る。この場合、シーケンサ２３８によって生成されるコマンドシーケンスは、パターン生成器２３６によって生成されるデータパターンをＤＲＡＭ２６０内の指定された場所に書き込むためのコマンドと、書き込まれたデータパターンをＤＲＡＭ２６０内の指定された場所から読み戻すためのコマンドと、を含み得る。次に、読み取ったデータパターンを書き込まれたデータパターンと比較することができ、この比較に基づいて、エラー統計を決定することができる。決定されたエラー統計は、次いで、構成レジスタを較正するために、すなわち、以下で詳細に説明するように、書き込まれたデータパターンが伝送されるデータパス２４０、２７０の制御変数を調整するために使用され得る。

【0020】

ＳＲＡＭ２３４は、例えば、それぞれシーケンサ２３８又はパターン生成器２３６によって以前に生成されたトレーニングシーケンス又はデータパターンを記憶するために使用され得る。記憶されたトレーニングシーケンス及びデータパターンは、システム１００がブートアップしている場合、又は、周期的なトレーニングのために使用され得る。そのようなトレーニングシーケンス及びデータパターンをＳＲＡＭ２３４内に前もって有していることが、より速い（ブート又は周期的）トレーニング時間を可能にする。

【0021】

相関器２３２は、（例えば、パターン生成器２３６によって生成された、及び／又は、ＳＲＡＭ２３４に記憶された）基準データパターンにアクセスし、これらの基準データパターンを、ＤＲＡＭ２６０から読み取った対応するデータパターンと比較するように構成される。例えば、トレーニングが書き込み動作に関する場合、基準データパターンは、ＤＲＡＭ２６０内のある場所に書き込まれ、次いでその場所から読み戻されたデータパターンであり得る。そのような場合、例えば、シーケンサ２３８は、パターン生成器２３６に、基準データパターンを生成するように（又はすでに生成された及び／又はＳＲＡＭ２３４に記憶された基準データパターンをロードするように）信号を送ることができる。シーケンサ２３８は、次いで、基準データパターンをＤＲＡＭ２６０内の場所に書き込むことを容易にするコマンドを符号化し得る。また、シーケンサ２３８は、書き込まれたデータパターンをＤＲＡＭ２６０から読み戻すことを容易にするコマンドを符号化し得る。これらのＤＲＡＭコマンド及び書き込まれたデータは、アウトバウンドＦＩＦＯスタック２４４及び伝送器２４８を介してＤＲＡＭ２６０に伝送される。読み取ったデータは、受信器２４６及びインバウンドＦＩＦＯスタック２４２を介して受信される。読み取り動作に続いて、シーケンサ２３８は、基準データパターンと対応する読み取ったデータパターンとの間の比較を実施するように相関器２３２に信号を送ることができる。比較に基づいて、相関器２３２は、エラー統計を決定することができる。エラー統計を使用して、データパス２４０、２７０のそれぞれの構成レジスタに記憶された動作パラメータを調整することができる。

【0022】

トレーニング中に、シーケンサ２３８は、コマンドシーケンス（例えば、書き込み動作及び／又は読み取り動作を含む）を通して反復することができ、各反復は、動作パラメータの更なる調整及び最適な結果（好ましいエラー統計を有する）への収束をもたらすことができる。しかしながら、収束が達成されない場合、反復にわたるエラー統計を収集することができ、動作パラメータの最適な結果に到達するために更なる分析を行うことができる。一態様では、内部データパス２４０の制御レジスタに記憶された動作パラメータを較正するために、相関器２３２は、コマンドシーケンスを通して１つ以上の反復から導出されたエラー統計に関連付けられたデータを較正器２４１に供給し得る。これらのデータに基づいて、較正器２４１は動作パラメータを調整することができる。外部データパス２７０の制御レジスタに記憶された動作パラメータを較正するために、較正器は、シーケンサ２３８に調整値をシグナリングすることができる。それに応じて、シーケンサ２３８は、ＤＲＡＭ内のそれぞれの制御レジスタを適宜に調整するＤＲＡＭコマンド（例えば、モードレジスタ書き込みコマンド又はモードレジスタ読み取りコマンド）を送信することができる。別の態様では、較正器２４１は、各反復中にＤＲＡＭピンから測定された信号の品質を決定し、これらの測定値を使用して、内部データパス２４０又は外部データパス２７０の何れかの動作パラメータを調整することができる。上述したように、エラー統計及び／又は信号の品質に関連付けられたデータは、いくつかのトレーニング反復にわたって収集されてもよく、更なる分析のためにシステム２１０によって使用されてもよく、それに基づいて、動作パラメータの反復調整が収束しない場合に動作パラメータの最適結果が計算されてもよい。

【0023】

ＤＲＡＭのデータチャネルを較正するために使用されるトレーニングシーケンスの生成及び実行を含むシーケンサ２３８の動作は、２０２１年１２月２９日に出願された「ＤＲＡＭ ｓｐｅｃｉｆｉｃ ｉｎｔｅｒｆａｃｅ ｃａｌｉｂｒａｔｉｏｎ ｖｉａ ｐｒｏｇｒａｍｍａｂｌｅ ｔｒａｉｎｉｎｇ ｓｅｑｕｅｎｃｅｓ」と題する米国特許出願第１７／５６４，３２７号に更に記載されている。しかしながら、データチャネルの較正は、適切に較正されたアドレスチャネルに依存する。ＤＲＡＭのアドレスチャネルを較正する技術を以下に説明する。

【0024】

図３は、本開示の１つ以上の特徴を実装することができる、動的に変化するトレーニングクロックを使用して、ＤＲＡＭとのインターフェースを較正するための例示的なシステム３００の機能ブロック図である。システム３００は、クロック生成器３１０、パターン生成器３２０（例えば、図２のパターン生成器２３６）、シーケンサ３３０（例えば、図２のシーケンサ２３８）、及び、ＤＲＡＭ３４０（例えば、図２のＤＲＡＭ２６０）を含む。システム３００の構成要素３１０、３２０、３３０に関して本明細書で説明される機能は、図２を参照して本明細書で説明されるメモリインターフェースシステム２１０の異なる構成要素によって、ソフトウェア、ハードウェア及び／又はファームウェアにおいて実装することができる。一態様では、クロック生成器３１０は、最大レートでパルス信号、すなわちシステムクロック３１５を生成する。システムクロック３１５は、パターン生成器３２０に供給される。シーケンサ３３０から（又はメモリインターフェースシステム２１０の他の構成要素から）受信された制御信号３３２に基づいて、パターン生成器３２０は、パルスパターン、すなわちトレーニングクロック３２５を生成する。トレーニングクロック３２５は、ＤＲＡＭ３４０のクロック入力３４２に供給される。シーケンサ３３０は、上記で説明したように、トレーニングクロック３２５によって設定されたトレーニング周波数でＤＲＡＭのトレーニングをオーケストレーションする。したがって、シーケンサ３３０は、ＤＲＡＭコマンドシーケンスを生成するように構成され、このＤＲＡＭコマンドシーケンスを用いてＤＲＡＭへのインターフェースのトレーニングが行われ、このＤＲＡＭコマンドシーケンスに基づいて、ＤＲＡＭとのデータパス２４０、２７０が較正される。シーケンサ３３０は、ＤＲＡＭへのインターフェースがトレーニングされるクロック周波数を動的に変化させるように更に構成される。そのために、シーケンサ３３０は、パターン生成器３２０に信号を送って、システムクロック３１５から、所望のパルスレートでパルスパターンを生成し、システムクロック３１５のパルスレートを、例えば、１：２、１：４、又は、１：３２の比で効果的に遅くすることができる。シーケンサ３３０は、以下で詳細に説明するように、アドレスデータを含むコマンド信号３３６を送信し、フィードバック信号３３４を受信するように構成されており、フィードバック信号３３４に基づいてＤＲＡＭ３４０のアドレスチャネルが較正される。

【0025】

一態様では、シーケンサ３３０は、動的に変化する粒度でコマンドをスケジュールするように構成される。メモリインターフェースシステム２１０は、ＤＲＡＭ３４０の最大クロック周波数を上回る固定クロック周波数３１５で動作するように構成される。通常、ＤＲＡＭは、５０ＭＨｚ～５０００ＭＨｚの範囲で動作することができる。異なる動作周波数でＤＲＡＭをトレーニングすることができるように、シーケンサ３３０は、トレーニングクロック３２５と、コマンドがＤＲＡＭに送信されるレートと、を動的に変更するように構成される。そのために、シーケンサ３３０は、パターン生成器３２０を介して、所望のパルスレートを有するパルスパターン、すなわち、ＤＲＡＭがトレーニングされるトレーニングクロック３２５を生成することができる。更に、シーケンサによって生成されるコマンドは、システムクロック３１５の１クロックサイクル中に有効であるコマンド状態の各々からなる。ＤＲＡＭ３３６に送信されるコマンドの各々は、１つのＤＲＡＭクロックサイクル３４２中に有効であるコマンド状態からなる必要があるので、シーケンサは、各コマンドがトレーニングクロックの１つのクロックサイクル中に有効であるコマンド状態からなるように、その生成されたコマンドの状態を進める。コマンド状態を進めることは、生成されたコマンドがトレーニングクロックパルスレート３２５に一致するレートであるように、いくつかのシステムクロック３１５サイクルにわたって同じ状態を維持すること（複数のシステムクロックサイクルにわたって同じコマンド状態を生成すること）を伴う。

【0026】

したがって、シーケンサ３３０は、トレーニングクロックパルスレート３２５に基づいてコマンド状態を進める。例えば、２：１動作モードで動作するようにＬＰＤＤＲ５をトレーニングする場合、クロックサイクルごとに新しいコマンド状態を送信する代わりに、シーケンサ３３０は、同じコマンド状態を２回繰り返す、すなわち、２つのクロックサイクル３１５ごとに新しいコマンド状態を送信することができる。同様に、４：１動作モードで動作するようにＬＰＤＤＲ５をトレーニングする場合、クロックサイクルごとに新しいコマンド状態を送信する代わりに、シーケンサ３３０は、同じコマンド状態を４回繰り返す、すなわち、４クロックサイクルごとに新しいコマンド状態を送信する。一態様では、異なるパルスレート３２５でシステムクロック３１５からパルスパターンを生成することは、例えば、パターン生成器回路３２０の制御レジスタを設定することによって、トレーニング動作中にプログラム的に行われ得る。

【0027】

異なる動作クロック周波数でＤＲＡＭをトレーニングすることに加えて、トレーニングクロック３２５の周波数を動的に変化させることは、ＤＲＡＭのアドレスチャネルを較正する際に役立つ。概して、アドレスチャネルの較正は、上述したデータチャネルの較正に先行すべきである。アドレスチャネルの較正は、異なるＤＲＡＭのアドレスピン３４６に送信される信号の伝搬時間の差を補償するために実施される。すなわち、コマンド信号３３６のソース（例えば、メモリインターフェースシステム２１０のピン）を対応するアドレスピン３４６に接続する配線の物理的特性の変動（例えば、製造及び長さの変動）は、アドレスピンにおけるアドレスデータの受信において異なる遅延を引き起こす。これらの異なる遅延により、アドレスデータの対応する要素がＤＲＡＭの異なるクロックサイクル中に受信される。本明細書で開示されるように、ＤＲＡＭ３４０のアドレスチャネルを較正することは、これらの遅延を測定することと、測定された遅延に基づいて対応するアドレスデータ要素を整列させることと、を含む。

【0028】

図４は、本開示の１つ以上の特徴を実装することができる、ＤＲＡＭの異なるアドレスピンにおいて受信されるアドレスデータにおける遅延を示す図である。図４に示されるように、コマンド信号３３６のうちアドレスデータに対応する部分は、アドレスピンＣＡ０及びアドレスピンＣＡ１に到達する。送信されたアドレスデータの対応する要素は、図４において同じ要素番号（例えば、０、１、２、３、４）によって示されている。上述したように、送信されたアドレスデータのソースとそれぞれのアドレスピンとを接続する配線に沿った伝搬時間の差に起因して、アドレスデータからの対応するデータ要素は、それぞれのアドレスピンに到達するときに互いに対して遅延する。これらの遅延を測定する１つの方法は、フィードバックデータ３３４に基づく。１つ以上のフィードバックピンは、通常、ＤＲＡＭに送信されるアドレスデータをキャプチャするために使用され得るＤＲＡＭにおいて利用可能である。例えば、ＤＤＲ５－ＲＤＩＭＭは、利用可能な「ＡＬＥＲＴ」フィードバックピンを有し、アドレスピンの順次トレーニングを可能にする。同様に、ＬＰＤＤＲ５は、利用可能な複数の「ＤＱ」フィードバックピンを有し、アドレスピンの並列トレーニングを可能にする。

【0029】

アドレスピン（例えば、ＣＡ０又はＣＡ１）に関する伝搬時間遅延を測定するために、シーケンサ３３０は、アドレスデータをアドレスピンに送信し、アドレスデータがフィードバックチャネル３３４を介して受信される時間遅延を測定する。例えば、シーケンサ３３０は、アドレスデータをアドレスピンＣＡ０ ４２０、４２５に送信し、フィードバックチャネルを介して送信されたアドレスデータ４２１、４２６を読み戻してもよい。これらのアドレスデータの各データ要素は、クロックパルス４１０．１の立ち上がりで読み取られる。同様に、シーケンサ３３０は、アドレスデータをアドレスピンＣＡ１ ４３０、４３５に送信し、フィードバックチャネルを介して送信されたアドレスデータ４３１、４３６を読み戻してもよい。これらのアドレスデータの各データ要素も、クロックパルス４１０．１の立ち上がりで読み取られる。示されるように、第１のケースでは、ＣＡ０ ４２０及びＣＡ１ ４３０のそれぞれの配線を通して送信された信号は、同じ伝搬時間を有し、したがって、これらの信号が含むアドレスデータ（４２１及び４３１）は、同じ対応するアドレスデータ要素が読み取られ得るクロック４１０．１のパルス立ち上がりで整列される。第２のケースでは、ＣＡ０ ４２５及びＣＡ１ ４３５のそれぞれの配線を通して送信された信号は、異なる伝搬時間を有し、したがって、これらの信号が含むアドレスデータ（４２６及び４３６）は整列されない。しかしながら、伝搬時間の差は１クロックサイクルよりも大きいので、クロック４１０．１のパルス立ち上がり時に、同じ対応するアドレスデータ要素が依然として読み取られ、遅延４４０は検出可能ではない。

【0030】

このような遅延を検出するのを可能にするために、クロックサイクルは、クロック信号４１０．２に関して図４に示されるように、最大予想遅延よりも大きくなければならない。示されるように、第１のケースでは、ＣＡ０ ４６０及びＣＡ１ ４７０のそれぞれの配線を通して送信された信号は、同じ伝搬時間を有し、したがって、これらの信号は、同じ対応するアドレスデータ要素が読み取られ得るクロック４１０．２のパルス立ち上がりで整列されるアドレスデータ（４６１及び４７１）を含む。第２のケースでは、ＣＡ０ ４６５及びＣＡ１ ４７５のそれぞれの配線を通して送信される信号は、異なる伝搬時間を有し、したがって、これらの信号は、整列されていないアドレスデータ（４６６及び４７６）を含む。しかしながら、この場合、今度はクロック４１０．２のパルス立ち上がりでアドレスデータ（４６６及び４７６）を読み取ることは、ＣＡ０ ４６５及びＣＡ１ ４７５からそれぞれ読み取ったアドレスデータ４６６及び４７６が整列していないことを示すので、遅延４８０は検出可能である。配線に沿った伝搬時間によって引き起こされ得る最大予想遅延は、ある範囲、すなわち遅延範囲内にあると（例えば、実験に基づいて）推定され得る。この遅延範囲に基づいて、その範囲よりも大きいクロックサイクルを生成することができる。したがって、アドレスピンの較正中に、シーケンサ３３０は、遅延範囲よりも大きいクロックサイクルを有するパルスパターン（トレーニングクロック３２５）を生成するようにパターン生成器３２０を設定することができる。

【0031】

図５は、本開示の１つ以上の特徴を実装することができる、ＤＲＡＭのそれぞれのアドレスピンにおいて受信されるアドレスデータの整列を示す図である。上記で説明したように、ＤＲＡＭへのインターフェースのトレーニングが実施されるトレーニングクロック３２５、５２０のパルスレートは、トレーニング中に動的に変化させることができる。図４を参照して説明したように、ＤＲＡＭのアドレスピンをトレーニングする場合、トレーニングクロック３２５のパルスレートは、予想される遅延範囲を上回るクロックサイクルを生成するために低減されるべきである。したがって、トレーニング中、パターン生成器３２０は、システムクロック３１５の最大データレート５１０でトレーニングクロックパルス３２５、５２０を生成するパルスパターンを生成することができる。次いで、アドレストレーニングが始まると、パターン生成器３２０は、システムクロック３１５に対して低減されたデータレート５１２で（トレーニングクロック３２５、５２０の）パルスパターンを生成することができる。アドレストレーニングの終わりに、パターン生成器は、システムクロック３１５の最大データレート５１４でパルスパターン３２５、５２０を生成することに戻ることができる。トレーニングクロックのデータレートが低減される時間（５１２）の間、シーケンサ３３０は、以下で更に説明されるように、それぞれのアドレスデータを、アドレスデータがそれぞれのアドレスピンに到達する場合に整列させるために、アドレスデータの伝送に導入される遅延を決定するために用いられる。

【0032】

アドレスピンＣＡ０ ５３０のトレーニング中、シーケンサ３３０は、アドレスデータ５３５を送信し、トレーニングクロック５２０の立ち上がりでフィードバックピン（例えば、ＬＰＤＤＲ５のＤＱ０ピン）を介して送信されたデータを読み戻す。例えば、シーケンサは、アドレスデータをＣＡ０ ５３０に送信する場合、パルス立ち上がり５５０でアドレスデータ５３５．１の２番目の要素を読み戻すことができる。その読み取り値に基づいて、シーケンサは、ＣＡ０ ５３０に関連付けられた遅延を、ＣＡ０ ５３０へのアドレスデータの次の伝送に導入する。その結果、次のパルス立ち上がり５５１において、シーケンサは、データアドレス３３５．２の１番目要素を読み取ることができる。この時点で、シーケンサは、ＣＡ０に関連付けられた導入された遅延を記憶する。アドレスピンＣＡ１ ５４０のトレーニング中、シーケンサ３３０は、アドレスデータ５４５を送信し、トレーニングクロック５２０の立ち上がりでフィードバックピン（例えば、ＬＰＤＤＲ５のＤＱ１ピン）を介して送信されたデータを読み戻す。例えば、シーケンサは、アドレスデータをＣＡ１ ５４０に送信する場合、パルス立ち上がり５５０でアドレスデータ５４５．１の３番目の要素を読み戻すことができる。その読み取り値に基づいて、シーケンサは、ＣＡ１ ５４０に関連付けられた遅延を、ＣＡ１ ５４０へのアドレスデータの次の伝送に導入する。その結果、次のパルス立ち上がり５５１において、シーケンサは、データアドレス５４５．２の２番目の要素を読み取ることができる。その読み取り値に基づいて、シーケンサは、ＣＡ１ ５４０に関連付けられた更なる遅延を、ＣＡ１ ５４０へのアドレスデータの次の伝送に導入する。その結果、次のパルス立ち上がり５５２において、シーケンサは、データアドレス５４５．３の１番目の要素を読み取ることができる。この時点で、シーケンサは、ＣＡ１に関連付けられた導入された更なる遅延を記憶する。このようにして、シーケンサは、全てのそれぞれのアドレスピンに関連付けられた遅延を決定することができ、その結果、決定された遅延がアドレスデータの次の伝送に適用される場合、アドレスデータは、それぞれのアドレスピンに到達する場合に整列される。したがって、アドレスチャネルのトレーニングの終わりに、ＤＲＡＭへのインターフェースの他のデータパスをトレーニングするために、トレーニングクロックがより高いレート５１４（例えば、システムクロック３１５の最大レート）に戻される場合、ＣＡ０ ５３０及びＣＡ１ ５４０に関連付けられた記憶された遅延がアドレスデータの伝送に導入され、その結果、送信されたアドレスデータ５３５．４及び５４５．４は、それらのそれぞれのアドレスピン５３０及び５４０に到達する場合に整合される。信号伝搬時間は信号の周波数に依存するので、他のデータパスをトレーニングする前に、アドレスピンに関連付けられた遅延を、トレーニングクロックのより高いレート５１４に微調整することができる。

【0033】

図６は、本開示の１つ以上の特徴を実装することができる、動的に変化するトレーニングクロックを使用して、ＤＲＡＭとのインターフェースを較正するための例示的な方法６００のフローチャートである。方法６００はステップ６１０で始まり、第１のパルスレートでクロック信号を有するシステムクロックが受信される。次いで、ＤＲＡＭとのインターフェースのトレーニング中に、本明細書で開示されるように、ステップ６２０において、トレーニングクロックが第１のパルスレートでクロック信号から生成される。トレーニングクロックは、第２のパルスレートのクロック信号を有する。一態様では、第２のパルスレートは、ＤＲＡＭ２６０のアドレスピンとメモリインターフェースシステム２１０内の対応するピンとを接続する配線にわたって信号の伝搬時間に関連付けられた遅延範囲に基づいて決定され得る。ステップ６３０において、アドレスデータを含むコマンド信号が、生成されたトレーニングクロックに基づいてＤＲＡＭに送信される。一態様では、送信されるコマンド信号は、例えば、第１のパルスレートで生成されたコマンド信号のコマンド状態を繰り返すことによって、第２のパルスレートで生成される。別の態様では、方法６００は、ＤＲＡＭ３４０のそれぞれのアドレスピン３４６に送信されたアドレスデータに関連付けられた伝搬遅延を決定することを含む。伝搬遅延は、それぞれのアドレスピンに送信されたアドレスデータをキャプチャするフィードバック信号３３４の読み取り値に基づいて決定され得る。次いで、決定された伝搬遅延に基づいて、アドレスデータは、それぞれのアドレスピンへのアドレスデータの更なる伝送の際に整列され得る。更に、インターフェースのトレーニング中に、方法６００は、第３のパルスレートのクロック信号を有するシステムクロックからトレーニングクロックを生成することができる。次いで、第３のパルスレートで生成されたトレーニングクロックに基づいて、データをＤＲＡＭのデータチャネルに送信することによって、ＤＲＡＭの他のデータパスをトレーニングする。

【0034】

本明細書の開示に基づいて、多くの変形が可能であることを理解されたい。特徴及び要素が特定の組み合わせで上述されているが、各特徴又は要素は、他の特徴及び要素を用いずに単独で、又は、他の特徴及び要素を用いて若しくは用いずに様々な組み合わせで使用することができる。

【0035】

提供される方法は、汎用コンピュータ、プロセッサ又はプロセッサコアにおいて実施することができる。好適なプロセッサとしては、例として、一般目的プロセッサ、特殊目的プロセッサ、従来型プロセッサ、デジタル信号プロセッサ（digital signal processor、ＤＳＰ）、複数のマイクロプロセッサ、ＤＳＰコアと関連付けられた１つ以上のマイクロプロセッサ、コントローラ、マイクロコントローラ、特定用途向け集積回路（Application Specific Integrated Circuit、ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（Field Programmable Gate Array、ＦＰＧＡ）回路、任意の他のタイプの集積回路（integrated circuit、ＩＣ）、及び／又は、状態マシンが挙げられる。そのようなプロセッサは、処理されたハードウェア記述言語（hardware description language、ＨＤＬ）命令及びネットリストを含む他の中間データ（コンピュータ可読媒体に記憶させることが可能な命令等）の結果を使用して製造プロセスを構成することによって製造することができる。そのような処理の結果はマスクワークとすることができ、次いで、このマスクワークを半導体製造プロセスにおいて使用して、実施形態の態様を実装するプロセッサを製造する。

【0036】

本明細書に提供される方法又はフローチャートは、汎用コンピュータ又はプロセッサによる実行のために非一時的なコンピュータ可読記憶媒体に組み込まれるコンピュータプログラム、ソフトウェア又はファームウェアにおいて実施することができる。非一時的なコンピュータ可読記憶媒体の例としては、読み取り専用メモリ（read only memory、ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、レジスタ、キャッシュメモリ、半導体メモリデバイス、内蔵ハードドライブ及びディスク、リムーバブルディスク等の磁気媒体、磁気光学媒体、並びに、ＣＤ－ＲＯＭディスク及びデジタル多用途ディスク（digital versatile disk、ＤＶＤ）等の光学媒体が挙げられる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【国際調査報告】