特表 2024-546869 メモリインターフェースにおける周波数遷移と関連付けられた電力消費の低減

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-12-26

(54)【発明の名称】メモリインターフェースにおける周波数遷移と関連付けられた電力消費の低減

(51)【国際特許分類】

   G06F 12/00 20060101AFI20241219BHJP

【ＦＩ】

G06F12/00 564C

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024535505

(86)(22)【出願日】2022-12-15

(85)【翻訳文提出日】2024-07-10

(86)【国際出願番号】 US2022053075

(87)【国際公開番号】W WO2023129400

(87)【国際公開日】2023-07-06

(31)【優先権主張番号】17/565,372

(32)【優先日】2021-12-29

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】アンワル カシェム

(72)【発明者】

【氏名】クレイグ ダニエル イートン

(72)【発明者】

【氏名】ポウヤ ナジャフィ アシュティアニ

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160CC00

(57)【要約】

メモリインターフェースシステムにおける周波数遷移のための方法及びシステムが開示されている。開示される技術は、メモリインターフェースシステムを介してメモリとインターフェースする処理ユニットにおいて、新しい周波数への動作周波数の変更を示す信号を受信することと、システムを通常動作モードから遷移動作モードに切り替えることと、通常動作モード中に使用されるミッションバスを介してシステムのそれぞれのトランシーバの制御及び状態レジスタ（ＣＳＲ）バンクを更新することと、新しい周波数でシステムを動作させることと、を含む。
【選択図】図５

【特許請求の範囲】

【請求項1】

メモリインターフェースシステムにおける周波数遷移のための方法であって、
前記メモリインターフェースシステムを介してメモリとインターフェースする処理ユニットにおいて、新しい周波数への動作周波数の変更を示す信号を受信することと、
前記メモリインターフェースシステムを通常動作モードから遷移動作モードに切り替えることと、
前記通常動作モード中に使用されるミッションバスを介して、前記メモリインターフェースシステムのそれぞれのトランシーバの制御及び状態レジスタ（ＣＳＲ）バンクを更新することと、
前記新しい周波数で前記メモリインターフェースシステムを動作させることと、を含む、
方法。

【請求項2】

前記通常動作モードから前記遷移動作モードに切り替えることは、前記ミッションバスを介した前記トランシーバによるデータ交換を停止することを含む、
請求項１の方法。

【請求項3】

前記ＣＳＲバンクを更新することは、
動作パラメータのバージョンを前記ＣＳＲバンク内のそれぞれのＣＳＲに書き込むことを含み、
前記動作パラメータのバージョンは、前記新しい周波数における動作に従って較正される、
請求項１の方法。

【請求項4】

前記動作パラメータのバージョンは、動作パラメータの複数のサブセットを含み、各サブセットは、受容性ＣＳＲと関連付けられた動作パラメータを含み、前記それぞれのＣＳＲは、前記ＣＳＲバンクにわたる対応するＣＳＲであり、
各サブセットは、スタティックランダムアクセスメモリ（ＳＲＡＭ）のそれぞれの行に記憶され、
前記書き込むことは、前記ＳＲＡＭのそれぞれの行の動作パラメータの各サブセットを前記ＣＳＲバンクにわたるそれぞれのＣＳＲに並列に書き込むことを含む、
請求項３の方法。

【請求項5】

前記書き込むことは、ＣＳＲバンクへの並列書き込みを可能にするブロードキャストフラグを含む制御データを使用して実行される、
請求項４の方法。

【請求項6】

前記書き込むことは、前記複数のサブセットのうち何れかのサブセットが前記ＣＳＲバンクにわたって前記サブセットのそれぞれのＣＳＲに書き込まれる前記ＳＲＡＭの行を選択するためにデコーダによって使用される行セレクタを含む制御データを使用して実行される、
請求項４の方法。

【請求項7】

トレーニング動作モードに切り替えることを含み、
動作パラメータのバージョンは、トレーニングエンジンによって較正され、動作パラメータの各バージョンは、前記メモリインターフェースシステムがそれぞれの周波数で動作する場合に較正される、
請求項１の方法。

【請求項8】

前記動作パラメータのバージョンは、前記ＳＲＡＭの行のブロックに記憶され、各ブロックは、それぞれの周波数で較正される前記動作パラメータのバージョンを記憶し、前記ブロックの各行は、受容性ＣＳＲと関連付けられた動作パラメータを含む前記動作パラメータのサブセットを記憶し、前記それぞれのＣＳＲは、前記ＣＳＲバンクにわたる対応するＣＳＲである、
請求項７の方法。

【請求項9】

周波数遷移のためのメモリインターフェースシステムであって、
少なくとも１つのプロセッサと、
命令を記憶するメモリと、を備え、
前記命令は、前記少なくとも１つのプロセッサによって実行されると、
前記メモリインターフェースシステムを介してメモリとインターフェースする処理ユニットにおいて、新しい周波数への動作周波数の変更を示す信号を受信することと、
前記メモリインターフェースシステムを通常動作モードから遷移動作モードに切り替えることと、
前記通常動作モード中に使用されるミッションバスを介して、前記メモリインターフェースシステムのそれぞれのトランシーバの制御及び状態レジスタ（ＣＳＲ）バンクを更新することと、
前記新しい周波数で前記メモリインターフェースシステムを動作させることと、
を前記プロセッサに行わせる、
メモリインターフェースシステム。

【請求項10】

前記通常動作モードから前記遷移動作モードに切り替えることは、前記ミッションバスを介した前記トランシーバによるデータ交換を停止することを含む、
請求項９のシステム。

【請求項11】

前記ＣＳＲバンクを更新することは、
動作パラメータのバージョンを前記ＣＳＲバンク内のそれぞれのＣＳＲに書き込むことを含み、
前記動作パラメータのバージョンは、前記新しい周波数における動作に従って較正される、
請求項９のシステム。

【請求項12】

前記動作パラメータのバージョンは、動作パラメータの複数のサブセットを含み、各サブセットは、受容性ＣＳＲと関連付けられた動作パラメータを含み、前記それぞれのＣＳＲは、前記ＣＳＲバンクにわたる対応するＣＳＲであり、
各サブセットは、スタティックランダムアクセスメモリ（ＳＲＡＭ）のそれぞれの行に記憶され、
前記書き込むことは、前記ＳＲＡＭのそれぞれの行の動作パラメータの各サブセットを前記ＣＳＲバンクにわたるそれぞれのＣＳＲに並列に書き込むことを含む、
請求項１１のシステム。

【請求項13】

前記書き込むことは、ＣＳＲバンクへの並列書き込みを可能にするブロードキャストフラグを含む制御データを使用して実行される、
請求項１２のシステム。

【請求項14】

前記書き込むことは、前記複数のサブセットのうち何れかのサブセットが前記ＣＳＲバンクにわたって前記サブセットのそれぞれのＣＳＲに書き込まれる前記ＳＲＡＭの行を選択するためにデコーダによって使用される行セレクタを含む制御データを使用して実行される、
請求項１２のシステム。

【請求項15】

前記命令は、
トレーニング動作モードに切り替えることを前記プロセッサに行わせ、
動作パラメータのバージョンは、トレーニングエンジンによって較正され、動作パラメータの各バージョンは、前記メモリインターフェースシステムがそれぞれの周波数で動作する場合に較正される、
請求項９のシステム。

【請求項16】

前記動作パラメータのバージョンは、前記ＳＲＡＭの行のブロックに記憶され、各ブロックは、それぞれの周波数で較正される前記動作パラメータのバージョンを記憶し、前記ブロックの各行は、受容性ＣＳＲと関連付けられた動作パラメータを含む前記動作パラメータのサブセットを記憶し、前記それぞれのＣＳＲは、前記ＣＳＲバンクにわたる対応するＣＳＲである、
請求項１５のシステム。

【請求項17】

メモリインターフェースシステムにおける周波数遷移のための方法を実行するために少なくとも１つのプロセッサによって実行可能な命令を含むコンピュータ可読記憶媒体であって、
前記方法は、
前記メモリインターフェースシステムを介してメモリとインターフェースする処理ユニットにおいて、新しい周波数への動作周波数の変更を示す信号を受信することと、
前記メモリインターフェースシステムを通常動作モードから遷移動作モードに切り替えることと、
前記通常動作モード中に使用されるミッションバスを介して、前記メモリインターフェースシステムのそれぞれのトランシーバの制御及び状態レジスタ（ＣＳＲ）バンクを更新することと、
前記新しい周波数で前記メモリインターフェースシステムを動作させることと、を含む、
コンピュータ可読記憶媒体。

【請求項18】

前記通常動作モードから前記遷移動作モードに切り替えることは、前記ミッションバスを介した前記トランシーバによるデータ交換を停止することを含む、
請求項１７のコンピュータ可読記憶媒体。

【請求項19】

前記ＣＳＲバンクを更新することは、
動作パラメータのバージョンを前記ＣＳＲバンク内のそれぞれのＣＳＲに書き込むことを含み、
前記動作パラメータのバージョンは、前記新しい周波数における動作に従って較正される、
請求項１７のコンピュータ可読記憶媒体。

【請求項20】

前記動作パラメータのバージョンは、動作パラメータの複数のサブセットを含み、各サブセットは、受容性ＣＳＲと関連付けられた動作パラメータを含み、前記それぞれのＣＳＲは、前記ＣＳＲバンクにわたる対応するＣＳＲであり、
各サブセットは、スタティックランダムアクセスメモリ（ＳＲＡＭ）のそれぞれの行に記憶され、
前記書き込むことは、前記ＳＲＡＭのそれぞれの行の動作パラメータの各サブセットを前記ＣＳＲバンクにわたるそれぞれのＣＳＲに並列に書き込むことを含む、
請求項１９のコンピュータ可読記憶媒体。

【請求項21】

前記書き込むことは、ＣＳＲバンクへの並列書き込みを可能にするブロードキャストフラグを含む制御データを使用して実行される、
請求項２０のコンピュータ可読記憶媒体。

【請求項22】

前記書き込むことは、前記複数のサブセットのうち何れかのサブセットが前記ＣＳＲバンクにわたって前記サブセットのそれぞれのＣＳＲに書き込まれる前記ＳＲＡＭの行を選択するためにデコーダによって使用される行セレクタを含む制御データを使用して実行される、
請求項２０のコンピュータ可読記憶媒体。

【請求項23】

トレーニング動作モードに切り替えることを含み、
動作パラメータのバージョンは、トレーニングエンジンによって較正され、動作パラメータの各バージョンは、前記メモリインターフェースシステムがそれぞれの周波数で動作する場合に較正される、
請求項１７のコンピュータ可読記憶媒体。

【請求項24】

前記動作パラメータのバージョンは、前記ＳＲＡＭの行のブロックに記憶され、各ブロックは、それぞれの周波数で較正される前記動作パラメータのバージョンを記憶し、前記ブロック内の各行は、受容性ＣＳＲと関連付けられた動作パラメータを含む前記動作パラメータのサブセットを記憶し、前記それぞれのＣＳＲは、前記ＣＳＲバンクにわたる対応するＣＳＲである、
請求項２３のコンピュータ可読記憶媒体。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願）
本願は、２０２１年１２月２９日に出願された米国特許出願第１７／５６５，３７２号の利益を主張するものであり、その内容は、参照により本明細書に組み込まれる。

【0002】

２０２１年１２月２９日に出願された米国特許出願第１７／５６４，３２７号、発明の名称「ＤＲＡＭ ｓｐｅｃｉｆｉｃ ｉｎｔｅｒｆａｃｅ ｃａｌｉｂｒａｔｉｏｎ ｖｉａ ｐｒｏｇｒａｍｍａｂｌｅ ｔｒａｉｎｉｎｇ ｓｅｑｕｅｎｃｅｓ」、及び、２０２１年１２月２９日に出願された米国特許出願第１７／５６４，４２６号、発明の名称「ｖａｒｉａｂｌｅ ｔｉｃｋ ｆｏｒ ＤＲＡＭ ｉｎｔｅｒｆａｃｅ ｃａｌｉｂｒａｔｉｏｎ」は、その全体が、参照により本明細書に組み込まれる。

【背景技術】

【0003】

電力消費を低減するために、現代のプロセッサは、作業負荷の性質に基づいてそれらの動作周波数を変更する。例えば、ビデオをストリーミングする場合に、又は、ゲームをプレイする場合に、オペレーティングシステムは、比較的高い周波数で動作するようにプロセッサを設定することができ、一方で、編集アプリケーションを実行する場合に、オペレーティングシステムは、比較的低い周波数で動作するようにプロセッサを設定することができる。同様に、メモリインターフェース等のファームウェア構成要素は、その作業負荷に基づいて異なる周波数で動作するように設定され得る。低電力消費を維持するために、１つの周波数から別の周波数への遷移を容易にするハードウェア及び機構は、電力効率及び時間効率が高くなければならない。

【0004】

添付の図面とともに例として与えられる以下の説明から、より詳細な理解が可能になる。

【図面の簡単な説明】

【0005】

【図1】本開示の１つ以上の特徴が実装され得る、例示的なデバイスのブロック図である。

【図2】本開示の１つ以上の特徴が実装され得る、メモリへの例示的なインターフェースのブロック図である。

【図3】本開示の１つ以上の特徴が実装され得る、メモリへの別の例示的なインターフェースのブロック図である。

【図4】本開示の１つ以上の特徴が実装され得る、例示的なスタティックランダムアクセスメモリ（static random－access memory、ＳＲＡＭ）利用のブロック図である。

【図5】本開示の１つ以上の特徴が実行され得る、メモリインターフェースシステムにおける周波数遷移のための例示的な方法のフローチャートである。

【発明を実施するための形態】

【0006】

１つの動作周波数から別の動作周波数への電力効率の良い遷移を容易にするメモリインターフェースシステム及び方法が提供されている。システムのインターフェース回路を制御する動作パラメータは、様々な動作周波数でトレーニングされ、スタティックランダムアクセスメモリ（ＳＲＡＭ）に記憶される動作パラメータの周波数依存バージョン（frequency-dependent versions）がもたらされる。システムがその動作周波数を新しい周波数に変更するようにトリガされると、インターフェースされたメモリとの間でデータを交換するためにその通常動作モードでシステムによって使用される同じバスが、ＳＲＡＭからインターフェース回路と関連付けられたそれぞれの制御及び状態レジスタ（control and state register、ＣＳＲ）に（新しい周波数で較正された）動作パラメータのバージョンを転送するために利用される。既存のバスのそのような再利用は、ハードウェア及びダイ空間を節約し、それによって、電力消費を低減する。更に、既存のバスの再利用は、ＣＳＲの再プログラミング時間を短縮する。ＳＲＡＭは、それぞれのＣＳＲへの動作パラメータの並列書き込みを可能にするように構成されている。ＳＲＡＭを使用して、動作パラメータのバージョンを記憶し、同時に、システムが遷移される周波数に対応するバージョンでＣＳＲを更新することにより、より高速でより電力効率の良い遷移が可能となる。

【0007】

本開示の態様は、メモリインターフェースシステムにおける周波数遷移のための方法を説明する。方法は、システムを介してメモリとインターフェースする処理ユニットにおいて、動作周波数の新しい周波数への変更を示す信号を受信することと、システムを通常動作モードから遷移動作モードに切り替えることと、通常動作モード中に使用されるミッションバスを通してシステムのそれぞれのトランシーバのＣＳＲバンクを更新することと、新しい周波数でシステムを動作させることと、を含む。

【0008】

また、本開示の態様は、周波数遷移のためのメモリインターフェースシステムについて説明する。システムは、少なくとも１つのプロセッサと、命令を記憶するメモリと、を備える。命令は、少なくとも１つのプロセッサによって実行された場合に、プロセッサに、システムを介してメモリとインターフェースする処理ユニットにおいて、動作周波数の新しい周波数への変更を示す信号を受信させ、システムを通常動作モードから遷移動作モードに切り替えさせ、通常動作モード中に使用されるミッションバスを通してシステムのそれぞれのトランシーバのＣＳＲバンクを更新させ、新しい周波数でシステムを動作させる。

【0009】

更に、本開示の態様は、メモリインターフェースシステムにおける周波数遷移のための方法を実行するために、少なくとも１つのプロセッサによって実行可能な命令を含む非一時的なコンピュータ可読記憶媒体について説明する。方法は、システムを介してメモリとインターフェースする処理ユニットにおいて、動作周波数の新しい周波数への変更を示す信号を受信することと、システムを通常動作モードから遷移動作モードに切り替えることと、通常動作モード中に使用されるミッションバスを通してシステムのそれぞれのトランシーバのＣＳＲバンクを更新することと、新しい周波数でシステムを動作させることと、を含む。

【0010】

図１は、本開示の１つ以上の特徴が実装され得る、例示的なデバイス１００のブロック図である。デバイス１００は、例えば、コンピュータ、ゲームデバイス、ハンドヘルドデバイス、セットトップボックス、テレビ、携帯電話、又は、タブレットコンピュータであり得る。デバイス１００は、プロセッサ１１０、加速処理ユニット（accelerated processing unit、ＡＰＵ）１２０、ストレージ１３０、入力デバイス１４０、メモリ１５０、及び、出力デバイス１６０を含み得る。また、デバイス１００は、入力ドライバ１４５及び出力ドライバ１６５を含み得る。プロセッサ１１０及びＡＰＵ１２０の各々は、中央処理ユニット（central processing unit、ＣＰＵ）の１つ以上のコア及びＡＰＵの１つ以上のコアを表し得る。メモリ１５０は、ランダムアクセスメモリ（random access memory、ＲＡＭ）、ＳＲＡＭ、ダイナミックランダムアクセス（dynamic random access memory、ＤＲＡＭ）、キャッシュ、又は、それらの組み合わせを含む揮発性又は不揮発性メモリを表し得る。プロセッサ１１０、ＡＰＵ１２０、メモリ１５０、又は、それらのサブセットは、同じダイ上又は個別のダイ上に配置され得る。一態様では、デバイス１００は、図１に示されていない追加の構成要素を含み得る。

【0011】

ＡＰＵ１２０は、グラフィックス処理ユニット（graphics processing unit、ＧＰＵ）、すなわち、例えば、単一命令複数データ（single instruction multiple data、ＳＩＭＤ）パラダイムに従って計算を実行するように構成された１つ以上の並列処理ユニットを備えるシェーダシステムを表し得る。ＡＰＵ１２０は、プロセッサ１１０から計算コマンド及びグラフィックスレンダリングコマンドを受け入れて、それらの計算及びグラフィックスレンダリングコマンドを処理し、及び／又は、ディスプレイ（出力デバイス１６０）に出力を提供するように構成され得る。

【0012】

ストレージ１３０は、固定又はリムーバブルストレージ（例えば、ハードディスクドライブ、ソリッドステートドライブ、光ディスク、フラッシュドライブ）を含み得る。入力デバイス１４０は、例えば、キーボード、キーパッド、タッチスクリーン、タッチパッド、検出器、マイクロフォン、加速度計、ジャイロスコープ、生体認証スキャナ、又は、ネットワーク接続（例えば、無線ＩＥＥＥ８０２信号の受信のための無線ローカルエリアネットワークカード）を表し得る。出力デバイス１６０は、例えば、ディスプレイ、スピーカ、プリンタ、触覚フィードバックデバイス、１つ以上の光、アンテナ、又は、ネットワーク接続（例えば、無線ＩＥＥＥ８０２信号の送信のための無線ローカルエリアネットワークカード）を表し得る。一態様では、入力ドライバ１４５は、プロセッサ１１０（又はＡＰＵ１２０）及び入力デバイス１４０と通信し、入力デバイス１４０からプロセッサ１１０（又はＡＰＵ１２０）への入力の受信を容易にする。一態様では、出力ドライバ１６５は、プロセッサ１１０（又はＡＰＵ１２０）及び出力デバイス１６０と通信し、プロセッサ１１０（又はＡＰＵ１２０）から出力デバイス１６０への出力の送信を容易にする。

【0013】

本明細書で開示されるメモリインターフェースシステムは、３つの動作モード（又はフェーズ）で動作するように構成されている。第１のモードは、トレーニング動作モードである。このモードにおいて、システムは、動作パラメータが較正されるトレーニングを実行するように構成されている（例えば、２０２１年１２月２９日に出願された米国特許出願第１７／５６４，３２７号、発明の名称「ＤＲＡＭ ｓｐｅｃｉｆｉｃ ｉｎｔｅｒｆａｃｅ ｃａｌｉｂｒａｔｉｏｎ ｖｉａ ｐｒｏｇｒａｍｍａｂｌｅ ｔｒａｉｎｉｎｇ ｓｅｑｕｅｎｃｅｓ」、及び、２０２１年１２月２９日に出願された米国特許出願第１７／５６４，４２６号、発明の名称「ｖａｒｉａｂｌｅ ｔｉｃｋ ｆｏｒ ＤＲＡＭ ｉｎｔｅｒｆａｃｅ ｃａｌｉｂｒａｔｉｏｎ」に開示されているように）。第２のモードは、通常動作モードである。このモードでは、システムは、その意図された使用において機能し、メモリへの信頼できるインターフェースを提供する。すなわち、システムは、プロセッサによって開始される読み取り動作及び書き込み動作を含む、メモリへのアクセスを容易にするように構成されている。この通常モードの間、それぞれのインターフェース回路と関連付けられたそれぞれのＣＳＲに記憶された較正された動作パラメータは、アクセスが実行されるインターフェース回路を調整する。第３のモードは、遷移動作モードである。このモードでは、システムは、ＣＳＲに記憶された動作パラメータを、システムが遷移される周波数で較正された動作パラメータの別のバージョンで更新することによって、動作周波数の変更に応答するように構成されている。メモリインターフェースシステムは、図２～図５を参照して更に説明される。

【0014】

図２は、本開示の１つ以上の特徴が実装され得る、メモリへの例示的なインターフェース２００のブロック図である。図２は、プロセッサ２１０及びキャッシュシステム２２０（例えば、図１のプロセッサ１１０又はＡＰＵ１２０及びそれらのそれぞれのキャッシュシステム）を示す。追加的に、メモリコントローラ２３０、メモリインターフェースシステム２４０、及び、ＤＲＡＭ２９０（例えば、図１のメモリ１５０の一部）が示されている。トレーニング動作モード中、メモリインターフェースシステム２４０のトレーニングエンジン２８０は、様々な動作周波数で、ＣＳＲバス２６０（データライン２６２及びアドレスライン２６４を含む）を介して、データパス２４０．１～２４０．Ｎの動作パラメータを較正するように構成されている。通常動作モード中、プロセッサ２１０とＤＲＡＭ２９０との間のデータ交換は、ミッションバス２５０（ルート２５０．１～２５０．Ｎを含む）を介して実行される。システム２００の動作周波数が新しい周波数に変更されると、メモリインターフェースシステム２４０は、遷移モードに入る。遷移動作モード中、データパス２４０．１～２４０．Ｎの動作パラメータは、トレーニングモード中に新しい周波数で較正されたそれぞれの動作パラメータで更新される。すなわち、（通常動作モード中にそれぞれのトランシーバ２４１．１～２４１．Ｎの動作を調整する）ＣＳＲ２４２．１～２４２．Ｎは、以下で更に開示されるように、例えば、ＣＳＲバス２６０を介して、遷移モードで更新される。

【0015】

キャッシュシステム２２０は、メモリ２９０からコピーされたデータブロック（すなわち、ライン）を各々が含むキャッシュの階層を含み得る。典型的には、プロセッサ２１０があるアドレスのデータにアクセスすることを必要とする場合、プロセッサ２１０は、そのアドレスに関する読み出し（又は書き込み）要求をキャッシュシステム２２０に送信する。これに応じて、キャッシュシステム２２０は、そのアドレスからのデータがキャッシュ階層内のラインのうち何れかに既に記憶されているかどうかをチェックする。データがラインのうち何れかに記憶されている場合（すなわち、ヒットイベント）、データは、プロセッサ２１０が読み出す（又は書き込む）ために利用可能である。しかしながら、キャッシュ階層内のラインの何れもアドレスに対応するデータを記憶していない場合（すなわち、ミスイベント）、キャッシュシステム２２０は、メモリコントローラ２３０及びメモリインターフェースシステム２４０を介してＤＲＡＭ２９０からデータを含むデータブロックをフェッチする。フェッチされたデータブロックは、キャッシュ階層のラインのうち何れか（おそらく、最近アクセスされていないデータを記憶するライン）に記憶され、（メモリからフェッチされた別のデータブロックによって置換されるまで）プロセッサ２１０による将来の読み出し（又は書き込み）動作のためにアクセス可能である。

【0016】

通常動作モードでは、メモリインターフェースシステム２４０は、プロセッサ２１０からの読み取り要求又は書き込み要求に続くキャッシュシステム２２０内のミスイベントに応じて、メモリコントローラ２３０によってトリガされる読み取り動作及び書き込み動作を容易にする。そのために、メモリインターフェースシステム２４０は、専用バス、すなわち、ミッションバス２５０を介して、ＤＲＡＭ２９０との間で信号の送受信を行う。図２に示すように、メモリコントローラ２３０及びＤＲＡＭ２９０は、ミッションバス２５０のＮ個のルート２５０．１～２５０．Ｎを介してＮ個のデータパス２４０．１～２４０．Ｎによって接続される。本明細書に開示されるように、他の動作モードにおいてミッションバスを再利用することは、ミッションバスがＣＳＲバンクの各々に出入りするルートに沿って既に統合されている（すなわち、新たなワイヤを割り当てる必要がない）ので、有利である。その上、ミッションバスは、本明細書で更に説明するように、ＣＳＲバンクに再書き込みするのに十分な高速で、メモリからの読み取り及びメモリへの書き込みのために動作する。

【0017】

システム２４０のデータパス２４０．１～２４０．Ｎは、メモリコントローラ２３０とＤＲＡＭ２９０との間のデータの交換を可能にするように設計された回路を含む。各データパス、例えば、２４０．１は、集合的にトランシーバ２４１．１と呼ばれる受信機及び送信機を含む。通常、受信機は、対応するＤＲＡＭのピンからアナログ信号を受信し、その信号をデジタルデータに変換し、そのデータをインバウンドスタックにバッファする。同様に、送信機は、アウトバウンドスタックからポップアウトされたデジタルデータを受信し、そのデータをアナログ信号に変換し、その信号を対応するＤＲＡＭのピンに送信する。各トランシーバにはＣＳＲのバンクが関連付けられている。バンク、例えば、２４２．１は、ＣＳＲを含み、その各々は、トランシーバ２４１．１回路の態様を制御する（又は調整する）動作パラメータを記憶する。

【0018】

トレーニング動作モードにおいて、動作パラメータの値は、システム２４０のトレーニングエンジン２８０によって実行されるトレーニングプロセスにおいて決定（較正）される。トレーニングエンジン２８０は、ソフトウェア、ハードウェア又はファームウェアによって実装され得る（例えば、２０２１年１２月２９日に出願された米国特許出願第１７／５６４，３２７号、発明の名称「ＤＲＡＭ ｓｐｅｃｉｆｉｃ ｉｎｔｅｒｆａｃｅ ｃａｌｉｂｒａｔｉｏｎ ｖｉａ ｐｒｏｇｒａｍｍａｂｌｅ ｔｒａｉｎｉｎｇ ｓｅｑｕｅｎｃｅｓ」、及び、２０２１年１２月２９日に出願された米国特許出願第１７／５６４，４２６号、発明の名称「ｖａｒｉａｂｌｅ ｔｉｃｋ ｆｏｒ ＤＲＡＭ ｉｎｔｅｒｆａｃｅ ｃａｌｉｂｒａｔｉｏｎ」に説明されているように）。

【0019】

したがって、トランシーバを調整する動作パラメータ（例えば、電圧オフセット及びタイミング遅延）の較正は、ＤＲＡＭ２９０との信頼できるインターフェースを確保するために必要である。システム２４０は、ブート時にトレーニングモードに入るようにトリガされてもよく、コンピューティング環境及び製造（ＤＲＡＭ、ＤＲＡＭにアクセスする処理ユニット及びそれらの間の通信リンクと関連付けられた）における変動を補償する再較正を周期的に実行するようにトリガされ得る。したがって、トレーニングエンジン２８０は、動作パラメータの値が較正されるトレーニングプロセスを実行するように構成されている。トレーニングエンジン２８０は、シリアルＣＳＲバス２６０を介して、較正された値をそれぞれのＣＳＲ２４２．１～２４２．Ｎに書き込む。

【0020】

ＣＳＲバス２６０は、バンク２４２．１～２４２．Ｎ内の全てのＣＳＲに接続されたアドレスライン２６４及びデータライン２６２を含む。したがって、ＣＳＲは、連続してアクセスすることができる。すなわち、アドレスライン２６４にそのＣＳＲのアドレスを供給し、且つ、データライン２６２にそのＣＳＲに記憶されるデータを供給することによって、一度に１つのＣＳＲにアクセスすることができる。ＣＳＲのアドレスは、典型的には、バンクを選択するバンクアドレスと、選択されたバンク内の１つのＣＳＲを選択するベースアドレスと、を含む。シリアル通信のこの標準的な方法は、全てのＣＳＲを更新するためにいくつかのクロックサイクルを必要とする。例えば、Ｎ＝６４個のＣＳＲバンクがあり、各バンクがＰ＝１００個のＣＳＲを含む場合、これらのＮ・Ｐ＝６４００個のＣＳＲを更新するために６４００クロックサイクルが必要とされる（１つのＣＳＲへの書き込みには１クロックサイクルかかると仮定する）。

【0021】

従来、電力消費を低減するために、処理ユニット（例えば、ユニット２１０～２４０）は、（通常動作モード中に）複数の動作周波数で動作し、現在の作業負荷の性質に基づいて（遷移動作モードを介して）１つの周波数から別の周波数に遷移するように設計され得る。したがって、メモリインターフェースシステム２４０における動作パラメータの較正は、可能な動作周波数の各々において実行されるべきであり、較正された動作パラメータの結果として生じる周波数依存バージョンは、周波数変更として容易に利用可能にされるべきである。

【0022】

１つの手法では、各ＣＳＲハードウェアが複製され、複数のＣＳＲを有し、各々が、特定の周波数で動作する場合にそれぞれのトランシーバを調整させるために使用される動作パラメータを記憶する。したがって、Ｍ個の異なる動作周波数においてメモリインターフェースシステム２４０の信頼性のある性能を確実にするために、ＣＳＲバンク、例えば、２４２．１内の各ＣＳＲは、Ｍ個の異なる周波数に対応するＭ個のレジスタに複製されるべきである。そのようなシナリオでは、トレーニングエンジン２８０は、Ｍ個の周波数の各々においてメモリインターフェースシステム２４０のトレーニングを実行し、次いで、ＣＳＲバス２６０を介してそれぞれのＣＳＲに較正された動作パラメータを記憶するように構成されている。例えば、Ｎ＝６４個のＣＳＲバンクがあり、各バンクが１００個の動作パラメータの（１０個の異なる周波数について）１０個のバージョンを記憶する、Ｍ・Ｐ＝１０・１００個のＣＳＲを含む場合、合計Ｎ・Ｍ・Ｐ＝６４，０００個のＣＳＲは、シリアルＣＳＲバス２６０を介して書き込まれなければならない。上述したように、ＣＳＲへの書き込みに１クロックサイクルかかると仮定すると、トレーニングプロセスがトリガされるたびに全てのＣＳＲ２４２．１～２４２．Ｎを更新するのに、６４，０００クロックサイクルかかることになる。しかし、この手法の利点は、メモリインターフェースシステム２４０が新しい動作周波数に遷移するようにトリガされる場合に、新しい周波数において較正された動作パラメータが、対応するＣＳＲにおいて容易に利用可能であることである。しかしながら、この利点は、ＣＳＲハードウェアの複製及び複製されたハードウェアが占有するダイ空間によって引き起こされる電力消費の増加を犠牲にしている。

【0023】

代替手法では、各ＣＳＲハードウェアを（Ｍ個の異なる周波数に対応する）Ｍ個のＣＳＲに複製する代わりに、トレーニングエンジン２８０は、較正された動作パラメータのＭ個のバージョンをメモリ（例えば、メモリインターフェースシステム２４０にローカルな）に記憶することができる。次いで、メモリインターフェースシステム２４０が周波数遷移を実行するようにトリガされる毎に、システム２４０が遷移する新しい周波数に対応する較正された動作パラメータのバージョンが、メモリからそれぞれのＣＳＲにコピーされ得る。この代替形態は、ＣＳＲを複製する必要性を省く。しかしながら、ＣＳＲバス２６０を使用するＣＳＲバンク２４２．１～２４２．Ｎへの書き込みは、依然として連続して実行され、周波数遷移がトリガされる毎に、Ｎ・Ｐのクロックサイクルを消費する。ＣＳＲを複製する必要性を回避するにもかかわらず、この代替形態では、遷移動作モード中にシステム２４０が費やす処理時間は、ＣＳＲの数に比例して増加する。

【0024】

各ＣＳＲを複製する（したがって、ハードウェア構成要素の増加をもたらす）か、又は、動作パラメータの周波数依存バージョンをメモリに記憶し、周波数遷移時に動作パラメータのバージョンをそれぞれのＣＳＲにコピーする（したがって、処理時間の増加をもたらす）かの何れかである上述した手法は、遷移動作モードを通して１つの動作周波数から別の動作周波数に遷移することと関連付けられた電力消費の増加に寄与する。本明細書で開示する態様は、図３を参照しながら説明したように、周波数遷移と関連付けられた電力非効率性を緩和する。

【0025】

図３は、本開示の１つ以上の特徴が実装され得る、メモリへの別の例示的なインターフェース３００のブロック図である。図３は、プロセッサ３１０及びキャッシュシステム３２０（例えば、図１のプロセッサ１１０又はＡＰＵ１２０及びそれらのそれぞれのキャッシュシステム）を示す。追加的に、メモリコントローラ３３０、メモリインターフェースシステム３４０、及び、ＤＲＡＭ３９０（例えば、図１のメモリ１５０の一部）が示されている。トレーニング動作モード中、メモリインターフェースシステム３４０のトレーニングエンジン３８０は、様々な動作周波数で、ＣＳＲバス３６０（アドレスライン３６２及びデータライン３６４を含む）を介して、データパス３４０．１～３４０．Ｎの動作パラメータを較正するように構成されている。これらの動作パラメータは、ＳＲＡＭ３７０に記憶される。通常動作モード中、プロセッサ３１０とＤＲＡＭ３９０との間のデータ交換は、ミッションバス３５０（ルート３５０．１～３５０．Ｎを含む）を介して実行される。システム３００の動作周波数が新しい周波数に変更されると、メモリインターフェースシステム３４０は、遷移モードに入る。遷移動作モード中、データパス３４０．１～３４０．Ｎの動作パラメータは、トレーニングモード中に新しい周波数で較正されたそれぞれの動作パラメータで更新される。すなわち、（通常動作モード中にそれぞれのトランシーバ３４１．１～３４１．Ｎの動作を調整する）ＣＳＲ３４２．１～３４２．Ｎは、以下で更に開示されるように、ミッションバス３５０を隔てたマルチプレクサ３４４、３４３を介して、ＳＲＡＭ３７０に記憶されたそれぞれの動作パラメータで更新される。

【0026】

キャッシュシステム３２０は、メモリ３９０からコピーされたデータブロック（すなわち、ライン）を各々が含むキャッシュの階層を含み得る。図２を参照して説明したように、あるアドレス内のデータにアクセスするためのプロセッサ３１０の要求３２０に応じて、ヒットイベント（データがキャッシュシステム３２０のラインのうち何れかに存在する場合）又はミスイベント（データがキャッシュシステム３２０のラインの何れにも存在しない場合）が発生し得る。ミスイベントに続いて、キャッシュシステム３２０は、プロセッサ３１０によって要求されたデータを含むデータブロックをＤＲＡＭ３９０から（メモリコントローラ３３０及びメモリインターフェースシステム３４０を介して）フェッチする。

【0027】

通常動作モードでは、メモリインターフェースシステム３４０は、プロセッサ３１０からの読み取り要求又は書き込み要求に続くキャッシュシステム３２０内のミスイベントに応じて、メモリコントローラ３３０によってトリガされる読み取り動作及び書き込み動作を容易にする。そのために、メモリインターフェースシステム３４０は、ミッションバス３５０を介して、ＤＲＡＭ３９０との間で信号の送受信を行う。メモリインターフェースシステム３４０は、メモリコントローラ３３０とＤＲＡＭ３９０との間のデータの交換を可能にするように各々が設計されたデータパス３４０．１～３４０．Ｎを含む。各データパス、例えば、３４０．１は、受信機及び送信機、すなわち、トランシーバ３４１．１を含む。通常、受信機は、対応するＤＲＡＭのピンからアナログ信号を受信し、その信号をデジタルデータに変換し、そのデータをインバウンドスタックにバッファする。同様に、送信機は、アウトバウンドスタックからポップアウトされたデジタルデータを受信し、そのデータをアナログ信号に変換し、その信号を対応するＤＲＡＭのピンに送信する。各トランシーバ、例えば、３４０．１には、ＣＳＲのバンク、例えば、３４２．１が関連付けられている。各バンク、例えば、３４２．１内のＣＳＲは、トランシーバ回路３４１．１の動作態様を制御（又は調整）する動作パラメータを記憶する。動作パラメータの値は、システム３４０がトレーニングモードにある場合に、トレーニングエンジン３８０によって実行されるトレーニングプロセスにおいて決定（較正）される。

【0028】

図２を参照して上述したように、動作パラメータが較正されるプロセスであるメモリインターフェースのトレーニングは、ＤＲＡＭとの信頼できるインターフェースを確実にするために定期的に実行されなければならない。更に、システム３４０が異なる動作周波数で動作するように遷移される場合に、メモリインターフェース信頼性を維持するために、Ｍ個の異なる周波数に関して較正が実行されるべきである。したがって、システム３４０の通常動作モードは、システム３４０がトレーニング動作モードに入る（例えば、システムがブートする場合、及び、その後周期的にトリガされる）場合、又は、システム３４０が遷移動作モードに入る場合（新しい動作周波数への遷移を容易にするために）に、中断され得る。

【0029】

本明細書で開示されるように、周波数遷移と関連付けられた電力消費を低減するために、メモリインターフェースシステム３４０は、ＳＲＡＭ３７０、アップストリームマルチプレクサ３４４．１～３４４．Ｎ、及び、ダウンストリームマルチプレクサ３４３．１～３４３．Ｎを更に含む。ＳＲＡＭ３７０は、動作パラメータの周波数依存バージョンを記憶するためにトレーニングエンジン３８０によって使用される。レジスタと比較して、ＳＲＡＭは、物理的空間（１０倍小さい）及び電力消費（３０倍効率的）に関して、データ記憶のより効率的な媒体である。ＳＲＡＭに記憶された動作パラメータの各バージョンは、データパス３４０．１～３４０．ＮがＭ個の周波数のうち何れかで動作する場合に動作パラメータの値を較正するトレーニングプロセスに基づいて生成される。

【0030】

システム３４０が新しい動作周波数に遷移する遷移動作モードでは、ミッションバス３５０にわたるトランシーバ３４１．１～３４１．Ｎを介したデータ交換が停止され、代わりにミッションバス３５０が、（新しい周波数に対応する）動作パラメータのバージョンをそれぞれのＣＳＲ３４２．１～３４２．Ｎにコピーするために使用される。例えば、遷移動作モードでは、アップストリームマルチプレクサ３４４．１は、ＳＲＡＭ３７０からミッションバスルート３５０．１にデータを送るように設定される（すなわち、ワイヤ３７５．１がアップストリームマルチプレクサ３４４．１によって選択され、メモリコントローラ３３０をオフに切り替える）。他方で、ダウンストリームマルチプレクサ３４３．１は、ミッションバスルート３５０．１上で受信されたデータをＣＳＲバンク３４２．１に送るように設定される（すなわち、ミッションバスルート３５０．１が選択され、ＣＳＲバス３６０からのデータライン３６２をオフに切り替える）。したがって、遷移動作モード中、ＳＲＡＭからのデータは、ワイヤ３７５．１～３７５．Ｎから、それぞれのミッションバスルート３５０．１～３５０．Ｎを介して、それぞれのＣＳＲバンク３４２．１～３４２．Ｎに送られる。ＣＳＲバス３６０によって提供されるシリアルアクセスとは対照的に、本明細書で開示されるように、ＳＲＡＭからＣＳＲバンクへのデータの書き込みは、以下で説明されるように、並列に実行され得る。

【0031】

図４は、本開示の１つ以上の特徴が実装され得る、例示的なＳＲＡＭ利用４００のブロック図である。図４は、ミッションバス３５０及びＣＳＲバスのアドレスライン３６４を使用して、ＳＲＡＭ３７０に記憶されたそれぞれの動作パラメータを用いて、全てのバンク３４２．１～３４２．Ｎにわたる対応するＣＳＲが並列に更新される方法を示す。動作パラメータの並列書き込みを可能にするために、ＳＲＡＭアレイ４１０は、以下のように行に構成されている。アレイ４１０内の各行は、同じ周波数でトレーニングされた、全てのバンクにわたる対応するＣＳＲと関連付けられた、較正された動作パラメータのデータを含む。例えば、第１の行には、全てのバンク（Ｂ１（３４２．１）～ＢＮ（３４２．Ｎ））の第１のレジスタＣＳＲ１にコピーされる動作パラメータが記憶されている。同様に、第２の行（図示せず）には、全てのバンク（Ｂ１（３４２．１）～ＢＮ（３４２．Ｎ））の第２のレジスタＣＳＲ２にコピーされる動作パラメータが記憶されている。データパス３４０．１～３４０．Ｎが周波数Ｆ１４４０．１で動作している場合に、Ｐ個の第１の行の動作パラメータ（それぞれ、ＣＳＲ１～ＣＳＲＰにコピーされる）が較正された。次に、データパス３４０．１～３４０．Ｎが周波数Ｆ２４４０．２で動作していた場合に較正された動作パラメータがＳＲＡＭアレイ４１０に記憶され、以下同様である。

【0032】

制御データ４５０は、周波数セレクタ４５０．１、ベースアドレス４５０．２、バンクアドレス４５０．３及びブロードキャストフラグ４５０．４等のデータ要素を含む書き込み動作を実行するために使用される。図４に示されるように、周波数セレクタ４５０．１及びベースアドレス４５０．２は、動作パラメータが全てのバンク３４２．１～３４２．Ｎにわたって対応するＣＳＲに書き込まれるＳＲＡＭ４１０内の行を選択するために使用され得る。そして、ベースアドレス４５０．２、バンクアドレス４５０．３及びブロードキャストフラグ４５０．４は、それらの対応するＣＳＲを選択するために使用され得る。したがって、（ＣＳＲバンク内のＰ個のＣＳＲの各々を選択することができる）ベースアドレス４５０．２は、周波数セレクタ４５０．１とともに、行（例えば、周波数Ｆ１における影付き行ＣＳＲＰ）を選択するためにデコーダ４２０によって使用され得る。選択された行データは、（図３を参照して説明したように、ミッションバスを介して）ＣＳＲバンク３４２．１～３４２．Ｎにわたる対応するＣＳＲに書き込まれる。ＣＳＲバンクにわたるそれらの対応するＣＳＲは、ベースアドレス４５０．２、バンクアドレス４５０．３及びブロードキャストフラグ４５０．４内の制御データが供給されるそれらのアドレスライン３６４を介して書き込まれることが可能にされる。ブロードキャストフラグ４５０．４がオフである場合、アドレスライン３６４に供給されるバンクアドレス４５０．３に基づいて、１つのバンクが書き込みのために有効になることに留意されたい。しかしながら、全てのバンクへの同時書き込みを可能にするために、ブロードキャストフラグ４５０．４がオンである場合、全てのバンクが書き込みのために有効にされ、したがって、全ての対応するレジスタ（ベースアドレスによって決定される）への並列書き込みが有効にされる。

【0033】

例えば、動作周波数Ｆ１から動作周波数Ｆ２への遷移が発生する場合、メモリインターフェースシステム３４０は、動作周波数Ｆ２４４０．２に対応する動作パラメータで、（動作周波数Ｆ１４４０．１に対応する動作パラメータを現在記憶している）ＣＳＲバンク３４２．１～３４２．Ｎを更新する。そのために、メモリインターフェースシステム３４０は、周波数Ｆ２４４０．２に対応する行３３０．１～３３０．Ｐに関してＰ個の書き込みコマンドを発行する。したがって、例えば、行３３０．１に記憶されたデータを全てのバンク３４２．１～３４２．Ｎ内の第１のレジスタに書き込むために、制御データ４５０が設定され、これにより、１）デコーダがベースアドレス４５０．２及び周波数セレクタ４５０．１に基づいて行３３０．１を選択し、２）ベースアドレス４５０．２は、全てのバンク３４２．１～３４２．Ｎ内の第１のレジスタを選択し、３）ブロードキャストフラグ４５０．４は、全てのバンク３４２．１～３４２．Ｎへの並列書き込みを可能にするためにアクティブ化される。ベースアドレス４５０．２、バンクアドレス４５０．３及びブロードキャストフラグ４５０．４は、ＣＳＲバス３６０のアドレスライン３６４に供給されることに留意されたい。上述したようにＳＲＡＭを使用することにより、ＤＲＡＭへのインターフェースにおいて使用されるバンクの数（又はトランシーバの数）であるＮに比例して、周波数遷移に応じてＣＳＲを更新するのにかかる時間が減少する。

【0034】

図５は、本開示の１つ以上の特徴が実行され得る、メモリインターフェースシステムにおける周波数遷移のための例示的な方法５００のフローチャートである。方法５００によれば、メモリインターフェースシステム３４０は、ステップ５１０において、システム３４０を介してメモリとインターフェースする処理ユニットにおける動作周波数の変更（新しい周波数への）を示す信号を受信する。これに応じて、システム３４０は、ステップ５２０において、通常動作モードから遷移動作モードに切り替わる。切り替えは、通常動作モード中に使用されるミッションバスルート３５０．１～３５０．Ｎを介したトランシーバ３４１．１～３４１．Ｎによるデータ交換を停止することを含む。システム３４０が遷移モードにある場合に、ステップ５３０において、それぞれのトランシーバ３４１．１～３４１．ＮのＣＳＲバンク３４２．１～３４２．Ｎがミッションバス３５０を介して更新される。ＣＳＲバンクの更新に続いて、ステップ５４０において、システム３４０は、新しい周波数で動作するように構成されている。上述したように、ＣＳＲバンクを更新するために、動作パラメータのバージョンがＣＳＲバンク内のそれぞれのＣＳＲに書き込まれる。書き込まれたバージョンは、システム３４０が新しい周波数で動作した場合に較正された動作パラメータを含む。動作パラメータのバージョンは、動作パラメータの複数のサブセットに分割され得る。各サブセットは、受容性ＣＳＲと関連付けられた動作パラメータを含み、受容性ＣＳＲは、ＣＳＲバンクにわたって存在する対応するＣＳＲである。そのような各サブセットは、ＳＲＡＭのそれぞれの行に記憶され得る。このようにして、各サブセット内のデータは、ＳＲＡＭ内のサブセットのそれぞれの行から、ＣＳＲバンクにわたるサブセットのそれぞれのＣＳＲに並列に書き込むことができる。

【0035】

方法５００は、トレーニング動作モードに切り替えることを更に含む。そのモードでは、動作パラメータのバージョンは、トレーニングエンジン３８０によって較正される。動作パラメータの各バージョンは、システムがそれぞれの周波数で動作する場合に較正される。較正に続いて、動作パラメータの結果として生じるバージョンは、ＳＲＡＭ４１０内の行のブロックに記憶される。各ブロックは、それぞれの周波数で較正された動作パラメータのバージョンを記憶し、ブロック内の各行は、ブロック内に記憶された動作パラメータのサブセットを記憶する。サブセットは、受容性ＣＳＲと関連付けられた動作パラメータを含み、これらのそれぞれのＣＳＲは、対応するＣＳＲであり、各々が異なるバンクに存在する。

【0036】

本明細書の開示に基づいて、多くの変形が可能であることを理解されたい。特徴及び要素が特定の組み合わせで上述されているが、各特徴又は要素は、他の特徴及び要素を用いずに単独で、又は、他の特徴及び要素を用いて若しくは用いずに様々な組み合わせで使用することができる。

【0037】

提供される方法は、汎用コンピュータ、プロセッサ又はプロセッサコアにおいて実行することができる。好適なプロセッサとしては、例として、一般目的プロセッサ、特殊目的プロセッサ、従来型プロセッサ、デジタル信号プロセッサ（digital signal processor、ＤＳＰ）、複数のマイクロプロセッサ、ＤＳＰコアと関連付けられた１つ以上のマイクロプロセッサ、コントローラ、マイクロコントローラ、特定用途向け集積回路（Application Specific Integrated Circuit、ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（Field Programmable Gate Array、ＦＰＧＡ）回路、任意の他のタイプの集積回路（integrated circuit、ＩＣ）、及び／又は、状態マシンが挙げられる。そのようなプロセッサは、処理されたハードウェア記述言語（hardware description language、ＨＤＬ）命令及びネットリストを含む他の中間データ（コンピュータ可読媒体に記憶させることが可能な命令等）の結果を使用して製造プロセスを構成することによって製造することができる。そのような処理の結果はマスクワークとすることができ、次いで、このマスクワークを半導体製造プロセスにおいて使用して、実施形態の態様を実装するプロセッサを製造する。

【0038】

本明細書に提供される方法又はフローチャートは、汎用コンピュータ又はプロセッサによる実行のために非一時的なコンピュータ可読記憶媒体に組み込まれるコンピュータプログラム、ソフトウェア又はファームウェアにおいて実行することができる。非一時的なコンピュータ可読記憶媒体の例としては、読み取り専用メモリ（read only memory、ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、レジスタ、キャッシュメモリ、半導体メモリデバイス、内蔵ハードドライブ及びディスク及びリムーバブルディスク等の磁気媒体、磁気光学媒体、並びに、ＣＤ－ＲＯＭディスク及びデジタル多用途ディスク（digital versatile disk、ＤＶＤ）等の光学媒体が挙げられる。

【図1】

【図2】

【図3】

【図4】

【図5】

【国際調査報告】