特表 2024-546903 ダイ装着電圧調整器を有する３Ｄ半導体パッケージ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2024-12-26

(54)【発明の名称】ダイ装着電圧調整器を有する３Ｄ半導体パッケージ

(51)【国際特許分類】

   H01L 25/04 20230101AFI20241219BHJP

   H01L 25/07 20060101ALI20241219BHJP

【ＦＩ】

H01L25/04 Z

H01L25/08 C

【審査請求】未請求

【予備審査請求】未請求

(21)【出願番号】P 2024535699

(86)(22)【出願日】2022-12-07

(85)【翻訳文提出日】2024-07-11

(86)【国際出願番号】 US2022052129

(87)【国際公開番号】W WO2023121876

(87)【国際公開日】2023-06-29

(31)【優先権主張番号】17/556,346

(32)【優先日】2021-12-20

(33)【優先権主張国・地域又は機関】US

(81)【指定国・地域】

(71)【出願人】

【識別番号】591016172

【氏名又は名称】アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100111615

【弁理士】

【氏名又は名称】佐野 良太

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】ガブリエル エイチ． ロー

(72)【発明者】

【氏名】ラジャ スワミナサン

(72)【発明者】

【氏名】ラフール アガルワル

(72)【発明者】

【氏名】ブレット ピー． ウィルカーソン

(57)【要約】

半導体パッケージは、第１の表面及び対向する第２の表面を有するパッケージ基板を含み、第２の表面に配置され、第２の表面に面する第３の表面及び対向する第４の表面を有する集積回路（ＩＣ）ダイを更に含む。ＩＣダイは、１つ以上の金属層及びＩＣダイの１つ以上の機能のための回路構成要素を備える第１の領域と、第３の表面及び第４の表面と平行な方向に第１の領域からオフセットされた第２の領域と、を有する。半導体パッケージは、第２の領域の第４の表面に配置され、供給電圧を受け取るように構成された入力と、調整された電圧を提供するように構成された出力と、を有する電圧調整器を含み、また、電圧調整器の出力をＩＣダイの回路の電圧入力に結合する導電性経路も含む。
【選択図】図３

【特許請求の範囲】

【請求項1】

半導体パッケージであって、
第１の表面及び対向する第２の表面を有するパッケージ基板と、
前記第２の表面に配置され、前記第２の表面に面する第３の表面と対向する第４の表面とを有する第１の集積回路（ＩＣ）ダイであって、前記第１のＩＣダイは、１つ以上の金属層及び前記第１のＩＣダイの１つ以上の機能のための回路構成要素を備える第１の領域と、前記第３の表面及び前記第４の表面と平行な方向に前記第１の領域からオフセットされた第２の領域と、を有する第１のＩＣダイと、
前記第２の領域の前記第４の表面に配設され、供給電圧を受け取るように構成された入力と、調整された電圧を提供するように構成された第１の出力と、を有する電圧調整器と、
前記電圧調整器の前記第１の出力を前記第１のＩＣダイの回路の電圧入力に結合する第１の導電性経路と、を備える、
半導体パッケージ。

【請求項2】

前記第１の導電性経路は、
前記第３の表面から、前記第２の領域の前記第３の表面に近接する前記第１のＩＣダイの金属層まで延在するビアと、
前記第１のＩＣダイの前記金属層の金属トレースであって、前記ビアに結合され、前記ビアから前記第１の領域に延在する金属トレースと、を含む、
請求項１の半導体パッケージ。

【請求項3】

前記第１の導電性経路は、
前記第４の表面に近接し、前記第２の領域から前記第１の領域に延在する前記第１のＩＣダイの第１の金属層の金属トレースと、
前記第３の表面に近接する前記第１のＩＣダイの第２の金属層と、
前記第１の領域に配置されたビアであって、前記金属トレースに結合され、前記第１の金属層と前記第２の金属層との間に延在するビアと、を含む、
請求項１の半導体パッケージ。

【請求項4】

前記第１の導電性経路は、
前記第２の領域に配置されたビアであって、前記第４の表面に近接する前記第１のＩＣダイの第１の金属層と、前記第３の表面に近接する前記第１のＩＣダイの第２の金属層と、の間に延在するビアと、
前記第３の表面に配置され、前記パッケージ基板の第３の金属層に導電的に結合された前記第１のＩＣダイの第１の相互接続及び第２の相互接続であって、前記第１の相互接続は、前記第２の領域の下にあり、前記第２の相互接続は、前記第１の領域の下にあり、前記電圧入力に結合されている、第１の相互接続及び第２の相互接続と、
前記第１の相互接続と前記第２の相互接続との間に延在する前記第３の金属層の第１の金属トレースと、を含む、
請求項１の半導体パッケージ。

【請求項5】

前記電圧調整器の前記入力に供給電圧を提供するための第２の導電性経路を備え、
前記第２の導電性経路は、前記第２の領域内に設けられ、前記第１のＩＣダイを通って延在し、前記電圧調整器の前記入力に導電的に結合されたシリコン貫通ビア（ＴＳＶ）を備える、
請求項１～４の何れかの半導体パッケージ。

【請求項6】

前記半導体パッケージは、スタックされたダイパッケージであり、
前記第１のＩＣダイの前記第４の表面に面する第５の表面と、対向する第６の表面と、を有する第２のＩＣダイであって、前記第２のＩＣダイは、金属層及び前記第１のＩＣダイの１つ以上の機能のための回路構成要素を備える第３の領域を有する、第２のＩＣダイと、
前記電圧調整器の第２の出力を前記第３の領域内の前記第２のＩＣダイの電圧入力に結合する第２の導電性経路と、を備える、
請求項１～４の何れかの半導体パッケージ。

【請求項7】

前記第１の入力及び前記第２の入力は、同じ入力である、
請求項６の半導体パッケージ。

【請求項8】

前記第２の導電性経路は、
前記第３の表面に近接し、前記第２の領域から前記第１の領域に延在する前記第１のＩＣダイの金属層の金属トレースを含む、
請求項６の半導体パッケージ。

【請求項9】

前記第２の導電性経路は、
前記第４の表面に近接し、前記第２の領域から前記第１の領域に延在する前記第１のＩＣダイの第１の金属層の金属トレースを含む、
請求項６の半導体パッケージ。

【請求項10】

前記第２の導電性経路は、
前記第２の領域に配置されたビアであって、前記第４の表面に近接する前記第１のＩＣダイの第１の金属層と、前記第３の表面に近接する前記第１のＩＣダイの第２の金属層と、の間に延在するビアと、
前記第３の表面に配置され、前記パッケージ基板の第３の金属層に導電的に結合された前記第１のＩＣダイの第１の相互接続及び第２の相互接続であって、前記第１の相互接続は、前記第２の領域の下にあり、前記第２の相互接続は、前記第１の領域の下にあり、前記第２のＩＣダイの回路の前記電圧入力に結合されている、第１の相互接続及び第２の相互接続と、
前記第１の相互接続と第２の相互接続との間に延在する前記第３の金属層の第１の金属トレースと、を含む、
請求項６の半導体パッケージ。

【請求項11】

前記第２の表面に配置された第３のＩＣダイであって、前記第３のＩＣダイは、１つ以上の金属層及び前記第３のＩＣダイの１つ以上の機能のための回路構成要素を備える第３の領域と、前記第２の表面と平行な方向に前記第３の領域からオフセットされた第４の領域と、を有する、第３のＩＣダイを備え、
前記電圧調整器は、前記第４の領域内の前記第２の表面の反対側の前記第３のＩＣダイの表面に配置されており、
前記半導体パッケージは、前記電圧調整器の第３の出力を前記第２のＩＣダイの回路の電圧入力に導電的に結合する第３の導電性経路、又は、前記電圧調整器の第４の出力を前記第１のＩＣダイ内の回路の電圧入力に導電的に結合する第４の導電性経路のうち少なくとも１つを含む、
請求項６の半導体パッケージ。

【請求項12】

前記第１の出力、前記第２の出力及び前記第３の出力のうち少なくとも２つは、前記電圧調整器の同じ出力である、
請求項１１の半導体パッケージ。

【請求項13】

前記電圧調整器の前記入力は、前記パッケージ基板の前記第２の表面において前記第１のＩＣダイと前記第３のＩＣダイとを分離するオフセット領域と位置合わせされており、
導電性経路は、前記パッケージ基板の前記第１の表面におけるパッケージ相互接続を前記電圧調整器の前記入力と導電的に結合し、前記導電性経路は、前記電圧調整器と前記オフセット領域の前記第２の表面との間に配置された誘電体層における誘電体貫通ビア（ＴＤＶ）、又は、前記電圧調整器と前記オフセット領域の前記第２の表面との間に配置されたシリコン層におけるシリコン貫通ビア（ＴＳＶ）のうち少なくとも１つを備える、
請求項１１の半導体パッケージ。

【請求項14】

前記第２の表面に配置された第２のＩＣダイであって、前記第２のＩＣダイは、１つ以上の金属層及び前記第２のＩＣダイの１つ以上の機能のための回路構成要素を備える第３の領域と、前記第２の表面と平行な方向に前記第３の領域からオフセットされた第４の領域と、を有する、第２のＩＣダイを備え、
前記電圧調整器は、前記第４の領域の前記第２の表面の反対側の前記第２のＩＣダイの表面に配置されており、
前記半導体パッケージは、前記電圧調整器の第２の出力を前記第２のＩＣダイ内の回路の電圧入力に導電的に結合する第２の導電性経路を含む、
請求項１の半導体パッケージ。

【請求項15】

前記電圧調整器の前記入力は、前記パッケージ基板の前記第２の表面において前記第１のＩＣダイと前記第２のＩＣダイとを分離するオフセット領域と位置合わせされており、
導電性経路は、前記パッケージ基板の前記第１の表面におけるパッケージ相互接続を前記電圧調整器の前記入力と導電的に結合し、前記導電性経路は、前記電圧調整器と前記オフセット領域内の前記第２の表面との間に配置された誘電体層における少なくとも１つの誘電体貫通ビア（ＴＤＶ）を備える、
請求項１４の半導体パッケージ。

【請求項16】

前記電圧調整器は、前記第１のＩＣダイの前記第４の表面に装着されたＩＣパッケージである、
請求項１の半導体パッケージ。

【請求項17】

前記電圧調整器は、前記第１のダイの前記第４の表面に装着されたＩＣパッケージと、前記第１のＩＣダイの前記第４の表面に装着された１つ以上の個別のディスクリート回路構成要素と、を備える、
請求項１の半導体パッケージ。

【請求項18】

前記電圧調整器は、前記第１のＩＣダイの前記第４の表面に装着されたディスクリート回路構成要素のセットである、
請求項１の半導体パッケージ。

【請求項19】

半導体パッケージであって、
第１の表面及び対向する第２の表面を有するパッケージ基板と、
前記第２の表面に装着された集積回路（ＩＣ）ダイの三次元（３Ｄ）スタックであって、ＩＣダイの複数のダイ層を備える３Ｄスタックと、
前記３Ｄスタックの第１のダイ層の第１のＩＣダイに装着され、前記第２の表面に平行な方向において前記３Ｄスタックの第２のダイ層の第２のＩＣダイに隣接する電圧調整器と、
前記電圧調整器の１つ以上の出力を前記第１のＩＣダイ又は前記第２のＩＣダイの一方又は両方の回路に導電的に結合する第１の導電性経路のセットと、
前記電圧調整器の入力を、少なくとも前記第１のＩＣダイ及び前記パッケージ基板を介して、前記パッケージ基板の前記第１の表面に配置されたパッケージ相互接続に導電的に結合する第２の導電性経路と、を備える、
半導体パッケージ。

【請求項20】

前記第１の導電性経路のセットは、前記第１のＩＣダイの前面金属層を使用する少なくとも１つの導電性経路を含む、
請求項１９の半導体パッケージ。

【請求項21】

前記第１の導電性経路のセットは、前記第１のＩＣダイの裏面金属層を使用する少なくとも１つの導電性経路を含む、
請求項１９の半導体パッケージ。

【請求項22】

前記第１の導電性経路のセットは、前記第１のＩＣダイと前記第２のＩＣダイとの間に横方向に延在する前記パッケージ半導体パッケージの金属層を使用する少なくとも１つの導電性経路を含む、
請求項１９の半導体パッケージ。

【請求項23】

前記電圧調整器は、前記第１のダイ層の第３のＩＣダイに装着されており、
前記第１の導電性経路のセットは、前記電圧調整器の１つ以上の出力を前記第３のＩＣダイの回路に導電的に結合する導電性経路を含み、
前記第２の導電性経路は、前記パッケージ基板の前記第２の表面において前記第１のＩＣダイと前記第３のＩＣダイとを分離するオフセット領域において前記電圧調整器と前記第２の表面との間に配置された誘電体層における誘電体貫通ビア（ＴＤＶ）、又は、前記オフセット領域に配置されたシリコン層におけるシリコン貫通ビア（ＴＳＶ）のうち少なくとも１つを備える、
請求項１９の半導体パッケージ。

【発明の詳細な説明】

【背景技術】

【0001】

電子システムは、システムの種々の構成要素に調整された供給電圧を提供するために電圧調整器を採用する。電圧調整器は、従来、１つ以上の半導体パッケージ及び他の構成要素が装着される回路基板において、ディスクリート構成要素として実装されてきた。しかしながら、基板レベルの電圧調整器は、特に高性能システムの高電力送達要件のために、基板からパッケージまでの相対的に長いルーティング経路によって導入される誘導性負荷及び／又は容量性負荷から生じる相対的に大規模な寄生損失を受ける。

【0002】

基板レベルの電圧調整器によって引き起こされる寄生損失の問題を解決する試みにおいて、いくつかのシステムは、代わりに、１つ以上の電圧調整器が半導体パッケージのパッケージ基板に装着されるパッケージレベルの電圧調整を採用している。かかる解決策は、全体的な伝送経路長、したがって寄生損失が低減されるが、依然として、基板装着電圧調整器からパッケージ基板全体にわたるパッケージの１つ以上のダイへの電力の送達を必要としており、これにより、限られたパッケージルーティングリソースを消費しながら、電力分配ネットワークにインピーダンスが導入され続ける。これらの制限を考慮して、他のシステムは、電圧調整器の回路がシステムオンチップ（system on a chip、ＳＯＣ）の残りの部分又はそのダイの他の回路と同じシリコンダイ内に直接実装される完全集積電圧調整器（fully integrated voltage regulator、ＦＩＶＲ）を採用する。これは、電力送達ネットワーク長を効果的に最小化するために最小のインダクタンスを提示するが、シリコンダイは、多くの場合、高度製造プロセスを使用して製造されるため、ＦＩＶＲを使用することは、シリコンダイの相対的に高価な活性ダイ面積を増加させるか、又は、別様に他の回路機能の回路と競合し、面積、電力、性能及びコストにおける望ましくないトレードオフにつながっている。

【発明の概要】

【課題を解決するための手段】

【0003】

一態様によれば、半導体パッケージは、第１の表面及び対向する第２の表面を有するパッケージ基板と、第２の表面に配設され、第２の表面に面する第３の表面及び対向する第４の表面を有する第１の集積回路（integrated circuit、ＩＣ）ダイであって、第１のＩＣダイが、１つ以上の金属層及び第１のＩＣダイの１つ以上の機能のための回路構成要素を備える第１の領域と、第３の及び第４の表面と平行な方向に第１の領域からオフセットされた第２の領域と、を有する、第１のＩＣダイと、第２の領域内の第４の表面に配設され、供給電圧を受け取るように構成された入力と、調整された電圧を提供するように構成された第１の出力と、を有する、電圧調整器と、電圧調整器の第１の出力を第１のＩＣダイの回路の電圧入力に結合する第１の導電性経路と、を含む。

【0004】

別の態様によれば、半導体パッケージは、第１の表面及び対向する第２の表面を有する、パッケージ基板と、第２の表面に装着された集積回路（ＩＣ）ダイの三次元（three-dimensional、３Ｄ）スタックであって、ＩＣダイの複数のダイ層を含む、３Ｄスタックと、３Ｄスタックの第１のダイ層の第１のＩＣダイに装着され、第２の表面に平行な方向において３Ｄスタックの第２のダイ層の第２のＩＣダイに隣接する、電圧調整器と、電圧調整器の１つ以上の出力を第１のＩＣダイ又は第２のＩＣダイの一方又は両方の回路に導電的に結合する、第１の導電性経路のセットと、電圧調整器の入力を、少なくとも第１のＩＣダイ及びパッケージ基板を通して、パッケージ基板の第１の表面に配設されたパッケージ相互接続に導電的に結合する、第２の導電性経路と、を含む。

【0005】

本開示は、添付の図面を参照することによってより良好に理解され、その数々の特徴及び利点が当業者に明らかになり得る。異なる図面における同じ符号の使用は、類似又は同一のアイテムを示す。

【図面の簡単な説明】

【0006】

【図1】いくつかの実施形態による、ダイ装着電圧調整器を有する半導体パッケージの上面図である。

【図2】いくつかの実施形態による、図１の半導体パッケージの断面図である。

【図3】いくつかの実施形態による、電圧調整器と半導体パッケージのダイとの間の供給電圧ルーティング及び調整された電圧ルーティングのための種々の電圧ルーティング経路を示す図１の半導体パッケージの断面図である。

【図4】いくつかの実施形態による、電圧調整器と半導体パッケージのダイとの間の供給電圧及び調整された電圧ルーティングのための追加の電圧ルーティング経路を示す図１の半導体パッケージの断面図である。

【図5】いくつかの実施形態による、半導体パッケージの複数の集積回路（ＩＣ）ダイに及ぶダイ装着電圧調整器を有する半導体パッケージの上面図である。

【図6】いくつかの実施形態による、図５の半導体パッケージの断面図である。

【発明を実施するための形態】

【0007】

図１～図６は、半導体パッケージの１つ以上の集積回路（ＩＣ）ダイに調整された電圧を提供するために１つ以上のダイ装着電圧調整器を採用する半導体パッケージの種々の例示的な実施形態を示している。少なくとも１つの実施形態では、半導体パッケージは、基板と、その上に装着された１つ以上のＩＣダイのスタックと、を含む。スタックは、パッケージ基板に近接して装着された１つ以上のＩＣダイを有する少なくとも第１のダイ層を含む。いくつかの実施形態では、スタックは、三次元（３Ｄ）スタックであり、したがって、第１のダイ層の少なくとも１つのＩＣダイに装着された１つ以上のＩＣダイを有する少なくとも第２のダイ層を更に含む。「下の」ダイ層のＩＣダイ上にスタックされたＩＣダイを有する追加のダイ層が更に実装され得る。半導体パッケージは、第１のダイ層の１つ以上のＩＣダイの対応する「上部」表面（すなわち、半導体パッケージの反対側の表面）上に装着された１つ以上の電圧調整器を更に含む。かかるダイ装着電圧調整器は、パッケージ基板を介して供給電圧を受け取り、パッケージ基板、第１の層のＩＣダイ及び／又は少なくとも第２の層のＩＣダイのうち少なくとも１つ以上の導電性構造からなる１つ以上の導電性経路を使用して、半導体パッケージの１つ以上のダイ層の１つ以上のＩＣダイに１つ以上の調整された電圧を提供するように構成される。これらの導電性構造は、例えば、ビア（シリコン貫通ビア（through silicon via、ＴＳＶ）及び誘電体貫通ビア（through dielectric via、ＴＤＶ）を含む）、ダイ及び／又は基板の金属層における金属トレース、パッケージ－ダイ相互接続、ダイ間相互接続、基板－ダイ相互接続、インターポーザ相互接続等を含むことができる。更に、いくつかの実施形態では、電圧調整器は、スタックのダイ層の複数のＩＣダイに及ぶことができ、又は、「跨る（straddle）」ことができる。

【0008】

半導体パッケージの第１の又はベースのダイ層（又は、いくつかの実施形態では、異なるダイ層）の１つ以上のＩＣダイの表面に装着されたディスクリート電圧調整器を実装することによって、このダイ装着電圧調整器は、ＦＩＶＲに見られるようなＩＣダイ自体内にＶＲ回路を実装する費用及び複雑さを回避しながら、パッケージ基板レベルの電圧調整器と比較して改善された電力分配配電効率を提供することができる。したがって、本明細書で説明されるような１つ以上のダイ装着電圧調整器を実装する半導体パッケージは、高電力／高性能用途並びに他の用途に好適なコスト、複雑さ及び電力送達効率性のバランスを提供することができる。

【0009】

以下において、上、下、上部、底部等の特定の位置に関する用語は、種々の構成要素の位置関係を説明するために相対的な意味で使用されることに留意されたい。これらの用語は、対応する図に示されるような構成要素の相対位置を参照して使用され、重力場を参照して絶対的な意味で解釈されることを意図していない。したがって、例えば、図面に示され、構成要素の上部表面と称される表面は、実施形態において、構成要素が、対応する図に示され、本開示で説明される位置に対して反転された位置に配置された場合でも、構成要素の上部表面であるものとして依然として適切に理解されるであろう。

【0010】

図１及び図２は、いくつかの実施形態による、１つ以上のダイ装着電圧調整器を採用する半導体パッケージ１０２の上面図１００（図１）及び側面図（２００）を示している。図示される例では、半導体パッケージ１０２は、パッケージ基板１０６と、パッケージ基板１０６上に装着された１つ以上のダイ層のスタック１０８と、を含む。パッケージ基板１０６（以下、簡潔にするために「基板１０６」）は、エポキシベースの積層基板（例えば、ＦＲ４）、ビスマレイミド－トリアジン（Bismaleimide-Triazine、ＢＴ）ベースの積層基板等の下にあるプリント回路基板（printed circuit board、ＰＣＢ）又は他のキャリアボードとスタック１０８との間に機械的支持及び電気的インターフェースを提供するために採用される種々の電気相互接続基板の何れかを備えることができる。基板１０６は、第１の主表面２０２及び対向する第２の主表面２０４を、表面２０２と２０４との間又は同じ表面上の点の間に導電性経路を提供するための１つ以上の金属層、ビア及び他の導電性構造とともに含む。パッケージ相互接続２０６のアレイは、「底部」表面２０２に配設され、基板１０６の対応する導電性経路と、半導体パッケージ１０２が装着されるＰＣＢ又は他のキャリア構造（図示せず）との間の電気的及び機械的接続を提供する。パッケージ相互接続２０６のアレイは、ボールグリッドアレイ（ball grid array、ＢＧＡ）のはんだボール等のはんだベースの相互接続、ランドグリッドアレイ（land grid array、ＬＧＡ）のピン等のピンベースの相互接続、クワッドフラットパッケージ（quad flat package、ＱＦＰ）アレイ等の平坦な相互接続等を備えることができる。

【0011】

スタック１０８は、１つ以上のダイ層を備え、各ダイ層は、対応する層に横方向に配置された１つ以上のＩＣダイを備える。図示される例では、スタック１０８は３Ｄスタックであり、第１の、すなわちベースのダイ層２０８と第２のダイ層２１０と、を含み、第１のダイ層２０８は、単一のＩＣダイ１１０を備え、第２のダイ層２１０は、単一のＩＣダイ１１２を備える。しかしながら、他の実施形態では、スタック１０８は、単一のダイ層を含むか、２つより多くのダイ層を含む。同様に、他の実施形態では、第１のダイ層２０８は複数のＩＣダイを備え、及び／又は、第２のダイ層２１０は複数のＩＣダイを備える。各ＩＣダイ（例えば、ダイ１１０、１１２）は、メモリコントローラ、入力／出力（input/output、Ｉ／Ｏ）コントローラ、データ／コントローラ相互接続、オンチップメモリ及びキャッシュ等のような関連回路だけでなく、１つ以上の中央処理ユニット（central processing unit、ＣＰＵ）、グラフィック処理ユニット（graphics processing unit、ＧＰＵ）、機械学習（machine learning、ＭＬ）アクセラレータ又はこれらの組み合わせのような半導体パッケージ１０２の１つ以上の集積回路（ＩＣ）構成要素を実装する。例示目的で、ダイ１１０、１１２は、これらのダイの両方が種々の計算リソースを実装するＳＯＣである例示的なコンテキストで説明される。例えば、ダイ１１２は、１つ以上のプロセッサ、キャッシュ等の高性能計算リソースを実装し、したがってよりコストのかかる製造プロセスを必要とするＳＯＣを備えることができるが、Ｉ／Ｏコントローラ、メモリコントローラ等の同様の性能特性を必要としない他の計算構成要素は、よりコストのかからない製造プロセスを使用してダイ１１０に実装される。

【0012】

図示されるように、ダイ１１０は、基板１０６の第２の表面２０４に装着され、基板１０６の第２の表面２０４に面する第３の主表面２１０と、対向する第４の主表面２１２と、を有する。ダイ１１０は、例えば、ＢＧＡ、ＬＧＡ、ＱＦＰアレイ、Ｃ４バンプ、マイクロバンプ、銅ピラー又は他の金属／金属合金ピラー、インターポーザ構造等を含むことができる相互接続の対応するアレイを介して、基板１０６の１つ以上の対応するパッド又は他の電気接点に電気的に接続される。更に、相互接続によって提供されるものを超える追加の機械的結合の場合、ダイ１１０は、接着剤又は他の結合剤を介して第２の表面２０４に更に機械的に結合され得る。説明のために、図示される例では、ダイ１１０は、ダイ－基板間相互接続２１６（例えば、銅ピラー相互接続又はマイクロバンプ）のアレイ２１４を使用して基板１０６に電気的及び機械的に接続される。他の実施形態では、パッケージ１０２は、代わりに、シリコン／ガラスインターポーザ層の２つの対向する表面間に延在するＴＳＶ／ＴＤＶ又は他の導電性構造のアレイを有するシリコン又はガラス層から構成されるインターポーザ層を採用し得る。しかしながら、他の実施形態では、他のタイプの基板－ダイ接続を採用することができる。

【0013】

次に、第２の層２１０のダイ１１２は、ダイ１１０の第４の表面２１２に装着され、第４の表面２１２に面する第５の主表面２１８と、対向する第６の主表面２２０と、を有する。ダイ１１２は、ダイ１１２の活性表面がダイ１１０から離れて面し、したがって、ダイ１１２との電気的接続を確立するためにダイ１１０内にＴＳＶを必要とするように、「フェースアップ型」で装着され得るか、又は、ダイ１１２は、ダイ１１２の活性表面がダイ１１０に面し、したがって、ダイ１１２との電気的接続を確立する目的でダイ１１０内にＴＳＶ又は類似のダイ貫通接続の必要性を回避するように、「フェースダウン型」（図２に示されるように）で装着され得る。したがって、ダイ１１０とダイ１１２との間の電気的接続は、マイクロバンプ又はハイブリッドボンディング等の種々の好適なダイ間相互接続の何れかを使用して形成され得る。ダイ１１２、１１２の間のダイ１１０への電力送達（及び、ダイ１１０に対するダイ１１２の「背面」実装の場合のシグナリング）は、ＴＳＶ２２２等のダイ１１０内のＴＳＶを使用することによって達成され、ＴＳＶは、ダイ１１０、１１２の１つ以上の金属層又は表面相互接続、及び、ダイ１１０と基板１０６との間のダイ－パッケージ間相互接続２０６に接続することができる。

【0014】

スタック１０８のダイの回路は、確実に動作するために、よく調整された入力電圧を必要とする。したがって、これらの調整された電圧のうち一部又は全てを提供するために、半導体パッケージ１０２は、第１のダイ層２０８の１つ以上のダイ上に装着された少なくとも１つの電圧調整器１１８を更に含む。例えば、図示される例では、半導体パッケージ１０２は、第１のダイ層２０８のダイ１１０の「上部」表面２１２において、同様にダイ１１０の表面２１２上に装着された第２のダイ層２１０のダイ１１２の両側に装着された２つのＶＲ１１８－１及びＶＲ１１８－２を含む。

【0015】

ＶＲ１１８は、典型的には、バックコンバータ、ブーストコンバータ、バックブーストコンバータ、Ｃｕｋコンバータ等のＤＣ－ＤＣ電力コンバータとして実装される。したがって、ＶＲ１１８は、より高い供給電圧（例えば、２０ＶＤＣ）を受け取り、より高い供給を１つ以上の調整された電圧（例えば、１．１ＶＤＣ）にダウンコンバートする。典型的には、かかるＶＲは、ダイオード及び／又はトランジスタ（例えば、金属酸化物シリコン電界効果トランジスタ（metal-oxide-silicon field effect transistor、ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（insulated-gate bipolar transistor、ＩＧＢＴ）又はバイポーラ接合トランジスタ（bipolar junction transistor、ＢＪＴ））と、コンデンサ及び／又はインダクタ等の１つ以上のエネルギー貯蔵構成要素と、典型的には、コンデンサ、インダクタ及び／又は抵抗器のある配置、並びに、これらの他の構成要素を対応するＶＲ回路に相互接続するために使用される配線、金属トレース又は他の導電性相互接続を含む、１つ以上のフィルタ回路と、からなるスイッチングネットワークとして実装される。したがって、これらのダイ装着ＶＲ１１８は、ダイ１１０の表面２１２に個々に装着されたディスクリート回路構成要素の集合として、ダイ１１０の表面２１２に装着されたＩＣパッケージ若しくは他のパッケージとして、又は、表面２１２に装着されたディスクリート回路構成要素及びパッケージ（複数可）の組み合わせとして実装され得る。例えば、ＶＲ１１８を含む回路のトランジスタ及び他の論理は、１つ以上の表面装着パッケージとして実装することができ、一方、インダクタ、抵抗器及び／又はキャパシタ、並びに、それらの対応する導電性相互接続等の特定の受動回路は、個別のディスクリート回路構成要素として装着することができ、又は、回路全体は、ダイ若しくは基板上に装着することができ、その後、ダイ１１０上にパッケージングして装着することができ、若しくは、ダイ１１０上にパッケージングせずに装着することができる。

【0016】

ＶＲ１１８－１及び１１８－２は、基板１０６を介して１つ以上の供給電圧を受け取り（相互接続２１６のうち何れかを介して、又は、基板１０６の表面２０４に配設された電力インターフェースを介して受け取られる）、３Ｄスタック１０８の１つ以上のダイ層のダイ（例えば、ダイ層２０８のダイ１１０及びダイ層２１０のダイ１１２）への分配のための１つ以上の出力調整電圧を提供するために、受け取った供給電圧を調整するように構成される。これらの１つ以上の調整された電圧は、対応するＶＲ１１８の電圧出力とスタック１０８の受けダイのＩＣの対応する電圧入力との間の１つ以上の導電性経路からなる、対応する電力分配ネットワーク（図１に示さず）を介して、各ＶＲ１１８から供給される。これらの導電性経路は、３Ｄスタック１０８のダイ、基板１０６及び／又は相互接続アレイ２１４の種々の導電性構造から構成される。これらの導電性構造は、３Ｄスタックのダイの金属層の金属線（又はトレース）、基板１０６の金属層の金属線、ダイ内ビア、ＴＳＶ２２２等のＴＳＶ、誘電体貫通ビア（ＴＤＶ）、ダイ間相互接続、ダイ－基板間相互接続（例えば、相互接続２１６）等を含むことができる。半導体パッケージ１０２における供給電圧分配及び調整された電圧分配のための例示的な導電性経路は、図３及び図４を参照して以下でより詳細に説明される。

【0017】

ＶＲ１１８－１及び１１８－２は「底部」ダイ１１０の上部表面２１２に装着されるため、半導体パッケージ１０２は、一実施形態では、ＴＳＶ、ダイ間相互接続及び基板間相互接続を利用して、基板１０６からＶＲ１１８－１及び１１８－２に供給電圧を分配し、ＶＲ１１８－１及び１１８－２からダイ１１０及び１１２に調整された電圧を分配する。更に、半導体パッケージ１０２は、ダイ１１２並びにＶＲ１１８－１及び１１８－２を封止するパッケージング誘電体封止層２２８、パッケージリッド（図示せず）等の使用等のように、デバイスのパッケージングを完成させるための種々の保護又は構造的特徴を採用し得る。

【0018】

参照のために、図１及び図２では、ダイ１１２と重なるダイ１１０のおおよその領域は、「領域１１４」として識別され、ＶＲ１１８－１及び１１８－２と重なるダイ１１０のおおよその領域は、それぞれ「領域１１６－１」及び「領域１１６－２」として識別される。これらの領域のサイズは、識別及び説明を容易にするために、ダイ１１０の実際の重複領域に対して誇張されていることに留意されたい。更に、領域１１６－１及び１１６－２は、領域１１４から横方向にオフセットされるものとして図示及び説明されるが、いくつかの実施形態では、このオフセットは、領域１１４が領域１１６－１又は領域１１６－２の何れとも重複しないという点で完全であり、一方、他の実施形態では、このオフセットは、領域１１４が領域１１６－１又は領域１１６－２の一方又は両方と部分的又は完全に重複するという点で部分的にすぎない。

【0019】

図３及び図４を参照すると、供給電圧をＶＲ１１８－１及び１１８－２に分配するための、又は、調整された電圧をＶＲ１１８－１及び１１８－２から３Ｄスタック１０８のダイに分配するための、半導体パッケージ１０２内の導電性経路のための例示的なルートが示されている。特に、図３は、ダイ１１０及び１１２のための調整された電圧分配のためにベースダイ層２０８のダイ１１０の前面金属を利用する調整された電圧分配のための導電性経路を描示する、線１－１に沿った半導体パッケージ１０２の例示的な実施形態の簡略化された断面図３００を示している。図示される例では、供給電圧ＶＳ１がＶＲ１１８－１の入力電圧として提供され、供給電圧ＶＳ２がＶＲ１１８－２の入力電圧として提供され、ＶＳ１及びＶＳ２は同じ又は異なる供給電圧とすることができる。典型的には、ＶＳ１及びＶＳ２は、サーバ実施形態におけるラック装着電源等の１つ以上の外部電源から電力を受け取る１つ以上の基板レベル電源を介して供給される。この例では、供給電圧ＶＳ１及びＶＳ２は、半導体パッケージ１０２が装着されるＰＣＢ又は他のキャリア（図示せず）から、それぞれ、パッケージ－基板間相互接続１１６－１及び１１６－２（例えば、ＢＧＡはんだボール、ＬＧＡピン等）を介して入力される。

【0020】

次いで、供給電圧ＶＳ１は、パッケージ１０２を通る１つ以上の導電性経路を介してＶＲ１１８－１に提供される。典型的には、複数のルートが採用されるが、説明を容易にするために、単一の導電性経路３０４が図示及び説明される。他の導電性経路も同様に構成することができる。この例では、供給電圧ＶＳ１は、基板１０６、相互接続アレイ２１４及びダイ１１０を通してルーティングされた導電性経路３０４を介して、相互接続１１６－１からＶＲ１１８－１の入力３０２に向けられる。したがって、基板１０６を横断する導電性経路３０４の部分は、基板１０６の表面２０２における相互接続１１６－１と、基板１０６とダイ１１０との間のダイ－基板間相互接続２１６－１と、相互接続１１６－１と相互接続２１６－１との間の導電性ルートを形成する１つ以上のビア（例えば、ビア３０８）及び金属線セグメント（例えば、金属線セグメント３１０）と、を含むことができる。したがって、ダイ１１０を横断する導電性経路３０４の部分は、例えば、ダイ１１０の表面２１０と２１２との間に延在し、相互接続３１２をＶＲ１１８－１の入力３０２に電気的に接続するＴＳＶ２２２－１を含むことができる。次いで、ＶＲ１１８－１のＤＣ－ＤＣコンバータ回路３１４は、供給電圧ＶＳ１を少なくとも調整された電圧ＶＲ１に変換し、調整された電圧ＶＲ１は、ダイ１１０の表面２１２に近接する１つ以上の出力に供給される。説明を容易にするために、ダイ１１０の表面２１２に近接したＶＲ１１８－１の単一の出力３１６と、パッケージ１０２内で電圧ＶＲ１をルーティングするためのその対応する経路と、が説明される。次いで、半導体パッケージ１０２の導電性経路３１８、３２０は、この調整された電圧ＶＲ１を出力３１６からダイ１１０及び１１２のＩＣ回路３２２及び３２４にそれぞれ分配する。図示されるように、導電性経路３１８、３２０は、表面２１２に近接するダイ１１０の表側金属層を利用して、ダイ１１０を通して横方向に調整された電圧ＶＲ１をルーティングする。例えば、両方の経路３１８、３２０は、表面２１２に近接した前面金属層において出力３１６を金属トレースセグメント３２６に接続するためにビアを採用し得る。次いで、金属トレースセグメント３２６は、ダイ１１０の領域１１４（図１及び図２）内に横方向に延在し、ダイ１１０内の１つ以上のビア又は他の導電性構造を介してＩＣ回路３２４と電気的に結合する。導電性経路３２０は、ＴＳＶ３２８又は他の同様の構造を使用して金属線セグメント３２６から分岐して、金属線セグメント３２６から、ダイ１１２の１つ以上のビア、金属トレース又は他の導電性構造を介してＩＣ回路３２２の入力に電気的に結合されたダイ間相互接続（例えば、位置合わせされたマイクロバンプ）３３０への導電性経路を提供することができる。

【0021】

ＶＲ１１８－２を参照すると、供給電圧ＶＳ２は、相互接続１１６－２からＶＲ１１８－１の入力３３２に、導電性経路３０４と同様の方法で基板１０６及びダイ１１０を通ってルーティングされた導電性経路３３４を介して導かれる。そこから、ＶＲ１１８－２のＤＣ－ＤＣコンバータ回路３３６は、供給電圧ＶＳ２を少なくとも調整された電圧ＶＲ２に変換し、調整された電圧ＶＲ２は、ダイ１１０の表面２１２に近接したＶＲ１１８－２の出力３３８に供給される。次いで、半導体パッケージ１０２の導電性経路３４０、３４２、３４４は、この調整された電圧ＶＲ２をダイ１１０及び１１２のＩＣ回路３４６及び３４８にそれぞれ分配する。この特定の例では、導電性経路３４０、３４２、３４４は、調整された電圧ＶＲ２がダイ１１０を通って基板１０６まで「下方に」ルーティングされ、次いで、調整された電圧ＶＲ２をＩＣ回路３４６及び３４８の領域に向かって横方向にルーティングするために使用され、その後、調整された電圧ＶＲ２がダイ１１０を通って「上方に」戻るようにルーティングされる、「パッケージ基板アシスト」手法を採用する。例えば、各経路３４０～３４４は、ダイ１１０の表面２１２から基板１０６の表面２０４まで延在する相互接続２１６－２に出力３３８を接続するために、（端部金属層に応じて）ダイ１１０の１つ以上の金属層において１つ以上のビア及び／又は金属トレースを採用し得る。次いで、１つ以上のビア、表面２０４に近接する基板１０６の１つ以上の金属層の金属セグメント（例えば、金属セグメント３５０）を使用して、調整された電圧ＶＲ２を、基板１０６を横方向に横切って、ＩＣ回路３４６及び３４８の下にある点にルーティングする。そこから、導電性経路３４０は、アレイ２１４の相互接続２１６－３及びダイ１１０の１つ以上の導電性構造を採用して、調整された電圧ＶＲ２を基板１０６の表面２０４からＩＣ回路３４６の電圧入力にルーティングする。同様に、導電性経路３４２は、アレイ２１４の相互接続２１６－４及びダイ１１０の１つ以上の導電性構造を採用して、基板１０６の表面２０４からＩＣ回路３４６の別の電圧入力に調整された電圧ＶＲ２をルーティングする。更に、導電性経路３４４は、アレイ２１４の相互接続２１６－４、ダイ１１２のＴＳＶ２２２－２（及びダイ１１０の１つ以上の他の導電性構造）、及び、ダイ１１０の１つ以上の導電性構造を採用して、基板１０６の表面２０４からダイ１１０のＩＣ回路３４８の電圧入力に調整された電圧ＶＲ２をルーティングする。

【0022】

図４は、ダイ１１０及び１１２のための調整された電圧分配のためにベースダイ層２０８のダイ１１０の裏面金属を利用する調整された電圧分配のための導電性経路を示す、線１－１に沿った半導体パッケージ１０２の異なる例示的な実施形態の簡略化された断面図４００を示している。この例では、ＶＲ１１８－１のみへの電圧の供給、及び、ＶＲ１１８－１のみからの電圧の供給が説明され、ＶＲ１１８－２への供給電圧の分配、及び、ＶＲ１１８－２からの調整された電圧の分配は、ＶＲ１１８－１について説明されたものと同様の手法を利用するが、説明を容易にするために図４から省略されている。図示される例では、供給電圧ＶＳ３は、半導体パッケージ１０２が装着されるＰＣＢ又は他のキャリア（図示せず）を介して外部電源から、パッケージ－基板間相互接続１１６－１を介して、ＶＲ１１８－１の入力電圧として提供される。

【0023】

供給電圧ＶＳ３は、図３の導電性経路３０４を参照して上記で同様に説明されたように、基板１０６及びダイ１１０の種々の導電性構造を介して、基板１０６及びダイ１１０を通ってルーティングされた導電性経路４０４を介して、相互接続１１６－１からＶＲ１１８－１の入力４０２に向けられる。次いで、ＶＲ１１８－１のＤＣ－ＤＣコンバータ回路４０６は、供給電圧ＶＳ３を少なくとも調整された電圧ＶＲ３に変換し、調整された電圧ＶＲ３は、ダイ１１０の表面２１２に近接したＶＲ１１８－１の出力４０８に供給される。次いで、半導体パッケージ１０２の導電性経路４１０、４１２は、この調整された電圧ＶＲ３を、ダイ１１０及び１１２のＩＣ回路４１４及び４１６にそれぞれ分配する。図示されるように、導電性経路４１０、４１２は、表面２１２に近接するダイ１１０の裏面金属層を利用して、調整された電圧ＶＲ３を、ＶＲ１１８－１の下にある領域１１６－１（図１）からダイ１１０の領域１１４（図１）に、ダイ１１０を通って横方向にルーティングする。例えば、両方の経路４１０、４１２は、表面２１２に近接する裏面金属層において出力４０８を金属トレースセグメント４１８に接続するためにビアを採用し得る。次いで、金属トレースセグメント４１８は、ダイ１１０の領域１１４に向かって横方向に延在する。導電性経路４１０は、次いで、ダイ１１０の裏面層から前面層に遷移し、ＩＣ回路４１４の電圧入力を金属トレースセグメント４１８に電気的に接続し、したがって、調整された電圧ＶＲ３のためのルーティングをＩＣ回路４１４に提供するために、ＴＳＶ４２０及び金属トレース４２２等のようなダイ１１０の１つ以上の金属層において１つ以上のビア及び１つ以上の金属トレースを更に含み得る。同様に、導電性経路４１２は、１つ以上のビア、ダイ１１０及びダイ１１２の１つ以上の金属層の１つ以上の金属トレース、並びに、１つ以上のダイ間相互接続又は他の導電性構造を採用して、ダイ１１０からダイ１１２に遷移し、金属トレースセグメント４１８をダイ１１２のＩＣ回路４１６の電圧入力に電気的に接続し、したがって、ＶＲ１１８－１からＩＣ回路４１６への調整された電圧ＶＲ３のルーティングを提供することができる。

【0024】

図３及び図４は、供給電圧をダイ装着ＶＲにルーティングするための、及び、ダイ装着ＶＲから３Ｄスタック１０８のダイ内のＩＣ回路に調整された電圧をルーティングするための導電性経路の例を示しているが、本開示は、これらの具体的な例に限定されない。例えば、いくつかの実施形態では、ＶＲ１１８からいくつかの調整された電圧を分配するために前面金属ベースの手法が利用され得るが、同じ又は異なるＶＲ１１８から他の調整された電圧を分配するために裏面金属ベースの手法が使用され得るか、あるいは、３Ｄスタック１０８内の異なる宛先のための同じ調整された電圧のために異なる手法が利用され得る。

【0025】

図１～図４は、各ダイ装着ＶＲが３Ｄスタック１０８の単一のダイ（及び同じダイ）上に装着される例示的な実施形態を示しているが、本開示は、この特定の構成に限定されない。他の実施形態では、異なるＶＲが同じダイ層の異なるダイ上に装着され得る。更に、いくつかの実施形態では、異なるＶＲが、異なる層の異なるダイ上に装着され得る。例えば、いくつかの実施形態では、ダイ装着ＶＲは、第２のダイ層２１０のダイに装着され得る。更に、いくつかの実施形態では、ダイ装着ＶＲは、同じダイ層の複数のダイ上に装着され得る。すなわち、ダイに装着されたＶＲは、３Ｄスタックの対応するダイ層の複数のダイに及ぶことができる。

【0026】

図５及び図６は、共に、いくつかの実施形態による、かかる複数ダイに及ぶＶＲを実装する半導体パッケージ５０２の上面図５００及び断面図６００をそれぞれ示している。図示される例では、半導体パッケージ５０２は、パッケージ基板５０６と、パッケージ基板５０６（以下、単に「基板５０６」）上に装着された１つ以上のダイ層の３Ｄスタック５０８と、を含む。基板５０６は、第１の主表面６０２と、対向する第２の主表面６０４と、を含む。パッケージ相互接続６０６のアレイは、「底部」表面６０２に配設され、基板５０６の対応する導電性経路と、半導体パッケージ５０２が装着されるＰＣＢ又は他のキャリア構造（図示せず）と、の間の電気的及び機械的接続を提供する。

【0027】

３Ｄスタック５０８は、１つ以上のダイ層を備え、各ダイ層は、対応する層に横方向に配置された１つ以上のＩＣダイを備える。図示される例では、スタック５０８は、第１の又はベースのダイ層６０８及び第２のダイ層６１０を含み、第１のダイ層６０８は、基板－ダイ相互接続（例えば、銅ピラー）のアレイ６１４を介して基板５０６の上部表面６０４に装着された２つのＩＣダイ６１０－１及び６１０－２を備え、第２のダイ層６１０は、２つのＩＣダイ６１２－１及び６１２－２を備え、ダイ６１２－１は、ダイ６１０－１の上部表面６１６－１に装着され、ダイ６１２－２は、ダイ６１０－２の上部表面６１６－２に装着される。ダイ６１２－１及び６１２－２は、表を下にして又は表を上にして、あるいは、一方の表を下にして他方の表を上にして装着され得る。

【0028】

半導体パッケージ５０２は、ダイ装着ＶＲ５１８を更に含む。しかしながら、図１～図４のＶＲ１１８のように単一のダイに装着されるのではなく、図示される実施形態では、ＶＲ５１８は、スタック５０８の複数のダイ、すなわち、ダイ６１０－１及び６１０－２に及ぶ。したがって、示されるように、ＶＲ５１８は、ダイ６１０－１の縁部及びダイ６１０－２の対向する縁部と重複する。上で同様に説明したように、ＶＲ５１８と重なるダイ６１０－１及び６１０－２の領域は、スタック５０８のダイのアクティブ領域内のＩＣ回路に対するかかる構造のフロアプラン消費及び寄生影響を低減するように、ＶＲ１１８に供給電圧をもたらし、ＶＲ１１８からスタック５０８のダイに調整された電圧を分配するための導電性構造の形成のために使用され得る。

【0029】

この構成は、３Ｄスタック５０８の可能な構成の単なる一例であることを理解されたい。例えば、３Ｄスタック５０８は、ＶＲ５１８が全ての４つの底部ダイ６１０の角と重なるように、２×２アレイの中央にＶＲ５１８を有する２×２アレイに配置された４つの底部ダイ６１０を含むことができる。更に、単一の重複ＶＲ５１８のみが示されているが、他の構成では、パッケージ５０２は、本明細書で説明する技術を使用して複数の重複ＶＲを含むことができる。

【0030】

図示される構成では、１つ以上の供給電圧は、基板５０６を介してＶＲ５１８にルーティングされることが可能になり、ＶＲ５１８のＤＣ－ＤＣコンバータ回路（図示せず）は、１つ以上の供給電圧を、上記で同様に説明されたように、ダイ及び／又は基板５０６に及ぶ導電性経路構造を使用して、ダイ６１０－１、６１０－２、６１２－１、６１２－２のＩＣ回路にルーティングされ得る１つ以上の調整された電圧に変換することができる。更に、ダイ６１０－１と６１０－２との間のＶＲ５１８が及ぶオフセット領域５２０等のように、ＶＲが装着されるダイを横方向に分離するオフセット領域がある場合、このオフセット領域は、下にあるダイ内のＴＳＶ又は他のダイに及ぶ導電性構造を必要とすることなく、供給電圧をＶＲにルーティングするために利用され得る。同様に、このオフセット領域は、対応する調整された電圧がＶＲ５１８から基板５０６に到達するために、下にあるダイを通るＴＳＶを必要としない方法で、基板５０６を介して「パッケージ基板アシスト」調整された電圧ルーティングを実装するために利用され得る。説明するために、供給電圧ＶＳ４を、相互接続６０６－１を介してＶＲ５１８にルーティングするために、対応する導電性経路６２０は、基板５０６の上部表面６０４からオフセット領域５２０を通ってＶＲ５１８の底部表面に及ぶ相互接続６１８及びＴＤＶ６１８等の一連の１つ以上の導電性構造を採用することができる。同様に、調整された電圧をＶＲ５１８から基板５０６を介してスタック５０８の１つ以上のダイにルーティングするための導電性経路（例えば、導電性経路６２２）（すなわち、「パッケージ基板アシスト」ルート）は、同様の一連の１つ以上のＴＤＶを使用して、オフセット領域５２０と位置合わせされた体積内のＶＲ５１８の底部表面と基板の上部表面６０４との間の誘電体材料に及ぶことができる。代替的に、他の実施形態では、シリコンダイ、チップ又は他のシリコンベースの層を、オフセット領域６２０内の誘電体層の代わりに配設することができ、このシリコン層は、ＶＲ５１８の底部表面と基板の上部表面６０４との間にわたる１つ以上のＴＳＶを含むことができ、これらのＴＳＶのうち１つ以上は、導電性経路６２２内の導電性構造として機能する。

【0031】

いくつかの実施形態では、上記の装置及び技術は、図１～図６を参照して上述した半導体パッケージ等の１つ以上の集積回路（ＩＣ）デバイス（集積回路パッケージ又はマイクロチップとも称される）を含むシステムに実装される。電子設計自動化（electronic design automation、ＥＤＡ）及びコンピュータ支援設計（computer aided design、ＣＡＤ）ソフトウェアツールは、これらのＩＣデバイスの設計及び製造に使用することができる。これらの設計ツールは、典型的には、１つ以上のソフトウェアプログラムとして表される。１つ以上のソフトウェアプログラムは、回路を製造するための製造システムを設計するか又は適応させるためのプロセスの少なくとも一部を実行するために、１つ以上のＩＣデバイスの回路を表すコードで動作するようにコンピュータシステムを操作するための、コンピュータシステムによって実行可能なコードを含む。このコードは、命令、データ、又は、命令及びデータの組み合わせを含み得る。設計ツール又は製造ツールを表すソフトウェア命令は、典型的には、コンピューティングシステムにアクセス可能なコンピュータ可読記憶媒体に記憶される。同様に、ＩＣデバイスの設計又は製造の１つ以上の段階を表すコードは、同じコンピュータ可読記憶媒体又は異なるコンピュータ可読記憶媒体に記憶され、そこからアクセスされる。

【0032】

コンピュータ可読記憶媒体は、命令及び／又はデータをコンピュータシステムに提供するために、使用中にコンピュータシステムによってアクセス可能な任意の非一時的な記憶媒体又は非一時的な記憶媒体の組み合わせを含む。このような記憶媒体には、限定されないが、光学媒体（例えば、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）、ブルーレイ（登録商標）ディスク）、磁気媒体（例えば、フロッピー（登録商標）ディスク、磁気テープ、磁気ハードドライブ）、揮発性メモリ（例えば、ランダムアクセスメモリ（ＲＡＭ）若しくはキャッシュ）、不揮発性メモリ（例えば、読取専用メモリ（ＲＯＭ）若しくはフラッシュメモリ）、又は、微小電気機械システム（ＭＥＭＳ）ベースの記憶媒体が含まれ得る。コンピュータ可読記憶媒体（例えば、システムＲＡＭ又はＲＯＭ）はコンピューティングシステムに内蔵されてもよいし、コンピュータ可読記憶媒体（例えば、磁気ハードドライブ）はコンピューティングシステムに固定的に取り付けられてもよいし、コンピュータ可読記憶媒体（例えば、光学ディスク又はユニバーサルシリアルバス（ＵＳＢ）ベースのフラッシュメモリ）はコンピューティングシステムに着脱可能に取り付けられてもよいし、コンピュータ可読記憶媒体（例えば、ネットワークアクセス可能ストレージ（ＮＡＳ））は有線又は無線ネットワークを介してコンピュータシステムに結合されてもよい。

【0033】

いくつかの実施形態では、上述した技術の特定の態様は、ソフトウェアを実行する処理システムの１つ以上のプロセッサによって実装される。ソフトウェアは、非一時的なコンピュータ可読記憶媒体に記憶されるか、別の方法で明確に具体化された実行可能命令の１つ以上のセットを含む。ソフトウェアは、命令及び特定のデータを含んでもよく、当該命令及び特定のデータは、１つ以上のプロセッサによって実行されると、上述した技術の１つ以上の態様を実行するように１つ以上のプロセッサを操作する。非一時的なコンピュータ可読記憶媒体は、例えば、磁気又は光ディスク記憶デバイス、フラッシュメモリ等のソリッドステート記憶デバイス、キャッシュ、ランダムアクセスメモリ（ＲＡＭ）、又は、他の不揮発性メモリデバイス（単数又は複数）等を含み得る。非一時的なコンピュータ可読記憶媒体に記憶された実行可能命令は、ソースコード、アセンブリ言語コード、オブジェクトコード、又は、１つ以上のプロセッサによって解釈され若しくは別の方法で実行可能な他の命令形式で実装可能である。

【0034】

上述したものに加えて、概要説明において説明した全てのアクティビティ又は要素が必要とされているわけではなく、特定のアクティビティ又はデバイスの一部が必要とされない場合があり、１つ以上のさらなるアクティビティが実行される場合があり、１つ以上のさらなる要素が含まれる場合があることに留意されたい。さらに、アクティビティが列挙された順序は、必ずしもそれらが実行される順序ではない。また、概念は、特定の実施形態を参照して説明された。しかしながら、当業者であれば、特許請求の範囲に記載されているような本発明の範囲から逸脱することなく、様々な変更及び変形を行うことができるのを理解するであろう。したがって、明細書及び図面は、限定的な意味ではなく例示的な意味で考慮されるべきであり、これらの変更形態の全ては、本発明の範囲内に含まれることが意図される。

【0035】

利益、他の利点及び問題に対する解決手段を、特定の実施形態に関して上述した。しかし、利益、利点、問題に対する解決手段、及び、何かしらの利益、利点若しくは解決手段が発生又は顕在化する可能性のある特徴は、何れか若しくは全ての請求項に重要な、必須の、又は、不可欠な特徴と解釈されない。さらに、開示された発明は、本明細書の教示の利益を有する当業者には明らかな方法であって、異なっているが同様の方法で修正され実施され得ることから、上述した特定の実施形態は例示にすぎない。添付の特許請求の範囲に記載されている以外に本明細書に示されている構成又は設計の詳細については限定がない。したがって、上述した特定の実施形態は、変更又は修正されてもよく、かかる変更形態の全ては、開示された発明の範囲内にあると考えられることが明らかである。したがって、ここで要求される保護は、添付の特許請求の範囲に記載されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【手続補正書】

【提出日】2024-08-16

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

半導体パッケージであって、
第１の表面及び対向する第２の表面を有するパッケージ基板と、
前記第２の表面に配置され、前記第２の表面に面する第３の表面と対向する第４の表面とを有する第１の集積回路（ＩＣ）ダイであって、前記第１のＩＣダイは、１つ以上の金属層及び前記第１のＩＣダイの１つ以上の機能のための回路構成要素を備える第１の領域と、前記第３の表面及び前記第４の表面と平行な方向に前記第１の領域からオフセットされた第２の領域と、を有する第１のＩＣダイと、
前記第２の領域の前記第４の表面に配設され、供給電圧を受け取るように構成された入力と、調整された電圧を提供するように構成された第１の出力と、を有する電圧調整器と、
前記電圧調整器の前記第１の出力を前記第１のＩＣダイの回路の電圧入力に結合する第１の導電性経路と、を備える、
半導体パッケージ。

【請求項2】

前記第１の導電性経路は、
前記第３の表面から、前記第２の領域の前記第３の表面に近接する前記第１のＩＣダイの金属層まで延在するビアと、
前記第１のＩＣダイの前記金属層の金属トレースであって、前記ビアに結合され、前記ビアから前記第１の領域に延在する金属トレースと、を含む、
請求項１の半導体パッケージ。

【請求項3】

前記第１の導電性経路は、
前記第４の表面に近接し、前記第２の領域から前記第１の領域に延在する前記第１のＩＣダイの第１の金属層の金属トレースと、
前記第３の表面に近接する前記第１のＩＣダイの第２の金属層と、
前記第１の領域に配置されたビアであって、前記金属トレースに結合され、前記第１の金属層と前記第２の金属層との間に延在するビアと、を含む、
請求項１の半導体パッケージ。

【請求項4】

前記第１の導電性経路は、
前記第２の領域に配置されたビアであって、前記第４の表面に近接する前記第１のＩＣダイの第１の金属層と、前記第３の表面に近接する前記第１のＩＣダイの第２の金属層と、の間に延在するビアと、
前記第３の表面に配置され、前記パッケージ基板の第３の金属層に導電的に結合された前記第１のＩＣダイの第１の相互接続及び第２の相互接続であって、前記第１の相互接続は、前記第２の領域の下にあり、前記第２の相互接続は、前記第１の領域の下にあり、前記電圧入力に結合されている、第１の相互接続及び第２の相互接続と、
前記第１の相互接続と前記第２の相互接続との間に延在する前記第３の金属層の第１の金属トレースと、を含む、
請求項１の半導体パッケージ。

【請求項5】

前記電圧調整器の前記入力に供給電圧を提供するための第２の導電性経路を備え、
前記第２の導電性経路は、前記第２の領域内に設けられ、前記第１のＩＣダイを通って延在し、前記電圧調整器の前記入力に導電的に結合されたシリコン貫通ビア（ＴＳＶ）を備える、
請求項１～４の何れかの半導体パッケージ。

【請求項6】

前記半導体パッケージは、スタックされたダイパッケージであり、
前記第１のＩＣダイの前記第４の表面に面する第５の表面と、対向する第６の表面と、を有する第２のＩＣダイであって、前記第２のＩＣダイは、金属層及び前記第１のＩＣダイの１つ以上の機能のための回路構成要素を備える第３の領域を有する、第２のＩＣダイと、
前記電圧調整器の第２の出力を前記第３の領域内の前記第２のＩＣダイの電圧入力に結合する第２の導電性経路と、を備える、
請求項１～４の何れかの半導体パッケージ。

【請求項7】

前記第２の導電性経路は、
前記第３の表面に近接し、前記第２の領域から前記第１の領域に延在する前記第１のＩＣダイの金属層の金属トレース、又は、
前記第４の表面に近接し、前記第２の領域から前記第１の領域に延在する前記第１のＩＣダイの第１の金属層の金属トレースを含む、
請求項６の半導体パッケージ。

【請求項8】

前記第２の導電性経路は、
前記第２の領域に配置されたビアであって、前記第４の表面に近接する前記第１のＩＣダイの第１の金属層と、前記第３の表面に近接する前記第１のＩＣダイの第２の金属層と、の間に延在するビアと、
前記第３の表面に配置され、前記パッケージ基板の第３の金属層に導電的に結合された前記第１のＩＣダイの第１の相互接続及び第２の相互接続であって、前記第１の相互接続は、前記第２の領域の下にあり、前記第２の相互接続は、前記第１の領域の下にあり、前記第２のＩＣダイの回路の前記電圧入力に結合されている、第１の相互接続及び第２の相互接続と、
前記第１の相互接続と第２の相互接続との間に延在する前記第３の金属層の第１の金属トレースと、を含む、
請求項６の半導体パッケージ。

【請求項9】

前記第２の表面に配置された第３のＩＣダイであって、前記第３のＩＣダイは、１つ以上の金属層及び前記第３のＩＣダイの１つ以上の機能のための回路構成要素を備える第３の領域と、前記第２の表面と平行な方向に前記第３の領域からオフセットされた第４の領域と、を有する、第３のＩＣダイを備え、
前記電圧調整器は、前記第４の領域内の前記第２の表面の反対側の前記第３のＩＣダイの表面に配置されており、
前記半導体パッケージは、前記電圧調整器の第３の出力を前記第２のＩＣダイの回路の電圧入力に導電的に結合する第３の導電性経路、又は、前記電圧調整器の第４の出力を前記第１のＩＣダイ内の回路の電圧入力に導電的に結合する第４の導電性経路のうち少なくとも１つを含む、
請求項６の半導体パッケージ。

【請求項10】

前記第１の出力、前記第２の出力及び前記第３の出力のうち少なくとも２つは、前記電圧調整器の同じ出力である、
請求項９の半導体パッケージ。

【請求項11】

前記電圧調整器の前記入力は、前記パッケージ基板の前記第２の表面において前記第１のＩＣダイと前記第３のＩＣダイとを分離するオフセット領域と位置合わせされており、
導電性経路は、前記パッケージ基板の前記第１の表面におけるパッケージ相互接続を前記電圧調整器の前記入力と導電的に結合し、前記導電性経路は、前記電圧調整器と前記オフセット領域の前記第２の表面との間に配置された誘電体層における誘電体貫通ビア（ＴＤＶ）、又は、前記電圧調整器と前記オフセット領域の前記第２の表面との間に配置されたシリコン層におけるシリコン貫通ビア（ＴＳＶ）のうち少なくとも１つを備える、
請求項９の半導体パッケージ。

【請求項12】

前記第２の表面に配置された第２のＩＣダイであって、前記第２のＩＣダイは、１つ以上の金属層及び前記第２のＩＣダイの１つ以上の機能のための回路構成要素を備える第３の領域と、前記第２の表面と平行な方向に前記第３の領域からオフセットされた第４の領域と、を有する、第２のＩＣダイを備え、
前記電圧調整器は、前記第４の領域の前記第２の表面の反対側の前記第２のＩＣダイの表面に配置されており、
前記半導体パッケージは、前記電圧調整器の第２の出力を前記第２のＩＣダイ内の回路の電圧入力に導電的に結合する第２の導電性経路を含む、
請求項１の半導体パッケージ。

【請求項13】

前記電圧調整器は、
前記第１のＩＣダイの前記第４の表面に装着されたＩＣパッケージであるか、
前記第１のダイの前記第４の表面に装着されたＩＣパッケージと、前記第１のＩＣダイの前記第４の表面に装着された１つ以上の個別のディスクリート回路構成要素と、を備えるか、
前記第１のＩＣダイの前記第４の表面に装着されたディスクリート回路構成要素のセットであるか、
の何れかである、
請求項１の半導体パッケージ。

【請求項14】

半導体パッケージであって、
第１の表面及び対向する第２の表面を有するパッケージ基板と、
前記第２の表面に装着された集積回路（ＩＣ）ダイの三次元（３Ｄ）スタックであって、ＩＣダイの複数のダイ層を備える３Ｄスタックと、
前記３Ｄスタックの第１のダイ層の第１のＩＣダイに装着され、前記第２の表面に平行な方向において前記３Ｄスタックの第２のダイ層の第２のＩＣダイに隣接する電圧調整器と、
前記電圧調整器の１つ以上の出力を前記第１のＩＣダイ又は前記第２のＩＣダイの一方又は両方の回路に導電的に結合する第１の導電性経路のセットと、
前記電圧調整器の入力を、少なくとも前記第１のＩＣダイ及び前記パッケージ基板を介して、前記パッケージ基板の前記第１の表面に配置されたパッケージ相互接続に導電的に結合する第２の導電性経路と、を備える、
半導体パッケージ。

【請求項15】

前記電圧調整器は、前記第１のダイ層の第３のＩＣダイに装着されており、
前記第１の導電性経路のセットは、前記電圧調整器の１つ以上の出力を前記第３のＩＣダイの回路に導電的に結合する導電性経路を含み、
前記第２の導電性経路は、前記パッケージ基板の前記第２の表面において前記第１のＩＣダイと前記第３のＩＣダイとを分離するオフセット領域において前記電圧調整器と前記第２の表面との間に配置された誘電体層における誘電体貫通ビア（ＴＤＶ）、又は、前記オフセット領域に配置されたシリコン層におけるシリコン貫通ビア（ＴＳＶ）のうち少なくとも１つを備える、
請求項１４の半導体パッケージ。

【国際調査報告】