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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2025-01-22
(54)【発明の名称】遮蔽要素を有する半導体デバイス
(51)【国際特許分類】
H10B 12/00 20230101AFI20250115BHJP
H10B 99/00 20230101ALI20250115BHJP
【ＦＩ】
H10B12/00 671A
H10B12/00 621
H10B99/00 491
【審査請求】有
【予備審査請求】未請求
(21)【出願番号】P 2024541863
(86)(22)【出願日】2023-02-14
(85)【翻訳文提出日】2024-07-11
(86)【国際出願番号】 CN2023075946
(87)【国際公開番号】W WO2023143626
(87)【国際公開日】2023-08-03
(31)【優先権主張番号】202210108389.6
(32)【優先日】2022-01-28
(33)【優先権主張国・地域又は機関】CN
(81)【指定国・地域】
(71)【出願人】
【識別番号】519237948
【氏名又は名称】長江存儲科技有限責任公司
【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】チャオ・スン
(72)【発明者】
【氏名】ニン・ジアン
(72)【発明者】
【氏名】ウェイ・リウ
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083AD03
5F083AD21
5F083GA10
5F083GA13
5F083GA27
5F083JA36
5F083JA37
5F083JA39
5F083KA01
5F083KA05
5F083LA12
5F083LA16
5F083MA06
5F083MA17
5F083PR40
5F083ZA29
(57)【要約】
半導体デバイスが、提供される。たとえば、半導体デバイスは、Ｘ－Ｙ平面内のアレイに配置される複数のトランジスタを含み得る。トランジスタの各々は、Ｚ方向に延びるチャネルを含み得る。半導体デバイスは、複数のワード線をさらに含み得る。ワード線の各々は、Ｘ方向の列に配置されるトランジスタのうちの隣接するいくつかを、それらのチャネルの側壁において電気的に接続することができる。半導体デバイスは、１つまたは複数の電磁遮蔽要素をさらに含み得る。電磁遮蔽要素のうちの少なくとも１つは、Ｙ方向の行に置かれるトランジスタのうちの隣接する２つの間に置かれ得る。
【特許請求の範囲】
【請求項1】
半導体デバイスを製造するための方法であって、Ｘ－Ｙ平面内のアレイに配置される複数のトランジスタを形成するステップであって、前記トランジスタの各々が、Ｚ方向に延びるチャネルを含む、ステップと、
複数のワード線を形成するステップであって、前記ワード線の各々が、前記トランジスタのうちの隣接するいくつかを、前記隣接するいくつかのトランジスタの前記チャネルの側壁において電気的に接続し、前記トランジスタのうちの前記隣接するいくつかが、Ｘ方向の列に配置される、ステップと、
１つまたは複数の電磁遮蔽要素を形成するステップであって、前記１つまたは複数の電磁遮蔽要素のうちの少なくとも１つが、Ｙ方向の行に置かれる前記トランジスタのうちの隣接する２つの間に置かれる、ステップと
を含む、方法。
【請求項2】
前記トランジスタの各々が、前記チャネルの第１の端部に置かれたソースと、前記チャネルの第２の端部に置かれたドレインとをさらに含み、前記電磁遮蔽要素が、前記ソースおよび前記ドレインと重ならない、前記チャネル上へのＹ方向の突出部を有する、請求項１に記載の方法。
【請求項3】
前記電磁遮蔽要素が、前記隣接する２つのトランジスタの前記チャネルよりもＺ方向に短い、請求項１に記載の方法。
【請求項4】
前記電磁遮蔽要素が、前記列に置かれる前記トランジスタのうちの隣接する２つの間にさらに置かれる、請求項１に記載の方法。
【請求項5】
前記トランジスタの前記チャネルの各々が、長方形の柱状であり、前記ワード線の各々が、前記長方形柱状チャネルのうちの対応する長方形柱状チャネルの側壁に形成される、請求項１に記載の方法。
【請求項6】
前記ワード線が形成される前記隣接する２つのトランジスタの前記長方形柱状チャネルの前記側壁が、反対方向を向く、請求項５に記載の方法。
【請求項7】
前記電磁遮蔽要素のうちの１つに接続される電磁遮蔽コンタクトパッドを形成するステップと、前記電磁遮蔽要素に隣接する前記ワード線のうちの１つに接続されるワード線コンタクトパッドを形成するステップと
をさらに含み、
前記電磁遮蔽コンタクトパッドおよび前記ワード線コンタクトパッドが、Ｘ方向において前記アレイの反対側に置かれる、請求項１に記載の方法。
【請求項8】
前記電磁遮蔽要素および前記ワード線が、前記半導体デバイスの基板において、前記半導体デバイスの裏側に、中にコンタクトパッドが形成される第１の溝を形成し、前記第１の溝に酸化物を充填することと、
前記基板において、中に前記ワード線および前記電磁遮蔽要素がそれぞれ形成される第２の溝および第３の溝を形成することであって、前記第３の溝が、前記第１の溝と接触する、形成することと、
前記ワード線を形成するために前記第２の溝に第１の導体を充填することと、
前記第１の溝に充填された前記酸化物を露出させるために前記半導体デバイスの前記裏側を薄くすることと、
前記第３の溝の側壁を露出させるために前記酸化物を窪ませることと、
前記電磁遮蔽要素および前記コンタクトパッドをそれぞれ形成するために前記第３の溝および前記第１の溝に第２の導体を充填することと
によって形成される、請求項７に記載の方法。
【請求項9】
Ｘ－Ｙ平面内のアレイに配置される複数のトランジスタであって、前記トランジスタの各々が、Ｚ方向に延びるチャネルを含む、複数のトランジスタと、複数のワード線であって、前記複数のワード線の各々が、Ｘ方向の列に配置される前記トランジスタのうちの隣接するいくつかを、前記隣接するいくつかのトランジスタの前記チャネルの側壁において電気的に接続する、複数のワード線と、
１つまたは複数の電磁遮蔽要素であって、前記１つまたは複数の電磁遮蔽要素のうちの少なくとも１つが、Ｙ方向の行に置かれる前記トランジスタのうちの隣接する２つの間に置かれる、１つまたは複数の電磁遮蔽要素と
を含む、半導体デバイス。
【請求項10】
前記トランジスタの各々が、前記チャネルの第１の端部に置かれたソースと、前記チャネルの第２の端部に置かれたドレインとをさらに含み、前記電磁遮蔽要素が、前記ソースおよび前記ドレインと重ならない、前記チャネル上へのＹ方向の突出部を有する、請求項９に記載の半導体デバイス。
【請求項11】
前記電磁遮蔽要素が、前記隣接する２つのトランジスタの前記チャネルよりもＺ方向に短い、請求項９に記載の半導体デバイス。
【請求項12】
前記電磁遮蔽要素が、前記列に置かれる前記トランジスタのうちの隣接する２つの間にさらに置かれる、請求項９に記載の半導体デバイス。
【請求項13】
前記トランジスタの前記チャネルの各々が、長方形の柱状であり、前記ワード線の各々が、前記長方形柱状チャネルのうちの対応する長方形柱状チャネルの側壁に形成される、請求項９に記載の半導体デバイス。
【請求項14】
前記ワード線が形成される前記隣接する２つのトランジスタの前記長方形柱状チャネルの前記側壁が、反対方向を向く、請求項１３に記載の半導体デバイス。
【請求項15】
前記電磁遮蔽要素のうちの１つに接続された電磁遮蔽コンタクトパッドと、前記電磁遮蔽要素に隣接する前記ワード線のうちの１つに接続されたワード線コンタクトパッドと
をさらに含み、
前記電磁遮蔽コンタクトパッドおよび前記ワード線コンタクトパッドが、Ｘ方向において前記アレイの反対側に置かれる、請求項９に記載の半導体デバイス。
【請求項16】
前記電磁遮蔽要素のうちの少なくとも１つが、互いに隔てられる複数の電磁遮蔽セグメントを含む、請求項９に記載の半導体デバイス。
【請求項17】
前記電磁遮蔽セグメントが、Ｘ方向、Ｙ方向、および／またはＺ方向に沿って配置される、請求項１６に記載の半導体デバイス。
【請求項18】
前記電磁遮蔽要素のうちの少なくとも１つが、前記チャネルのうちの対応するチャネルに印加される第２の電圧よりも低い第１の電圧を印加される、請求項９に記載の半導体デバイス。
【請求項19】
前記電磁遮蔽要素のうちの少なくとも１つが、前記電磁遮蔽要素が間に置かれる前記隣接する２つのトランジスタのうちの第１のトランジスタが、前記電磁遮蔽要素により生成される第１の電磁界と前記隣接する２つのトランジスタのうちの第２のトランジスタにより生成される第２の電磁界との組合せによって、前記第２の電磁界によって影響を受けるよりも少ない影響を受けるように電圧を印加される、請求項９に記載の半導体デバイス。
【請求項20】
メモリシステムであって、Ｘ－Ｙ平面内のアレイに配置される複数のトランジスタであって、前記トランジスタの各々が、Ｚ方向に延びるチャネルを含む、複数のトランジスタ、
複数のワード線であって、前記複数のワード線の各々が、Ｘ方向の列に配置される前記トランジスタのうちの隣接するいくつかを、前記隣接するいくつかのトランジスタの前記チャネルの側壁において電気的に接続する、複数のワード線、および
１つまたは複数の電磁遮蔽要素であって、前記１つまたは複数の電磁遮蔽要素のうちの少なくとも１つが、Ｙ方向の行に置かれる前記トランジスタのうちの隣接する２つの間に置かれる、１つまたは複数の電磁遮蔽要素
を含む、半導体デバイスと、
前記半導体デバイスに結合された制御回路であって、前記半導体デバイスの動作を制御するように構成された、制御回路と
を含む、メモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本出願は、２０２２年１月２８日に出願した中国特許出願第２０２２１０１０８３８９６号の優先権を主張するものであり、この出願は、その全体が参照により本明細書に組み込まれる。
本出願は、２０２２年１月２８日に出願した中国特許出願第２０２２１０１０８３８９６号の優先権を主張するものであり、この出願は、その全体が参照により本明細書に組み込まれる。
【0002】
本開示は、半導体メモリに関し、より詳細には、遮蔽要素を有する半導体デバイスに関する。
【背景技術】
【0003】
集積回路内のデバイスの限界寸法（ｃｒｉｔｉｃａｌ ｄｉｍｅｎｓｉｏｎ）が通常のメモリセルテクノロジーの限界まで小さくなるにつれて、設計者は、より大きなストレージ容量を実現し、より低いビットあたりのコストを達成するためにメモリセルの複数の平面を積み重ねるための技術に目を向けてきた。３Ｄ ＮＡＮＤメモリデバイスは、より大きなストレージ容量を実現し、より低いビットあたりのコストを達成するためにメモリセルの複数の平面を積み重ねる例示的なデバイスである。３Ｄ ＮＡＮＤメモリデバイスは、基板およびスリット構造の上に絶縁層およびワード線層の交互の積み重なりを含み得る。
【発明の概要】
【課題を解決するための手段】
【0004】
本開示の態様は、半導体デバイスを製造するための方法を提供する。たとえば、方法は、Ｘ－Ｙ平面内のアレイに配置される複数のトランジスタを形成するステップを含み得る。トランジスタの各々は、Ｚ方向に延びるチャネルを含み得る。方法は、複数のワード線を形成するステップをさらに含み得る。ワード線の各々は、トランジスタのうちの隣接するいくつかを、それらのチャネルの側壁において電気的に接続することができる。トランジスタのうちの隣接するいくつかは、Ｘ方向の列に配置され得る。方法は、１つまたは複数の電磁遮蔽要素を形成するステップをさらに含み得る。電磁遮蔽要素の各々は、Ｙ方向の行に置かれるトランジスタのうちの隣接する２つの間に置かれ得る。
【0005】
実施形態において、トランジスタの各々は、チャネルの第１の端部に置かれたソースと、チャネルの第２の端部に置かれたドレインとをさらに含むことが可能であり、電磁遮蔽要素は、ソースおよびドレインと重ならない、チャネル上へのＹ方向の突出部（ｐｒｏｊｅｃｔｉｏｎ）を有することが可能である。別の実施形態において電磁遮蔽要素は、隣接する２つのトランジスタのチャネルよりもＺ方向に短いことが可能である。一部の実施形態において、電磁遮蔽要素は、列に置かれるトランジスタのうちの隣接する２つの間にさらに置かれ得る。
【0006】
実施形態において、トランジスタのチャネルの各々は、長方形の柱状であることが可能であり、ワード線の各々は、長方形柱状チャネルのうちの対応する長方形柱状チャネルの側壁に形成されることが可能である。たとえば、ワード線が形成される隣接する２つのトランジスタの長方形柱状チャネルの側壁は、反対方向を向き得る。
【0007】
実施形態において、方法は、電磁遮蔽要素のうちの１つに接続される電磁遮蔽コンタクトパッドを形成するステップと、電磁遮蔽要素に隣接するワード線のうちの１つに接続されるワード線コンタクトパッドを形成するステップとをさらに含み得る。電磁遮蔽コンタクトパッドおよびワード線コンタクトパッドは、Ｘ方向においてアレイの反対側に置かれ得る。実施形態において、電磁遮蔽要素およびワード線は、半導体デバイスの基板において、半導体デバイスの裏側に、中にコンタクトパッドが形成される第１の溝を形成し、第１の溝に酸化物を充填することと、基板において、中にワード線および電磁遮蔽要素がそれぞれ形成される第２の溝および第３の溝を形成することであって、第３の溝が、第１の溝と接触する、形成することと、ワード線を形成するために第２の溝に第１の導体を充填することと、第１の溝に充填された酸化物を露出させるために半導体デバイスの裏側を薄くすることと、第３の溝の側壁を露出させるために酸化物を窪ませることと、電磁遮蔽要素およびコンタクトパッドをそれぞれ形成するために第３の溝および第１の溝に第２の導体を充填することとによって形成され得る。
【0008】
本開示の態様は、半導体デバイスも提供する。たとえば、半導体デバイスは、Ｘ－Ｙ平面内のアレイに配置される複数のトランジスタを含み得る。トランジスタの各々は、Ｚ方向に延びるチャネルを含み得る。半導体デバイスは、複数のワード線をさらに含み得る。ワード線の各々は、Ｘ方向の列に配置されるトランジスタのうちの隣接するいくつかを、それらのチャネルの側壁において電気的に接続することができる。半導体デバイスは、１つまたは複数の電磁遮蔽要素をさらに含み得る。電磁遮蔽要素の各々は、Ｙ方向の行に置かれるトランジスタのうちの隣接する２つの間に置かれ得る。
【0009】
実施形態において、トランジスタの各々は、チャネルの第１の端部に置かれたソースと、チャネルの第２の端部に置かれたドレインとをさらに含むことが可能であり、電磁遮蔽要素は、ソースおよびドレインと重ならない、チャネル上へのＹ方向の突出部を有することが可能である。別の実施形態において電磁遮蔽要素は、隣接する２つのトランジスタのチャネルよりもＺ方向に短いことが可能である。一部の実施形態において、電磁遮蔽要素は、列に置かれるトランジスタのうちの隣接する２つの間にさらに置かれ得る。
【0010】
実施形態において、トランジスタのチャネルの各々は、長方形の柱状であることが可能であり、ワード線の各々は、長方形柱状チャネルのうちの対応する長方形柱状チャネルの側壁に形成されることが可能である。たとえば、ワード線が形成される隣接する２つのトランジスタの長方形柱状チャネルの側壁は、反対方向を向き得る。
【0011】
実施形態において、半導体デバイスは、電磁遮蔽要素のうちの１つに接続された電磁遮蔽コンタクトパッドと、電磁遮蔽要素に隣接するワード線のうちの１つに接続されたワード線コンタクトパッドとをさらに含み得る。電磁遮蔽コンタクトパッドおよびワード線コンタクトパッドは、Ｘ方向においてアレイの反対側に置かれ得る。
【0012】
実施形態において、電磁遮蔽要素のうちの少なくとも１つは、互いに隔てられる複数の電磁遮蔽セグメントを含み得る。たとえば、電磁遮蔽セグメントは、Ｘ方向、Ｙ方向、および／またはＺ方向に沿って配置され得る。
【0013】
実施形態において、電磁遮蔽要素のうちの少なくとも１つは、チャネルのうちの対応するチャネルに印加される第２の電圧よりも低い第１の電圧を印加され得る。一部の実施形態において、電磁遮蔽要素のうちの少なくとも１つは、電磁遮蔽要素が間に置かれる隣接する２つのトランジスタのうちの第１のトランジスタが、電磁遮蔽要素により生成される第１の電磁界と隣接する２つのトランジスタのうちの第２のトランジスタにより生成される第２の電磁界との組合せによって、第２の電磁界によって影響を受けるよりも少ない影響を受けるように電圧を印加され得る。
【0014】
本開示の態様は、メモリシステムをさらに提供する。たとえば、メモリシステムは、半導体デバイスと、半導体デバイスに結合された制御回路とを含み得る。制御回路は、半導体デバイスの動作を制御するように構成され得る。半導体デバイスは、Ｘ－Ｙ平面内のアレイに配置される複数のトランジスタを含み得る。トランジスタの各々は、Ｚ方向に延びるチャネルを含み得る。半導体デバイスは、複数のワード線をさらに含み得る。ワード線の各々は、Ｘ方向の列に配置されるトランジスタのうちの隣接するいくつかを、それらのチャネルの側壁において電気的に接続することができる。半導体デバイスは、１つまたは複数の電磁遮蔽要素をさらに含み得る。電磁遮蔽要素の各々は、Ｙ方向の行に置かれるトランジスタのうちの隣接する２つの間に置かれ得る。
【0015】
本開示の態様は、添付の図面と一緒に読まれるとき、以下の詳細な説明から理解され得る。業界の標準的な慣行に従い、様々な特徴は縮尺通りに描かれていないことに留意されたい。実際、様々な特徴の寸法は、検討の明瞭さのために大きくされるかまたは小さくされる場合がある。
【図面の簡単な説明】
【0016】
【図1A】プレーナ型トランジスタの概略図である。
【図1B】埋め込みチャネルトランジスタ（ｂｕｒｉｅｄ ｃｈａｎｎｅｌ ｔｒａｎｓｉｓｔｏｒ）の概略図である。
【図2】本開示の一部の実施形態による半導体デバイスの概略図である。
【図3】本開示の一部の実施形態による半導体デバイスの断面図である。
【図4】本開示の一部の実施形態による半導体デバイスを製造するための方法の流れ図である。
【図4A】本開示の一部の実施形態による半導体デバイスの柱状チャネルの形成を示す上面図である。
【図4B】本開示の一部の実施形態による半導体デバイスの柱状チャネルの形成を示す概略図である。
【図4C】本開示の一部の実施形態による半導体デバイスの絶縁層の形成を示す上面図である。
【図4D】本開示の一部の実施形態による半導体デバイスの第２の溝および第３の溝の形成を示す上面図である。
【図4E】本開示の一部の実施形態による半導体デバイスのゲート酸化層の形成を示す上面図である。
【図4F】本開示の一部の実施形態による半導体デバイスの電磁遮蔽要素およびワード線の形成を示す上面図である。
【図5】本開示の一部の実施形態による半導体デバイスの断面図である。
【図6A】本開示の一部の実施形態による半導体デバイスの柱状チャネルの形成を示す上面図である。
【図6B】本開示の一部の実施形態による半導体デバイスの絶縁層の形成を示す上面図である。
【図6C】本開示の一部の実施形態による半導体デバイスの第２の溝および第３の溝の形成を示す上面図である。
【図6D】本開示の一部の実施形態による半導体デバイスのゲート酸化層の形成を示す上面図である。
【図6E】本開示の一部の実施形態による半導体デバイスの金属層およびゲートの形成を示す上面図である。
【図7】本開示の一部の実施形態による半導体デバイスの断面図である。
【図8】本開示の一部の実施形態による半導体デバイスのコンタクトパッドの形成を示す上面図である。
【図9】本開示の一部の実施形態による半導体デバイスの別のコンタクトパッドの形成を示す上面図である。
【図9A】本開示の一部の実施形態による半導体デバイスのさらに別のコンタクトパッドの形成を示す上面図である。
【図10A】本開示の一部の実施形態による構成の電磁遮蔽要素を有する半導体デバイスの断面図である。
【図10B】本開示の一部の実施形態による構成の電磁遮蔽要素を有する半導体デバイスの断面図である。
【図10C】本開示の一部の実施形態による構成の電磁遮蔽要素を有する半導体デバイスの断面図である。
【図10D】本開示の一部の実施形態による構成の電磁遮蔽要素を有する半導体デバイスの断面図である。
【図10E】本開示の一部の実施形態による構成の電磁遮蔽要素を有する半導体デバイスの断面図である。
【図10F】本開示の一部の実施形態による構成の電磁遮蔽要素を有する半導体デバイスの断面図である。
【図10G】本開示の一部の実施形態による構成の電磁遮蔽要素を有する半導体デバイスの断面図である。
【図10H】本開示の一部の実施形態による構成の電磁遮蔽要素を有する半導体デバイスの断面図である。
【図11A】本開示の一部の実施形態による構成の電磁遮蔽要素を有する半導体デバイスの断面図である。
【図11B】本開示の一部の実施形態による構成の電磁遮蔽要素を有する半導体デバイスの断面図である。
【図11C】本開示の一部の実施形態による構成の電磁遮蔽要素を有する半導体デバイスの断面図である。
【図11D】本開示の一部の実施形態による構成の電磁遮蔽要素を有する半導体デバイスの断面図である。
【図11E】本開示の一部の実施形態による構成の電磁遮蔽要素を有する半導体デバイスの断面図である。
【図12A】本開示の一部の実施形態による半導体デバイスの製造を示す断面図である。
【図12B】本開示の一部の実施形態による半導体デバイスの製造を示す断面図である。
【図12C】本開示の一部の実施形態による半導体デバイスの製造を示す断面図である。
【図13】本開示の一部の実施形態によるメモリシステムのブロック図である。
【発明を実施するための形態】
【0017】
以下の開示は、提供される主題の異なる特徴を実施するための多くの異なる実施形態または例を提供する。本開示を簡単にするために、構成要素および配置の特定の例が以下で説明される。もちろん、これらは、例であるに過ぎず、限定的であるように意図されていない。たとえば、以下の説明における第２の特徴の上の（ｏｖｅｒ）または第２の特徴上の（ｏｎ）第１の特徴の形成は、第１の特徴および第２の特徴が直接接触している可能性がある実施形態を含む場合があり、また、第１の特徴および第２の特徴が直接接触していない可能性があるように、第１の特徴と第２の特徴との間に追加の特徴が形成されていてよい実施形態を含む場合がある。さらに、本開示は、様々な例において参照番号および／または文字を繰り返す場合がある。この繰り返しは、簡単かつ明瞭にすることを目的としており、それ自体は、検討される様々な実施形態および／または構成の間の関係を決定しない。
【0018】
特定の構成および配置が検討されるが、これは単に例示の目的でなされるに過ぎないことを理解されたい。当業者は、本開示の趣旨および範囲を逸脱することなくその他の構成および配置が使用され得ることを認めるであろう。本開示が様々なその他の用途においても採用され得ることは、当業者に明らかであろう。
【0019】
「一実施形態」、「実施形態」、「例示的な実施形態」、「一部の実施形態」などへの本明細書における言及は、説明される実施形態が特定の特徴、構造、または特性を含み得るが、あらゆる実施形態が特定の特徴、構造、または特性を必ずしも含み得るとは限らないことを示すことに留意されたい。その上、そのような語句は、必ずしも同じ実施形態に言及するとは限らない。さらに、特定の特徴、構造、または特性が実施形態に関連して説明されるとき、明示的に説明されているか否かにかかわらず、その他の実施形態に関連してそのような特徴、構造、または特性に影響を与えることは、当業者の知識の範疇であろう。
【0020】
概して、用語は、文脈における用法から少なくとも部分的に理解され得る。たとえば、本明細書において使用される用語「１つまたは複数の」は、少なくとも部分的に文脈に応じて、単数の意味での任意の特徴、構造、もしくは特性を説明するために使用され得るか、または複数の意味での特徴、構造、もしくは特性の組合せを説明するために使用され得る。同様に、「１つの（ａ）」、「１つの（ａｎ）」、または「その（ｔｈｅ）」などの用語は、少なくとも部分的に文脈に応じて、単数の用法を伝えるか、または複数の用法を伝えるものとやはり理解され得る。加えて、用語「に基づいて」は、要因の排他的なセットを伝えるように必ずしも意図されていないと理解することが可能であり、その代わりに、やはり少なくとも部分的に文脈に応じて、必ずしも明示的に説明されない追加的な要因の存在を許容する場合がある。
【0021】
本開示における「の上に（ｏｎ）」、「の上方に（ａｂｏｖｅ）」、および「の上に（ｏｖｅｒ）」の意味が、「の上に（ｏｎ）」が何か「の上に直接（ｄｉｒｅｃｔｌｙ ｏｎ）」を意味するだけでなく、それらの間に中間的な特徴または層を挟んで何か「の上に（ｏｎ）」の意味も含むように最も広い態様で解釈されるべきであることは、容易に理解されるはずである。さらに、「の上方に（ａｂｏｖｅ）」または「の上に（ｏｖｅｒ）」は、何か「の上方に（ａｂｏｖｅ）」または「の上に（ｏｖｅｒ）」を意味するだけでなく、それがそれらの間に中間的な特徴または層を挟まず何か「の上方に（ａｂｏｖｅ）」または「の上に（ｏｖｅｒ）」（すなわち、何かの上に直接）あるという意味も含み得る。
【0022】
さらに、「の下に（ｂｅｎｅａｔｈ）」、「の下方に（ｂｅｌｏｗ）」、「下側の（ｌｏｗｅｒ）」、「の上方に（ａｂｏｖｅ）」、「上側の（ｕｐｐｅｒ）」などの空間的に相対的な用語は、本明細書においては、説明を容易にするために、図に示される別の要素または特徴に対する１つの要素または特徴の関係を説明するために使用され得る。空間的に相対的な用語は、図に描かれた向きに加えて、使用中のまたはプロセスのステップにおけるデバイスの異なる向きを包含するように意図される。装置は、他の向きにされる（９０度回転されるか、またはその他の向きである）ことが可能であり、本明細書において使用される空間的に相対的な記述子も、同様にそれに応じて解釈されることが可能である。
【0023】
本明細書において使用されるとき、用語「基板」は、その上に後続の材料層が追加される材料を指す。基板は、「上」面および「下」面を含む。基板の上面は、通常、半導体デバイスが形成される場所であり、したがって、特に断りのない限り、半導体デバイスは、基板の上側に形成される。下面は、上面の反対側にあり、したがって、基板の下側は、基板の上側とは反対側にある。基板自体が、パターニングされ得る。基板の上に追加される材料は、パターニングされることが可能であり、またはパターニングされないままであることが可能である。さらに、基板は、シリコン、ゲルマニウム、ガリウムヒ素、インジウムリンなどの幅広い半導体材料を含み得る。代替的に、基板は、ガラス、プラスチック、またはサファイアウェハなどの電気的に非導電性の材料から作られ得る。
【0024】
本明細書において使用されるとき、用語「層」は、厚さを持つ領域を含む材料の部分を指す。層は、上側および下側を有し、層の下側は、基板に比較的近く、上側は、基板から比較的離れている。層は、下にあるまたは上にある構造の全体にわたって広がることが可能であり、または下にあるまたは上にある構造の範囲よりも小さい範囲を有することも可能である。さらに、層は、均質または均質でない連続した構造の領域であって、連続した構造の厚さよりも薄い厚さを有する、領域であることが可能である。たとえば、層は、連続した構造の上面と下面との間のまたは上面および下面の水平面の任意のセットの間に位置し得る。層は、水平方向、垂直方向、および／またはテーパ面（ｔａｐｅｒｅｄ ｓｕｒｆａｃｅ）に沿って延びることができる。基板は、層であることが可能であり、その中に１つもしくは複数の層を含むことが可能であり、ならびに／またはその上に、その上方に、および／もしくはその下方に１つもしくは複数の層を有することが可能である。層は、複数の層を含み得る。たとえば、インターコネクト層は、１つまたは複数の導電層およびコンタクト層（これらの層内に、コンタクト、インターコネクト線、および／または垂直インターコネクトアクセス（ＶＩＡ：ｖｅｒｔｉｃａｌ ｉｎｔｅｒｃｏｎｎｅｃｔ ａｃｃｅｓｓ）が形成される）と、１つまたは複数の誘電体層とを含み得る。
【0025】
本明細書において使用されるとき、用語「公称の（ｎｏｍｉｎａｌ）／公称で（ｎｏｍｉｎａｌｌｙ）」は、製品またはプロセスの設計フェーズの間に設定される、構成要素またはプロセスのステップの特性またはパラメータの所望のまたは目標の値を、所望の値を超えるおよび／または下回る値の範囲と一緒に指す。本明細書において使用されるとき、値の範囲は、製造プロセスまたは公差（ｔｏｌｅｒａｎｃｅ）のわずかなばらつきに起因し得る。本明細書において使用されるとき、用語「約」は、対象の半導体デバイスに関連する特定のテクノロジーノードに基づいて変わり得る所与の量の値を示す。特定のテクノロジーノードに基づいて、用語「約」は、たとえば、値の１０～３０％（たとえば、値の＋－１０％、＋－２０％、または＋－３０％）以内で変動する所与の量の値を示し得る。
【0026】
本開示において、用語「水平な／水平に／横方向の／横方向に」は、基板の側面に対して公称で平行であることを意味し、用語「垂直の」または「垂直に」は、基板の側面に対して公称で垂直であることを意味する。
【0027】
本明細書において使用されるとき、用語「３Ｄメモリ」は、横方向に配向された基板上にメモリセルトランジスタの垂直に配向されたストリング（ｓｔｒｉｎｇ）（本明細書においては、ＮＡＮＤストリングなどの「メモリストリング」と呼ばれる）を持ち、したがって、メモリストリングが基板に対して垂直方向に延びる３次元（３Ｄ）半導体デバイスを指す。
【0028】
関連技術において、主流のメモリのアレイトランジスタ（ａｒｒａｙ ｔｒａｎｓｉｓｔｏｒ）は、プレーナ型アレイトランジスタおよび埋め込みチャネルアレイトランジスタ（ＢＣＡＴ：ｂｕｒｉｅｄ ｃｈａｎｎｅｌ ａｒｒａｙ ｔｒａｎｓｉｓｔｏｒ）を含む。図１Ａおよび図１Ｂは、それぞれ、プレーナ型アレイトランジスタ１００ＡおよびＢＣＡＴ １００Ｂを示す概略図である。図１Ａに示されるように、プレーナ型アレイトランジスタ１００Ａのトランジスタは、ゲートＧと、ゲートＧの実質的に水平な２つの側に形成されるソースＳ（／Ｄ）およびドレインＤ（／Ｓ）とを含む。図１Ｂに示されるように、ＢＣＡＴ １００Ｂのトランジスタは、ゲートＧと、やはりゲートＧの実質的に水平な２つの側に形成されるソースＳ（／Ｄ）およびドレインＤ（／Ｓ）とを含む。ソースＳ（／Ｄ）およびドレインＤ（／Ｓ）がゲートＧと重ならない位置を占めるので、プレーナ型アレイトランジスタ１００ＡおよびＢＣＡＴ １００Ｂは、それぞれ大きな面積を有する。
【0029】
プレーナ型アレイトランジスタ１００ＡおよびＢＣＡＴ １００Ｂにおいては、ソースＳ（／Ｄ）およびドレインＤ（／Ｓ）がゲートＧの実質的に水平な２つの側に置かれるので、メモリのビット線（ＢＬ）およびキャパシタは、ゲートＧと同じ側に置かれなければならない。後続のプロセスにおいて、ＢＬ、トランジスタ、およびキャパシタは、互いに接続されなければならず、トランジスタは、ワード線（ＷＬ）にさらに接続されなければならない。したがって、プレーナ型アレイトランジスタ１００ＡおよびＢＣＡＴ １００Ｂは、それぞれ、複雑な回路レイアウトを有し、製造されることが難しい。
【0030】
図１Ａのプレーナ型アレイトランジスタ１００Ａおよび図１ＢのＢＣＡＴ １００Ｂにおいては、１つのトランジスタのみが示されている。本開示によれば、プレーナ型アレイトランジスタ１００ＡおよびＢＣＡＴ １００Ｂは、任意の数のトランジスタを含み得る。
【0031】
本開示の態様は、半導体デバイスを提供する。本開示の一部の実施形態による半導体デバイス２００の概略図である図２を参照されたい。半導体デバイス２００は、Ｘ－Ｙ平面内のアレイに配置される複数のトランジスタ２１０を含み得る。たとえば、アレイは、第１の方向、たとえば、Ｘ方向に沿って配置される複数の行と、行と交差し、第２の方向、たとえば、Ｙ方向に沿って配置される複数の列とを含み得る。トランジスタ２１０の各々は、チャネル２１１を含むことができ、トランジスタ２１０のチャネル２１１は、アレイ内の第１の方向および第２の方向に沿って配置される。実施形態において、チャネル２１１の各々は、柱の形状であることが可能であり、第１の方向および第２の方向によって定義される平面に垂直な第３の方向、たとえば、Ｚ方向に沿って延びることが可能である。たとえば、柱は、長方形、円、ひし形、または任意のその他の多角形の形状の断面を持ち得る。実施形態において、アレイの列の各々の柱状チャネル２１１は、その側壁に酸化層２１５およびワード線２１４を順に形成されることが可能であり、酸化層２１５とワード線２１４との両方は、第１の方向、たとえば、Ｘ方向に沿って延び、柱状チャネル２１１は、したがって、ワード線２１４によって互いに接続され得る。実施形態においては、ソース２１２およびドレイン２１３が、それぞれ、柱状チャネル２１１の各々の２つの端部に形成され得る。一部の実施形態において、ソース２１２およびドレイン２１３は、交換可能である。ソース２１２およびドレイン２１３は、ワード線（すなわち、ゲート）２１４の各々の２つの側に形成されるのではなく、柱状チャネル２１１の各々の２つの端部に形成されるので、半導体デバイス２００は、図１Ａおよび図１Ｂに示されるように、ゲートの実質的に水平な側に形成されるソースおよびドレインをそれぞれ有するトランジスタを各々が含むプレーナ型半導体デバイス１００ＡまたはＢＣＡＴ １００Ｂを含む半導体デバイスと比較して、より大きなトランジスタ密度を有する。
【0032】
ワード線２１４の各々が柱状チャネル２１１のうちの対応する柱状チャネル２１１の１つの側壁にのみ形成される半導体デバイス２００において、選択されたワード線、たとえば、ワード線２１４’’に隣接する選択されていないワード線２１４、たとえば、ワード線２１４’に結合される柱状チャネル２１１のうちのいずれか１つ、たとえば、長方形柱状チャネル２１１’は、選択されたワード線２１４’’による影響を受ける。たとえば、隣接する選択されたワード線２１４’’の活動が、選択されていないワード線２１４’に接続されるチャネル２１１’を含むトランジスタに蓄積された電荷を変えることがあり得、トランジスタに記憶された情報が、いわゆるロウハンマー効果（Ｒｏｗ Ｈａｍｍｅｒ ｅｆｆｅｃｔ）による影響を受ける場合がある。
【0033】
切断線ＢＢ’に沿った図２の半導体デバイス２００の断面図である図３を参照されたい。長方形柱状チャネルＣＨ１に接続された選択されたワード線ＷＬ１がアクティブ化されるとき、柱状チャネルＣＨ１に隣接する別の長方形柱状チャネルＣＨ２が干渉を受け、結果として、半導体デバイス２００の性能が影響を受ける。したがって、半導体デバイス２００のさらなる改良が、必要とされる。
【0034】
本開示の態様は、半導体デバイスを製造するための方法を提供する。図４は、本開示の一部の実施形態による、半導体デバイス、たとえば、図４Ａから図４Ｆに示される半導体デバイス４００Ａまたは図５に示される半導体デバイス５００を製造するための方法４００の流れ図である。方法４００は、ステップＳ４１０からＳ４４０を含み得る。
【0035】
ステップＳ４１０において、複数のトランジスタ、たとえば、半導体デバイス４００Ａのトランジスタが、ウェハ、たとえば、図４Ａに示されるウェハ４０９の表面上に形成される。実施形態において、トランジスタは、アレイに配置されることが可能であり、アレイは、ウェハ４０９の表面に平行な第１の方向、たとえば、Ｘ方向に沿って配置される複数の行と、行と交差し、ウェハ４０９の表面に平行な第２の方向、たとえば、Ｙ方向に沿って配置される複数の列とを含み得る。たとえば、第１の方向および第２の方向は、９０度以下の夾角（ｉｎｃｌｕｄｅｄ ａｎｇｌｅ）を含み得る。トランジスタの各々は、第１の方向、第２の方向、およびウェハ４０９の表面に垂直な第３の方向、たとえば、Ｚ方向に延びるチャネル、たとえば、図４Ａに示されるチャネル４０１を含み得る。一部の実施形態において、チャネル４０１のうちの少なくとも１つは、柱の形状であることが可能である。実施形態において、柱は、長方形、ひし形、円、または任意のその他の多角形の形状の断面を持ち得る。たとえば、柱状チャネル４０１は、第１の方向および第２の方向によって定義される平面、たとえば、ウェハ４０９の表面に対して垂直な第３の方向に延びることができる。
【0036】
ステップＳ４２０において、複数のワード線、たとえば、図４Ｆに示されるワード線４０７が、トランジスタの柱状チャネル４０１の側壁に形成される。実施形態において、ワード線４０７の各々は、互いに隣接し、第１の方向、たとえば、Ｘ方向の列に配置されるトランジスタのうちの１つまたは複数をそれらの側壁において電気的に接続することができる。実施形態において、ワード線４０７は、それぞれ、Ｘ方向に沿って延び、Ｘ方向に平行であり、Ｙ方向に沿って配置される。
【0037】
ステップＳ４３０において、電磁遮蔽要素、たとえば、図４Ｆに示される電磁遮蔽要素４０８が、Ｙ方向の行に配置されたトランジスタの柱状チャネル４０１のうちの少なくとも隣接する２つの間に形成される。実施形態において、電磁遮蔽要素４０８は、Ｘ方向に沿って延びることができる。
【0038】
ステップＳ４４０において、ソースおよびドレイン、たとえば、図５に示されるソース５０４およびドレイン５０３が、トランジスタの柱状チャネル４０１の各々の２つの端部に形成される。一部の実施形態において、電磁遮蔽要素５０８は、ソース２１２およびドレイン２１３と重ならない、チャネル２１１上へのＹ方向の突出部を有する。
【0039】
実施形態において、ウェハ４０９は、半導体デバイス４００Ａの製造に使用される単結晶シリコン材料、たとえば、単結晶シリコンインゴットであることが可能である。たとえば、円柱の形状の単結晶シリコンインゴットが、複数の丸いシリコン板、すなわち、ウェハを形成するために研削され、研磨され、ダイシングされ得る。別の実施形態において、ウェハ４０９は、２つの反対側の円い表面を有することができ、それらの表面のうちの一方は、ウェハ４０９の上述の表面であり、それらの表面のうちの他方は、本開示の一部の実施形態によれば、ウェハ４０９の裏面と呼ばれ得る。
【0040】
図４Ａから図４Ｆは、本開示の一部の実施形態による中間段階の半導体デバイス、たとえば、半導体デバイス４００Ａの製造を示す。半導体デバイス４００Ａにおいて、ワード線は、異なる方向を向いた任意の２つの隣接するトランジスタ（またはチャネル）の側壁に形成される。
【0041】
図４Ａは、本開示の一部の実施形態による半導体デバイス４００Ａのトランジスタのチャネルの形成を示す半導体デバイス４００Ａの上面図である。図４Ａに示されるように、たとえば、Ｘ－Ｙ平面内のアレイに配置される複数のチャネル４０１が、ウェハ４０９の表面上に形成される。たとえば、アレイは、第１の方向、たとえば、Ｘ方向に沿って配置される複数の行と、行と交差し、第２の方向、たとえば、Ｙ方向に沿って配置される複数の列とを含み得る。実施形態において、チャネル４０１の各々は、柱、たとえば、長方形の柱の形状であることが可能であり、長方形柱状チャネル４０１の各々は、本開示の一部の実施形態による半導体デバイス４００Ａの柱状チャネル４０１の形成を示す概略図である図４Ｂに示されるように、第１の方向および第２の方向によって定義される平面に対して垂直である第３の方向、たとえば、Ｚ方向に沿って延びることができる。
【0042】
一部の実施形態において、柱状チャネル４０１は、柱状チャネル４０１を形成するために使用されるウェハ４０９の特定の領域を覆うマスク（図示せず）でウェハ４０９を覆い、ウェハ４０９をウェハ４０９の厚さ未満の特定の深さまでエッチングして第１の溝４０２を形成し、マスクを除去してそれらの側壁が露出された柱状チャネル４０１を形成することによって、ウェハ４０９の表面上に形成され得る。一部の実施形態において、ウェハ４０９は、フォトリソグラフィ（ＰＨ）またはドライエッチング（ＥＴ）、たとえば、電子ビームリソグラフィ、プラズマエッチング、および反応性イオンエッチング（ＲＩＥ）を使用することによってエッチングされ得る。
【0043】
図４Ｃは、本開示の一部の実施形態による半導体デバイス４００Ａの絶縁層の形成を示す上面図である。一部の実施形態においては、絶縁材料、たとえば、ＳｉＯ２が、第１の溝４０２および柱状チャネル４０１の側壁を覆う絶縁層４０３を形成するために第１の溝４０２内に堆積され得る。一部の実施形態においては、それから、化学機械研磨（ＣＭＰ）が、絶縁材料の残留物を研磨し、除去して、柱状チャネル４０１の上面を露出させるために採用され得る。
【0044】
図４Ｄは、本開示の一部の実施形態による半導体デバイス４００Ａの第２の溝および第３の溝の形成を示す上面図である。実施形態においては、絶縁層４０３が、柱状チャネル４０１、たとえば、長方形柱状チャネル４０１の各々の側壁のうちの１つを露出させる第２の溝４０４と、Ｙ方向の行の２つの隣接するトランジスタ（すなわち、２つの隣接する長方形柱状チャネル４０１）の間に各々が置かれる第３の溝４０５とを形成するためにエッチングされ得る。一部の実施形態において、第２の溝４０４の各々は、互いに隣接し、Ｘ方向の列に配置されるトランジスタの柱状チャネル４０１の側壁を露出させる。実施形態において、第２の溝４０４のうちの対応する２つによって露出される２つの隣接する長方形柱状チャネル４０１の側壁は、図４Ｄにされるように、反対方向を向き得る。別の実施形態において、第２の溝４０４の対応する２つによって露出される２つの隣接する長方形柱状チャネル４０１の側壁は、同じ方向を向き得る。一部の実施形態において、第３の溝４０５と、第３の溝４０５が間に置かれる２つの第２の溝４０４の各々とは、図４Ｄに示されるように、長方形柱状チャネル４０１の反対側の側壁に置かれる。
【0045】
図４Ｅは、本開示の一部の実施形態による半導体デバイス４００Ａのゲート酸化層の形成を示す上面図である。実施形態において、第２の溝４０４によって露出される長方形柱状チャネル４０１の側壁は、長方形柱状チャネル４０１の露出された側壁にゲート酸化層４０６を形成するために、たとえば、直接酸化（ｄｉｒｅｃｔ ｏｘｉｄｉｚａｔｉｏｎ）、アルカリ性酸化（ａｌｋａｌｉｎｅ ｏｘｉｄｉｚａｔｉｏｎ）、または酸性酸化（ａｃｉｄｉｃ ｏｘｉｄｉｚａｔｉｏｎ）によって酸化され得る。たとえば、第２の溝４０４によって露出される長方形柱状チャネル４０１の側壁が、加熱され、直接酸化されることが可能であり、その結果、側壁内のシリコンが、高温で酸化物質を含む空気と反応して、長方形柱状チャネル４０１の側壁に二酸化ケイ素膜、すなわち、ゲート酸化層４０６を形成する。一部の実施形態において、ゲート酸化層４０６は、二酸化ケイ素（ＳｉＯ２）などの絶縁材料を含み得る。
【0046】
図４Ｆは、本開示の一部の実施形態による半導体デバイス４００Ａの電磁遮蔽要素およびワード線の形成を示す上面図である。実施形態においては、第３の溝４０５および第２の溝４０４が、それぞれ、電磁遮蔽要素４０８およびワード線（またはゲート）４０７を形成するために金属材料を充填され得る。したがって、ワード線４０７および電磁遮蔽要素４０８は、単一の堆積ステップにおいて形成され得る。ある実施形態において、金属材料は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、またはその他の好適な金属材料を含み得るがこれらに限定されない。実施形態において、電磁遮蔽要素４０８は、ポリシリコンで作られ得る。実施形態において、ワード線４０７の各々は、Ｘ方向の列に配置されるトランジスタのうちの隣接するいくつかを、それらの柱状チャネル４０１の側壁において電気的に接続することができる。実施形態において、ゲート酸化層４０６は、ワード線４０７を柱状チャネル４０１から分離し、電荷の漏れを防止するために柱状チャネル４０１とワード線４０７との間に置かれる。実施形態において、ワード線４０７が置かれる２つの隣接する長方形柱状チャネル４０１の側壁は、図４Ｆにされるように、反対方向を向き得る。別の実施形態において、ワード線４０７が置かれる２つの隣接する長方形柱状チャネル４０１の側壁は、同じ方向を向き得る。一部の実施形態において、電磁遮蔽要素４０８と、電磁遮蔽要素４０８が間に置かれる２つのワード線４０７の各々とは、図４Ｆに示されるように、長方形柱状チャネル４０１の反対側の側壁に置かれる。電磁遮蔽要素４０８は、隣接する柱状チャネル４１０が互いに干渉するのを防ぎ、ワード線４０７と柱状チャネル４０１との間に生じる結合効果（ｃｏｕｐｌｉｎｇ ｅｆｆｅｃｔ）を減らすことができる。ワード線４０７は、ワード線電圧を印加されることが可能であり、ワード線４０７に接続されたトランジスタが、有効化または無効化され得る。
【0047】
一部の実施形態においては、トランジスタのソースまたはドレインを接続するために、ビット線が形成され得る。半導体デバイス４００Ａに書き込まれたデータを記憶するために、記憶キャパシタ（ｓｔｏｒａｇｅ ｃａｐａｃｉｔｏｒ）がさらに形成される。記憶キャパシタの各々は、トランジスタのうちの対応するトランジスタのドレインまたはソースに接続された第１の電極と、共通端子に接続された第２の電極とを有する。実施形態において、共通端子は、低電圧、たとえば、０．５Ｖに接続され得る。別の実施形態において、共通端子は、接地され得る。実施形態において、電磁遮蔽要素４０８は、電磁遮蔽要素４０８がさらに低い電圧を有することができるように、高い仕事関数を有する金属材料で作られ得る。
【0048】
実施形態において、電磁遮蔽要素４０８のうちの少なくとも１つは、チャネル４０１のうちの対応するチャネル４０１に印加される第２の電圧よりも低い第１の電圧を印加され得る。別の実施形態において、電磁遮蔽要素４０８は、隣接する２つのトランジスタの間の中間領域に置かれることが可能であり、第１の電圧は、第２の電圧の半分未満であることが可能である。一部の実施形態において、電磁遮蔽要素のうちの少なくとも１つは、電磁遮蔽要素４０８が間に置かれる隣接する２つのトランジスタのうちの第１のトランジスタが、電磁遮蔽要素４０８により生成される第１の電磁界と隣接する２つのトランジスタのうちの第２のトランジスタにより生成される第２の電磁界との組合せによって、第２の電磁界によって影響を受けるよりも少ない影響を受けるように電圧を印加され得る。
【0049】
実施形態において、電磁遮蔽要素４０８は、共通端子に接続され得る。別の実施形態において、電磁遮蔽要素４０８は、共通端子と切り離され、独立して電圧を供給され得る。
【0050】
一部の実施形態において、第２の溝４０４は、エッチング深さが第３の溝４０５よりも深くなり得る。第２の溝４０４および第３の溝４０５のエッチング深さは、エッチング時間、気体流量、気体流割合（ｇａｓ ｆｌｏｗ ｐｒｏｐｏｒｔｉｏｎ）、圧力、および温度などの様々なエッチングパラメータを決定することによって制御され得る。たとえば、一定のエッチングレートの下では、エッチング時間が長くなるほど、第３の方向、たとえば、Ｚ方向に形成される溝は深くなる。実施形態において、第２の溝４０４は、エッチングパラメータを制御することによって、第３の溝４０５よりも深いエッチング深さを有することができる。第２の溝４０４および第３の溝４０５は、ドライエッチング、たとえば、プラズマエッチングによって形成され得る。
【0051】
一部の実施形態において、第１の方向および第２の方向は、９０度以下の夾角を含み得る。
【0052】
図５は、本開示の一部の実施形態による半導体デバイス５００の断面図である。半導体デバイス５００は、方法４００によって製造され得る。実施形態において、半導体デバイス５００は、Ｘ－Ｙ平面内のアレイに配置された複数のトランジスタを含むことができ、トランジスタの各々は、チャネル、たとえば、柱状チャネル５０１を含むことができる。たとえば、アレイは、第１の方向、たとえば、Ｘ方向に沿って配置される複数の行と、行と交差し、第２の方向、たとえば、Ｙ方向に沿って配置される複数の列とを含み得る。トランジスタの各々は、チャネル５０１を含むことができ、トランジスタのチャネル５０１は、アレイ内の第１の方向および第２の方向に沿って配置される。実施形態において、チャネル５０１の各々は、柱の形状であることが可能であり、第１の方向および第２の方向によって定義される平面に垂直な第３の方向、たとえば、Ｚ方向に沿って延びることが可能である。たとえば、柱は、長方形、円、ひし形、または任意のその他の多角形の形状の断面を持ち得る。実施形態において、アレイの列の各々の柱状チャネル５０１は、その側壁に酸化層５０６およびワード線５０７を順に形成されることが可能であり、酸化層５０６とワード線５０７との両方は、第１の方向、たとえば、Ｘ方向に沿って延び、柱状チャネル５０１は、したがって、ワード線５０７によって互いに接続され得る。実施形態においては、ソース５０４およびドレイン５０３が、それぞれ、柱状チャネル５０１の各々の２つの端部に形成され得る。一部の実施形態において、ソース５０４およびドレイン５０３は、交換可能である。実施形態においては、電磁遮蔽要素５０８が、Ｙ方向の行に置かれ、Ｘ方向に沿って延びるトランジスタのうちの隣接する２つのトランジスタの間に置かれ得る。たとえば、電磁遮蔽要素５０８は、ワード線５０７と平行であることが可能である。
【0053】
一部の実施形態においては、図５に示されるように、電磁遮蔽要素５０８の少なくとも１つが、ソース５０４およびドレイン５０３と重ならない、柱状チャネル５０１のうちの対応する柱状チャネル５０１上へのＹ方向の突出部を有する。たとえば、電磁遮蔽要素５０８は、柱状チャネル５０１の長さよりも短く、長さの３分の１以上であるＺ方向に延びる長さを有する。
【0054】
一部の実施形態においては、図５に示されるように、柱状チャネル５０１のうちの隣接する２つが、反対方向を向いた、それらの側壁に形成されたそれらのワード線５０７を有し、電磁遮蔽要素５０８のうちの１つが、２つの柱状チャネル５０１の間で、対応するワード線５０７が形成される側壁とは反対側の柱状チャネル５０１の側壁に置かれる。
【0055】
ある実施形態において、半導体デバイス５００は、トランジスタのドレイン５０３に接続されるビット線５１０と、半導体デバイス５００に書き込まれたデータを記憶するための、記憶キャパシタパッド５０５を介してその第１の端子においてソース５０４に接続され、その第２の端子において共通端子（図示せず）に接続される記憶キャパシタ５０９とをさらに含み得る。
【0056】
一部の実施形態において、電磁遮蔽要素５０８は、共通端子に接続されることが可能であり、したがって、共通端子に印加される電圧が、電磁遮蔽要素５０８に提供されることが可能である。
【0057】
図６Ａから図６Ｅは、本開示の一部の実施形態による半導体デバイス６００の製造を示す。半導体デバイス６００において、ワード線は、同じ方向を向いた任意の２つの隣接するトランジスタ（またはチャネル）の側壁に形成される。
【0058】
図６Ａは、本開示の一部の実施形態による半導体デバイス６００の柱状チャネルの形成を示す上面図である。図６Ａに示されるように、たとえば、Ｘ－Ｙ平面内のアレイに配置される複数のチャネル６０１が、ウェハ（図示せず）の表面上に形成される。たとえば、アレイは、第１の方向、たとえば、Ｘ方向に沿って配置される複数の行と、行と交差し、第２の方向、たとえば、Ｙ方向に沿って配置される複数の列とを含み得る。実施形態において、チャネル６０１の各々は、柱、たとえば、長方形の柱の形状であることが可能であり、長方形柱状チャネル６０１の各々は、第１の方向および第２の方向によって定義される平面に垂直な第３の方向、たとえば、Ｚ方向に沿って延びることが可能である。
【0059】
一部の実施形態において、柱状チャネル６０１は、柱状チャネル６０１を形成するために使用されるウェハの特定の領域を覆うマスク（図示せず）でウェハを覆い、ウェハをウェハの厚さ未満の特定の深さまでエッチングして、柱状チャネル６０１の間に置かれる第１の溝６０２を形成し、マスクを除去してそれらの側壁が露出された柱状チャネル６０１を形成することによって、ウェハの表面上に形成され得る。一部の実施形態において、ウェハは、フォトリソグラフィ（ＰＨ）またはドライエッチング（ＥＴ）、たとえば、電子ビームリソグラフィ、プラズマエッチング、および反応性イオンエッチング（ＲＩＥ）を使用することによってエッチングされ得る。
【0060】
図６Ｂは、本開示の一部の実施形態による半導体デバイス６００の絶縁層の形成を示す上面図である。一部の実施形態においては、絶縁材料、たとえば、ＳｉＯ２が、第１の溝６０２および柱状チャネル６０１の側壁を覆う絶縁層６０３を形成するために第１の溝６０２内に堆積され得る。一部の実施形態においては、それから、化学機械研磨（ＣＭＰ）が、絶縁材料の残留物を研磨し、除去して、柱状チャネル６０１の上面を露出させるために採用され得る。
【0061】
図６Ｃは、本開示の一部の実施形態による半導体デバイス６００の第２の溝および第３の溝の形成を示す上面図である。実施形態においては、絶縁層６０３が、柱状チャネル６０１、たとえば、長方形柱状チャネル６０１の各々の側壁のうちの１つを露出させる第２の溝６０４と、Ｙ方向の行の２つの隣接するトランジスタ（すなわち、２つの隣接する長方形柱状チャネル６０１）の間に各々が置かれる第３の溝６０５とを形成するためにエッチングされ得る。一部の実施形態において、第２の溝６０４の各々は、互いに隣接し、Ｘ方向の列に配置されるトランジスタの柱状チャネル４０１の側壁を露出させる。実施形態において、第２の溝６０４のうちの対応する２つによって露出される２つの隣接する長方形柱状チャネル６０１の側壁は、図６Ｃに示されるように、同じ方向を向き得る。別の実施形態において、第２の溝６０４の対応する２つによって露出される２つの隣接する長方形柱状チャネル６０１の側壁は、反対方向を向き得る。一部の実施形態において、第３の溝６０５と、第３の溝６０５が間に置かれる２つの第２の溝６０４の各々とは、図６Ｃに示されるように、長方形柱状チャネル６０１の反対側の側壁に置かれる。
【0062】
一部の実施形態において、第２の溝６０４は、エッチング深さが第３の溝６０５よりも深くなり得る。第２の溝６０４および第３の溝６０５のエッチング深さは、エッチング時間、気体流量、気体流割合、圧力、および温度などの様々なエッチングパラメータを決定することによって制御され得る。たとえば、一定のエッチングレートの下では、エッチング時間が長くなるほど、第３の方向、たとえば、Ｚ方向に形成される溝は深くなる。実施形態において、第２の溝６０４は、エッチングパラメータを制御することによって、第３の溝６０５よりも深いエッチング深さを有することができる。第２の溝６０４および第３の溝６０５は、ドライエッチング、たとえば、プラズマエッチングによって形成され得る。
【0063】
図６Ｄは、本開示の一部の実施形態による半導体デバイス６００のゲート酸化層の形成を示す上面図である。実施形態において、第２の溝６０４によって露出される長方形柱状チャネル６０１の側壁は、長方形柱状チャネル６０１の露出された側壁にゲート酸化層６０６を形成するために、たとえば、直接酸化、アルカリ性酸化、または酸性酸化によって酸化され得る。たとえば、第２の溝６０４によって露出される長方形柱状チャネル６０１の側壁が、加熱され、直接酸化されることが可能であり、その結果、側壁内のシリコンが、高温で酸化物質を含む空気と反応して、長方形柱状チャネル６０１の側壁に二酸化ケイ素膜、すなわち、ゲート酸化層６０６を形成する。一部の実施形態において、ゲート酸化層６０６は、二酸化ケイ素（ＳｉＯ２）などの絶縁材料を含み得る。
【0064】
図６Ｅは、本開示の一部の実施形態による半導体デバイス６００の電磁遮蔽要素およびワード線の形成を示す上面図である。実施形態においては、第３の溝６０５および第２の溝６０４が、それぞれ、電磁遮蔽要素６０８およびワード線（またはゲート）６０７を形成するために金属材料を充填され得る。したがって、ワード線６０７および電磁遮蔽要素６０８は、単一の堆積ステップにおいて形成され得る。別の実施形態において、ワード線６０７および電磁遮蔽要素６０８は、２つのプロセスのステップにおいて順に形成され得る。ある実施形態において、金属材料は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、またはその他の好適な金属材料を含み得るがこれらに限定されない。実施形態において、ワード線６０７の各々は、Ｘ方向の列に配置されるトランジスタのうちの隣接するいくつかを、それらの柱状チャネル６０１の側壁において電気的に接続することができる。実施形態において、ゲート酸化層６０６は、ワード線６０７を柱状チャネル６０１から分離し、電荷の漏れを防止するために柱状チャネル６０１とワード線６０７との間に置かれる。実施形態において、ワード線６０７が置かれる２つの隣接する長方形柱状チャネル６０１の側壁は、図６Ｅにされるように、同じ方向を向き得る。別の実施形態において、ワード線６０７が置かれる２つの隣接する長方形柱状チャネル６０１の側壁は、反対方向を向き得る。一部の実施形態において、電磁遮蔽要素６０８と、電磁遮蔽要素６０８が間に置かれる２つのワード線６０７の各々とは、図６Ｅに示されるように、長方形柱状チャネル６０１の反対側の側壁に置かれる。電磁遮蔽要素６０８は、隣接する柱状チャネル６０１が互いに干渉するのを防ぎ、ワード線６０７と柱状チャネル６０１との間に生じる結合効果を減らすことができる。ワード線６０７は、ワード線電圧を印加されることが可能であり、ワード線４０７に接続されたトランジスタが、有効化または無効化され得る。
【0065】
一部の実施形態においては、トランジスタのドレインを接続するために、ビット線が形成され得る。半導体デバイス６００に書き込まれたデータを記憶するために、記憶キャパシタがさらに形成される。記憶キャパシタの各々は、トランジスタのうちの対応するトランジスタのソースに接続された第１の電極と、共通端子に接続された第２の電極とを有する。実施形態において、共通端子は、低電圧、たとえば、０．５Ｖに接続され得る。別の実施形態において、共通端子は、接地され得る。
【0066】
実施形態において、電磁遮蔽要素６０８は、共通端子に接続され得る。別の実施形態において、電磁遮蔽要素６０８は、共通端子と切り離され、独立して電圧を供給され得る。一部の実施形態において、電磁遮蔽要素６０８は、接地され得る。
【0067】
図７は、本開示の一部の実施形態による半導体デバイス７００の断面図である。半導体デバイス７００は、方法４００によって製造され得る。半導体デバイス７００は、第１の方向、たとえば、Ｘ方向および第２の方向、たとえば、Ｙ方向によって定義されるＸ－Ｙ平面内のアレイに配置された複数のトランジスタを含むことができ、トランジスタの各々は、Ｘ－Ｙ平面に垂直な第３の方向、たとえば、Ｚ方向に延びるチャネル７０１、たとえば、長方形柱状チャネルを含む。ゲート酸化層７０６およびワード線７０７が、長方形柱状チャネル７０１の各々の側壁のうちの１つに順に形成される。したがって、ゲート酸化層７０６は、ワード線７０７を長方形柱状チャネル７０１から分離し、電荷の漏れを防止するために長方形柱状チャネル７０１とワード線７０７との間に置かれる。ワード線７０７の各々は、第１の方向、たとえば、Ｘ方向に沿って延び、Ｘ方向の列に配置されるトランジスタの少なくとも一部を接続することができる。電磁遮蔽要素７０８が、Ｙ方向の行に配置される少なくとも２つの隣接するトランジスタの間に置かれる。実施形態において、電磁遮蔽要素７０８は、Ｘ方向に延びることができる。ある実施形態において、ワード線７０７および電磁遮蔽要素７０８は、平行である。ソース７０４およびドレイン７０３が、それぞれ、柱状チャネル７０１の各々の２つの端部に形成される。
【0068】
実施形態においては、図７に示されるように、電磁遮蔽要素７０８は、柱状チャネル７０１が延びる方向、たとえば、Ｚ方向に沿ってワード線７０７よりも長い長さを有する。電磁遮蔽要素７０８の長さおよびワード線７０７の長さは、それぞれ、第３の溝、たとえば、第３の溝６０５および第２の溝、たとえば、第２の溝６０４のエッチング深さを制御することによって決定され得る。第２の溝６０４および第３の溝６０５のエッチング深さは、エッチング時間、気体流量、気体流割合、圧力、および温度などの様々なエッチングパラメータを決定することによって制御され得る。実施形態において、柱状チャネル７０１が延びる方向、たとえば、Ｚ方向に沿った電磁遮蔽要素７０８の長さは、Ｚ方向のワード線７０７の長さの３分の１よりも長い。
【0069】
ある実施形態において、半導体デバイス７００は、トランジスタのドレイン７０３に接続されるビット線７１０と、半導体デバイス７００に書き込まれたデータを記憶するための、記憶キャパシタパッド７０５を介してその第１の端子においてソース７０４に接続され、その第２の端子において共通端子（図示せず）に接続される記憶キャパシタ７０９とをさらに含み得る。
【0070】
実施形態において、電磁遮蔽要素７０８は、共通端子に接続されることが可能であり、したがって、共通端子に印加される電圧が、電磁遮蔽要素７０８に提供されることが可能である。別の実施形態において、電磁遮蔽要素７０８は、共通端子と切り離され、独立して電圧を供給され得る。
【0071】
図８は、本開示の一部の実施形態による半導体デバイス８００のコンタクトパッドの形成を示す上面図である。ビット線８１０が、たとえば、Ｘ－Ｙ平面内のアレイに配置される複数のトランジスタのドレインに接続される。トランジスタの各々は、Ｘ－Ｙ平面に垂直な方向、たとえば、Ｚ方向に延びるチャネル８０９、たとえば、長方形柱状チャネルを有する。半導体デバイス８００は、複数のワード線８０７および１つまたは複数の電磁遮蔽要素８０８を含み得る。ワード線８０７の各々は、Ｘ方向の列に配置されるトランジスタのうちの隣接するいくつかを、それらの側壁において電気的に接続することができる。電磁遮蔽要素８０８の各々は、Ｙ方向の行に置かれるトランジスタのうちの隣接する２つの間に置かれ得る。実施形態において、ワード線８０７が形成される２つの隣接するトランジスタの長方形柱状チャネル８０９の側壁は、反対方向を向く。半導体デバイス８００は、ワード線８０７に接続されたワード線コンタクトパッド８０１と、電磁遮蔽要素８０８に接続された電磁遮蔽コンタクトパッド８０２とをさらに含み得る。実施形態において、ワード線コンタクトパッド８０１および電磁遮蔽コンタクトパッド８０２は、それぞれ、ワード線８０７および電磁遮蔽要素８０８よりもサイズが大きい場合があるので、ワード線コンタクトパッド８０１のうちのすべての隣接する２つは、Ｘ方向においてアレイの２つの反対の側に置かれることが可能であり、ワード線８０７と電磁遮蔽要素８０８とが互いに接触することを防止するために、電磁遮蔽コンタクトパッド８０２のうちのどの電磁遮蔽コンタクトパッド８０２およびワード線コンタクトパッド８０１のうちの隣接するワード線コンタクトパッド８０１も、互いに対してずらされることが可能である。
【0072】
図９は、本開示の一部の実施形態による半導体デバイス９００のコンタクトパッドの形成を示す上面図である。ビット線９１０が、たとえば、Ｘ－Ｙ平面内のアレイに配置される複数のトランジスタのソースまたはドレインに接続される。トランジスタの各々は、Ｘ－Ｙ平面に垂直な方向、たとえば、Ｚ方向に延びるチャネル９０９、たとえば、長方形柱状チャネルを有する。半導体デバイス９００は、複数のワード線９０７および１つまたは複数の電磁遮蔽要素９０８を含み得る。ワード線９０７の各々は、Ｘ方向の列に配置されるトランジスタのうちの隣接するいくつかを、それらの側壁において電気的に接続することができる。電磁遮蔽要素９０８の各々は、Ｙ方向の行に置かれるトランジスタのうちの隣接する２つの間に置かれ得る。実施形態において、ワード線９０７が形成される２つの隣接するトランジスタの長方形柱状チャネル９０９の側壁は、同じ方向を向く。半導体デバイス９００は、ワード線９０７に接続されたワード線コンタクトパッド９０１と、電磁遮蔽要素９０８に接続された電磁遮蔽コンタクトパッド９０２とをさらに含み得る。一部の実施形態において、ワード線コンタクトパッド９０１および電磁遮蔽コンタクトパッド９０２は、Ｘ方向においてアレイの同じ側に置かれ、電磁遮蔽コンタクトパッド９０２のうちのどの電磁遮蔽コンタクトパッド９０２およびワード線コンタクトパッド９０１のうちの隣接するワード線コンタクトパッド９０１も、互いに対してずらされる。
【0073】
図９Ａは、本開示の一部の実施形態による半導体デバイス９００Ａのコンタクトパッドの形成を示す上面図である。ビット線９１０Ａが、たとえば、Ｘ－Ｙ平面内のアレイに配置される複数のトランジスタのソースまたはドレインに接続される。トランジスタの各々は、Ｘ－Ｙ平面に垂直な方向、たとえば、Ｚ方向に延びるチャネル９０９Ａ、たとえば、長方形柱状チャネルを有する。半導体デバイス９００Ａは、複数のワード線９０７Ａおよび１つまたは複数の電磁遮蔽要素９０８Ａを含み得る。ワード線９０７Ａの各々は、Ｘ方向の列に配置されるトランジスタのうちの隣接するいくつかを、それらの側壁において電気的に接続することができる。電磁遮蔽要素９０８Ａの各々は、Ｙ方向の行に置かれるトランジスタのうちの隣接する２つの間に置かれ得る。実施形態において、ワード線９０７Ａが形成される２つの隣接するトランジスタの長方形柱状チャネル９０９Ａの側壁は、同じ方向を向く。半導体デバイス９００Ａは、ワード線９０７Ａに接続されたワード線コンタクトパッド９０１Ａと、電磁遮蔽要素９０８Ａに接続された電磁遮蔽コンタクトパッド９０２Ａとをさらに含み得る。一部の実施形態においては、ワード線９０７Ａと電磁遮蔽要素９０８とが互いに接触することを防止するために、ワード線コンタクトパッド９０１Ａおよび電磁遮蔽コンタクトパッド９０２Ａのいずれの隣接する２つも、Ｘ方向においてアレイの反対側に置かれる。たとえば、図９Ａに示されるように、電磁遮蔽コンタクトパッド９０２Ａは、Ｘ方向においてアレイの裏側に置かれ、一方、電磁遮蔽コンタクトパッド９０２Ａに隣接するワード線コンタクトパッド９０１Ａは、Ｘ方向においてアレイの表側に置かれる。
【0074】
図１０Ａから図１０Ｈは、本開示の一部の実施形態による様々な構成の電磁遮蔽要素１００８Ａから１００８Ｈを有する半導体デバイス１０００Ａから１０００Ｈの断面図である。半導体デバイス１０００Ａ／１０００Ｂ／１０００Ｃ／１０００Ｄ／１０００Ｅ／１０００Ｆ／１０００Ｇ／１０００Ｈは、たとえば、Ｘ－Ｙ平面内に配置された複数のトランジスタを含み、トランジスタの各々は、Ｚ方向に延びるチャネル１００１Ａ／１００１Ｂ／１００１Ｃ／１００１Ｄ／１００１Ｅ／１００１Ｆ／１００１Ｇ／１００１Ｈ、たとえば、長方形柱状チャネルと、柱状チャネル１００１Ａ／１００１Ｂ／１００１Ｃ／１００１Ｄ／１００１Ｅ／１００１Ｆ／１００１Ｇ／１００１Ｈの２つの端部にそれぞれ形成されたソース１００４Ａ／１００４Ｂ／１００４Ｃ／１００４Ｄ／１００４Ｅ／１００４Ｆ／１００４Ｇ／１００４Ｈおよびドレイン１００３Ａ／１００３Ｂ／１００３Ｃ／１００３Ｄ／１００３Ｅ／１００３Ｆ／１００３Ｇ／１００３Ｈと、各々がＸ方向の列に配置されるトランジスタのうちの隣接するいくつかを柱状チャネル１００１Ａ／１００１Ｂ／１００１Ｃ／１００１Ｄ／１００１Ｅ／１００１Ｆ／１００１Ｇ／１００１Ｈの側壁において電気的に接続する複数のワード線１００７Ａ／１００７Ｂ／１００７Ｃ／１００７Ｄ／１００７Ｅ／１００７Ｆ／１００７Ｇ／１００７Ｈと、各々がＹ方向の行のトランジスタのうちの隣接する２つの間に置かれる１つまたは複数の電磁遮蔽要素１００８Ａ／１００８Ｂ／１００８Ｃ／１００８Ｄ／１００８Ｅ／１００８Ｆ／１００８Ｇ／１００８Ｈとを含む。電磁遮蔽要素は、柱状チャネル上へのＹ方向の突出部を有することができ、長さが柱状チャネルと等しい（たとえば、電磁遮蔽要素１００８Ａ）か、または長さが柱状チャネルよりも短い（たとえば、柱状チャネル１００１Ｂ、１００１Ｃ、および１００１Ｄに対して、それぞれ、中間領域、上部領域、および下部領域に置かれ得る電磁遮蔽要素１００８Ｂ、１００８Ｃ、および１００８Ｄ）ことが可能である。電磁遮蔽要素は、長方形の形状の断面を有する（たとえば、電磁遮蔽要素１００８Ａから１００８Ｅ、１００８Ｇおよび１００８Ｈ）か、または楕円形の形状の断面を有する（たとえば、電磁遮蔽要素１００８Ｆ）ことが可能である。電磁遮蔽要素は、それぞれ、複数の電磁遮蔽セグメントを含むことが可能であり、複数の電磁遮蔽セグメントは、互いに隔てられ、Ｚ方向に沿って配置される（たとえば、電磁遮蔽要素１００８Ｇ）、および／またはＹ方向に沿って配置される（たとえば、電磁遮蔽要素１００８Ｈ）。
【0075】
図１１Ａから図１１Ｅは、本開示の一部の実施形態による様々な構成の電磁遮蔽要素１１０８Ａから１１０８Ｅを有する半導体デバイス１１００Ａから１１００Ｅの断面図である。半導体デバイス１１００Ａ／１１００Ｂ／１１００Ｃ／１１００Ｄ／１１００Ｅは、たとえば、Ｘ－Ｙ平面内に配置された複数のトランジスタを含み、トランジスタの各々は、Ｚ方向に延びるチャネル１１０１Ａ／１１０１Ｂ／１１０１Ｃ／１１０１Ｄ／１１０１Ｅ、たとえば、長方形柱状チャネルと、柱状チャネル１１０１Ａ／１１０１Ｂ／１１０１Ｃ／１１０１Ｄ／１１０１Ｅの２つの端部にそれぞれ形成されたソースおよびドレイン（図示せず）と、各々がＸ方向の列に配置されるトランジスタのうちの隣接するいくつかを柱状チャネル１１０１Ａ／１１０１Ｂ／１１０１Ｃ／１１０１Ｄ／１１０１Ｅの側壁において電気的に接続する複数のワード線１１０７Ａ／１１０７Ｂ／１１０７Ｃ／１１０７Ｄ／１１０７Ｅと、各々がＹ方向の行のトランジスタのうちの隣接する２つの間に置かれる１つまたは複数の電磁遮蔽要素１１０８Ａ／１１０８Ｂ／１１０８Ｃ／１１０８Ｄ／１１０８Ｅとを含む。電磁遮蔽要素は、それぞれ、複数の電磁遮蔽セグメントを含むことが可能であり、複数の電磁遮蔽セグメントは、互いに隔てられ、Ｙ方向に沿って配置される（たとえば、電磁遮蔽要素１１０８Ｅ）か、またはＸ方向に沿って配置される（たとえば、電磁遮蔽セグメントがそれぞれ図１１Ｃおよび図１１Ｄに示されるようにＸ方向および／もしくはＹ方向に延びることができる電磁遮蔽要素１１０８Ｃおよび１１０８Ｄ）。電磁遮蔽要素は、Ｘ方向の列に置かれるトランジスタのうちの隣接する２つの間にさらに置かれ得る（たとえば、電磁遮蔽要素１１０８Ｂおよび１１０８Ｅ）。
【0076】
図１２Ａから図１２Ｃは、本開示の一部の実施形態による半導体デバイスの製造を示す断面図である。実施形態において、電磁遮蔽要素およびワード線は、単一プロセスで同時に形成され得る。たとえば、図１２Ａに示されるように、半導体デバイス１２００Ａのワード線ＷＬ（たとえば、ワード線４０７）および電磁遮蔽要素ＥＳＥ（たとえば、電磁遮蔽要素４０８）をそれぞれ形成するために、垂直ゲート溝（ｖｅｒｔｉｃａｌ ｇａｔｅ ｇｒｏｏｖｅ）（またはトレンチ）ＶＧ（たとえば、第２の溝４０４）と、垂直ゲート溝ＶＧよりも幅の狭い分離溝（ｉｓｏｌａｔｉｏｎ ｇｒｏｏｖｅ）（またはトレンチ）ＩＳＯ（たとえば、第３の溝４０５）とが、基板に形成されることが可能であり、酸化物層、たとえば、ゲート酸化層４０６が、垂直ゲート溝ＶＧおよび分離溝ＩＳＯの露出された側壁に形成されることが可能であり、導体、たとえば、金属材料またはポリシリコンが、垂直ゲート溝ＶＧおよび分離溝ＩＳＯに同時に堆積されることが可能である。
【0077】
別の実施形態においては、図１２Ｂに示されるように、半導体デバイス１２００Ｂのワード線ＷＬおよび電磁遮蔽要素ＥＳＥが、順に形成され得る。たとえば、ワード線ＷＬを形成するために、垂直ゲート溝ＶＧが基板に形成されることが可能であり、酸化物層が垂直ゲート溝ＶＧの露出された側壁に形成されることが可能であり、第１の導体が垂直ゲート溝ＶＧに堆積されることが可能であり、電磁遮蔽要素ＥＳＥを形成するために、分離溝ＩＳＯがエッチングされ、基板に形成されることが可能であり、酸化物の裏張り（ｏｘｉｄｅ ｌｉｎｅｒ）が分離溝ＩＳＯの露出された側壁に堆積されることが可能であり、第２の導体が分離溝ＩＳＯを埋めるために堆積されることが可能である。
【0078】
一部の実施形態においては、図１２Ｃに示されるように、半導体デバイス１２００Ｃのワード線ＷＬおよび電磁遮蔽要素ＥＳＥが、個々に形成されることが可能である。たとえば、コンタクトパッド、たとえば、図９Ａに示された電磁遮蔽コンタクトパッド９０２Ａがその中に形成される溝が、形成され、酸化物を充填されることが可能であり、それから、垂直ゲート溝ＶＧおよび分離溝ＩＳＯが、たとえば、自己整合ダブルパターニング（ＳＡＤＰ：ｓｅｌｆ－ａｌｉｇｎｅｄ ｄｏｕｂｌｅ ｐａｔｔｅｒｎｉｎｇ）によってエッチングされることが可能である。したがって、半導体デバイス１２００Ｃの裏側の電磁遮蔽コンタクトパッドが形成されるべき分離溝ＩＳＯの部分は、垂直ゲート溝ＶＧよりも深いことが可能であり、分離溝ＩＳＯの残りは、垂直ゲート溝ＶＧと同程度に深いことが可能である。その後、ワード線ＷＬを形成するために、酸化物層および第１の導体が垂直ゲート溝ＶＧ内に順に形成されることが可能であり、電磁遮蔽要素ＥＳＥおよび電磁遮蔽コンタクトパッドをそれぞれ形成するために、半導体デバイス１２００Ｃの裏側が分離溝ＩＳＯに充填された酸化物を露出させるために薄くされることが可能であり、それから、酸化物が窪まされることが可能であり、酸化物の裏張りが分離溝ＩＳＯの露出された側壁に堆積されることが可能であり、第２の導体が分離溝ＩＳＯおよび酸化物が窪まされた後に形成される空間を埋めることが可能である。
【0079】
図１３は、本開示の一部の実施形態によるメモリシステム１３００のブロック図を示す。メモリシステム１３００は、１つまたは複数の半導体デバイス１３０１から１３０４、たとえば、半導体デバイス４００Ａ、５００、６００、７００、８００、９００Ａ、１０００Ａ～１０００Ｈ、１１００Ａ～１１００Ｅ、および１２００Ａ～１２００Ｃを含み得る。一部の実施形態において、メモリシステム１３００は、ソリッドステートドライブ（ＳＳＤ）またはメモリモジュールであることが可能である。
【0080】
メモリシステム１３００は、その他の好適な構成要素を含み得る。たとえば、メモリシステム１３００は、互いに結合されたインターフェース（またはマスタインターフェース回路）１３１０およびマスタコントローラ（または制御回路）１３２０を含み得る。メモリシステム１３００は、マスタコントローラ１３２０を半導体デバイス１３０１から１３０４と結合するバス１３３０も含み得る。さらに、マスタコントローラ１３２０は、それぞれの制御線１３４０～１３７０によって示されるように、半導体デバイス１３０１から１３０４とそれぞれ接続される。
【0081】
インターフェース１３１０は、メモリシステム１３００とホストデバイスとの間を接続するように機械的および電気的に好適に構成され、メモリシステム１３００とホストデバイスとの間でデータを転送するために使用され得る。
【0082】
マスタコントローラ１３２０は、データ転送のためにそれぞれの半導体デバイス１３０１から１３０４をインターフェース１３１０に接続するように構成される。たとえば、マスタコントローラ１３２０は、データ転送のために半導体デバイス１３０１から１３０４のうちの１つまたは複数をアクティブ化するために、半導体デバイス１３０１から１３０４にそれぞれ有効化／無効化信号を提供するように構成され得る。
【0083】
マスタコントローラ１３２０は、メモリシステム１３００内の様々な命令の完了の責任を負う。たとえば、マスタコントローラ１３２０は、不良ブロック管理、エラーチェックおよび訂正、ガベージコレクションなどを実行することができる。一部の実施形態において、マスタコントローラ１３２０は、プロセッサチップを使用して実装され得る。一部の例において、マスタコントローラ１３２０は、複数のマスタ制御ユニット（ＭＣＵ）を使用して実装され得る。
【0084】
以上は、当業者が本開示の態様をより深く理解する可能性があるように、いくつかの実施形態の特徴を概説する。当業者は、本明細書において紹介された実施形態と同じ目的を遂行するおよび／または同じ利点を実現するためにその他のプロセスおよび構造を設計または修正するための基礎として本開示を容易に使用する可能性があることを理解するはずである。また、当業者は、そのような均等な構造物が本開示の趣旨および範囲を逸脱せず、当業者が本開示の趣旨および範囲を逸脱することなく本明細書において様々な変更、置換、および改変を行ってよいことを認めるはずである。
【符号の説明】
【0085】
１００Ａ プレーナ型アレイトランジスタ、プレーナ型半導体デバイス
１００Ｂ ＢＣＡＴ
２００ 半導体デバイス
２１０ トランジスタ
２１１ チャネル、柱状チャネル
２１２ ソース
２１３ ドレイン
４００Ａ 半導体デバイス
４０１ チャネル、柱状チャネル、長方形柱状チャネル
４０２ 第１の溝
４０３ 絶縁層
４０４ 第２の溝
４０５ 第３の溝
４０６ ゲート酸化層
４０７ ワード線
４０８ 電磁遮蔽要素
４０９ ウェハ
５００ 半導体デバイス
５０１ 柱状チャネル
５０３ ドレイン
５０４ ソース
５０５ 記憶キャパシタパッド
５０６ 酸化層
５０７ ワード線
５０８ 電磁遮蔽要素
５０９ 記憶キャパシタ
５１０ ビット線
６００ 半導体デバイス
６０１ チャネル、長方形柱状チャネル、柱状チャネル
６０２ 第１の溝
６０３ 絶縁層
６０４ 第２の溝
６０５ 第３の溝
６０６ ゲート酸化層
６０７ ワード線
６０８ 電磁遮蔽要素
７００ 半導体デバイス
７０１ チャネル、長方形柱状チャネル、柱状チャネル
７０３ ドレイン
７０４ ソース
７０６ ゲート酸化層
７０７ ワード線
７０８ 電磁遮蔽要素
７０９ 記憶キャパシタ
７１０ ビット線
８００ 半導体デバイス
８０１ ワード線コンタクトパッド
８０２ 電磁遮蔽コンタクトパッド
８０７ ワード線
８０８ 電磁遮蔽要素
８０９ チャネル、長方形柱状チャネル
８１０ ビット線
９００ 半導体デバイス
９００Ａ 半導体デバイス
９０１ ワード線コンタクトパッド
９０１Ａ ワード線コンタクトパッド
９０２ 電磁遮蔽コンタクトパッド
９０２Ａ 電磁遮蔽コンタクトパッド
９０７ ワード線
９０７Ａ ワード線
９０８ 電磁遮蔽要素
９０８Ａ 電磁遮蔽要素
９０９ チャネル、長方形柱状チャネル
９０９Ａ チャネル、長方形柱状チャネル
９１０ ビット線
９１０Ａ ビット線
１０００Ａ 半導体デバイス
１０００Ｂ 半導体デバイス
１０００Ｃ 半導体デバイス
１０００Ｄ 半導体デバイス
１０００Ｅ 半導体デバイス
１０００Ｆ 半導体デバイス
１０００Ｇ 半導体デバイス
１０００Ｈ 半導体デバイス
１００１Ａ チャネル、柱状チャネル
１００１Ｂ チャネル、柱状チャネル
１００１Ｃ チャネル、柱状チャネル
１００１Ｄ チャネル、柱状チャネル
１００１Ｅ チャネル、柱状チャネル
１００１Ｆ チャネル、柱状チャネル
１００１Ｇ チャネル、柱状チャネル
１００１Ｈ チャネル、柱状チャネル
１００３Ａ ドレイン
１００３Ｂ ドレイン
１００３Ｃ ドレイン
１００３Ｄ ドレイン
１００３Ｅ ドレイン
１００３Ｆ ドレイン
１００３Ｇ ドレイン
１００３Ｈ ドレイン
１００４Ａ ソース
１００４Ｂ ソース
１００４Ｃ ソース
１００４Ｄ ソース
１００４Ｅ ソース
１００４Ｆ ソース
１００４Ｇ ソース
１００４Ｈ ソース
１００７Ａ ワード線
１００７Ｂ ワード線
１００７Ｃ ワード線
１００７Ｄ ワード線
１００７Ｅ ワード線
１００７Ｆ ワード線
１００７Ｇ ワード線
１００７Ｈ ワード線
１００８Ａ 電磁遮蔽要素
１００８Ｂ 電磁遮蔽要素
１００８Ｃ 電磁遮蔽要素
１００８Ｄ 電磁遮蔽要素
１００８Ｅ 電磁遮蔽要素
１００８Ｆ 電磁遮蔽要素
１００８Ｇ 電磁遮蔽要素
１００８Ｈ 電磁遮蔽要素
１１００Ａ 半導体デバイス
１１００Ｂ 半導体デバイス
１１００Ｃ 半導体デバイス
１１００Ｄ 半導体デバイス
１１００Ｅ 半導体デバイス
１１０１Ａ チャネル、柱状チャネル
１１０１Ｂ チャネル、柱状チャネル
１１０１Ｃ チャネル、柱状チャネル
１１０１Ｄ チャネル、柱状チャネル
１１０１Ｅ チャネル、柱状チャネル
１１０７Ａ ワード線
１１０７Ｂ ワード線
１１０７Ｃ ワード線
１１０７Ｄ ワード線
１１０７Ｅ ワード線
１１０８Ａ 電磁遮蔽要素
１１０８Ｂ 電磁遮蔽要素
１１０８Ｃ 電磁遮蔽要素
１１０８Ｄ 電磁遮蔽要素
１１０８Ｅ 電磁遮蔽要素
１２００Ａ 半導体デバイス
１２００Ｂ 半導体デバイス
１２００Ｃ 半導体デバイス
１３００ メモリシステム
１３０１ 半導体デバイス
１３０４ 半導体デバイス
１３１０ インターフェース
１３２０ マスタコントローラ
１３３０ バス
１３４０ 制御線
１３７０ 制御線
ＷＬ１ ワード線
ＣＨ１ 長方形柱状チャネル
ＣＨ２ 長方形柱状チャネル
１００Ｂ ＢＣＡＴ
２００ 半導体デバイス
２１０ トランジスタ
２１１ チャネル、柱状チャネル
２１２ ソース
２１３ ドレイン
４００Ａ 半導体デバイス
４０１ チャネル、柱状チャネル、長方形柱状チャネル
４０２ 第１の溝
４０３ 絶縁層
４０４ 第２の溝
４０５ 第３の溝
４０６ ゲート酸化層
４０７ ワード線
４０８ 電磁遮蔽要素
４０９ ウェハ
５００ 半導体デバイス
５０１ 柱状チャネル
５０３ ドレイン
５０４ ソース
５０５ 記憶キャパシタパッド
５０６ 酸化層
５０７ ワード線
５０８ 電磁遮蔽要素
５０９ 記憶キャパシタ
５１０ ビット線
６００ 半導体デバイス
６０１ チャネル、長方形柱状チャネル、柱状チャネル
６０２ 第１の溝
６０３ 絶縁層
６０４ 第２の溝
６０５ 第３の溝
６０６ ゲート酸化層
６０７ ワード線
６０８ 電磁遮蔽要素
７００ 半導体デバイス
７０１ チャネル、長方形柱状チャネル、柱状チャネル
７０３ ドレイン
７０４ ソース
７０６ ゲート酸化層
７０７ ワード線
７０８ 電磁遮蔽要素
７０９ 記憶キャパシタ
７１０ ビット線
８００ 半導体デバイス
８０１ ワード線コンタクトパッド
８０２ 電磁遮蔽コンタクトパッド
８０７ ワード線
８０８ 電磁遮蔽要素
８０９ チャネル、長方形柱状チャネル
８１０ ビット線
９００ 半導体デバイス
９００Ａ 半導体デバイス
９０１ ワード線コンタクトパッド
９０１Ａ ワード線コンタクトパッド
９０２ 電磁遮蔽コンタクトパッド
９０２Ａ 電磁遮蔽コンタクトパッド
９０７ ワード線
９０７Ａ ワード線
９０８ 電磁遮蔽要素
９０８Ａ 電磁遮蔽要素
９０９ チャネル、長方形柱状チャネル
９０９Ａ チャネル、長方形柱状チャネル
９１０ ビット線
９１０Ａ ビット線
１０００Ａ 半導体デバイス
１０００Ｂ 半導体デバイス
１０００Ｃ 半導体デバイス
１０００Ｄ 半導体デバイス
１０００Ｅ 半導体デバイス
１０００Ｆ 半導体デバイス
１０００Ｇ 半導体デバイス
１０００Ｈ 半導体デバイス
１００１Ａ チャネル、柱状チャネル
１００１Ｂ チャネル、柱状チャネル
１００１Ｃ チャネル、柱状チャネル
１００１Ｄ チャネル、柱状チャネル
１００１Ｅ チャネル、柱状チャネル
１００１Ｆ チャネル、柱状チャネル
１００１Ｇ チャネル、柱状チャネル
１００１Ｈ チャネル、柱状チャネル
１００３Ａ ドレイン
１００３Ｂ ドレイン
１００３Ｃ ドレイン
１００３Ｄ ドレイン
１００３Ｅ ドレイン
１００３Ｆ ドレイン
１００３Ｇ ドレイン
１００３Ｈ ドレイン
１００４Ａ ソース
１００４Ｂ ソース
１００４Ｃ ソース
１００４Ｄ ソース
１００４Ｅ ソース
１００４Ｆ ソース
１００４Ｇ ソース
１００４Ｈ ソース
１００７Ａ ワード線
１００７Ｂ ワード線
１００７Ｃ ワード線
１００７Ｄ ワード線
１００７Ｅ ワード線
１００７Ｆ ワード線
１００７Ｇ ワード線
１００７Ｈ ワード線
１００８Ａ 電磁遮蔽要素
１００８Ｂ 電磁遮蔽要素
１００８Ｃ 電磁遮蔽要素
１００８Ｄ 電磁遮蔽要素
１００８Ｅ 電磁遮蔽要素
１００８Ｆ 電磁遮蔽要素
１００８Ｇ 電磁遮蔽要素
１００８Ｈ 電磁遮蔽要素
１１００Ａ 半導体デバイス
１１００Ｂ 半導体デバイス
１１００Ｃ 半導体デバイス
１１００Ｄ 半導体デバイス
１１００Ｅ 半導体デバイス
１１０１Ａ チャネル、柱状チャネル
１１０１Ｂ チャネル、柱状チャネル
１１０１Ｃ チャネル、柱状チャネル
１１０１Ｄ チャネル、柱状チャネル
１１０１Ｅ チャネル、柱状チャネル
１１０７Ａ ワード線
１１０７Ｂ ワード線
１１０７Ｃ ワード線
１１０７Ｄ ワード線
１１０７Ｅ ワード線
１１０８Ａ 電磁遮蔽要素
１１０８Ｂ 電磁遮蔽要素
１１０８Ｃ 電磁遮蔽要素
１１０８Ｄ 電磁遮蔽要素
１１０８Ｅ 電磁遮蔽要素
１２００Ａ 半導体デバイス
１２００Ｂ 半導体デバイス
１２００Ｃ 半導体デバイス
１３００ メモリシステム
１３０１ 半導体デバイス
１３０４ 半導体デバイス
１３１０ インターフェース
１３２０ マスタコントローラ
１３３０ バス
１３４０ 制御線
１３７０ 制御線
ＷＬ１ ワード線
ＣＨ１ 長方形柱状チャネル
ＣＨ２ 長方形柱状チャネル
【図1A】
【図1B】
【図2】
【図3】
【図4】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図7】
【図8】
【図9】
【図9A】
【図10A】
【図10B】
【図10C】
【図10D】
【図10E】
【図10F】
【図10G】
【図10H】
【図11A-11E】
【図12A】
【図12B】
【図12C】
【図13】
【国際調査報告】