特表 2025-501670 ３Ｄ ＮＡＮＤメモリの最良読み込み基準電圧探索

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公表特許公報(A)

(11)【公表番号】

(43)【公表日】2025-01-23

(54)【発明の名称】３Ｄ ＮＡＮＤメモリの最良読み込み基準電圧探索

(51)【国際特許分類】

   G06F 12/00 20060101AFI20250116BHJP

   G11C 16/08 20060101ALI20250116BHJP

   G11C 16/04 20060101ALI20250116BHJP

   G06F 11/10 20060101ALI20250116BHJP

【ＦＩ】

G06F12/00 560A

G11C16/08 120

G11C16/04 170

G06F12/00 597U

G06F11/10

【審査請求】有

【予備審査請求】未請求

(21)【出願番号】P 2023539176

(86)(22)【出願日】2022-12-14

(85)【翻訳文提出日】2023-06-26

(86)【国際出願番号】 CN2022138853

(87)【国際公開番号】W WO2024124417

(87)【国際公開日】2024-06-20

(81)【指定国・地域】

【公序良俗違反の表示】

（特許庁注：以下のものは登録商標）

１．ＦＩＲＥＷＩＲＥ

(71)【出願人】

【識別番号】519237948

【氏名又は名称】長江存儲科技有限責任公司

【氏名又は名称原語表記】Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】Ｎｏ．８８ Ｗｅｉｌａｉ ３ｒｄ Ｒｏａｄ，Ｅａｓｔ Ｌａｋｅ Ｈｉｇｈ－ｔｅｃｈ Ｄｅｖｅｌｏｐｍｅｎｔ Ｚｏｎｅ，Ｗｕｈａｎ，Ｈｕｂｅｉ，Ｃｈｉｎａ

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】ユフェイ・フェン

【テーマコード（参考）】

5B160

5B225

【Ｆターム（参考）】

5B160CB00

5B225BA01

5B225BA19

5B225CA11

5B225DA03

5B225DA10

5B225DE08

5B225EA05

5B225EG15

5B225FA01

5B225FA05

(57)【要約】

メモリシステムは、第１のデフォルト読み込み基準電圧に対する第１の最良読み込み基準電圧の第１の最良読み込みオフセットを決定するように構成され、第２のデフォルト読み込み基準電圧に対する、第１の最良読み込みオフセットと同じオフセットを有するアンカー読み込み基準電圧を決定するように構成されるメモリ制御装置を備える。第１および第２のデフォルト読み込み基準電圧は、半導体メモリデバイスにおけるＭＬＣのセットからページを読み込むために設定される。第１の走査範囲がアンカー読み込み基準電圧に基づいて決定され得る。第２の読み込み基準電圧に対する第２の最良読み込み基準電圧の第２の最良読み込みオフセットが、第１の走査範囲における探索によって決定され得る。読み込み処理が、第１および第２の最良読み込み基準電圧に基づいてＭＬＣのセットからページを読み込むために実施され得る。

【特許請求の範囲】

【請求項1】

メモリシステムの方法であって、
第１のデフォルト読み込み基準電圧に対する第１の最良読み込み基準電圧の第１の最良読み込みオフセットを決定するステップと、
第２のデフォルト読み込み基準電圧に対する、前記第１の最良読み込みオフセットと同じオフセットを有するアンカー読み込み基準電圧を決定するステップであって、前記第１のデフォルト読み込み基準電圧および前記第２のデフォルト読み込み基準電圧は、前記メモリシステムにおける半導体メモリデバイスにおけるマルチレベルセル（ＭＬＣ）のセットからページを読み込むために設定される、ステップと、
前記アンカー読み込み基準電圧に基づいて第１の走査範囲を決定するステップであって、前記第１の走査範囲の上限が前記アンカー読み込み基準電圧に上限オフセットを加算したものであり、前記第１の走査範囲の下限が前記アンカー読み込み基準電圧に下限オフセットを加算したものであり、前記上限オフセットおよび前記下限オフセットは正の電圧値または負の電圧値である、ステップと、
前記第１の走査範囲に基づいて、前記第２の読み込み基準電圧に対する第２の最良読み込み基準電圧の第２の最良読み込みオフセットを決定するステップと
を含む方法。

【請求項2】

前記第１の最良読み込みオフセットを決定する前記ステップは、
第２の走査範囲を決定するステップであって、前記第２の走査範囲は、前記第１のデフォルト読み込み基準電圧に上限オフセットを加算したものである上限と、前記第１のデフォルト読み込み基準電圧に下限オフセットを加算したものである下限とを有する、ステップと、
前記第２の走査範囲内で一連の第１の単回読み込み動作を実施することで、粗いステップ電圧に基づいて前記第２の走査範囲を走査するステップであって、各々の第１の単回読み込み動作は第１の読み込み基準電圧に対応し、各々の第１の単回読み込み動作は１または０のいずれかのビットカウントを発生させる、ステップと、
各々の第１の単回読み込み動作について、
利用可能な場合、前記第１の単回読み込み動作および前回の前記第１の単回読み込み動作のそれぞれの前記ビットカウントの間の第１のビットカウント差、および、
利用可能な場合、前記第１の単回読み込み動作および後続の前記第１の単回読み込み動作のそれぞれの前記ビットカウントの間の第２のビットカウント差
を決定するステップと、
それぞれの前記第１のビットカウント差とそれぞれの前記第２のビットカウント差との合計が前記一連の第１の単回読み込み動作のうちで最小値を有する前記第１の単回読み込み動作の前記第１の読み込み基準電圧を、粗い最良読み込み基準電圧となるように決定するステップと
を含む、請求項１に記載の方法。

【請求項3】

それぞれの前記第１のビットカウント差とそれぞれの前記第２のビットカウント差との合計が同じ値を有する２つ以上の第１の単回読み込み動作があるとき、それぞれの前記第１のビットカウント差およびそれぞれの前記第２のビットカウント差の最小値が、前記２つ以上の第１の単回読み込み動作のうちの最小値を有する前記第１の単回読み込み動作の前記第１の読み込み基準電圧を、前記粗い最良読み込み基準電圧となるように決定するステップをさらに含む、請求項２に記載の方法。

【請求項4】

第３の走査範囲を決定するステップであって、前記第３の走査範囲は、前記粗い最良読み込み基準電圧に前記粗いステップ電圧を加算したものである上限と、前記粗い最良読み込み基準電圧から前記粗いステップ電圧を減算したものである下限とを有する、ステップと、
前記第３の走査範囲内で一連の第２の単回読み込み動作を実施することで、細かいステップ電圧に基づいて前記第３の走査範囲を走査するステップであって、各々の第２の単回読み込み動作は第２の読み込み基準電圧に対応し、各々の第２の単回読み込み動作は１または０のいずれかのビットカウントを発生させる、ステップと
各々の第２の単回読み込み動作について、
利用可能な場合、それぞれの前記第２の単回読み込み動作の前記ビットカウントと、前回の前記第２の単回読み込み動作の前記ビットカウントとの間の第１のビットカウント差、および、
利用可能な場合、それぞれの前記第２の単回読み込み動作の前記ビットカウントと、後続の前記第２の単回読み込み動作の前記ビットカウントとの間の第２のビットカウント差
を決定するステップと、
それぞれの前記第１のビットカウント差とそれぞれの前記第２のビットカウント差との合計が前記一連の第２の単回読み込み動作のうちで最小値を有する前記第２の単回読み込み動作の前記第２の読み込み基準電圧を、前記第１の最良読み込み基準電圧となるように決定するステップであって、前記第１のデフォルト読み込み基準電圧に対する前記第１の最良読み込み基準電圧のオフセットが前記第１の最良読み込みオフセットである、ステップと
をさらに含む、請求項２に記載の方法。

【請求項5】

前記第１の走査範囲に基づいて、前記第２のデフォルト読み込み基準電圧に対する前記第２の最良読み込み基準電圧の前記第２の最良読み込みオフセットを決定する前記ステップは、
前記第１の走査範囲内で一連の第３の単回読み込み動作を実施することで前記第１の走査範囲を走査するステップであって、各々の第３の単回読み込み動作は第３の読み込み基準電圧に対応し、各々の第３の単回読み込み動作は１または０のいずれかのビットカウントを発生させる、ステップと、
各々の第３の単回読み込み動作について、
利用可能な場合、それぞれの前記第３の単回読み込み動作の前記ビットカウントと、前回の前記第３の単回読み込み動作の前記ビットカウントとの間の第１のビットカウント差、および、
利用可能な場合、それぞれの前記第３の単回読み込み動作の前記ビットカウントと、後続の前記第３の単回読み込み動作の前記ビットカウントとの間の第２のビットカウント差
を決定するステップと、
それぞれの前記第１のビットカウント差とそれぞれの前記第２のビットカウント差との合計が前記一連の第３の単回読み込み動作のうちで最小値を有する前記第３の単回読み込み動作の前記第３の読み込み基準電圧を、前記第２の最良読み込み基準電圧となるように決定するステップであって、前記第２のデフォルト読み込み基準電圧に対する前記第２の最良読み込み基準電圧のオフセットが前記第２の最良読み込みオフセットである、ステップと
を含む、請求項４に記載の方法。

【請求項6】

前記第１の単回読み込み動作、前記第２の単回読み込み動作、および前記第３の単回読み込み動作は、一部ページ読み込み動作である、請求項５に記載の方法。

【請求項7】

第１の最良読み込みオフセットの第１のセットを収集するステップであって、各々の第１の最良読み込みオフセットは、前記第１のデフォルト読み込み基準電圧からの最良読み込み基準電圧の電圧シフトであり、各々の第１の最良読み込みオフセットは、メモリセルのセットにそれぞれの前記第１の最良読み込みオフセットを持たせるメモリセル条件に対応し、前記第１の最良読み込みオフセットの前記第１のセットは正の値または負の値をそれぞれ有する、ステップと、
前記第１の最良読み込みオフセットの前記第１のセットの最大値を、前記第２の走査範囲の前記上限オフセットになるように設定するステップと、
前記第１の最良読み込みオフセットの前記第１のセットの最小値を、前記第２の走査範囲の前記下限オフセットになるように設定するステップと
をさらに含む、請求項２に記載の方法。

【請求項8】

第２の最良読み込みオフセットの第２のセットを収集するステップであって、各々の第２の最良読み込みオフセットは、前記第１の最良読み込み電圧の前記第１のセット、および、それぞれの前記メモリセル条件の一方に対応し、各々の第２の最良読み込みオフセットは、前記第２のデフォルト読み込み基準電圧からの最良読み込み基準電圧の電圧シフトであり、前記第２の最良読み込みオフセットの前記第２のセットは正の値または負の値をそれぞれ有する、ステップと、
前記第１の最良読み込みオフセットとそれぞれの前記第２の最良読み込みオフセットとの各々の対の間の差を決定するステップであって、前記差は、それぞれの前記第２の最良読み込みオフセットからそれぞれの前記第１の最良読み込みオフセットを減算したものに等しい、ステップと、
前記第１の最良読み込みオフセットとそれぞれの前記第２の最良読み込みオフセットとの各々の対の間の前記差の最大値を、前記第１の走査範囲の前記上限オフセットになるように設定するステップと、
前記第１の最良読み込みオフセットとそれぞれの前記第２の最良読み込みオフセットとの各々の対の間の前記差の最小値を、前記第１の走査範囲の前記下限オフセットになるように設定するステップと
をさらに含む、請求項７に記載の方法。

【請求項9】

前記第１のデフォルト読み込み基準電圧に対する前記第１の最良読み込み基準電圧の前記第１の最良読み込みオフセットを決定する前記ステップの前に、誤り訂正符号（ＥＣＣ）復号処理が前記ページを読み込むのに失敗したことを決定するステップをさらに含む、請求項１に記載の方法。

【請求項10】

前記第１の最良読み込み基準電圧および前記第２の最良読み込み基準電圧に基づいてＭＬＣの前記セットから前記ページを読み込むためにＥＣＣソフトウェア復号処理を実施するステップをさらに含む、請求項１に記載の方法。

【請求項11】

前記第１または第２のデフォルト読み込み基準電圧は、前記ＭＬＣのデフォルト読み込み基準電圧に対応する、請求項１に記載の方法。

【請求項12】

半導体メモリデバイスと、
第１のデフォルト読み込み基準電圧に対する第１の最良読み込み基準電圧の第１の最良読み込みオフセットを決定することと、
第２のデフォルト読み込み基準電圧に対する、前記第１の最良読み込みオフセットと同じオフセットを有するアンカー読み込み基準電圧を決定することであって、前記第１のデフォルト読み込み基準電圧および前記第２のデフォルト読み込み基準電圧は、前記半導体メモリデバイスにおけるマルチレベルセル（ＭＬＣ）のセットからページを読み込むために設定される、決定することと、
前記アンカー読み込み基準電圧に基づいて第１の走査範囲を決定することであって、前記第１の走査範囲の上限が前記アンカー読み込み基準電圧に上限オフセットを加算したものであり、前記第１の走査範囲の下限が前記アンカー読み込み基準電圧に下限オフセットを加算したものであり、前記上限オフセットおよび前記下限オフセットは正の電圧値または負の電圧値である、決定することと、
前記第１の走査範囲に基づいて、前記第２の読み込み基準電圧に対する第２の最良読み込み基準電圧の第２の最良読み込みオフセットを決定することと
を行うように構成される回路を備えるメモリ制御装置と
を備えるメモリシステム。

【請求項13】

前記回路は、
第２の走査範囲を決定することであって、前記第２の走査範囲は、前記第１のデフォルト読み込み基準電圧に上限オフセットを加算したものである上限と、前記第１のデフォルト読み込み基準電圧に下限オフセットを加算したものである下限とを有する、決定することと、
前記第２の走査範囲内で一連の第１の単回読み込み動作を実施することで、粗いステップ電圧に基づいて前記第２の走査範囲を走査することであって、各々の第１の単回読み込み動作は第１の読み込み基準電圧に対応し、各々の第１の単回読み込み動作は１または０のいずれかのビットカウントを発生させる、走査することと、
各々の第１の単回読み込み動作について、
利用可能な場合、それぞれの前記第１の単回読み込み動作の前記ビットカウントと、前回の前記第１の単回読み込み動作の前記ビットカウントとの間の第１のビットカウント差、および、
利用可能な場合、それぞれの前記第１の単回読み込み動作の前記ビットカウントと、後続の前記第１の単回読み込み動作の前記ビットカウントとの間の第２のビットカウント差
を決定することと、
それぞれの前記第１のビットカウント差とそれぞれの前記第２のビットカウント差との合計が前記一連の第１の単回読み込み動作のうちで最小値を有する前記第１の単回読み込み動作の前記第１の読み込み基準電圧を、粗い最良読み込み基準電圧となるように決定することと
を行うようにさらに構成される、請求項１２に記載のメモリシステム。

【請求項14】

前記回路は、
それぞれの前記第１のビットカウント差とそれぞれの前記第２のビットカウント差との合計が同じ値を有する２つ以上の第１の単回読み込み動作があるとき、それぞれの前記第１のビットカウント差およびそれぞれの前記第２のビットカウント差の最小値が、前記２つ以上の第１の単回読み込み動作のうちの最小値を有する前記第１の単回読み込み動作の前記第１の読み込み基準電圧を、前記粗い最良読み込み基準電圧となるように決定するように
さらに構成される、請求項１３に記載のメモリシステム。

【請求項15】

前記回路は、
第３の走査範囲を決定することであって、前記第３の走査範囲は、前記粗い最良読み込み基準電圧に前記粗いステップ電圧を加算したものである上限と、前記粗い最良読み込み基準電圧から前記粗いステップ電圧を減算したものである下限とを有する、決定することと、
前記第３の走査範囲内で一連の第２の単回読み込み動作を実施することで、細かいステップ電圧に基づいて前記第３の走査範囲を走査することであって、各々の第２の単回読み込み動作は第２の読み込み基準電圧に対応し、各々の第２の単回読み込み動作は１または０のいずれかのビットカウントを発生させる、走査することと、
各々の第２の単回読み込み動作について、
利用可能な場合、それぞれの前記第２の単回読み込み動作の前記ビットカウントと、前回の前記第２の単回読み込み動作の前記ビットカウントとの間の第１のビットカウント差、および、
利用可能な場合、それぞれの前記第２の単回読み込み動作の前記ビットカウントと、後続の前記第２の単回読み込み動作の前記ビットカウントとの間の第２のビットカウント差
を決定することと、
それぞれの前記第１のビットカウント差とそれぞれの前記第２のビットカウント差との合計が前記一連の第２の単回読み込み動作のうちで最小値を有する前記第２の単回読み込み動作の前記第２の読み込み基準電圧を、前記第１の最良読み込み基準電圧となるように決定することであって、前記第１のデフォルト読み込み基準電圧に対する前記第１の最良読み込み基準電圧のオフセットが前記第１の最良読み込みオフセットである、決定することと
を行うようにさらに構成される、請求項１３に記載のメモリシステム。

【請求項16】

プロセッサによって実行されるとき、前記プロセッサに方法を実施させる命令を保存する非一時的コンピュータ読取可能媒体であって、前記方法は、
第１のデフォルト読み込み基準電圧に対する第１の最良読み込み基準電圧の第１の最良読み込みオフセットを決定するステップと、
第２のデフォルト読み込み基準電圧に対する、前記第１の最良読み込みオフセットと同じオフセットを有するアンカー読み込み基準電圧を決定するステップであって、前記第１のデフォルト読み込み基準電圧および前記第２のデフォルト読み込み基準電圧は、半導体メモリデバイスにおけるマルチレベルセル（ＭＬＣ）のセットからページを読み込むために設定される、ステップと、
前記アンカー読み込み基準電圧に基づいて第１の走査範囲を決定するステップであって、前記第１の走査範囲の上限が前記アンカー読み込み基準電圧に上限オフセットを加算したものであり、前記第１の走査範囲の下限が前記アンカー読み込み基準電圧に下限オフセットを加算したものであり、前記上限オフセットおよび前記下限オフセットは正の電圧値または負の電圧値である、ステップと、
前記第１の走査範囲に基づいて、前記第２の読み込み基準電圧に対する第２の最良読み込み基準電圧の第２の最良読み込みオフセットを決定するステップと
を含む、非一時的コンピュータ読取可能媒体。

【請求項17】

前記第１の最良読み込みオフセットを決定する前記ステップは、
第２の走査範囲を決定するステップであって、前記第２の走査範囲は、前記第１のデフォルト読み込み基準電圧に上限オフセットを加算したものである上限と、前記第１のデフォルト読み込み基準電圧に下限オフセットを加算したものである下限とを有する、ステップと、
前記第２の走査範囲内で一連の第１の単回読み込み動作を実施することで、粗いステップ電圧に基づいて前記第２の走査範囲を走査するステップであって、各々の第１の単回読み込み動作は第１の読み込み基準電圧に対応し、各々の第１の単回読み込み動作は１または０のいずれかのビットカウントを発生させる、ステップと、
各々の第１の単回読み込み動作について、
利用可能な場合、それぞれの前記第１の単回読み込み動作の前記ビットカウントと、前回の前記第１の単回読み込み動作の前記ビットカウントとの間の第１のビットカウント差、および、
利用可能な場合、それぞれの前記第１の単回読み込み動作の前記ビットカウントと、後続の前記第１の単回読み込み動作の前記ビットカウントとの間の第２のビットカウント差
を決定するステップと、
それぞれの前記第１のビットカウント差とそれぞれの前記第２のビットカウント差との合計が前記一連の第１の単回読み込み動作のうちで最小値を有する前記第１の単回読み込み動作の前記第１の読み込み基準電圧を、粗い最良読み込み基準電圧となるように決定するステップと
を含む、請求項１６に記載の非一時的コンピュータ読取可能媒体。

【請求項18】

前記方法は、
それぞれの前記第１のビットカウント差とそれぞれの前記第２のビットカウント差との合計が同じ値を有する２つ以上の第１の単回読み込み動作があるとき、それぞれの前記第１のビットカウント差およびそれぞれの前記第２のビットカウント差の最小値が、前記２つ以上の第１の単回読み込み動作のうちの最小値を有する前記第１の単回読み込み動作の前記第１の読み込み基準電圧を、前記粗い最良読み込み基準電圧となるように決定するステップをさらに含む、請求項１７に記載の非一時的コンピュータ読取可能媒体。

【請求項19】

前記方法は、
第３の走査範囲を決定するステップであって、前記第３の走査範囲は、前記粗い最良読み込み基準電圧に前記粗いステップ電圧を加算したものである上限と、前記粗い最良読み込み基準電圧から前記粗いステップ電圧を減算したものである下限とを有する、ステップと、
前記第３の走査範囲内で一連の第２の単回読み込み動作を実施することで、細かいステップ電圧に基づいて前記第３の走査範囲を走査するステップであって、各々の第２の単回読み込み動作は第２の読み込み基準電圧に対応し、各々の第２の単回読み込み動作は１または０のいずれかのビットカウントを発生させる、ステップと、
各々の第２の単回読み込み動作について、
利用可能な場合、それぞれの前記第２の単回読み込み動作の前記ビットカウントと、前回の前記第２の単回読み込み動作の前記ビットカウントとの間の第１のビットカウント差、および、
利用可能な場合、それぞれの前記第２の単回読み込み動作の前記ビットカウントと、後続の前記第２の単回読み込み動作の前記ビットカウントとの間の第２のビットカウント差
を決定するステップと、
それぞれの前記第１のビットカウント差とそれぞれの前記第２のビットカウント差との合計が前記一連の第２の単回読み込み動作のうちで最小値を有する前記第２の単回読み込み動作の前記第２の読み込み基準電圧を、前記第１の最良読み込み基準電圧となるように決定するステップであって、前記第１のデフォルト読み込み基準電圧に対する前記第１の最良読み込み基準電圧のオフセットが前記第１の最良読み込みオフセットである、ステップと
をさらに含む、請求項１７に記載の非一時的コンピュータ読取可能媒体。

【請求項20】

前記第１の走査範囲に基づいて、前記第２のデフォルト読み込み基準電圧に対する前記第２の最良読み込み基準電圧の前記第２の最良読み込みオフセットを決定する前記ステップは、
前記第１の走査範囲内で一連の第３の単回読み込み動作を実施することで前記第１の走査範囲を走査するステップであって、各々の第３の単回読み込み動作は第３の読み込み基準電圧に対応し、各々の第３の単回読み込み動作は１または０のいずれかのビットカウントを発生させる、ステップと、
各々の第３の単回読み込み動作について、
利用可能な場合、それぞれの前記第３の単回読み込み動作の前記ビットカウントと、前回の前記第３の単回読み込み動作の前記ビットカウントとの間の第１のビットカウント差、および、
利用可能な場合、それぞれの前記第３の単回読み込み動作の前記ビットカウントと、後続の前記第３の単回読み込み動作の前記ビットカウントとの間の第２のビットカウント差
を決定するステップと、
それぞれの前記第１のビットカウント差とそれぞれの前記第２のビットカウント差との合計が前記一連の第３の単回読み込み動作のうちで最小値を有する前記第３の単回読み込み動作の前記第３の読み込み基準電圧を、前記第２の最良読み込み基準電圧となるように決定するステップであって、前記第２のデフォルト読み込み基準電圧に対する前記第２の最良読み込み基準電圧のオフセットが前記第２の最良読み込みオフセットである、ステップと
を含む、請求項１９に記載の非一時的コンピュータ読取可能媒体。

【発明の詳細な説明】

【技術分野】

【0001】

本出願は、３次元（３Ｄ）ＮＡＮＤフラッシュメモリ動作技術に関する。

【背景技術】

【0002】

３次元（３Ｄ）ＮＡＮＤフラッシュメモリは、高い記憶密度を提供するために、最先端のマルチレベルセル（ＭＬＣ）技術を採用している。読み込み－再試行機構が、３Ｄ ＮＡＮＤフラッシュメモリの信頼性を向上させるために使用されている。例えば、調整された読み込み基準電圧値を伴う複数の再試行ステップが、符号化ページが正確に復号され得る前に、標的ページを複数回読み込むために実施され得る。多数の読み込み－再試行動作は、読み込み待機時間を相当に増加させ、メモリシステムの性能を悪化させる可能性がある。

【発明の概要】

【課題を解決するための手段】

【0003】

本開示の態様は、メモリシステムの方法を提供する。方法は、第１のデフォルト読み込み基準電圧に対する第１の最良読み込み基準電圧の第１の最良読み込みオフセットを決定するステップと、第２のデフォルト読み込み基準電圧に対する、第１の最良読み込みオフセットと同じオフセットを有するアンカー読み込み基準電圧を決定するステップとを含み得る。第１のデフォルト読み込み基準電圧および第２のデフォルト読み込み基準電圧は、メモリシステムの半導体メモリデバイスにおけるマルチレベルセル（ＭＬＣ）のセットからページを読み込むために設定される。第１の走査範囲がアンカー読み込み基準電圧に基づいて決定され得る。第１の走査範囲の上限は、アンカー読み込み基準電圧に上限オフセットを加算したものであり、第１の走査範囲の下限は、アンカー読み込み基準電圧に下限オフセットを加算したものである。上限オフセットおよび下限オフセットは正の電圧値または負の電圧値であり得る。第２の読み込み基準電圧に対する第２の最良読み込み基準電圧の第２の最良読み込みオフセットが、第１の走査範囲に基づいて決定され得る。

【0004】

実施形態において、第１の最良読み込みオフセットを決定するステップは、第２の走査範囲を決定するステップであって、第２の走査範囲は、第１のデフォルト読み込み基準電圧に上限オフセットを加算したものである上限と、第１のデフォルト読み込み基準電圧に下限オフセットを加算したものである下限とを有する、ステップと、第２の走査範囲内で一連の第１の単回読み込み動作を実施することで、粗いステップ電圧に基づいて第２の走査範囲を走査するステップであって、各々の第１の単回読み込み動作は第１の読み込み基準電圧に対応し、各々の第１の単回読み込み動作は１または０のいずれかのビットカウントを発生させる、ステップと、各々の第１の単回読み込み動作について、利用可能な場合、それぞれの第１の単回読み込み動作のビットカウントと、前回の第１の単回読み込み動作のビットカウントとの間の第１のビットカウント差、および、利用可能な場合、それぞれの第１の単回読み込み動作のビットカウントと、後続の第１の単回読み込み動作のビットカウントとの間の第２のビットカウント差を決定するステップと、それぞれの第１のビットカウント差とそれぞれの第２のビットカウント差との合計が一連の第１の単回読み込み動作のうちで最小値を有する第１の単回読み込み動作の第１の読み込み基準電圧を、粗い最良読み込み基準電圧となるように決定するステップとを含む。

【0005】

実施形態において、方法は、それぞれの第１のビットカウント差とそれぞれの第２のビットカウント差との合計が同じ値を有する２つ以上の第１の単回読み込み動作があるとき、それぞれの第１のビットカウント差およびそれぞれの第２のビットカウント差の最小値が、２つ以上の第１の単回読み込み動作のうちの最小値を有する第１の単回読み込み動作の第１の読み込み基準電圧を、粗い最良読み込み基準電圧となるように決定するステップをさらに含み得る。

【0006】

実施形態において、方法は、第３の走査範囲を決定するステップであって、第３の走査範囲は、粗い最良読み込み基準電圧に粗いステップ電圧を加算したものである上限と、粗い最良読み込み基準電圧から粗いステップ電圧を減算したものである下限とを有する、ステップと、第３の走査範囲内で一連の第２の単回読み込み動作を実施することで、細かいステップ電圧に基づいて第３の走査範囲を走査するステップであって、各々の第２の単回読み込み動作は第２の読み込み基準電圧に対応し、各々の第２の単回読み込み動作は１または０のいずれかのビットカウントを発生させる、ステップと、各々の第２の単回読み込み動作について、利用可能な場合、それぞれの第２の単回読み込み動作のビットカウントと、前回の第２の単回読み込み動作のビットカウントとの間の第１のビットカウント差、および、利用可能な場合、それぞれの第２の単回読み込み動作のビットカウントと、後続の第２の単回読み込み動作のビットカウントとの間の第２のビットカウント差を決定するステップと、それぞれの第１のビットカウント差とそれぞれの第２のビットカウント差との合計が一連の第２の単回読み込み動作のうちで最小値を有する第２の単回読み込み動作の第２の読み込み基準電圧を、第１の最良読み込み基準電圧となるように決定するステップであって、第１のデフォルト読み込み基準電圧に対する第１の最良読み込み基準電圧のオフセットが第１の最良読み込みオフセットである、ステップとをさらに含み得る。

【0007】

実施形態において、第１の走査範囲に基づいて、第２のデフォルト読み込み基準電圧に対する第２の最良読み込み基準電圧の第２の最良読み込みオフセットを決定するステップは、第１の走査範囲内で一連の第３の単回読み込み動作を実施することで第１の走査範囲を走査するステップであって、各々の第３の単回読み込み動作は第３の読み込み基準電圧に対応し、各々の第３の単回読み込み動作は１または０のいずれかのビットカウントを発生させる、ステップと、各々の第３の単回読み込み動作について、利用可能な場合、それぞれの第３の単回読み込み動作のビットカウントと、前回の第３の単回読み込み動作のビットカウントとの間の第１のビットカウント差、および、利用可能な場合、それぞれの第３の単回読み込み動作のビットカウントと、後続の第３の単回読み込み動作のビットカウントとの間の第２のビットカウント差を決定するステップと、それぞれの第１のビットカウント差とそれぞれの第２のビットカウント差との合計が一連の第３の単回読み込み動作のうちで最小値を有する第３の単回読み込み動作の第３の読み込み基準電圧を、第２の最良読み込み基準電圧となるように決定するステップであって、第２のデフォルト読み込み基準電圧に対する第２の最良読み込み基準電圧のオフセットが第２の最良読み込みオフセットである、ステップとを含む。例では、第１の単回読み込み動作、第２の単回読み込み動作、および第３の単回読み込み動作は、一部ページ読み込み動作である。

【0008】

実施形態において、方法は、第１の最良読み込みオフセットの第１のセットを収集するステップであって、各々の第１の最良読み込みオフセットは、第１のデフォルト読み込み基準電圧からの最良読み込み基準電圧の電圧シフトであり、各々の第１の最良読み込みオフセットは、メモリセルのセットにそれぞれの第１の最良読み込みオフセットを持たせるメモリセル条件に対応し、第１の最良読み込みオフセットの第１のセットは正の値または負の値をそれぞれ有する、ステップと、第１の最良読み込みオフセットの第１のセットの最大値を、第２の走査範囲の上限オフセットになるように設定するステップと、第１の最良読み込みオフセットの第１のセットの最小値を、第２の走査範囲の下限オフセットになるように設定するステップとをさらに含み得る。

【0009】

実施形態において、方法は、第２の最良読み込みオフセットの第２のセットを収集するステップであって、各々の第２の最良読み込みオフセットは、第１の最良読み込み電圧の第１のセット、および、それぞれのメモリセル条件の一方に対応し、各々の第２の最良読み込みオフセットは、第２のデフォルト読み込み基準電圧からの最良読み込み基準電圧の電圧シフトであり、第２の最良読み込みオフセットの第２のセットは正の値または負の値をそれぞれ有する、ステップと、第１の最良読み込みオフセットとそれぞれの第２の最良読み込みオフセットとの各々の対の間の差を決定するステップであって、差は、それぞれの第２の最良読み込みオフセットからそれぞれの第１の最良読み込みオフセットを減算したものに等しい、ステップと、第１の最良読み込みオフセットとそれぞれの第２の最良読み込みオフセットとの各々の対の間の差の最大値を、第１の走査範囲の上限オフセットになるように設定するステップと、第１の最良読み込みオフセットとそれぞれの第２の最良読み込みオフセットとの各々の対の間の差の最小値を、第１の走査範囲の下限オフセットになるように設定するステップとをさらに含み得る。

【0010】

実施形態において、方法は、第１のデフォルト読み込み基準電圧に対する第１の最良読み込み基準電圧の第１の最良読み込みオフセットを決定するステップの前に、誤り訂正符号（ＥＣＣ）復号処理がページを読み込むのに失敗したことを決定するステップをさらに含み得る。実施形態において、ＥＣＣソフトウェア復号処理が、第１の最良読み込み基準電圧および第２の最良読み込み基準電圧に基づいてＭＬＣのセットからページを読み込むために実施される。実施形態において、第１または第２のデフォルト読み込み基準電圧は、ＭＬＣのデフォルト読み込み基準電圧に対応する。

【0011】

本開示の態様は、命令を保存する非一時的コンピュータ読取可能媒体を提供する。命令は、プロセッサによって実行されるとき、プロセッサに方法を実施させる。

【0012】

本開示の態様は、メモリシステムを提供する。メモリシステムは、半導体メモリデバイスと、半導体メモリデバイスを動作させるメモリ制御装置とを備え得る。メモリ制御装置は回路を備え得る。回路は、第１のデフォルト読み込み基準電圧に対する第１の最良読み込み基準電圧の第１の最良読み込みオフセットを決定するように構成され、第２のデフォルト読み込み基準電圧に対する、第１の最良読み込みオフセットと同じオフセットを有するアンカー読み込み基準電圧を決定するように構成される。第１のデフォルト読み込み基準電圧および第２のデフォルト読み込み基準電圧は、メモリシステムにおける半導体メモリデバイスにおけるマルチレベルセル（ＭＬＣ）のセットからページを読み込むために設定される。第１の走査範囲がアンカー読み込み基準電圧に基づいて決定され得る。第１の走査範囲の上限が、アンカー読み込み基準電圧に上限オフセットを加算したものであり、第１の走査範囲の下限が、アンカー読み込み基準電圧に下限オフセットを加算したものである。上限オフセットおよび下限オフセットは正の電圧値または負の電圧値であり得る。第２の読み込み基準電圧に対する第２の最良読み込み基準電圧の第２の最良読み込みオフセットが、第１の走査範囲に基づいて決定され得る。

【0013】

本発明の開示は、添付の図と共に読まれるとき、以下の詳細な記載から理解できる。業界における標準的な実施に従って、様々な特徴が一定の縮尺で描かれていないことは、留意されるべきである。実際、様々な特徴の寸法は、検討の明確性のために、増大または縮小させられる可能性がある。

【図面の簡単な説明】

【0014】

【図1】本開示のいくつかの態様による、メモリデバイスを有するシステム１００のブロック図である。

【図2A】本開示のいくつかの態様による、メモリシステムの例の図である。

【図2B】本開示のいくつかの態様による、メモリシステムの例の図である。

【図3】本開示のいくつかの態様による、周辺回路を含むメモリデバイス３００の概略回路図である。

【図4】本開示のいくつかの態様による、周辺回路の例の図である。

【図5】本開示の実施形態による、メモリセルの閾値電圧分布の概略図である。

【図6】メモリセル閾値電圧分布がずれた状況の図である。

【図7】本開示の実施形態による読み込み処理７００の図である。

【図8】本開示の実施形態による、失敗したビットカウント（ＦＢＣ：Ｆａｉｌｅｄ Ｂｉｔ Ｃｏｕｎｔ）に基づく最良読み込みレベルの探索処理８００の図である。

【図9】走査処理の間に一連の読み込みレベル（走査点）から最良読み込みレベルを決定するためのビットカウント差（ＢＣＤ：Ｂｉｔ Ｃｏｕｎｔ Ｄｉｆｆｅｒｅｎｃｅ）テーブル９００の図である。

【図10A】本開示の実施形態による、ＢＣＤに基づく最良読み込みレベルの探索処理１０００の図である。

【図10B】本開示の実施形態による、ＢＣＤに基づく最良読み込みレベルの探索処理１０００の図である。

【図11A】本開示の実施形態による、ＢＣＤに基づく探索処理１０００における粗い探索のために使用される走査範囲をどのように最適化するかを示すための２つのテーブル１１１０および１１２０の図である。

【図11B】本開示の実施形態による、ＢＣＤに基づく探索処理１０００における細かい探索のために使用される走査範囲をどのように最適化するかを示すための２つのテーブル１１３０および１１４０の図である。

【図12A】本開示の実施形態による最良読み込みレベルの探索処理の図である。

【図12B】本開示の実施形態による最良読み込みレベルの探索処理の図である。

【図12C】本開示の実施形態による最良読み込みレベルの探索処理の図である。

【図13】本開示の実施形態による最良読み込みレベルの探索処理１３００の図である。

【図14A】本開示の実施形態による、第１の最良読み込み探索処理と第２の最良読み込み探索処理との間の性能の比較の図である。

【図14B】本開示の実施形態による、第１の最良読み込み探索処理と第２の最良読み込み探索処理との間の性能の比較の図である。

【発明を実施するための形態】

【0015】

特定の構成および配置が検討されているが、これが例示の目的のためだけに行われていることは、理解されるべきである。そのため、他の構成および配置が、本開示の範囲から逸脱することなく使用できる。また、本開示は、様々な他の用途において用いることもできる。本開示に記載されているような機能的特徴および構造的特徴は、図面において明確に描写されていない方法で、互いとの組み合わせ、調整、および変更が本開示の範囲内になるように、それらの組み合わせ、調整、および変更を行うことができる。

【0016】

概して、用語は、文脈における使用から少なくとも部分的に理解できる。例えば、本明細書で使用されているような「１つまたは複数」という用語は、少なくとも部分的に文脈に依存して、単数の意味での特徴、構造、もしくは特性を記載するために使用され得る、または、複数の意味での特徴、構造、もしくは特性の組み合わせを記載するために使用され得る。同様に、「１つ」または「その」などの用語も、少なくとも部分的に文脈に依存して、単数での使用を伝えるために、または、複数での使用を伝えるために、理解され得る。また、「～に基づいて」という用語は、排他的な因子のセットを伝えるように必ずしも意図されていないとして理解でき、代わりに、文脈に少なくとも部分的に依存して、必ずしも明示的に記載されていない追加の因子の存在を許容してもよい。

【0017】

本開示は、３次元（３Ｄ）ＮＡＮＤメモリデバイスに限定されないが、３Ｄ ＮＡＮＤデバイスが、本発明の概念を例示するために、いくつかの例で使用され得る。例えば、本明細書に記載されている技術は、平面状のＮＡＮＤメモリデバイスに適用することができる。

【0018】

本開示の態様は、最良読み込み基準電圧（最良読み込みレベル）を探索するための方法および技術を提供する。最良読み込みレベルは、続いて、読み込み再試行またはソフトウェア復号処理のために使用できる。実施形態において、読み込みレベルに対応して、走査処理が、走査電圧範囲（走査範囲）における複数の走査点にわたって実施され得る。一連の単回読み込み動作は、データの１つまたは複数のページを保存するワード線メモリセルストリングにわたる各々の走査点において実施され得る。各々の単回読み込み動作は、ビットカウントを出力することができる。最良読み込みレベルが、２回の連続した単回読み取り動作の間のビットカウント差に基づいて決定され得る。したがって、探索処理は、メモリセルに保存されている既知のデータに依拠しない。

【0019】

また、走査範囲最適化方法が、最良のレベルの探索処理を加速させるために提供される。例えば、異なるメモリセル条件に対応して、第１のデフォルト読み込み基準電圧に対する第１の最良読み込みオフセットと、第２のデフォルト読み込み基準電圧に対する第２の最良読み込みオフセットとのデータが、収集され得る。第１の最良読み込みオフセットの電圧値と、それぞれの第２の最良読み込みオフセットの電圧値との間の電圧差の範囲が、決定され得る。第１の読み込みレベルにおける第１の探索処理から生じる最良読み込みレベルが、第２の読み込みレベルにおける第２の探索処理についてのアンカー電圧として使用できる。第２の探索処理についての探索範囲は、アンカー電圧の周りでの電圧差の範囲に基づいて決定され得る。

【0020】

図１は、本開示のいくつかの態様による、メモリデバイスを有するシステム１００のブロック図を示している。システム１００は、携帯電話、デスクトップコンピュータ、ラップトップコンピュータ、タブレット、車載コンピュータ、ゲームコンソール、プリンタ、測位デバイス、ウェアラブル電子デバイス、スマートセンサ、仮想現実（ＶＲ）デバイス、拡張現実（ＡＲ）デバイス、または、記憶装置を有する任意の他の適切な電子デバイスであり得る。図１に示されているように、システム１００は、ホスト１０８と、１つまたは複数のメモリデバイス１０４およびメモリ制御装置１０６を有するメモリシステム１０２とを備え得る。ホスト１０８は、中央処理ユニット（ＣＰＵ）などの電子デバイス、または、アプリケーションプロセッサ（ＡＰ）などのシステムオンチップ（ＳｏＣ）のプロセッサであり得る。ホスト１０８は、データをメモリデバイス１０４へと送信するように、または、データをメモリデバイス１０４から受信するように、構成され得る。メモリデバイス１０４は、本開示に開示されている任意のメモリデバイスであり得る。

【0021】

いくつかの実施例によれば、メモリ制御装置１０６は、メモリデバイス１０４とホスト１０８とに連結され、メモリデバイス１０４を制御するように構成される。メモリ制御装置１０６は、メモリデバイス１０４に保存されたデータを管理することができ、ホスト１０８と通信することができる。いくつかの実施例において、メモリ制御装置１０６は、セキュアデジタル（ＳＤ）カード、コンパクトフラッシュ（ＣＦ）（登録商標）カード、ユニバーサルシリアルバス（ＵＳＢ）フラッシュドライブ、または、パーソナルコンピュータ、デジタルカメラ、携帯電話などの電子デバイスでの使用のための他の媒体のような低いデューティサイクル環境において動作するために設計される。いくつかの実施例において、メモリ制御装置１０６は、スマートフォン、タブレット、ラップトップコンピュータなどの携帯デバイスのためのデータ保存装置として使用されるソリッドステートドライブ（ＳＳＤ）または組み込み型マルチメディアカード（ｅＭＭＣ）、およびエンタープライズストレージアレイのような高いデューティサイクル環境において動作するために設計される。

【0022】

メモリ制御装置１０６は、読み込み、消去、およびプログラム動作など、メモリデバイス１０４の動作を制御するように構成され得る。メモリ制御装置１０６は、限定されることはないが、不良ブロック管理、ガベージコレクション、論理アドレスから物理アドレスへの変換、ウェアレベリングなどを含め、メモリデバイス１０４に保存されたデータ、または保存されるデータに関して、様々な機能を管理するようにも構成され得る。いくつかの実施例において、メモリ制御装置１０６は、メモリデバイス１０４から読み込まれたデータ、または、メモリデバイス１０４に書き込まれたデータに関して、誤り訂正符号（ＥＣＣ）を処理するようにさらに構成される。例えば、メモリデバイス１０４をフォーマットするなど、任意の他の適切な機能もメモリ制御装置１０６によって実施され得る。本開示のいくつかの態様と一致して、いくつかの実施例において、メモリ制御装置１０６は、本明細書に記載されているように、最良読み込み基準電圧探索方法を全体的または部分的に実施するように構成される。

【0023】

メモリ制御装置１０６は、具体的な通信プロトコルに従って外部デバイス（例えば、ホスト１０８）と通信することができる。例えば、メモリ制御装置１０６は、ＵＳＢプロトコル、ＭＭＣプロトコル、ＰＣＩ（周辺構成要素相互接続）プロトコル、ＰＣＩ－Ｅｘｐｒｅｓｓ（ＰＣＩ－Ｅ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）プロトコル、シリアルＡＴＡプロトコル、パラレルＡＴＡプロトコル、Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｍａｌｌ Ｉｎｔｅｒｆａｃｅ（ＳＣＳＩ）プロトコル、Ｅｎｈａｎｃｅｄ Ｓｍａｌｌ Ｄｉｓｋ Ｉｎｔｅｒｆａｃｅ（ＥＳＤＩ）プロトコル、Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ（ＩＤＥ）プロトコル、Ｆｉｒｅｗｉｒｅプロトコルなど、様々なインターフェースプロトコルのうちの少なくとも１つを通じて、外部デバイスと通信することができる。

【0024】

メモリ制御装置１０６と、１つまたは複数のメモリデバイス１０４とは、様々な種類の保存デバイスへと組み込むことができ、例えば、Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ（ＵＦＳ）パッケージまたはｅＭＭＣパッケージなどの同じパッケージに含まれ得る。つまり、メモリシステム１０２は、異なる種類の最終電子製品へと実装およびパッケージされ得る。

【0025】

図２Ａに示されているような一例において、メモリ制御装置１０６と単一のメモリデバイス１０４とはメモリカード２０２へと組み込まれ得る。メモリカード２０２には、ＰＣカード（ＰＣＭＣＩＡ、Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏｒｙ Ｃａｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａｓｓｏｃｉａｔｉｏｎ）、ＣＦカード、スマートメディア（ＳＭ）カード、メモリースティック、マルチメディアカード（ＭＭＣ、ＲＳ－ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ＵＦＳなどがあり得る。メモリカード２０２は、メモリカード２０２をホスト（例えば、図１におけるホスト１０８）と連結するメモリカードコネクタ２０４をさらに備え得る。図２Ｂに示されているような他の例において、メモリ制御装置１０６と複数のメモリデバイス１０４とはＳＳＤ２０６へと組み込まれ得る。ＳＳＤ２０６は、ＳＳＤ２０６をホスト（例えば、図１におけるホスト１０８）と連結するＳＳＤコネクタ２０８をさらに備え得る。いくつかの実施例において、ＳＳＤ２０６の記憶容量および／または動作速度は、メモリカード２０２の記憶容量および／または動作速度より大きい。

【0026】

図３は、本開示のいくつかの態様による、周辺回路を含むメモリデバイス３００の概略回路図を示している。メモリデバイス３００は、図１におけるメモリデバイス１０４の例であり得る。メモリデバイス３００は、メモリセルアレイ３０１と、メモリセルアレイ３０１に連結された周辺回路３０２とを備え得る。メモリセルアレイ３０１は、メモリセル３０６が基板（図示せず）の上方で垂直にそれぞれ延びるＮＡＮＤメモリストリング３０８の配列の形態で提供されるＮＡＮＤフラッシュメモリセルアレイであり得る。いくつかの実施例において、各々のＮＡＮＤメモリストリング３０８は、直列に連結され、垂直に積み重ねられた複数のメモリセル３０６を備える。各々のメモリセル３０６は、メモリセル３０６の領域内で捕獲される電子の数に依存する電圧または電荷などの連続的なアナログ値を保持することができる。各々のメモリセル３０６は、浮遊ゲートトランジスタを含む浮遊ゲート式のメモリセル、または、電荷捕獲トランジスタを含む電荷捕獲式のメモリセルのいずれかであり得る。

【0027】

いくつかの実施例において、各々のメモリセル３０６は、２つの可能なメモリ状態を有し、１ビットのデータを保存することができるシングルレベルセル（ＳＬＣ）である。例えば、第１のメモリ状態「０」は第１の電圧の範囲に対応することができ、第２のメモリ状態「１」は第２の電圧の範囲に対応することができる。いくつかの実施例において、各々のメモリセル３０６は、４つより多くのメモリ状態において、シングルビットより多くのデータを保存することができるマルチレベルセル（ＭＬＣ）である。例えば、ＭＬＣは、１つのセルあたり２ビット（ダブルレベルセル（ＤＬＣ）としても知られている）、１つのセルあたり３ビット（トリプルレベルセル（ＴＬＣ）としても知られている）、または１つのセルあたり４ビット（クアッドレベルセル（ＱＬＣ）としても知られている）を保存することができる。各々のＭＬＣは、可能な名目上の記憶値の範囲を取るようにプログラムされ得る。一例において、各々のＭＬＣが２ビットのデータを保存する場合、ＭＬＣは、３つの可能な名目上の記憶値のうちの１つをセルに書き込むことで、消去状態から３つの可能なプログラミングレベルのうちの１つを取るようにプログラムされ得る。第４の名目上の記憶値は消去状態のために使用され得る。

【0028】

図３に示されているように、各々のＮＡＮＤメモリストリング３０８は、そのソース端におけるソース選択ゲート（ＳＳＧ：Ｓｏｕｒｃｅ Ｓｅｌｅｃｔ Ｇａｔｅ）３１０（または、ソース選択トランジスタと称される）と、そのドレイン端におけるドレイン選択ゲート（ＤＳＧ：Ｄｒａｉｎ Ｓｅｌｅｃｔ Ｇａｔｅ）３１２（または、ドレイン選択トランジスタと称される）とを備え得る。ＳＳＧ３１０およびＤＳＧ３１２は、読み込み動作およびプログラム動作の間、選択されたＮＡＮＤメモリストリング３０８（アレイの列）を作動させるように構成され得る。いくつかの実施例において、同じブロック３０４におけるＮＡＮＤメモリストリング３０８のソースは、例えば共通のＳＬ（Ｓｏｕｒｃｅ Ｌｉｎｅ）といった、同じソース線３１４を通じて連結される。別の言い方をすれば、同じブロック３０４におけるすべてのＮＡＮＤメモリストリング３０８は、いくつかの実施例に従ってアレイ共通ソース（ＡＣＳ）を有する。各々のＮＡＮＤメモリストリング３０８のＤＳＧ３１２が、いくつかの実施例によれば、データが出力バス（図示せず）を介して読み込みまたは書き込みされ得るそれぞれのビット線３１６に連結される。いくつかの実施例では、各々のＮＡＮＤメモリストリング３０８は、選択電圧（例えば、ＤＳＧ３１２を有するトランジスタの閾値電圧を上回る）もしくは非選択電圧（例えば、０Ｖ）を、１つまたは複数のＤＳＧ線３１３を通じてそれぞれのＤＳＧ３１２に適用することで、および／または、選択電圧（例えば、ＳＳＧ３１０を有するトランジスタの閾値電圧を上回る）もしくは非選択電圧（例えば、０Ｖ）を、１つまたは複数のＳＳＧ線３１５を通じてそれぞれのＳＳＧ３１０に適用することで、選択または非選択されるように構成される。

【0029】

図３に示されているように、ＮＡＮＤメモリストリング３０８は、ＡＣＳに連結されるなど、共通ソース線３１４をそれぞれが有し得る複数のブロック３０４へと組織化され得る。いくつかの実施例において、各々のブロック３０４は、消去動作のための基本的なデータユニットであり、つまり、同じブロック３０４におけるすべてのメモリセル３０６が同時に消去される。選択されたブロック３０４におけるメモリセル３０６を消去するために、選択されたブロック３０４に連結されたソース線３１４と、選択されたブロック３０４と同じ平面における選択されなかったブロック３０４とは、高い正の電圧（例えば、２０Ｖ以上）など、消去電圧（Ｖｅｒｓ）でバイアスされ得る。いくつかの例では、消去動作は、ハーフブロックレベル、クォータブロックレベル、または、任意の適切な数のブロックもしくはブロックの任意の適切な断片を有するレベルにおいて、実施され得る。

【0030】

隣接のＮＡＮＤメモリストリング３０８のメモリセル３０６が、メモリセル３０６のどの行が読み込み動作およびプログラム動作によって影響されるかを選択するワード線３１８を通じて連結される。いくつかの実施例において、各々のワード線３１８は、プログラム動作のための基本的なデータユニットであるメモリセル３０６のページ３２０に連結される。ビットでの１つのページ３２０の大きさは、１つのブロック３０４においてワード線３１８によって連結されたＮＡＮＤメモリストリング３０８の数に関係することができる。記載の容易性のために、１つのページ３２０におけるメモリセル３０６は同じワード線３１８に連結させることができ、「ページ」および「ワード線」という用語は、本開示において置き換え可能に使用され得る。しかしながら、いくつかの例において、１つのページ３２０におけるメモリセル３０６は、２つ以上のワード線３１８に連結されてもよい。各々のワード線３１８は、それぞれのページ３２０における各々のメモリセル３０６での複数の制御ゲート（ゲート電極）と、制御ゲート同士を連結するゲート線とを備え得る。いくつかの実施例において、各々のワード線３１８は、ＳＳＧおよびＤＳＧの制御に基づいて、メモリセルの複数のページ（または一部のページ）に連結され得る。

【0031】

周辺回路３０２は、ビット線３１６、ワード線３１８、ソース線３１４、ＳＳＧ線３１５、およびＤＳＧ線３１３を通じてメモリセルアレイ３０１に連結させることができる。周辺回路３０２は、ビット線３１６、ワード線３１８、ソース線３１４、ＳＳＧ線３１５、およびＤＳＧ線３１３を通じて、電圧信号および／または電流信号を各々の標的のメモリセル３０６に適用することで、ならびに、電圧信号および／または電流信号を各々の標的のメモリセル３０６から感知することで、メモリセルアレイ３０１の動作を容易にするための任意の適切なアナログ回路、デジタル回路、および混合信号回路を備え得る。周辺回路３０２は、金属酸化膜半導体（ＭＯＳ）技術を用いして形成された様々な種類の周辺回路を備え得る。

【0032】

例えば、図４は、ページバッファ／センス増幅器４０４と、列デコーダ／ビット線ドライバ４０６と、行デコーダ／ワード線ドライバ４０８と、電圧発生装置４１０と、制御論理４１２と、レジスタ４１４と、インターフェース４１６と、データバス４１８とを含むいくつかの周辺回路を示している。いくつかの例では、図４に示されていない追加の周辺回路が同じく含まれ得ることは、理解される。

【0033】

ページバッファ／センス増幅器４０４は、制御論理４１２からの制御信号に従って、メモリセルアレイ３０１からデータを読み込むように、および、メモリセルアレイ３０１にデータをプログラム（書き込み）するように、構成され得る。一例において、ページバッファ／センス増幅器４０４は、メモリセルアレイ３０１の１つのページ３２０へとプログラムさせるために、プログラムデータ（書き込みデータ）の１つのページを保存してもよい。他の例において、ページバッファ／センス増幅器４０４は、選択されたワード線３１８に連結されたメモリセル３０６へとデータが適切にプログラムされたことを確実にするために、プログラム検証動作を実施してもよい。なおも他の例では、ページバッファ／センス増幅器４０４は、メモリセル３０６に保存されたデータビットを表すビット線３１６からの低電力信号を感知してもよく、小さい電圧振幅を、読み込み動作において認識可能な論理レベルへと増幅してもよい。列デコーダ／ビット線ドライバ４０６は、制御論理４１２によって制御されるように、および、電圧発生装置４１０から発生させられたビット線電圧を適用することで１つまたは複数のＮＡＮＤメモリストリング３０８を選択するように、構成され得る。

【0034】

行デコーダ／ワード線ドライバ４０８は、制御論理４１２によって制御されるように構成でき、メモリセルアレイ３０１のブロック３０４を選択／非選択するように、および、ブロック３０４のワード線３１８を選択／非選択するように構成できる。行デコーダ／ワード線ドライバ４０８は、電圧発生装置４１０から発生させられたワード線電圧を使用してワード線３１８を駆動するようにさらに構成され得る。いくつかの実施例において、行デコーダ／ワード線ドライバ４０８は、ＳＳＧ線３１５およびＤＳＧ線３１３を選択／非選択および駆動することもできる。後で詳細に記載されているように、行デコーダ／ワード線ドライバ４０８は、選択されたワード線３１８に連結されたメモリセル３０６における読み込み動作において、読み込み電圧を選択されたワード線３１８に適用するように構成される。読み込み電圧は、読み込み電圧が空いているブロックにおけるワード線３１８に適用されるときの空いているブロックに基づく読み込みオフセットで補正された読み込み電圧、または、読み込み電圧が一杯のブロックにおけるワード線３１８に適用されるときの空いているブロックに基づく読み込みオフセットなしでのデフォルトの読み込み電圧のいずれかであり得る。

【0035】

電圧発生装置４１０は、制御論理４１２によって制御され、メモリセルアレイ３０１に供給されるワード線電圧（例えば、読み込み電圧、プログラム電圧、パス電圧、ローカル電圧、検証電圧など）、ビット線電圧、およびソース線電圧を発生させるように構成され得る。後で詳細に記載されているように、読み込み動作が空いているブロックで実施されるのか一杯のブロックで実施されるのかに依存して、制御論理４１２は、デフォルトの読み込み電圧、または、デフォルトの読み込み電圧から行デコーダ／ワード線ドライバ４０８へのオフセットを有する補正された読み込み電圧を提供するために、電圧発生装置４１０を制御することができる。

【0036】

制御論理４１２は、先に記載された各々の周辺回路に連結でき、各々の周辺回路の動作を制御するように構成され得る。レジスタ４１４は、制御論理４１２に連結させることができ、各々の周辺回路の動作を制御するための状態情報、命令動作コード（ＯＰコード）、および命令アドレスを保存するための状態レジスタ、命令レジスタ、およびアドレスレジスタを含み得る。後で詳細に記載されているように、レジスタ４１４の状態レジスタは、ＡＤＳＶリストを有するなど、メモリセルアレイ３０１におけるすべてのブロック３０４の空いているブロックを指示する、空いているブロックの情報を保存するように構成されている１つまたは複数のレジスタを備え得る。いくつかの実施例において、空いているブロックの情報は、各々の空いているブロックの最後のプログラムされたページも指示する。

【0037】

図５は、本開示の実施形態による、メモリセルの閾値電圧分布の概略図を示している。水平軸はメモリセルの閾値電圧（Ｖｔｈで示されている）を表している。垂直軸は、異なる閾値電圧に対応するメモリセルの数を表している。

【0038】

図５において、メモリセルは、ページ、符号語、ワード線メモリセルストリング、ブロック、プレーン、ダイなどに対応する３Ｄ ＮＡＮＤメモリデバイスにおけるメモリセルであり得る。メモリセルは、ＴＬＣであり、Ｓ０～Ｓ７で示されている８つの状態（メモリ状態）のうちの１つとなるようにプログラム（または消去）され得る。特定の状態になるようにプログラム（または消去）されるメモリセルは、電圧範囲内で分布される閾値電圧を有し得る。したがって、図５において、各々の状態（Ｓ０～Ｓ７）は、閾値電圧分布を有するように示されている。いくつかの例において、これらの分布は、ポアソン分布を用いてそれぞれモデル化され得る。

【0039】

ＴＬＣメモリセルが、メモリセルがどの状態にあるかに依存して、３つのビットを表すことができる。別の言い方をすれば、３つのビットが８つの状態のうちの１つにおいて符号化され得る。状態とそれぞれの３つのビットとの間のマッピングは、異なる実施形態において変化することができる。図５では、８つの状態Ｓ０～Ｓ７は、それぞれ１１１、１１０、１００、０００、０１０、０１１、００１、および１０１にマッピングされる。８つの状態における最下位ビット（ＬＳＢ）は、より下のページに属することができる。８つの状態における中位ビット（ＣＳＢ）は、真ん中のページに属することができる。８つの状態における最上位ビット（ＭＳＢ）は、より上のページに属することができる。

【0040】

図５では、７つのデフォルト読み込み基準電圧Ｖ１～Ｖ７がそれぞれのメモリセル閾値電圧分布の間に位置付けられている。理想的には、各々のメモリセル閾値電圧分布は、２つの近隣のデフォルト読み込み基準電圧の中に含まれ得る。別の言い方をすれば、プログラムまたは消去されたメモリセルは、意図されている状態を保ち、それによって、表されている３つのビットを維持することができることが望まれる。しかしながら、メモリセル閾値分布は、例えば、プログラム／消去（Ｐ／Ｅ）サイクル、保持期間、ライトディスターブまたはリードディスターブ、温度変化などのため、ある分布から他の分布へと移行または拡張する可能性がある。メモリセル閾値分布のこのような変化は、読み込みの誤りを引き起こす。

【0041】

特定のデフォルト読み込み基準電圧に対応して、メモリセルがデフォルト読み込み基準電圧未満の閾値電圧を有する場合、メモリセルはより下の状態になると言える。メモリセルがデフォルト読み込み基準電圧を上回る閾値電圧を有する場合、メモリセルはより上の状態になると言える。また、図５において、デフォルト読み込み基準電圧の右側への状態は、デフォルト読み込み基準電圧に対してより上の状態と呼ばれる。デフォルト読み込み基準電圧の左側への状態は、デフォルト読み込み基準電圧に対してより下の状態と呼ばれる。

【0042】

異なるＭＬＣ技術に対応して、デフォルト読み込み基準電圧の異なるセットが使用され得る。例えば、ＳＬＣは、２つの状態を区別するために１つのデフォルト読み込み基準電圧を使用することができる。ＤＬＣは、４つの状態を区別するために３つのデフォルト読み込み基準電圧を使用することができる。ＱＬＣは、１６個の状態を区別するために１５個のデフォルト読み込み基準電圧を使用することができる。

【0043】

図６は、メモリセル閾値電圧分布がずれた状況を示している。分布Ｄ１およびＤ２（破線）は、２つの近隣の状態（図５におけるＳ１およびＳ２など）に対応する理想的なメモリセル閾値電圧分布を表している。Ｖ_{ｄｅｆａｕｌｔ}と示されているデフォルト読み込み基準電圧６０１が分布Ｄ１と分布Ｄ２との間に位置付けられている。理想的な閾値電圧分布に対応して、メモリセルは、メモリセルへとプログラムされたデータの符号化されたビットを正確に表す、またはそのようなビットでマッピングする状態にある。典型的には、プログラムされているメモリセルの時間におけるメモリセルの状態は、理想的な分布であり得る。別の言い方をすれば、プログラムされている時間におけるメモリセルは、理想的な閾値電圧（または状態）の分布を有することができる。

【0044】

分布Ｄ１およびＤ２に対応して、単回読み込み動作がデフォルト読み込み基準電圧６０１を用いて実施されるとき、分布Ｄ２に属するメモリセルは、例えば、０の状態（Ｖ_{ｄｅｆａｕｌｔ}より大きい閾値電圧を有することを指示する）になるように検出され、０のビットをもたらす。分布Ｄ１に属するメモリセルは、例えば、１の状態（Ｖ_{ｄｅｆａｕｌｔ}より小さい閾値電圧を有することを指示する）になるように検出され、１のビットをもたらす。それらの検出されたビットは、プログラムされている時間において、理想的な閾値電圧分布、またはメモリセルの状態に対応する。したがって、それらのビットは、対応するデフォルト読み込み基準電圧６０１に対して元のビットまたは理想的なビットとして言及されている。メモリセルのセットへとプログラムされるデータが既知であるとき、メモリセルのセットの理想的な状態（例えば、図５における状態Ｓ０～Ｓ７）は、読み込み動作なしでデータに基づいて決定され得ることは、留意されるべきである。したがって、元のビットは、関連付けられたデータが既知である場合、導き出すことができる、または計算することができる。したがって、元のビットは、既知のデータに基づいて、誤りビットを決定する状況において、導き出されたビットまたは計算されたビットに言及するために使用することもできる。

【0045】

複数の読み込み動作が複数の異なる読み込み基準電圧において起こるページ読み込み動作と比較して、単回読み込み基準電圧（デフォルトまたは非デフォルトの読み込み基準電圧など）における読み込み動作は、単回読み込み動作と称される。

【0046】

分布Ｄ１’およびＤ２’は、理想的な分布Ｄ１およびＤ２の結果がずれたときの実際のメモリセルの閾値電圧分布を表している。実際の分布の下で、単回読み込み動作がデフォルト読み込み基準電圧６０１を用いて実施されるとき、分布Ｄ２’に属するが、Ｖ_{ｄｅｆａｕｌｔ}より小さい閾値をそれぞれが有するメモリセルが、例えば、１の状態（Ｖ_{ｄｅｆａｕｌｔ}より小さい閾値電圧を有することを指示する）になるように検出されることになり、１のビットをもたらす。したがって、これらのメモリセルによって表される元のビット０は、１となるように反転する。これらの反転ビットは、それぞれのメモリセルが状態をより上の状態からより下の状態へと変化させたとき、より上の状態の反転ビットと称される。

【0047】

分布Ｄ１’に属するが、Ｖ_{ｄｅｆａｕｌｔ}より大きい閾値をそれぞれが有するメモリセルは、例えば、０の状態（Ｖ_{ｄｅｆａｕｌｔ}より大きい閾値電圧を有することを指示する）になるように検出されることになり、ビット０をもたらす。したがって、これらのメモリセルによって表される元のビット１は、０となるように反転する。これらの反転ビットは、それぞれのメモリセルが状態をより下の状態からより上の状態へと変化させたとき、より下の状態の反転ビットと称される。より下の状態またはより上の状態の反転ビットと関連付けられるメモリセルの他に、分布Ｄ１’およびＤ２’に属する他のメモリセルは、状態１および０にそれぞれなるように、なおも正確に検出され得る。

【0048】

ページ読み込み動作（複数の単回読み込み動作を含む）の間、複数の単回読み込み動作からの反転ビット誤りが、ページの符号語においてビット誤りをもたらす可能性がある。符号語の未加工ビット誤り率（ＲＢＥＲ：Ｒａｗ Ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ）がＥＣＣ訂正能力を上回るレベルに達するとき、関連するデータ（例えば、ページに対応する）は取り戻すことができず、ＥＣＣ復号の失敗をもたらす。成功裏のＥＣＣ訂正を達成するためには、単回読み込み動作において反転ビットの数を減らすことが望ましい。

【0049】

本開示は、反転ビットの数を最小限または低減するために、最良読み込み基準電圧を探索するための技術および方法を提供する。図６は、Ｖ_ｏｐｔと示されている最適読み込み基準電圧６０２を示している。最適読み込み基準電圧６０２は、反転ビットの大きさ（１から０への反転、または０から１への反転を含む）が探索範囲６１０内の他の読み込み基準電圧と比較して最小である読み込み基準電圧であり得る。最良読み込み基準電圧６０３が、探索処理の出力とでき、最適読み込み基準電圧６０２の近くである。最良読み込み基準電圧６０３と最適読み込み基準電圧６０２との間の不一致は、それぞれの探索処理において設定されるような精度内になるように制限され得る。

【0050】

図示されているように、探索範囲６１０は、デフォルト読み込み基準電圧６０１に対して定められている上限オフセット６１２および下限オフセット６１１を有し得る。したがって、探索範囲６１０の上限は、デフォルト読み込み基準電圧６０１に上限オフセット６１２を加算したものとできる。探索範囲６１０の下限は、デフォルト読み込み基準電圧６０１に下限オフセット６１１（負の値を有する）を加算したものとできる。

【0051】

図７は、本開示の実施形態による読み込み処理７００を示している。処理７００は、３Ｄ ＮＡＮＤメモリデバイス１０４からデータ（ページまたは上のページなど）を読み込むために、メモリ制御装置１０６によって実施され得る。処理７００はＳ７１１から始まる。

【0052】

Ｓ７１１において、読み込み動作が、例えば、メモリデバイス１０４からページを読み出すために実施され得る。ページは、ＴＬＣのセットに保存されたより下のページ、真ん中のページ、またはより上のページのうちの１つであり得る。したがって、デフォルト読み込み基準電圧にそれぞれが基づく複数の単回読み込み動作が、ページを保存するメモリセルにおいて実施され得る。例えば、図５における３つのビットと８つの状態（Ｓ０～Ｓ７）との間のマッピングに対応して、デフォルト読み込み基準電圧Ｖ２、Ｖ４、およびＶ６における３つの単回読み込み動作が、真ん中のページを読み込むために実施され得る。各々の単回読み込み動作から生じるビットは、ページに属する符号語の未加工ビットを発生させるために処理され得る。

【0053】

Ｓ７１２において、ＥＣＣ復号が符号語の未加工ビットに基づいて実施され得る。様々な種類のＥＣＣ（低密度パリティ符号（ＬＤＰＣ））が、様々な実施形態で使用され得る。Ｓ７１３において、ＥＣＣ復号が成功したかどうかが決定される。符号語のＲＢＥＲがＥＣＣ訂正能力を超えるとき、ページのＥＣＣ復号は失敗することになる。ＥＣＣ復号が失敗するとき、処理７００はＳ７１４へと進む。そうでない場合、処理７００はＳ７１６へと進み、Ｓ７１６において終了する。

【0054】

Ｓ７１４において、読み込み基準電圧の同調が新たな読み込み基準電圧を決定するために実施される。Ｓ７１５において、読み込み再試行が、新たな読み込み基準電圧に基づいて実施される。Ｓ７１５における動作は、Ｓ７１１における動作と同様であり得るが、更新された読み込み基準電圧を伴う。Ｓ７１５から発生させられた符号語未加工ビットに基づいて、ＥＣＣ復号の第２の繰り返しがＳ７１２において実施され得る。読み込み再試行は、処理７００がＳ７１６に達するまで、または、読み込み再試行のための利用可能な読み込み基準電圧が使い果たされるまで、繰り返され得る。

【0055】

読み込み誤りが起こるとき（Ｓ７１３において）、様々な実施形態において、読み込み誤り取り扱いについての様々な方法があり得る。いくつかの例において、読み込み－再試行テーブルが読み込み－再試行処理のために使用される。読み込み－再試行の読み込み基準電圧の１つまたは複数の一覧が、例えば、それぞれの３Ｄ ＮＡＮＤメモリデバイスまたはメモリシステム（ＳＳＤなど）の生産者によって、読み込み－再試行テーブルで提供され得る。典型的には、読み込み再試行テーブルは、保持期間、リードディスターブ、交差温度、最初の読み込みの問題など、限られた数の因子の検討に基づいて構築される。したがって、読み込み再試行テーブルは、すべての状況について包括的であるとは限らない可能性がある。

【0056】

いくつかの実施形態において、本明細書において開示されている最良読み込み基準電圧探索方法は、次の読み込み再試行基準電圧を決定するために、読み込み－再試行テーブルの使用の代替または追加で採用され得る。

【0057】

いくつかの実施形態において、ＥＣＣ復号の失敗の後、最良読み込み基準電圧探索方法が最良読み込み基準電圧を見つけ出すために起動される。次に、最良読み込み基準電圧はソフトウェアＬＤＰＣ復号処理のベース電圧として使用できる。ソフトウェアＬＤＰＣ復号処理の例において、複数の読み込み－再試行の読み込み基準電圧が最良読み込み基準電圧の周りに設定できる。したがって、複数の読み込み再試行動作が、対数尤度比（ＬＬＲ）を得るために、（段階的な）手法で実施され得る。ＬＬＲは、符号語をソフトウェア復号するために、ＥＣＣエンジン（メモリ制御装置１０６とは別であり得る、または、メモリ制御装置１０６の一部であり得る）へと送り込むことができる。

【0058】

図８は、本開示の実施形態による、失敗したビットカウント（ＦＢＣ）に基づく最良読み込みレベルの探索処理８００を示している。本明細書における最良読み込みレベルという用語は、最良読み込み基準電圧レベルに言及している。処理８００は、既知のデータがメモリデバイスにおけるメモリセルのブロックなどへプログラムされる実験環境で実行され得る。

【0059】

処理８００は、複数の粗いまたは細かい走査処理を含み得る。各々の走査処理は、ステップ電圧で読み込み基準電圧の探索範囲を網羅することができる。各々の走査点（特定の読み込み基準電圧レベル、または読み込みレベルに対応する）において、単回読み込み動作から生じる読み込みビットは、ＦＢＣ（０から１への、または１から０への反転ビットの大きさ）を決定するために、元のビットと比較することができる。元のビットは、既知のデータに基づいて導き出すことができる。最小ＦＢＣを伴う読み込みレベルが、それぞれの走査処理の最良読み込みレベルとなるように決定され得る。探索範囲は、それぞれのデフォルト読み込み基準電圧（または、デフォルト電圧として参照される）に対して定めることができる。最良読み込みレベルは、デフォルト電圧に対する最良読み込みオフセットとして表すことができる。

【0060】

処理８００は、粗い走査の１つのステップ（Ｓ８１０）と、細かい走査の２つのステップ（Ｓ８２０およびＳ８３０）とを含み得る。ＴＬＣは処理８００の説明のための例として使用される。

【0061】

Ｓ８１０において、粗い走査が、ワード線セルストリングに対してデフォルト電圧で実施される。デフォルト電圧は、例えば、ＴＬＣについて構成されたすべてのデフォルト電圧であるＶ１～Ｖ７であり得る。ワード線セルストリングは、ワード線によって制御されるメモリセルを含み得る。ワード線セルストリングは、３ページの既知のデータを保存することができる。したがって、ワード線セルストリングの初期状態または元のビットは、既知のデータに基づいて計算することができる。試験下にあるブロックは、ワード線の複数の層を含み得る。

【0062】

走査範囲およびステップ電圧が各々の粗い走査のために提供され得る。例えば、－３００ｍＶの下限オフセットおよび３００ｍＶの上限オフセットがそれぞれのデフォルト電圧に対して設けられ得る。したがって、走査範囲は、中央点にそれぞれのデフォルト電圧を伴った｛－３００ｍＶ、＋３００ｍＶ｝であり得る。例えば、１００ｍＶの粗いステップ電圧が提供され得る。したがって、７つの走査点、すなわち、－３００ｍＶ、－２００ｍＶ、－１００ｍＶ、０、１００ｍＶ、２００ｍＶ、および３００ｍＶが設けられる。

【0063】

各々の粗い走査について、最小ＦＢＣを有する走査点における読み込みレベルが、最良読み込みレベルとなるように決定され得る。いくつかの例において、各々の走査点について、ワード線メモリセルストリングからの読み込みビットは、複数の符号語のビットを含み得る。符号語ごとのＦＢＣが決定され得る。符号語ごとの最大ＦＢＣが、各々の走査点または読み込みレベルについて決定され得る。したがって、符号語ごとの最大ＦＢＣが最小である読み込みレベルが、それぞれの粗い走査の最良読み込みレベル（粗い最良読み込みレベルと称される）として決定される。したがって、最良読み込みオフセット（粗い最良読み込みオフセットと称される）がそれぞれの粗い走査について決定され得る。

【0064】

ある粗い走査の複数の読み込みレベルが同じ符号語ごとの最大ＦＢＣを有する場合、各々の読み込みレベルのすべての符号語の全ＦＢＣが考慮される。最小の全ＦＢＣを有する読み込みレベルが最良読み込みレベルとなるように決定される。ある粗い走査の複数の読み込みレベルが同じ最小全ＦＢＣを有する場合、より小さいオフセットを有する読み込みレベルが最良読み込みレベルとなるように決定される。

【0065】

Ｓ８２０において、第１の細かい走査が、ブロックにおけるワード線メモリセルストリングに対して粗い最良読み込みレベルで実施される。例えば、ワード線メモリセルストリングの各々について、７回の第１の細かい走査が７つの粗い最良読み込みレベルにおいて実施され得る。各々の第１の細かい走査には、中間においてそれぞれの粗い最良読み込みレベルを伴う走査範囲｛－２００ｍｓ、２００ｍｓ｝が設けられ得る。Ｓ８１０からの粗い最良読み込みレベルのオフセットが－１００ｍｓであると仮定すると、それぞれのデフォルト電圧に対する下限オフセットおよび上限オフセットが走査範囲を定めるために使用されるとき、走査範囲は｛－３００ｍｓ、１００ｍｓ｝となる。各々の第１の細かい走査には、例えば、１００ｍＶの粗いステップ電圧より小さい２０ｍｓの細かいステップ電圧が提供され得る。Ｓ８１０においてと同様の方法で、ＦＢＣに基づいて、細かい最良読み込みレベルと、対応する細かい最良読み込みオフセットとが、各々の第１の細かい走査について見つけ出すことができる。

【0066】

Ｓ８３０において、第２の細かい走査が、ブロックにおけるワード線メモリセルストリングに対して細かい最良読み込みレベルで実施される。例えば、ワード線メモリセルストリングの各々について、７回の第２の細かい走査が７つの細かい最良読み込みレベルにおいて実施され得る。各々の第２の細かい走査には、中間において細かい最良読み込みレベルを伴う走査範囲｛－１０ｍｓ、１０ｍｓ｝が設けられ得る。Ｓ８２０からの細かい最良読み込みレベルのオフセットが－１２０ｍｓであると仮定すると、それぞれのデフォルト電圧に対する下限オフセットおよび上限オフセットが走査範囲を定めるために使用されるとき、走査範囲は｛－１３０ｍｓ、－１１０ｍｓ｝となる。各々の第２の細かい走査には、例えば、２０ｍＶの細かいステップ電圧より小さい１０ｍｓ（または１０ｍｓ未満）の細かいステップ電圧が提供され得る。Ｓ８１０またはＳ８２０においてと同様の方法で、ＦＢＣに基づいて、最終の細かい最良読み込みレベルと、対応する最終の細かい最良読み込みオフセットとが、各々の第２の細かい走査について見つけ出すことができる。最後に、メモリセルのブロックについて、各々のワード線メモリセルストリングにおいて、最良読み込みレベルが７つのデフォルト電圧の各々に対応して得られる。様々な例において、結果は、様々な評価または実験のための基礎として使用できる。例えば、結果は、ＬＤＰＣアルゴリズムの性能を評価するために使用できる。

【0067】

本明細書に記載されているＦＢＣに基づく方法は、典型的には、試験または実験の環境について使用できる。ＦＢＣに基づく方法は、メモリセルにプログラムされる既知のデータに依存する。実メモリシステムについて、メモリデバイスに保存されているデータは既知でない可能性がある。ＦＢＣに基づく方法は、すべてのワード線メモリセルストリングを走査することができる。実メモリシステムについて、最良レベルの探索が、ワード線メモリセルストリングに対する失敗したページ読み込み動作に応答して、１つのワード線メモリセルストリングにおいて実施される。ＦＢＣに基づく方法において、ワード線メモリセルストリングに対する走査は、時間が掛かりすぎるため、実メモリシステムには適していない可能性がある。

【0068】

いくつかの実施形態において、ビットカウント差（ＢＣＤ）に基づく最良読み込みレベル探索方法が使用される。ＢＣＤに基づく方法では、隣接する読み込みレベル（走査点）同士の間のビットカウント差が、最良読み込みレベルを決定するために計算および使用される。したがって、ＢＣＤに基づく方法は、実メモリシステムにおいて利用不可能であり得るメモリデバイスにプログラムされた既知のデータに依拠しない。

【0069】

また、ＢＣＤに基づく方法は、ページを読み込むための最良読み込みレベルを見つけ出すために使用される。したがって、走査動作が、ワード線メモリセルストリングのすべてのデフォルト電圧の代わりに、限られた数のデフォルト電圧で実施される。例えば、真ん中のページを読み込むために、走査動作が３つの最良読み込みレベルを見つけ出すために３つのデフォルト電圧（例えば、Ｖ２、Ｖ４、およびＶ６）の周りで実施され得る。また、走査動作は、ブロック全体におけるすべてのワード線メモリセルストリングにおいて実施されるわけではない。

【0070】

いくつかの例において、ＢＣＤに基づく方法において、各々の読み込みレベル（走査点）について、一部ページ読み込みが、単回読み込み動作の間に完全ページ読み込みの代わりに使用される。例えば、ワード線メモリセルストリングに保存されたページが１６ｋバイトの長さであり得る。ページは、４ｋバイトの長さの各々で４つの符号語を含み得る。したがって、ＢＣＤに基づく方法は、ページの代わりに符号語に対応するメモリセルから読み込むことができる。単回読み込み動作から生じるビットは減らすことができる。したがって、メモリデバイスからメモリ制御装置へのデータ伝送の遅れを減らすことができる。

【0071】

いくつかの例において、ＢＣＤに基づく方法で使用される走査範囲は、いくつかの最も悪い場合に観察される読み込みレベルのずれに基づいて最適化される。したがって、走査時間が短縮され得る。いくつかの例において、ＢＣＤに基づく方法は、１つの粗い走査と１つの細かい走査とを使用することができる。走査処理は、探索処理８００における１つの粗い走査および２つの細かい走査と比較して、簡素化される。いくつかの例において、ハードウェアサポートが、ＢＣＤについてのビットカウントを計算するために利用可能である。ソフトウェアを使用して実施されるＦＢＣ計算と比較して、ビットカウントを計算するための時間を短縮することができる。

【0072】

図９は、走査処理の間に一連の読み込みレベル（走査点）から最良読み込みレベルを決定するためのＢＣＤテーブル９００を示している。走査処理は、ＢＣＤに基づく最良読み込みレベル探索処理の一部であり得る。ＢＣＤテーブル９００の第１の列は、走査処理で網羅される一連の走査点を含む。走査点は走査点オフセット（または読み込みレベルオフセット）によって表されている。１０ｍＶのステップ電圧が使用されている。各々の走査点において、単回読み込み動作が実施され得る。ビットは、ワード線メモリセルストリングに属するメモリセルのセットから読み込むことができる。例えば、走査点の読み込みレベルより低い閾値電圧を伴うメモリセルは１として読み込まれる。走査点の読み込みレベルより高い閾値電圧を伴うメモリセルは０として読み込まれる。

【0073】

現在の走査点を考慮すると、２つのＢＣＤが計算できる。ＢＣＤ－Ｌで示される第１のＢＣＤは、現在の走査点と、現在の走査点に隣接する左の走査点との間のＢＣＤであり得る。ＢＣＤ－Ｒで示される第２のＢＣＤは、現在の走査点と、現在の走査点に隣接する右の走査点との間のＢＣＤであり得る。左または右の位置は、閾値電圧の軸に沿っての探索範囲に対してであり得る。典型的には、より大きい読み込みレベルがより小さい読み込みレベルの右側にある。探索範囲の左の境界または右の境界に近い読み込みレベルについて、左または右の走査点は利用不可能である。それぞれのＢＣＤ－ＬまたはＢＣＤ－Ｒは計算されず、利用不可能である。典型的には、探索範囲の境界に近い読み込みレベルは、最良読み込みレベルを選択するための候補の走査点から除外され得る。

【0074】

各々の走査点に対応する上記のＢＣＤ－ＬおよびＢＣＤ－Ｒであれば、最良読み込みレベルが一連の走査点から選択され得る。初めに、ＢＣＤ－ＬとＢＣＤ－Ｒとの最も小さい合計を有する走査点における読み込みレベル（Ｓｕｍ（ＢＣＤ－Ｌ，ＢＣＤ－Ｒ）と示される）が、最良読み込みレベルになると決定され得る。複数の走査点がＢＣＤ－ＬとＢＣＤ－Ｒとの同じ合計を有する場合、ＢＣＤ－ＬまたはＢＣＤ－Ｒの最も小さい最小値を有する走査点（Ｍｉｎ（ＢＣＤ－Ｌ，ＢＣＤ－Ｒ）と示される）における読み込みレベルが、これらの複数の走査点のうちの最良読み込みレベルになると決定される。ＢＣＤ－ＬまたはＢＣＤ－Ｒの同じ最小値を有する複数の走査点がなおもある場合、走査範囲の中間点に最も近い走査点が、最良読み込みレベルを伴う最良走査点として決定され得る。最良読み込みレベルに対応して、対応する走査点オフセットが、それぞれのデフォルト電圧に対する最良読み込みオフセットになると決定され得る。

【0075】

図１０Ａ～図１０Ｂは、本開示の実施形態による、ＢＣＤに基づく最良読み込みレベルの探索処理１０００を示している。ＢＣＤに基づく探索処理１０００は、ページ読み込み動作のための最良読み込み基準電圧を見つけ出すために実施され得る。処理１０００は、２つの部分、つまり、Ｓ１００２～Ｓ１０１６の粗い探索部分と、Ｓ１０２４～Ｓ１０３６の細かい探索部分とを含み得る。

【0076】

Ｓ１００２において、ＥＣＣ復号がページ読み込み動作に失敗する。例えば、標的ページの未加工の符号語ビットが、１つまたは複数の単回読み込み動作によってメモリデバイスから読み込まれたデータに基づいて得られる。未加工の符号語ビットに基づくＬＤＰＣハードウェア復号が、高いＲＢＥＲのため失敗する可能性がある。ＢＣＤに基づく探索処理１０００は、続いて、標的ページの読み込み再試行またはソフトウェアＬＤＰＣ復号のために最良読み込みレベルを見つけ出すために起動され得る。

【0077】

Ｓ１００４において、デフォルト電圧に対応する読み込みレベルが初期化され得る。標的ページがどのＭＬＣ技術を使用するか、標的ページがどの種類のものであるか（例えば、より下のページまたはより上のページ）、および、ビットがメモリセル状態によってどのように符号化されるかに依存して、網羅される読み込みレベルの数が決定され得る。例えば、ＳＬＣについて、ある読み込みレベルにおけるある単回読み込み動作が実施され得る。ＤＬＣについて、１つの読み込みレベルがより下のページを読み込むために網羅され、２つの読み込みレベルがより上のページを読み込むために網羅される。ＴＬＣについて、２つの読み込みレベル、３つの読み込みレベル、および２つの読み込みレベルが、より下のページ、真ん中のページ、およびより上のページを読み込むためにそれぞれ網羅され得る。粗い探索および細かい探索は、Ｓ１００４において決定される読み込みレベルを網羅する。

【0078】

Ｓ１００６において、次の読み込みレベルが利用可能であるかどうかが決定される。Ｓ１００４において決定されたすべての読み込みレベルが完了され、次の読み込みレベルが利用可能ではない場合、処理１０００はＳ１０２４へと進み、細かい探索部分に入る。そうでない場合、処理１０００は、Ｓ１００４において決定された読み込みレベルのうちの読み込みレベルの選択でＳ１００８へと進む。読み込みレベルは任意の順番で選択できる。

【0079】

Ｓ１００８において、走査点オフセットが、選択された読み込みレベルに対応して初期化され得る。例えば、それぞれの走査点の数および位置（電圧値）が、走査範囲（または走査電圧範囲）およびステップ電圧に基づいて決定され得る。走査点は、選択された読み込みレベルに対応するそれぞれのデフォルト電圧に対する走査点オフセットの形態で指示され得る。例えば、デフォルト電圧に対する上限オフセットおよび下限オフセットが、走査範囲を指示するために提供され得る。

【0080】

Ｓ１０１０において、次の走査点オフセットが利用可能であるかどうかが決定される。Ｓ１００８において決定されたすべての走査点オフセットが完了し、次の走査点オフセットが利用可能でない場合、処理１０００はＳ１０１６へと進む。そうでない場合、処理１０００はＳ１０１２へと進む。Ｓ１０１２において、走査点オフセットが、Ｓ１００８において決定された走査点オフセットから選択される。走査点オフセットは任意の順番で選択できる。

【0081】

Ｓ１０１４において、単回読み込み動作が、標的ページを保存するメモリセルに対して、選択された走査点オフセットの走査点において実施され得る。単回読み込み動作から生じるビットはメモリにおいて保存され得る。近隣の走査点の読み込みビットがメモリにおいて利用可能である場合、現在の走査点と近隣の走査点との間のＢＣＤ－ＬまたはＢＣＤ－Ｒが、計算され、図９に示されているテーブルなどのＢＣＤテーブルに保存され得る。処理１０００は、利用可能な場合、次の走査点オフセットを処理するためにＳ１０１０へと戻ることができる。

【0082】

Ｓ１０１６では、現在の段階において、それぞれの走査点オフセットについてのＢＣＤ－ＬおよびＢＣＤ－Ｒが、Ｓ１００６において選択された現在の読み込みレベルに対応するＢＣＤテーブルに入れられる。ＢＣＤテーブルに基づいて、粗い最良読み込みオフセットが現在の読み込みレベルについて決定され得る。粗い最良読み込みオフセットが、現在の読み込みレベルに対応する細かい探索のための中央走査点オフセットとして使用され得る。処理１０００は、利用可能な場合、次の読み込みレベルを処理するためにＳ１００６へと進むことができる。

【0083】

Ｓ１０２４において、処理１０００の細かい探索部分が、各々の読み込みレベルの粗い最良読み込みオフセットに基づいて開始する。明確には、Ｓ１０２４において、デフォルト電圧に対応する読み込みレベルがＳ１００４と同様の方法で初期化される。読み込みレベルの同じセットが決定され得る。Ｓ１０２６において、次の読み込みレベルが利用可能であるかどうかが決定され得る。すべての読み込みレベルが網羅されるとき、処理１０００はＳ１０３８へと進むことができ、Ｓ１０３８において終了する。そうでない場合、処理１０００は、選択された読み込みレベルでＳ１０２８へと進む。

【0084】

Ｓ１０２８において、選択された読み込みレベルに対応する細かい探索のための走査点オフセットが初期化され得る。例えば、細かい探索のための走査点オフセットの数および位置が、細かい走査範囲および細かいステップ電圧に基づいて決定され得る。例えば、細かい走査範囲は、それぞれの粗い最良読み込みレベルを中央点として使用することができる。上限および下限が中央の場所に対して設けられ得る。

【0085】

Ｓ１０３０において、次の走査点オフセットが利用可能であるかどうかが決定され得る。すべての走査点オフセットが網羅される場合、処理１０００はＳ１０３６へと進む。そうでない場合、処理１０００はＳ１０３２へと進む。Ｓ１０３２において、次の走査点オフセットが選択される。Ｓ１０３４において、単回読み込み動作が、標的ページを保存するメモリセルからビットを読み込むために、選択された走査点オフセットにおいて実施される。現在の走査点オフセットまたは近隣の走査点オフセットのＢＣＤ－ＬまたはＢＣＤ－Ｒが、ＢＣＤテーブルを埋めるために計算され得る。処理１０００は、次の利用可能な走査点オフセットを処理するためにＳ１０３０へと戻ることができる。

【0086】

Ｓ１０３６において、現在の読み込みレベルに対応するＢＣＤテーブルが埋められる。細かい最良読み込みオフセットが現在の読み込みレベルについて決定され得る。処理１０００は、次の利用可能な読み込みレベルを処理するためにＳ１０２６へと進むことができる。処理１０００がＳ１０３８において終了するとき、細かい最良読み込みオフセットに対応する最良読み込みレベルがそれぞれの読み込みレベルについて利用可能である。いくつかの例において、得られた最良読み込みレベルは、続いて、ＬＤＰＣソフトウェア復号処理において使用され得る。

【0087】

図１１Ａは、本開示の実施形態による、ＢＣＤに基づく探索処理１０００における粗い探索のために使用される走査範囲をどのように最適化するかを示すための２つのテーブル１１１０および１１２０を示している。図１１Ａの例において、それぞれのデフォルト電圧に対応する特定の読み込みレベルにおける粗い探索のための最適化された走査範囲（最適化された粗い走査範囲と称される）が、テーブル１１１０において提供されるデータのセットに基づいて決定され得る。テーブル１１１０は７つの列を含む。各々の列は、ＴＬＣについての７つの読み込みレベル（または７つのデフォルト電圧）のうちの１つに対応する。７つの読み込みレベルはＲＤ１～ＲＤ７と示されている。テーブル１１１０は複数の行を含む。

【0088】

各々の行は、ＲＤ１～ＲＤ７の７つの読み込みレベルのうちの１つにそれぞれ対応する最良読み込みオフセットのセットを含む。各々の最良読み込みオフセットは、それぞれのデフォルト電圧（図５におけるＶ１～Ｖ７など）に関してオフセット値（ｍＶの単位で）を有する。例えば、読み込みレベルＲＤ１について、第１の最良読み込みオフセットは－１３０ｍＶであり、最後の最良読み込みオフセットは、デフォルト電圧Ｖ１に対して－６０ｍＶである。

【0089】

最良読み込みオフセットの各々の行は、メモリセルのセットにそれぞれの最良読み込みオフセットを持たせるかまたは示させるメモリセル条件に対応することができる。例えば、条件は複数の因子の組み合わせであり得る。因子には、作業負荷の種類、環境の温度、保持期間、リードディスターブ、交差温度、最初の読み込みの問題、製作処理などがあり得る。異なる条件が異なる因子の値に対応することができる。例えば、セットのメモリセルを実験環境における条件へと置くことができる。最良読み込みオフセットがこれらのメモリセルから測定され得る。いくつかの実施形態において、考慮されている条件は、最悪の場合の状況と関連付けられる極端な条件のセットであり得る。したがって、最良読み込みオフセットのいくつかは、極端な条件の下での最良読み込みオフセットの最大変化をそれぞれ表すことができる。

【0090】

テーブル１１２０は、テーブル１１１０において収集された最良読み込みオフセットに基づいて導き出された最適化された粗い探索範囲を示している。図示されているように、各々の読み込みレベル（ＲＤ１、ＲＤ２、およびＲＤ３）に対応して、最良読み込みオフセットのそれぞれの列のうちの最小値が下限オフセットとして使用される一方で、最良読み込みオフセットのそれぞれの列のうちの最大値が上限オフセットとして使用される。下限オフセットと上限オフセットとは、一緒になって、それぞれのデフォルト電圧に対するそれぞれの読み込みレベルについて、最適化された粗い探索範囲を定めることができる。例えば、最適化された粗い探索範囲の下境界電圧は、デフォルト電圧に下限オフセットを加算したものである。最適化された粗い探索範囲の上境界電圧は、デフォルト電圧に上限オフセットを加算したものである。

【0091】

テーブル１１２０において、第１、第２、および第３の列におけるオフセットは、それぞれの読み込みレベルＲＤ１、ＲＤ２、およびＲＤ３における粗い探索のためにそれぞれ使用され得る。必要に応じて、他の読み込みレベルのための他の上限オフセットおよび下限オフセットを同様に導き出すことができる。

【0092】

図１１Ｂは、本開示の実施形態による、ＢＣＤに基づく探索処理１０００における細かい探索のために使用される走査範囲をどのように最適化するかを示すための２つのテーブル１１３０および１１４０を示している。テーブル１１３０は、テーブル１１１０における最良読み込みオフセットの行と等しい数の値の行を含む。テーブル１１３０の第１の列は、列ＲＤ２とＲＤ４との間の最良読み込みオフセット差のリストを含む。各々のこのような最良読み込みオフセット差が、テーブル１１１０における同じ行においてであるが、異なる列ＲＤ２およびＲＤ４における２つの最良オフセット値の間の差であり得る。例えば、テーブル１１１０の最後の行を考えると、列ＲＤ２の値と列ＲＤ４の値との間の差は、－４０ｍＶ－（－３０）ｍＶ＝－１０ｍＶである（より高い読み込みレベルの値からより低いレベルの値を減算する）。同様に、テーブル１１３０の第２の列は、列ＲＤ４とＲＤ６との間の最良読み込みオフセット差のリストを含む。

【0093】

テーブル１１４０は、読み込みレベルＲＤ４およびＲＤ６についての最適化された細かい探索範囲を示している。最適化された探索範囲は、テーブル１１３０における最良読み込みオフセット差に基づいて導き出すことができる。明確には、テーブル１１４０におけるＲＤ４の細かい探索範囲について、－８０ｍＶの下限オフセットが、テーブル１１３０の第１の列における列記された最良読み込みオフセット差の最小であり得、５０ｍＶの上限オフセットが、テーブル１１３０の第１の列における列記された最良読み込みオフセット差の最大であり得る。これらの下限オフセットおよび上限オフセットは、細かい探索処理で使用されるとき、アンカー電圧に対するオフセットであり得る。例えば、ＲＤ４についてのアンカー電圧は、ＲＤ４のデフォルト電圧に対してアンカーオフセットを有し得る。アンカーオフセットは、読み込みレベルＲＤ２の細かい最良読み込みオフセットと等しくすることができる。ＲＤ２の細かい最良読み込みオフセットは、例えば、テーブル１１２０において指示されたＲＤ２の最適化された粗い探索範囲｛－１９０ｍＶ、７０ｍＶ｝において見つけ出すことができる。探索の２回の繰り返し（粗い探索および細かい探索）が、図１０Ａ～図１０Ｂの例においてなど、ＲＤ２のセットの細かい最良の読み込みを見つけ出すために実施されることが可能である。

【0094】

同様に、テーブル１１４０におけるＲＤ６の細かい探索範囲について、－１６０ｍＶの下限オフセットが、テーブル１１３０の第２の列における列記された最良読み込みオフセット差の最小であり得、６０ｍＶの上限オフセットが、テーブル１１３０の第２の列における列記された最良読み込みオフセット差の最大であり得る。これらの下限オフセットおよび上限オフセットは、ＲＤ６についてのアンカー電圧に対するオフセットであり得る。ＲＤ６についてのアンカー電圧は、ＲＤ６のそれぞれのデフォルト電圧に対してアンカーオフセットを有し得る。ＲＤ６のアンカーオフセットは、読み込みレベルＲＤ４の細かい最良読み込みオフセットと等しくすることができる。ＲＤ４の細かい最良読み込みオフセットは、例えば、テーブル１１４０において指示されたＲＤ２の最適化された細かい探索範囲｛－８０ｍＶ、５０ｍＶ｝において見つけ出すことができる。テーブル１１４０は、ＲＤ２についての細かい探索範囲｛－１００ｍＶ、１００ｍＶ｝も列記している。この細かい探索範囲は、任意の他の方法に基づいて設定され得る。

【0095】

先の記載において、粗い探索と細かい探索との組み合わせは、ＲＤ２の細かい最良読み込みオフセットを見つけ出すために、テーブル１１２０におけるＲＤ２の粗い探索範囲において最初に実施される。ＲＤ２の細かい最良読み込みオフセットをアンカーオフセットとして使用する場合、細かい探索は、ＲＤ４の細かい最良読み込みオフセットを見つけ出すために、テーブル１１４０におけるＲＤ４の細かい探索範囲において実施される。ＲＤ４の細かい最良読み込みオフセットはアンカーオフセットとして使用され、ＲＤ６の細かい探索範囲が、テーブル１１４０におけるＲＤ６の細かい探索範囲で決定され得る。この方法では、３つの最良読み込みオフセットが、読み込みレベルＲＤ２、ＲＤ４、およびＲＤ６について決定でき、図５の例における真ん中のページを読み込むために使用できる。

【0096】

他の例では、上記の順番（ＲＤ２からＲＤ６へ）が、任意の順番へと変更されてもよい。例えば、上記の探索は、ＲＤ６、ＲＤ２、およびＲＤ４の順番など、任意の順番を取ることができる。粗い探索と細かい探索との組み合わせが、ＲＤ６から開始し、ＲＤ２およびＲＤ４における２つの細かい探索によって続けられてもよい。この順番では、対応するレベルの粗い探索範囲および細かい探索範囲は、それに応じて調整され得る。例えば、ＲＤ６の細かい最良オフセットはＲＤ２のアンカーオフセットとして使用できる。したがって、ＲＤ２の細かい探索範囲が、ＲＤ２の最良読み込みオフセットとＲＤ６の最良読み込みオフセットとの間の最良読み込みオフセット差に基づいて決定され得る。また、ＲＤ６の細かい最良オフセットはＲＤ４のアンカーオフセットとして使用できる。代替で、ＲＤ２の細かい最良オフセットがＲＤ４のアンカーオフセットとして使用される。

【0097】

先の記載は、ＴＬＣの真ん中のページの読み込みレベルＲＤ２、ＲＤ４、およびＲＤ６を、粗い探索範囲または細かい探索範囲の最適化の方法を説明するための例として使用している。しかしながら、探索最適化方法は、保存されている１つ、２つ、３つ、４つ、またはより多くのページによって任意の種類のＭＬＣについて使用できる。

【0098】

探索範囲を無分別に設定することと比較して、本明細書において開示されている探索範囲最適化方法を使用して得られた探索範囲（または走査範囲）は、より短くすることができ、したがって最良読み込みレベル探索処理を加速させる。また、本明細書において開示されている探索範囲最適化方法が用いられるとき、いくつかの粗い探索処理を飛ばすことができ、最良読み込みレベル探索処理をさらに加速させることができる。さらに、本明細書において開示されている探索範囲最適化方法は、特定の探索方法に依拠しない。探索範囲最適化方法は、最適化された対策範囲を任意の最良読み込み探索方法に提供するために用いることができる。

【0099】

図１２Ａ～図１２Ｃは、本開示の実施形態による最良読み込みレベルの探索処理を示している。ＴＬＣから真ん中のページを読み込むためのデフォルト電圧Ｖ２およびＶ４に対応する最良読み込みレベルが、処理の間に決定され得る。最適化された粗い探索範囲および細かい探索範囲が、処理の間に使用される。

【0100】

図１２Ａは粗い探索範囲１２１０を示している。粗い探索範囲１２１０は、Ｖ２のデフォルト電圧１２１３に対して、７０ｍＶの上限オフセット１２１２と、－１９０ｍＶの下限オフセット１２１１とを有する。粗い探索範囲１２１０は、図１１Ａ～図１１Ｂの例に記載されている粗い探索範囲の最適化方法を使用して決定される最適化された粗い探索範囲であり得る。１００ｍＶのステップ電圧を伴う粗い探索が、Ｖ２のデフォルト電圧１２１３に対して、－３０ｍＶの粗い最良読み込みオフセット１２１５を有する粗い最良読み込みレベル１２１４を見つけ出すために、粗い探索範囲１２１０にわたって実施され得る。

【0101】

図１２Ｂは、粗い最良読み込みレベル１２１４を中央走査点１２１４として伴って定められた細かい探索範囲１２２０を示している。細かい探索範囲１２２０は、中央走査点１２１４に対して、－１００ｍＶの下限オフセット１２２１と、１００ｍＶの上限オフセット１２２２とを有し得る。図１２Ａにおける粗い探索に続いて、１０ｍＶのステップ電圧による細かい探索が、細かい最良読み込みレベル１２２３を見つけ出すために、細かい探索範囲１２２０にわたって実施され得る。細かい最良読み込みレベルは、Ｖ２のデフォルト電圧１２１３に対して、－５０ｍＶの細かい最良読み込みオフセット１２２４を有し得る。

【0102】

図１２Ｃは、Ｖ４のデフォルト電圧１２３５に対応する読み込みレベルについての他の細かい探索範囲１２３０を示している。細かい探索範囲１２３０は、他の走査点（アンカー電圧）１２３３に基づいて定められ得る。アンカー走査点１２３３は、Ｖ４のデフォルト電圧１２３５に対してであるが、－５０ｍＶの細かい最良読み込みオフセット１２２４と同じオフセット値を有し得る。細かい探索範囲１２３０は、アンカー走査点１２３３に対して、－８０ｍＶの下限オフセット１２３１と、５０ｍＶの上限オフセット１２３２とを有し得る。図１２Ｂにおける細かい探索に続いて、他の細かい探索が、最良読み込みレベル１２３６を見つけ出すために、１０ｍＶの電圧ステップで細かい探索範囲１２３０に対して実施され得る。最良読み込みレベル１２３６は、デフォルト電圧Ｖ４に対する最良読み込みオフセット１２３７を有し得る。

【0103】

図１３は、本開示の実施形態による最良読み込みレベルの探索処理１３００を示している。処理１３００はＳ１３１０から始まることができる。

【0104】

Ｓ１３１０において、第１のデフォルト読み込み基準電圧に対する第１の最良読み込み基準電圧の第１の最良読み込みオフセットが決定できる。例えば、第１の最良読み込みオフセットを決定するために、第２の走査範囲が決定できる。第２の走査範囲は、第１のデフォルト読み込み基準電圧に上限オフセットを加算したものである上限と、第１のデフォルト読み込み基準電圧に下限オフセットを加算したものである下限とを有し得る。第２の走査範囲は、一連の第１の単回読み込み動作を第２の走査範囲内で実施することで、粗いステップ電圧に基づいて走査され得る。各々の第１の単回読み込み動作は、１または０のいずれかのビットカウントを発生させる。各々の第１の単回読み込み動作は第１の読み込み基準電圧に対応する。

【0105】

例えば、各々の第１の単回読み込み動作について、利用可能な場合、それぞれの第１の単回読み込み動作のビットカウントと、前回の第１の単回読み込み動作のビットカウントとの間の第１のビットカウント差が決定され得る。利用可能な場合、それぞれの第１の単回読み込み動作のビットカウントと、後続の第１の単回読み込み動作のビットカウントとの間の第２のビットカウント差が決定され得る。それぞれの第１のビットカウント差とそれぞれの第２のビットカウント差との合計が一連の第１の単回読み込み動作のうちで最小値を有する第１の単回読み込み動作の第１の読み込み基準電圧が、粗い最良読み込み基準電圧となるように決定され得る。

【0106】

例において、それぞれの第１のビットカウント差とそれぞれの第２のビットカウント差との合計が同じ値を有する２つ以上の第１の単回読み込み動作があるとき、それぞれの第１のビットカウント差およびそれぞれの第２のビットカウント差の最小値が、２つ以上の第１の単回読み込み動作のうちの最小値を有する第１の単回読み込み動作の第１の読み込み基準電圧が、粗い最良読み込み基準電圧となるように決定され得る。

【0107】

いくつかの例において、第３の走査範囲が続いて決定され得る。第３の走査範囲は、粗い最良読み込み基準電圧に粗いステップ電圧を加算したものである上限と、粗い最良読み込み基準電圧から粗いステップ電圧を減算したものである下限とを有し得る。第３の走査範囲は、一連の第２の単回読み込み動作を第３の走査範囲内で実施することで、細かいステップ電圧に基づいて走査され得る。各々の第２の単回読み込み動作は第２の読み込み基準電圧に対応する。各々の第２の単回読み込み動作は、１または０のいずれかのビットカウントを発生させる。

【0108】

各々の第２の単回読み込み動作について、利用可能な場合、それぞれの第２の単回読み込み動作のビットカウントと、前回の第２の単回読み込み動作のビットカウントとの間の第１のビットカウント差が決定され得る。また、利用可能な場合、それぞれの第２の単回読み込み動作のビットカウントと、後続の第２の単回読み込み動作のビットカウントとの間の第２のビットカウント差が決定され得る。したがって、それぞれの第１のビットカウント差とそれぞれの第２のビットカウント差との合計が一連の第２の単回読み込み動作のうちで最小値を有する第２の単回読み込み動作の第２の読み込み基準電圧が、第１の最良読み込み基準電圧となるように決定され得る。第１のデフォルト読み込み基準電圧に対する第１の最良読み込み基準電圧のオフセットが第１の最良読み込みオフセットである。

【0109】

Ｓ１３２０において、第２のデフォルト読み込み基準電圧に対してであるが、第１の最良読み込みオフセットと同じオフセットを有するアンカー読み込み基準電圧が決定され得る。第１のデフォルト読み込み基準電圧および第２のデフォルト読み込み基準電圧は、半導体メモリデバイスにおけるＭＬＣのセットからページを読み込むために設定される。

【0110】

Ｓ１３３０において、第１の走査範囲がアンカー読み込み基準電圧に基づいて決定され得る。例えば、第１の走査範囲の上限は、アンカー読み込み基準電圧に上限オフセットを加えたものである。第１の走査範囲の下限は、アンカー読み込み基準電圧に下限オフセットを加えたものである。上限オフセットおよび下限オフセットは正の電圧値または負の電圧値であり得る。

【0111】

Ｓ１３４０において、第２のデフォルト読み込み基準電圧に対する第２の最良読み込み基準電圧の第２の最良読み込みオフセットが、第１の走査範囲における探索によって決定され得る。例えば、第１の走査範囲は、第１の走査範囲内で一連の第３の単回読み込み動作を実施することで走査できる。各々の第３の単回読み込み動作は第３の読み込み基準電圧に対応する。各々の第３の単回読み込み動作は、１または０のいずれかのビットカウントを発生させる。

【0112】

各々の第３の単回読み込み動作について、利用可能な場合、それぞれの第３の単回読み込み動作のビットカウントと、前回の第３の単回読み込み動作のビットカウントとの間の第１のビットカウント差が決定され得る。利用可能な場合、それぞれの第３の単回読み込み動作のビットカウントと、後続の第３の単回読み込み動作のビットカウントとの間の第２のビットカウント差が決定され得る。したがって、それぞれの第１のビットカウント差とそれぞれの第２のビットカウント差との合計が一連の第３の単回読み込み動作のうちで最小値を有する第３の単回読み込み動作の第３の読み込み基準電圧が、第２の最良読み込み基準電圧となるように決定され得る。第２のデフォルト読み込み基準電圧に対する第２の最良読み込み基準電圧のオフセットが第２の最良読み込みオフセットである。いくつかの例において、第１の単回読み込み動作、第２の単回読み込み動作、および第３の単回読み込み動作は、一部ページ読み込み動作である。

【0113】

Ｓ１３５０において、読み込み処理が、第１の最良読み込み基準電圧および第２の最良読み込み基準電圧に基づいてＭＬＣのセットからページを読み込むために実施され得る。処理１３００は終了することができる。

【0114】

図１４Ａ～図１４Ｂは、本開示の実施形態による、第１の最良読み込み探索処理と第２の最良読み込み探索処理との間の性能の比較を示している。第１の最良読み込み探索処理は、図８の例におけるなど、ＦＢＣに基づく最良読み込みレベルの探索処理であり得る。第２の最良読み込み探索処理は、図９～図１３の例における処理など、ＢＣＤに基づく最良読み込みレベルの探索処理であり得る。

【0115】

図１４Ａは、ワード線メモリセルストリングに対する第１の最良読み込みレベル探索処理を完了するための全体時間を示している。ワード線メモリセルストリングは、（ｎ＋１）の状態を有するＭＬＣを含み得る。したがって、処理されるｎ個の読み込みレベルがある。Ｔで示される全体時間は、
Ｔ＝ＳＵＭ（Ｋ， Ｍ， Ｎ）＊（ｔＲ＋ｔＤＭＡ＋ｔＯＨ）＊ｎレベル （１）
であり得る。式（１）において、ｎレベルは、処理される読み込みレベル数を表している。Ｋ、Ｍ、およびＮは、各々の読み込みレベルを処理するとき、粗い走査、第１の細かい走査、および第２の細かい走査の間にそれぞれ実施される走査ステップの数をそれぞれ示している。各々の走査ステップについての時間は、ページ読み込み時間ｔＲ、データ伝送時間（例えば、メモリデバイスとメモリ制御装置との間）、ｔＤＭＡ、およびファームウェア（ＦＷ）処理オーバーヘッド時間ｔＯＨを含む。

【0116】

図１４Ｂは、ワード線メモリセルストリングに対する第２の最良読み込みレベル探索処理を完了するための全体時間を示している。ワード線メモリセルストリングは、（ｎ＋１）の状態を有するＭＬＣを同じく含み得る。しかしながら、処理される読み込みレベルの数はｎより小さい。例えば、ＴＬＣの真ん中のページを読み込むために、探索処理は３つの読み込みレベル（例えば、ＲＤ２、ＲＤ４、およびＲＤ４）において実施され得る。したがって、Ｔ’で示される全体時間は、
Ｔ’＝Ｋ’＊（ｔＲ’＋ｔＤＭＡ’＋ｔＯＨ’）＋ΣＭ［ｉ］＊（ｔＲ’＋ｔＤＭＡ’＋ｔＯＨ’） （２）
であり得る。式（２）において、Ｋ’は、処理される読み込みレベルのうちの第１の読み込みレベルにおける粗い走査の間に実施される走査ステップの数を表している。Ｍ’［ｉ］は、ｉによってインデックスの付けられた各々の読み込みレベルの細かい走査の間に実施される走査ステップの数を表している。各々の走査ステップについての時間は、単回読み込み動作時間ｔＲ’、データ伝送時間（例えば、メモリデバイスとメモリ制御装置との間）、ｔＤＭＡ’、およびファームウェア（ＦＷ）処理オーバーヘッド時間ｔＯＨ’を含む。

【0117】

図１４Ｂの例を図１４Ａの例と比較すると、単回読み込み動作が通常のページ読み込み動作の代わりに使用できるため、読み込み時間ｔＲ’はｔＲより小さくできる。データ伝送時間ｔＤＭＡ’は、一部ページ読み込みが完全ページ読み込みの代わりに使用でき、伝送されるデータの量が低減されるため、ｔＤＭＡより小さくなることができる。ＦＷ処理オーバーヘッドｔＯＨ’は、第２の探索方法における（各々の走査ステップにおいての）ビットカウントがハードウェア加速支援を有し得る一方で、ＦＢＣ（読み込みビットと元のビットとの間の比較）がＦＷを使用して実施され得るため、ｔＯＨより小さくなることができる。走査ステップの数Ｋ’およびＭ’［ｉ］は、探索範囲最適化技術の採用のため、ＫおよびＭから低減させることもできる。第２の細かい探索が第２の探索方法から除外され、したがって、Ｎが式（２）では現れない。また、図１４Ｂに示されているように、粗い走査（Ｋ’走査ステップを含む）は第１の読み込みレベルのみにおいて行われる。他の読み込みレベルは細かい走査のみをそれぞれ含む。粗い走査を１回にすることも時間を節約することができる。

【0118】

様々な実施形態において、本明細書で開示されている最良読み込みレベル探索方法は、メモリ制御装置（メモリ制御装置１０６など）において、または、メモリデバイス（メモリデバイス１０４など）において、実施され得る。これらの方法は、ＥＣＣ復号失敗に応答して起動させられ得る、または、バックグラウンドで実行され得る。いくつかの実施形態において、本明細書で開示されている方法は、ハードウェア、ソフトウェア、またはそれらの組み合わせで実施され得る。例では、本明細書で開示されている最良読み込みレベル探索方法は、非一時的コンピュータ読取可能媒体に保存されている命令で実施され得る。プロセッサまたは処理回路は、それぞれの方法を実施するために命令を実行することができる。

【0119】

本開示の態様は、本明細書で開示されている技術を実施するメモリ制御装置を提供する。例えば、メモリ制御装置は、方法を実施するように構成された回路を含み得る。方法は、第１のデフォルト読み込み基準電圧に対する第１の最良読み込み基準電圧の第１の最良読み込みオフセットを決定するステップと、第２のデフォルト読み込み基準電圧に対する、第１の最良読み込みオフセットと同じオフセットを有するアンカー読み込み基準電圧を決定するステップであって、第１のデフォルト読み込み基準電圧および第２のデフォルト読み込み基準電圧は、メモリシステムにおける半導体メモリデバイスにおけるマルチレベルセル（ＭＬＣ）のセットからページを読み込むために設定される、ステップと、アンカー読み込み基準電圧に基づいて第１の走査範囲を決定するステップであって、第１の走査範囲の上限がアンカー読み込み基準電圧に上限オフセットを加算したものであり、第１の走査範囲の下限がアンカー読み込み基準電圧に下限オフセットを加算したものであり、上限オフセットおよび下限オフセットは正の電圧値または負の電圧値である、ステップと、第１の走査範囲における探索によって、第２の読み込み基準電圧に対する第２の最良読み込み基準電圧の第２の最良読み込みオフセットを決定するステップと、第１の最良読み込み基準電圧および第２の最良読み込み基準電圧に基づいてＭＬＣのセットからページを読み込むために読み込み処理を実施するステップとを含み得る。

【0120】

本開示の態様は、本明細書で開示されている技術を実施する命令を保存する非一時的コンピュータ読取可能媒体を提供する。例えば、命令は、プロセッサ（または処理回路）によって実行されるとき、プロセッサ（または処理回路）に方法を実施させることができる。方法は、第１のデフォルト読み込み基準電圧に対する第１の最良読み込み基準電圧の第１の最良読み込みオフセットを決定するステップと、第２のデフォルト読み込み基準電圧に対する、第１の最良読み込みオフセットと同じオフセットを有するアンカー読み込み基準電圧を決定するステップであって、第１のデフォルト読み込み基準電圧および第２のデフォルト読み込み基準電圧は、メモリシステムにおける半導体メモリデバイスにおけるマルチレベルセル（ＭＬＣ）のセットからページを読み込むために設定される、ステップと、アンカー読み込み基準電圧に基づいて第１の走査範囲を決定するステップであって、第１の走査範囲の上限がアンカー読み込み基準電圧に上限オフセットを加算したものであり、第１の走査範囲の下限がアンカー読み込み基準電圧に下限オフセットを加算したものであり、上限オフセットおよび下限オフセットは正の電圧値または負の電圧値である、ステップと、第１の走査範囲における探索によって、第２の読み込み基準電圧に対する第２の最良読み込み基準電圧の第２の最良読み込みオフセットを決定するステップと、第１の最良読み込み基準電圧および第２の最良読み込み基準電圧に基づいてＭＬＣのセットからページを読み込むために読み込み処理を実施するステップとを含み得る。

【0121】

上記は、当業者が本開示の態様をより良く理解することができるように、いくつかの実施形態の特徴を概説している。当業者は、同じ目的を実行するために、および／または、本明細書において紹介されている実施形態の同じ利点を達成するために、他の処理および構造を設計または変更するための基礎として、本開示を容易に使用することができることを理解すべきである。当業者は、このような等価の構造が本開示の精神および範囲から逸脱しないことと、本開示の精神および範囲から逸脱することなく本明細書において様々な変更、代用、および代替を行うことができることとを理解すべきでもある。

【符号の説明】

【0122】

１００ システム
１０２ メモリシステム
１０４ メモリデバイス
１０６ メモリ制御装置
１０８ ホスト
２０２ メモリカード
２０４ メモリカードコネクタ
２０６ ＳＳＤ
２０８ ＳＳＤコネクタ
３００ メモリデバイス
３０１ メモリセルアレイ
３０２ 周辺回路
３０４ ブロック
３０６ メモリセル
３０８ ＮＡＮＤメモリストリング
３１０ ソース選択ゲート、ＳＳＧ
３１２ ドレイン選択ゲート、ＤＳＧ
３１４ ソース線
３１６ ビット線
３１８ ワード線
３２０ ページ
４０４ ページバッファ／センス増幅器
４０６ 列デコーダ／ビット線ドライバ
４０８ 行デコーダ／ワード線ドライバ
４１０ 電圧発生装置
４１２ 制御論理
４１４ レジスタ
４１６ インターフェース
４１８ データバス
６０１ デフォルト読み込み基準電圧
６０２ 最適読み込み基準電圧
６０３ 最良読み込み基準電圧
６１０ 探索範囲
６１１ 下限オフセット
６１２ 上限オフセット
７００ 読み込み処理
８００ 最良読み込みレベルの探索処理
９００ ＢＣＤテーブル
１０００ ＢＣＤに基づく最良読み込みレベルの探索処理
１１１０、１１２０ 粗い探索のためのテーブル
１１３０、１１４０ 細かい探索のためのテーブル
１２１０ 粗い探索範囲
１２１１ 下限オフセット
１２１２ 上限オフセット
１２１３ デフォルト電圧
１２１４ 粗い最良読み込みレベル、中央走査点
１２１５ 粗い最良読み込みオフセット
１２２０ 細かい探索範囲
１２２１ 下限オフセット
１２２２ 上限オフセット
１２２３ 細かい最良読み込みレベル
１２２４ 細かい最良読み込みオフセット
１２３０ 細かい探索範囲
１２３１ 下限オフセット
１２３２ 上限オフセット
１２３３ 走査点、アンカー電圧
１２３５ デフォルト電圧
１２３６ 最良読み込みレベル
１２３７ 最良読み込みオフセット
Ｄ１、Ｄ２、Ｄ１’、Ｄ２’ 分布
Ｓ０、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７ 状態
Ｖ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６、Ｖ７ デフォルト読み込み基準電圧
Ｖｔｈ 閾値電圧

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10A】

【図10B】

【図11A】

【図11B】

【図12A】

【図12B】

【図12C】

【図13】

【図14A】

【図14B】

【国際調査報告】