再表2013-147276IP Force 特許公報全文掲載

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(19)【発行国】日本国特許庁(JP)
【公報種別】再公表特許(A1)
(11)【国際公開番号】WO/0
(43)【国際公開日】2013年10月3日
【発行日】2015年12月14日
(54)【発明の名称】縦型高耐圧半導体装置および縦型高耐圧半導体装置の製造方法
(51)【国際特許分類】
   H01L 29/78 20060101AFI20151117BHJP
   H01L 29/12 20060101ALI20151117BHJP
   H01L 29/739 20060101ALI20151117BHJP
【ＦＩ】
   H01L29/78 652H
   H01L29/78 652T
   H01L29/78 652F
   H01L29/78 655A
   H01L29/78 652C
【審査請求】未請求
【予備審査請求】未請求
【全頁数】21
【出願番号】特願2014-508244(P2014-508244)
(21)【国際出願番号】PCT/0/0
(22)【国際出願日】2013年3月29日
(31)【優先権主張番号】特願2012-81580(P2012-81580)
(32)【優先日】2012年3月30日
(33)【優先権主張国】JP
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IS,JP,KE,KG,KM,KN,KP,KR,KZ,LA,LC,LK,LR,LS,LT,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT,TZ,UA,UG,US,UZ,VC
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(71)【出願人】
【識別番号】301021533
【氏名又は名称】国立研究開発法人産業技術総合研究所
(74)【代理人】
【識別番号】100104190
【弁理士】
【氏名又は名称】酒井 昭徳
(72)【発明者】
【氏名】岩室 憲幸
(72)【発明者】
【氏名】原田 信介
(72)【発明者】
【氏名】星 保幸
(72)【発明者】
【氏名】原田 祐一
(57)【要約】
炭化珪素縦型ＭＯＳＦＥＴは、基板の表面に形成された低濃度の層に選択的に形成された第２の半導体層ベース層以外の表面層に形成された第１導電型のＮ打ち返し層（６）と、第１導電型のソース領域と第１導電型のＮ打ち返し層（６）とに挟まれた、第２導電型の第３の半導体層の表面露出部上の少なくとも一部に、ゲート絶縁膜を介して形成されたゲート電極層と、ソース領域と第３の半導体層との表面に共通に接触するソース電極を有しており、第２導電型半導体層の一部をＮ打ち返し層（６）の下の領域で結合する。これによって、ＳｉＣ等を半導体材料とした縦型ＳｉＣ−ＭＯＳＦＥＴの低オン抵抗を利用しつつ、高電圧印加時においても、ゲート電極を形成する酸化膜の破壊を防止して信頼性を向上させることができる。
【特許請求の範囲】
【請求項1】
第１導電型の半導体基板（１）と、
前記半導体基板（１）上に形成された第１導電型で前記半導体基板（１）よりも不純物濃度が低い第１の半導体層（２）と、
前記第１の半導体層（２）の表面に選択的に形成された第２導電型で第１の半導体層（２）よりも不純物濃度が高い第２の半導体層（３）と、
前記第１の半導体層（２）および前記第２の半導体層（３）の上に設けられた第２導電型のベース層（４）と、
前記ベース層（４）の表面層に選択的に形成された第１導電型ソース領域（７）と、
表面から前記ベース層（４）を貫通して前記第１の半導体層（２）に達するように形成された第１導電型のＮ打ち返し層（６）と、
前記ソース領域（７）と前記Ｎ打ち返し層（６）とに挟まれた前記ベース層（４）の表面露出部上の少なくとも一部にゲート絶縁膜（９）を介して設けられたゲート電極層（１０）と、
前記ソース領域（７）と前記ベース層（４）との表面に共通に接触するソース電極（１１）と、
前記半導体基板（１）の裏面に設けられたドレイン電極（１２）と、
を有する縦型高耐圧半導体装置であって、
前記第２の半導体層（３）の一部は、前記Ｎ打ち返し層（６）の下の領域で互いに結合されていることを特徴とする縦型高耐圧半導体装置。
【請求項2】
前記第２の半導体層（３）の一部が前記Ｎ打ち返し層（６）の下の領域で結合されている部分は、前記ベース層（４）と前記Ｎ打ち返し層（６）で形成されるＰＮ接合から離隔していることを特徴とする請求項１に記載の縦型高耐圧半導体装置。
【請求項3】
前記半導体基板（１）の半導体材料が炭化ケイ素であることを特徴とする請求項１または２に記載の縦型高耐圧半導体装置。
【請求項4】
前記半導体基板（１）の結晶学的面指数が（０００−１）に対して平行な面もしくは１０度以内に傾いた面であることを特徴とする請求項３に記載の縦型高耐圧半導体装置。
【請求項5】
前記半導体基板（１）の結晶学的面指数が（０００１）に対して平行な面もしくは１０度以内に傾いた面であることを特徴とする請求項４に記載の縦型高耐圧半導体装置。
【請求項6】
第１導電型の半導体基板（１）上に第１導電型で前記半導体基板（１）よりも不純物濃度が低い第１の半導体層（２）を形成する工程と、
前記第１の半導体層（２）の表面に、第２導電型で第１の半導体層（２）よりも不純物濃度が高い第２の半導体層（３）をイオン注入法により選択的に形成する工程と、
前記第１の半導体層（２）および前記第２の半導体層（３）の上に、エピタキシャル成長法により第２導電型のベース層（４）を形成する工程と、
前記ベース層（４）の表面層に選択的に形成された第１導電型ソース領域（７）と、表面から前記ベース層（４）を貫通して前記第１の半導体層（２）に達する第１導電型のＮ打ち返し層（６）と、をイオン注入法により形成する工程と、
を含み、
前記第２の半導体層（３）を形成する工程は、前記第２の半導体層（３）の一部が、前記Ｎ打ち返し層（６）の下の領域で互いに結合されるように形成することを特徴とする縦型高耐圧半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、高耐圧大電流を制御できるパワー半導体装置、特にワイドバンドギャップ材料のひとつである炭化ケイ素を半導体として用いた縦型高耐圧ＭＯＳＦＥＴ装置ならびにＩＧＢＴ
【背景技術】
【0002】
従来、高耐圧、大電流を制御するパワー半導体素子（パワーデバイス）の材料として、シリコン（Ｓｉ）単結晶が用いられている。パワー半導体素子にはいくつかの種類があり、現状は用途に合わせて使い分けられている。パワー半導体素子のうち、例えばバイポーラトランジスタやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）は、電流密度は多く取れるものの、高速でのスイッチングが難しい。具体的には、たとえば、バイポーラトランジスタは数ｋＨｚ程度の周波数が使用限界であって、ＩＧＢＴは２０ｋＨｚ程度の周波数が使用限界である。一方、パワー半導体素子のうち、例えばパワーＭＯＳＦＥＴは、大電流には対応できないものの、数ＭＨｚ程度の周波数までの高速で使用することができる。
【0003】
市場では、より大電流に対応可能であって、かつ、高速性を兼ね備えたパワー半導体素子への要求が強い。このため、ＩＧＢＴやパワーＭＯＳＦＥＴの改良に力が注がれ、現在では、ほぼ材料限界に近いところまで開発が進んできている。
【0004】
図１は、一般的なＭＯＳＦＥＴの断面構造を示す説明図である。図１においては、大電流に対応可能であって、かつ、高速性を兼ね備えたパワーデバイスとして代表的（一般的）なＭＯＳＦＥＴの断面構造を示している。図１において、基板ａのおもて面側には、エピタキシャル形成された低濃度のＮ-ドリフト層ｂが設けられている。低濃度のＮ-ドリフト層ｂのおもて面側の表面層には、さらにＰベース層ｃが形成されている。Ｐベース層ｃのおもて面側の表面層には、高濃度のＮ+ソース層ｄが選択的に形成されている。Ｎ-ドリフト層ｂ、Ｐベース層ｃ、ならびに、高濃度のＮ+ソース層ｄの上には、ゲート絶縁膜ｅを介してゲート電極ｆが形成されている。基板ａの裏面側には、ドレイン電極ｇが形成されている。
【0005】
さらに、近年では、超接合型のＭＯＳＦＥＴが注目を浴びている。図２、図３および図４は、従来のシリコン超接合ＭＯＳＦＥＴの断面構造を示す説明図である。図２〜４においては、超接合型ＭＯＳＦＥＴとして代表的な素子の断面構造を示している。超接合型ＭＯＳＦＥＴは、たとえば、藤平らが１９９７年にこの理論を発表し（下記非特許文献１を参照。）、１９９８年にＤｅｂｏｙらによってＣｏｏｌＭＯＳＦＥＴとして製品化されたことが知られている（下記非特許文献２を参照。）。これらの超接合型ＭＯＳＦＥＴは、Ｎ-ドリフト層に縦方向にＰ層を柱状構造に形成することで、ソース・ドレイン間の耐圧特性を劣化させることなくオン抵抗を格段に向上させることができる。
【0006】
また、パワー半導体素子の観点からの材料検討も行われている。たとえば、Ｓｈｅｂｎａｉらが報告しているように、低オン電圧、高速・高温特性に優れた素子であることから、ＳｉＣが、次世代のパワー半導体素子として近年特に注目を集めている（下記非特許文献３を参照。）。
【0007】
ＳｉＣが次世代のパワー半導体素子として注目を集めている背景には、ＳｉＣが化学的に非常に安定な材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用できることが挙げられる。また、ＳｉＣが次世代のパワー半導体素子として注目を集めている背景には、最大電界強度がＳｉより１桁以上大きいことが挙げられる。
【0008】
ＳｉＣは、Ｓｉにおける材料限界を超える可能性が大きいため、パワー半導体、特にＭＯＳＦＥＴとして、今後の伸長が大きく期待される。特に、ＳｉＣは、そのオン抵抗が小さいことが期待されており、たとえば、高耐圧特性を維持したままより一層の低オン抵抗を有する縦型ＳｉＣ−ＭＯＳＦＥＴが期待できる。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】米国特許第７９２３３２０号明細書
【非特許文献】
【0010】
【非特許文献1】Ｆｕｊｉｈｉｒａ ｅｔ ａｌ，ＪＪＡＰ ｖｏｌ．３６ Ｐａｒｔ１ ｎｏ．１０，ＰＰ．６２５４，１９９７年
【非特許文献2】Ｄｅｂｏｙ ｅｔ ａｌ，ＩＥＥＥ ＩＥＤＭ １９９８，ＰＰ．６８３
【非特許文献3】Ｓｈｅｎａｉ，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ（Ｖｏｌ．３６，Ｐ．１８１１），１９８９年
【発明の概要】
【発明が解決しようとする課題】
【0011】
このように形成されたＳｉＣ−ＭＯＳＦＥＴは、低オン抵抗で高速スイッチングが可能であるため、スイッチングデバイスとして活用されることが期待されている。具体的には、ＳｉＣ−ＭＯＳＦＥＴは、低オン抵抗で高速スイッチングが可能な素子として、モータコントロール用インバータや無停電電源装置（ＵＰＳ）などの電力変換装置に活用されることが期待されている。
【0012】
ＳｉＣは、ワイドバンドギャップ半導体材料であるために、前述のようにその破壊電界強度がＳｉの約１０倍と高く、オン抵抗が十分小さくなることが期待される。一方、半導体の破壊電界強度が約１０倍高くなるため、特に高電圧印加時の酸化膜への電界の負荷がＳｉ素子に比べて大きくなる。このため、酸化膜に大きな電界が加わる前にＳｉの破壊電界強度に達するためＳｉを用いたパワーデバイスでは問題にならなかったことが、半導体の破壊電界強度がきわめて高いＳｉＣを用いたパワーデバイスにおいては問題となり、酸化膜が先に破壊してしまうことが懸念される。
【0013】
具体的には、図１に示すＳｉＣ−ＭＯＳＦＥＴのゲート絶縁膜（酸化膜）ｅに大きな電界強度が印加されることになり、ゲート電極ｆを形成する酸化膜が破壊するなどして、ＳｉＣ−ＭＯＳＦＥＴに対する信頼性に大きな問題が生じる可能性がある。このような不具合は、ＳｉＣ−ＭＯＳＦＥＴだけでなく、ＳｉＣ−ＩＧＢＴにもいえることである。このような不具合に関しては、たとえば特許文献１にも、ＳｉＣ−ＭＯＳＦＥＴにおけるゲート酸化膜への電界強度に注意を要する記述があるが、ＳｉＣは、Ｓｉにおける材料限界を超える可能性が大きいことから、パワー半導体用途、特にＭＯＳＦＥＴでは今後の伸長が大きく期待されており、改良が期待されている。
【0014】
この発明は、上述した従来の問題を解決するため、ＳｉＣ等を半導体材料とした縦型ＳｉＣ−ＭＯＳＦＥＴにおいて、その低オン抵抗特性を利用しつつ、高電圧印加時においても、ゲート電極を形成する酸化膜の破壊を防止することにより信頼性を向上させた上で、ＳｉＣの低オン抵抗を発揮できる縦型高耐圧半導体装置および縦型高耐圧半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0015】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる縦型高耐圧半導体装置は、次の特徴を有する。第１導電型の半導体基板（１）上に形成された第１導電型で前記半導体基板（１）よりも不純物濃度が低い第１の半導体層（２）が形成され、前記第１の半導体層（２）の表面に第２導電型で第１の半導体層（２）よりも不純物濃度が高い第２の半導体層（３）が選択的に形成されている。前記第１の半導体層（２）および前記第２の半導体層（３）の上に第２導電型のベース層（４）が設けられ、前記ベース層（４）の表面層に第１導電型ソース領域（７）が選択的に形成されている。表面から前記ベース層（４）を貫通して前記第１の半導体層（２）に達するように第１導電型のＮ打ち返し層（６）が形成されている。前記ソース領域（７）と前記Ｎ打ち返し層（６）とに挟まれた前記ベース層（４）の表面露出部上の少なくとも一部にゲート絶縁膜（９）を介して設けられたゲート電極層（１０）と、前記ソース領域（７）と前記ベース層（４）との表面に共通に接触するソース電極（１１）と、前記半導体基板（１）の裏面に設けられたドレイン電極（１２）と、を有している。そして、前記第２の半導体層（３）の一部は、前記Ｎ打ち返し層（６）の下の領域で互いに結合されている。
【0016】
この発明にかかる縦型高耐圧半導体装置は、上述した発明において、前記第２の半導体層（３）の一部が前記Ｎ打ち返し層（６）の下の領域で結合されている部分は、前記ベース層（４）と前記Ｎ打ち返し層（６）で形成されるＰＮ接合から離隔していることを特徴とする。
【0017】
この発明にかかる縦型高耐圧半導体装置は、上述した発明において、前記半導体基板（１）の半導体材料が炭化ケイ素であることを特徴とする。
【0018】
この発明にかかる縦型高耐圧半導体装置は、上述した発明において、前記半導体基板（１）の結晶学的面指数が（０００−１）に対して平行な面もしくは１０度以内に傾いた面であることを特徴とする。
【0019】
この発明にかかる縦型高耐圧半導体装置は、上述した発明において、前記半導体基板（１）の結晶学的面指数が（０００１）に対して平行な面もしくは１０度以内に傾いた面であることを特徴とする。
【0020】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる縦型高耐圧半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板（１）上に第１導電型で前記半導体基板（１）よりも不純物濃度が低い第１の半導体層（２）を形成する工程を行う。次いで、前記第１の半導体層（２）の表面に、第２導電型で第１の半導体層（２）よりも不純物濃度が高い第２の半導体層（３）をイオン注入法により選択的に形成する工程と、前記第１の半導体層（２）および前記第２の半導体層（３）の上に、エピタキシャル成長法により第２導電型のベース層（４）を形成する工程とを行う。さらに、前記ベース層（４）の表面層に選択的に形成された第１導電型ソース領域（７）と、表面から前記ベース層（４）を貫通して前記第１の半導体層（２）に達する第１導電型のＮ打ち返し層（６）と、をイオン注入法により形成する工程を行う。そして、前記第２の半導体層（３）を形成する工程は、前記第２の半導体層（３）の一部が、前記Ｎ打ち返し層（６）の下の領域で互いに結合されるように形成する。
【0021】
なお、例えばＭＯＳＦＥＴの場合は基板の導電型をＮ型とし、ＩＧＢＴの場合はＮ型の基板の裏面にＰ型のコレクタ層をエピタキシャル成長又はイオン注入等の技術で形成すればよい。
【発明の効果】
【0022】
この発明にかかる縦型高耐圧半導体装置および縦型高耐圧半導体装置の製造方法によれば、ＳｉＣ等を半導体材料とした縦型ＳｉＣ−ＭＯＳＦＥＴにおいて、その低オン抵抗特性を利用しつつ、高電圧印加時においても、ゲート電極を形成する酸化膜の破壊を防止することにより信頼性を向上させた上で、ＳｉＣの低オン抵抗を発揮できるという効果を奏する。
【図面の簡単な説明】
【0023】
【図1】図１は、一般的なＭＯＳＦＥＴの断面構造を示す説明図である。
【図2】図２は、従来のシリコン超接合ＭＯＳＦＥＴの断面構造を示す説明図である。
【図3】図３は、従来のシリコン超接合ＭＯＳＦＥＴの断面構造（マルチエピ法）を示す説明図である。
【図4】図４は、従来のシリコン超接合ＭＯＳＦＥＴの断面構造（トレンチ埋め込み法）を示す説明図である。
【図5】図５は、実施例１のＳｉＣ−ＭＯＳＦＥＴの各製造工程における断面図であり、図５（ａ）はＰ+層を結合していない部分、図５（ｂ）はＰ+層を結合している部分の断面図を示している。
【図6】図６は、実施例１のＳｉＣ−ＭＯＳＦＥＴにおけるＰ+層とセルの配置を表す平面図である。
【図7】図７は、従来技術と対比した実施例１のＰ+層の連結状態を示す説明図である。
【図8】図８は、本発明にかかる実施例のＳｉＣ−ＭＯＳＦＥＴと、Ｐ+層を連結させていない従来のＳｉＣ−ＭＯＳＦＥＴとの特性比較評価結果を示す説明図である。
【図9】図９は、ＳｉＣ−ＭＯＳＦＥＴの素子耐圧と、Ｎ打ち返し層６の幅を変えた時の実測結果を示す説明図である。
【図10】図１０は、実施例１の負荷短絡耐量試験結果を示す説明図である。
【図11】図１１は、実施例１のＳｉＣ−ＭＯＳＦＥＴのターンオフ破壊耐量評価結果を示す説明図である。
【図12】図１２は、実施例３のＳｉＣ−ＭＯＳＦＥＴにおけるＰ+層３とセルの配置を表す平面図である。
【図13】図１３は、実施例１のＳｉＣ−ＭＯＳＦＥＴのターンオフスイッチング波形を示す説明図である。
【図14】図１４は、実施例１のＳｉＣ−ＭＯＳＦＥＴのターンオンスイッチング波形を示す説明図である。
【発明を実施するための形態】
【0024】
（実施例１）
以下、本発明の実施例１について、図５を参照して説明する。図５は、実施例１のＳｉＣ−ＭＯＳＦＥＴの各製造工程における断面図であり、図５（ａ）はＰ+層を結合していない部分、図５（ｂ）はＰ+層（ＩＧＢＴの場合は、Ｐ+基板）を結合している部分の断面図を示している。本実施例１においては、縦型プレーナーゲートＭＯＳＦＥＴとして、半導体材料として炭化ケイ素（ＳｉＣ）を用い、素子耐圧１２００ＶのＭＯＳＦＥＴを例に挙げて説明する。
【0025】
図５において、実施例１のＳｉＣ−ＭＯＳＦＥＴは、半導体基板として、Ｎ型ＳｉＣ半導体基板１を用いる。実施例１では、不純物として窒素を２×１０19ｃｍ-3程度含む、低抵抗のＮ型ＳｉＣ半導体基板１によって、この発明にかかる半導体基板を実現することができる。
【0026】
実施例１のＳｉＣ−ＭＯＳＦＥＴの製造に際しては、まず、Ｎ型ＳｉＣ半導体基板１の結晶学的面指数が（０００−１）に対して４度程度傾いた面の上に、たとえば、窒素を１.０×１０16ｃｍ-3程度含むＮ型ＳｉＣ層２を、１０μｍ程度エピタキシャル成長させる。Ｎ型のＳｉＣ半導体基板１の上にエピタキシャル成長させたＮ型ＳｉＣ層２によって、第１の半導体層を実現することができる。Ｎ型ＳｉＣ層２は、Ｎ型ＳｉＣ半導体基板１のおもて面側に形成する。
【0027】
つぎに、Ｎ型ＳｉＣ半導体基板１の上にエピタキシャル成長させたＮ型ＳｉＣ層（第１の半導体層）２の上に、イオン注入法により、Ｐ+層３を形成する。Ｐ+層（第２の半導体層）３は、たとえば、幅１３μｍであって、深さ０.５μｍとする。Ｐ+層３の形成に際しては、たとえば、アルミニウムをイオンとして用いる。また、Ｐ+層３の形成に際しての不純物濃度は、たとえば、１.０×１０18ｃｍ-3となるようにドーズ量を設定する。
【0028】
図６は、実施例１のＳｉＣ−ＭＯＳＦＥＴにおけるＰ+層３とセルの配置を表す平面図である。Ｐ+層３の形成に際しては、後に述べるＮ打ち返し層６の下で、Ｐ+層３の一部を、連結部１３により互いに結合する。Ｐ+層３は、後述するＰベース層４とＮ打ち返し層６とのＰＮ接合部から遠い部分で、Ｐ+層３の一部を、連結部１３により互いに結合する（図６参照）。Ｐ+層３の一部であってＮ打ち返し層６の下の領域で結合されている部分は、Ｐベース層４とＮ打ち返し層６とによって形成されるＰＮ接合から離隔している。
【0029】
図６に示すように、本実施例１では６角形セルパターンにて作成する場合について説明したが、４角形セルパターンなどにて形成しても問題ない。実施例１のＳｉＣ−ＭＯＳＦＥＴにおいて、結合していないところのＰ+層３間の距離は、２μｍとする。
【0030】
Ｐ+層３を形成した後は、Ｐ+層３ならびにＮ型ＳｉＣ層２上に、Ｐベース層４を形成する。Ｐベース層４は、エピタキシャル成長法により、０.５μｍ厚となるように形成する。Ｐベース層４の形成に際しては、たとえば、アルミニウムを不純物とし、不純物濃度は２.０×１０16ｃｍ-3となるようにする。Ｐベース層４は、第２導電型であって、不純物濃度が比較的低く設定されている。Ｐベース層４の不純物濃度は、Ｐ+層３の不純物濃度よりも低く設定されている。
【0031】
その後、Ｎ打ち返し層６として、窒素イオンをＰベース層４に選択的に注入し、Ｎ+ソース層（第１導電型ソース領域）７、Ｐ+コンタクト層８をＰベース層４内に選択的に形成する。窒素イオンは、５.０×１０16ｃｍ-3であって、深さ１.５μｍ、幅２.０μｍになるように、Ｐベース層４に選択的に注入する。Ｐベース層４内にＮ+ソース層７、Ｐ+コンタクト層８を選択的に形成した後、活性化アニールを実施する。たとえば、活性化アニールの熱処理温度は１６２０℃とし、熱処理時間は２分とする。
【0032】
図７は、従来技術と対比した実施例１のＰ+層の連結状態を示す説明図である。図７においては、Ｎ打ち返し層６として、Ｎ+ソース層７、Ｐ+コンタクト層８をＰベース層４内に選択的に形成する際にイオン注入される領域を、従来技術と対比して示す。従来技術においては、図７（ａ）に示されるように、６角形状のセルであるＰ+層は互いに分離しているのに対し、本実施例１では、図７（ｂ）に示されるように、６角形状のセルであるＰ+層３のそれぞれは、各頂点において隣接する２つの他のＰ+層３と互いに結合される。すなわち、本実施例１では、図７（ｂ）に示されるように、Ｐ+層３のそれぞれが互いに連結されるようなマスクを用いて、Ｐ+層３としてアルミイオンを注入する。
【0033】
その後、１００ｎｍの厚さのゲート絶縁膜（酸化膜）９を熱酸化によって形成し、水素雰囲気中にて１０００℃付近でアニールする。そして、リンがドープされた多結晶Ｓｉ層をゲート電極１０として形成しパターニングする。ゲート電極１０は、Ｎ+ソース層７とＮ打ち返し層６とに挟まれたＰベース層４の表面露出部上の少なくとも一部に、ゲート絶縁膜９を介して設けられる。
【0034】
ゲート電極１０を形成した後、リンガラスを１.０μｍ厚で成膜しパターニングした後、熱処理をおこなって層間絶縁膜１４を形成する。そして、層間絶縁膜１４を形成した後、表面にスパッタ法にて１％Ｓｉを含んだアルミニウムを厚さ５μｍで成膜し、ソース電極１１を形成する。
【0035】
さらに、Ｎ型ＳｉＣ半導体基板１の裏面側にニッケルを成膜し、９７０℃で熱処理をおこなった後、Ｔｉ／Ｎｉ／Ａｕを成膜し、ドレイン電極１２を形成する。その後、表面に保護膜を付加することによって実施例１のＳｉＣ−ＭＯＳＦＥＴは完成する。
【0036】
図８は、本発明にかかる実施例のＳｉＣ−ＭＯＳＦＥＴと、Ｐ+層を連結させていない従来のＳｉＣ−ＭＯＳＦＥＴとの特性比較評価結果を示す説明図である。図８においては、のようにして作成したＳｉＣ−ＭＯＳＦＥＴの電気特性の測定結果を示している。なお、測定に用いたチップサイズは３ｍｍ角であり、活性面積は５.２７ｍｍ2であり、定格電流は２５Ａである。
【0037】
図８に示すように、実施例１のＳｉＣ−ＭＯＳＦＥＴは、オン抵抗（ＲｏｎＡ）は２.８０ｍΩｃｍ2であり、十分低い値を示している。また、実施例１のＳｉＣ−ＭＯＳＦＥＴは、初期の素子耐圧が１４５０Ｖであり、１２００Ｖ素子として十分良好な特性を示している。
【0038】
比較のために、Ｐ+層３をまったく結合させないようにして作成したＳｉＣ−ＭＯＳＦＥＴを測定したところ、オン抵抗は同等の２.８０ｍΩｃｍ2と十分低い値を示したが、ソース・ドレイン間に８８０Ｖを印加したところで、ゲート酸化膜が破壊してしまった。このことから、本発明にかかる実施例１のＳｉＣ−ＭＯＳＦＥＴは、十分な素子耐圧を維持しながら、極めて小さいオン抵抗を示していることが分かる。
【0039】
本発明は、Ｐベース層４をつなげるのではなく、Ｐ+層３をつなげるので、表面蓄積層は残ることになり、その結果、オン抵抗は十分低くできるのである。これを検証するため、Ｐ+層３ではなくＰベース層４をつなげた素子を試作して特性を評価した結果、耐圧は１４４０Ｖと変わらないもののオン抵抗が５．０ｍΩｃｍ2と約５０％も劣化してしまう。
【0040】
図９は、ＳｉＣ−ＭＯＳＦＥＴの素子耐圧と、Ｎ打ち返し層６の幅を変えた時の実測結果を示す説明図である。図９においては、実施例１におけるＳｉＣ−ＭＯＳＦＥＴと比較のために作成したＰ+層３を全く結合させないＳｉＣ−ＭＯＳＦＥＴの素子耐圧と、Ｎ打ち返し層６の幅とを変えた場合の実測結果を示している。各素子（ＳｉＣ−ＭＯＳＦＥＴ）における各層の濃度および厚さは前述と同様とした。
【0041】
図９に示す結果から明らかなように、本発明にかかる実施例１のＳｉＣ−ＭＯＳＦＥＴは、１２００Ｖデバイスとして十分な耐圧特性である１４００Ｖ以上の高耐圧特性を実現していることが分かる。また、図９に示す結果から明らかなように、本発明にかかる実施例１のＳｉＣ−ＭＯＳＦＥＴの方が、比較のために作成したＰ+層３を全く結合させないＳｉＣ−ＭＯＳＦＥＴと比較して、十分な耐圧特性を実現していることが分かる。
【0042】
なお、この時のオン抵抗は、両条件とも同一であった。比較のために用いたＳｉＣ−ＭＯＳＦＥＴで本実施例１と同等の１４００Ｖ以上の高耐圧特性を満足させるには、Ｐ+層３の間の距離を１.０μｍ以下にし、かつＮ打ち返し濃度を５分の１まで低減させなくてはならないことが分かった。その時のオン抵抗は１０.８０ｍΩｃｍ2と極めて高い値を示し、本実施例１によってオン抵抗と素子耐圧特性が同時に改善されることが確認できた。
【0043】
つぎに、実施例１の負荷加短絡耐量試験結果について説明する。図１０は、実施例１の負荷短絡耐量試験結果を示す説明図である。負荷短絡耐量試験においては、電源電圧を直接ソース―ドレイン間に印加し、その状態でゲート電極にＶｇ＝２０Ｖの電圧を印加し、何μｓｅｃ破壊しないかを評価した。電源電圧Ｖｄｓ＝８００Ｖとし、測定温度は１７５℃とした。図１０においては、負荷短絡耐量試験における測定波形の概略図を示している。図１０に示した結果から明らかなように、最大電流が素子定格の５倍である２５０Ａを導通しても破壊せず、さらに１５μｓｅｃでも破壊しないという十分な特性を示した。
【0044】
図１１は、実施例１のＳｉＣ−ＭＯＳＦＥＴのターンオフ破壊耐量評価結果を示す説明図である。実施例１のＳｉＣ−ＭＯＳＦＥＴのターンオフ耐量を評価したところ、図１１に示されるように、ソース・ドレイン間電圧は１６５０Ｖにクランプされ（図１１中のＶｄｓｃｌａｍｐ）、破壊することなく１００Ａ（定格電流の４倍）を１５０℃にてオフできることを確認した。このことから、本発明にかかる実施例１のＳｉＣ−ＭＯＳＦＥＴは、低オン抵抗を実現し、かつ負荷短絡耐量およびターンオフ耐量が極めて大きい素子であるということができる。
【0045】
比較のために作成したＳｉＣ−ＭＯＳＦＥＴの耐量を評価したところ、図８に示すように、素子耐圧が十分でないために負荷短絡耐量、ターンオフ耐量とも本実施例１の素子に大きく劣る結果となった。
【0046】
なお、Ｎ型ＳｉＣ半導体基板１の結晶学的面指数が（０００−１）に対して０度、２度、８度、１０度傾いた面上に同様に成膜し、作成した素子についても素子評価をおこなったところ、特性の変化はほとんどなく良好であった。
【0047】
図１３は、実施例１のＳｉＣ−ＭＯＳＦＥＴのターンオフスイッチング波形を示す説明図であり、（ａ）は室温状態、（ｂ）は２００℃での測定結果である。図１４は、実施例１のＳｉＣ−ＭＯＳＦＥＴのターンオンスイッチング波形を示す説明図であり、（ａ）は室温状態、（ｂ）は２００℃での測定結果である。
【0048】
（実施例２）
つぎに、この発明にかかる実施例２について説明する。実施例２においては、実施例１と同様の製造工程により作製した、１２００Ｖ・２５ＡのＭＯＳＦＥＴを例にして説明する。実施例２においては、Ｎ型ＳｉＣ半導体基板１の結晶学的面指数が（０００１）に対して４度程度傾いた面の上に、窒素を１.８×１０16ｃｍ-3程度含むＮ型ＳｉＣ層２を１０μｍ程度エピタキシャル成長させた。実施例２において、Ｎ型ＳｉＣ層２以外を形成する工程やセル構造については、上述した実施例１とすべて同一であるため、説明を省略する。
【0049】
実施例２のＳｉＣ−ＭＯＳＦＥＴのオン抵抗は、図８に示される結果から明らかなように、実施例１のＳｉＣ−ＭＯＳＦＥＴのオン抵抗に対して５５％ほど増加するものの、通常のＳｉＣ−ＭＯＳＦＥＴに対しては十分低いオン抵抗特性を示していることがわかる。なお、Ｎ型ＳｉＣ半導体基板１の結晶学的面指数が（０００１）に対して０度、２度、８度、１０度傾いた面上に同様に成膜し、作成した素子についても素子評価をおこなったところ、特性の変化はほとんどなく良好であった。
【0050】
（実施例３）
つぎに、この発明にかかる実施例３について説明する。実施例３においては、実施例１と同様の製造工程により作製した、１２００Ｖ・２５ＡのＭＯＳＦＥＴを例にして説明する。実施例３においては、Ｎ型ＳｉＣ半導体基板１の結晶学的面指数が（０００−１）に対して４度程度傾いた面の上に、窒素を１.８×１０16ｃｍ-3程度含むＮ型ＳｉＣ層２を、１０μｍ程度エピタキシャル成長させた。
【0051】
図１２は、実施例３のＳｉＣ−ＭＯＳＦＥＴにおけるＰ+層３とセルの配置を表す平面図である。実施例３においては、Ｎ型ＳｉＣ層２をストライプセルパターンで設計した。このため、Ｐ+層３は、図１２に示すような構造でＰ+層３を結合させた配置とされている。Ｐ+層３は、Ｎ打ち返し層６およびＰベース層４の下において結合している。実施例３において、Ｎ型ＳｉＣ層２以外を形成する工程については、上述した実施例１、２とすべて同一であるため、説明を省略する。
【0052】
実施例３のＳｉＣ−ＭＯＳＦＥＴのオン抵抗は、図８に示される結果から明らかなように、実施例１のＳｉＣ−ＭＯＳＦＥＴのオン抵抗に対して１０％ほど増加するものの、通常のＳｉＣ−ＭＯＳＦＥＴに対しては十分低いオン抵抗特性と高耐圧特性を示していることがわかる。
【0053】
（実施例４）
つぎに、この発明にかかる実施例４について説明する。実施例４においては、まず、半導体基板１としてＮ型ＳｉＣ半導体基板を用意する。実施例４では、不純物として窒素を２×１０19ｃｍ-3程度含む低抵抗Ｎ型ＳｉＣ半導体基板１を半導体基板とする。実施例４においては、Ｎ型ＳｉＣ半導体基板１の結晶学的面指数が（０００−１)に対して４度程度傾いた面の上に、たとえば、窒素を１.８×１０16ｃｍ-3程度含むＮ型ＳｉＣ層２を、１０μｍ程度エピタキシャル成長させる。
【0054】
つぎに、Ｎ型ＳｉＣ半導体基板１の上にエピタキシャル成長させたＮ型ＳｉＣ層２の上に、エピタキシャル法により、Ｐ+層（第２の半導体層）３を形成する。Ｐ+層３は、たとえば、幅１３μｍであって、厚さ０.５μｍとする。Ｐ+層３の形成に際しては、たとえば、アルミニウムを不純物イオンとして用いる。また、Ｐ+層３の形成に際しての不純物濃度は、１.０×１０18ｃｍ-3となるようにドーズ量を設定する。
【0055】
また、Ｎ打ち返し層６を形成する際は、実施例１と同様に、Ｐ+層３の一部をたがいに結合するようにする（図６を参照）。本実施例では６角形セルパターンにて作成したが、４角形セルなどでも問題ない。また、結合していないところのＰ+層３間の距離は、たとえば、２μｍとする。
【0056】
Ｐ+層３を形成した後は、Ｐ+層３ならびにＮ型ＳｉＣ層２上に、Ｐベース層４を形成する。Ｐベース層４は、エピタキシャル成長法により、０.５μｍ厚となるように形成する。Ｐベース層４の形成に際しては、たとえば、アルミニウムを不純物とし、不純物濃度は２.０×１０16ｃｍ-3となるようにする。
【0057】
その後、Ｎ打ち返し層６として、窒素イオンをＰベース層４に選択的に注入し、Ｎ+ソース層７、Ｐ+コンタクト層８をＰベース層４内に選択的に形成する。なお、Ｎ打ち返し層６の濃度、厚さ、幅は実施例１と同じとする。Ｐベース層４内にＮ+ソース層７、Ｐ+コンタクト層８を選択的に形成した後、活性化アニールを実施する。たとえば、活性化アニールの熱処理温度は１６２０℃とし、熱処理時間は２分とする。
【0058】
その後、１００ｎｍの厚さのゲート絶縁膜９を熱酸化によって形成し、水素雰囲気中にて１０００℃付近でアニールする。そして、リンがドープされた多結晶Ｓｉ層をゲート電極１０として形成しパターニングする。ゲート電極１０は、Ｎ＋ソース層７とＮ打ち返し層６とに挟まれたＰベース層４の表面露出部上の少なくとも一部に、ゲート絶縁膜９を介して設けられる。
【0059】
ゲート電極１０を形成した後、リンガラスを１.０μｍ厚で成膜しパターニングした後、熱処理をおこなって層間絶縁膜１４を形成する。そして、層間絶縁膜１４を形成した後、表面にスパッタ法にて１％Ｓｉを含んだアルミニウムを厚さ５μｍで成膜し、ソース電極１１を形成する。
【0060】
さらに、Ｎ型のＳｉＣ半導体基板１の裏面側にニッケルを成膜し、９７０℃で熱処理をおこなった後、Ｔｉ／Ｎｉ／Ａｕを成膜し、ドレイン電極１２を形成する。その後、表面に保護膜を付加することによって実施例４のＳｉＣ−ＭＯＳＦＥＴは完成する。
【0061】
このようにして作製した実施例４のＳｉＣ−ＭＯＳＦＥＴの電気特性は、図８の表に示した測定結果から明らかなように、オン抵抗(ＲｏｎＡ)は、２.８５ｍΩｃｍ2と十分低い値を示している。また、実施例４のＳｉＣ−ＭＯＳＦＥＴは、初期の素子耐圧が１４５５Ｖであり、１２００Ｖ素子として十分良好な特性を示している。
【0062】
なお、前記Ｎ型半導体基板１の結晶学的面指数が（０００−１）に対して０度、２度、８度、１０度傾いた面上に同様に成膜し、作成した素子についても素子評価をおこなったところ、特性の変化はほとんどなく良好であった。チップサイズは３ｍｍ角であり、活性面積は５.２７ｍｍ2であり、定格電流は２５Ａである。
【0063】
（実施例５）
つぎに、この発明にかかる実施例５について説明する。実施例５においては、実施例４と同様の製造工程により作製した、１２００Ｖ・２５ＡのＭＯＳＦＥＴを例にして説明する。実施例５においては、Ｎ型ＳｉＣ半導体基板１の結晶学的面指数が（０００１）に対して４度程度傾いた面の上に、窒素を１.８×１０16ｃｍ-3程度含むＮ型ＳｉＣ層２を１０μｍ程度エピタキシャル成長させた。その他の工程は、実施例４とすべて同一とする。
【0064】
実施例５のＳｉＣ−ＭＯＳＦＥＴのオン抵抗は、図８に示される結果から明らかなように、実施例４のＳｉＣ−ＭＯＳＦＥＴのオン抵抗に対し、５０％ほど増加するものの、通常のＳｉＣ−ＭＯＳＦＥＴに対しては十分低いオン抵抗特性を示していることがわかる。なお、Ｎ型ＳｉＣ半導体基板１の結晶学的面指数が（０００１）に対して０度、２度、８度、１０度傾いた面上に同様に成膜して作製した素子についても素子評価をおこなったところ、特性の変化はほとんどなく良好であった。
【0065】
また、実施例１〜５で作成したＳｉＣ−ＭＯＳＦＥＴのスイッチング損失評価をおこなったところ、図８に示すように、ターンオン、ターンオフ損失とも、同一定格のＳｉ−ＩＧＢＴ（１２００Ｖ・２５Ａ）に対し、６０％以上もの低減が図られていることを確認した。
【0066】
上述した各実施例１〜５においては、本発明をＭＯＳＦＥＴ（ＳｉＣ−ＭＯＳＦＥＴ）に適用した例について説明したが、本発明はＭＯＳＦＥＴに適用することに限らない。本発明は、ＭＯＳＦＥＴとは異なる導電型の半導体基板を用いたＩＧＢＴにも適用することができる。すなわち、各実施例においては第１導電型をＮ型とし、第２導電型をＰ型としたが、本発明は第１導電型をＰ型とし、第２導電型をＮ型としても同様に成り立つ。
【0067】
以上説明したように、本発明のＭＯＳＦＥＴは、第１導電型の半導体基板としてのＮ型ＳｉＣ半導体基板１と、Ｎ型ＳｉＣ半導体基板１上に形成された第１導電型でＮ型ＳｉＣ半導体基板１よりも不純物濃度が低い第１の半導体層としてのＮ型ＳｉＣ層２と、Ｎ型ＳｉＣ層２の表面に選択的に形成された第２導電型でＮ型ＳｉＣ層２よりも不純物濃度が高い第２の半導体層としてのＰ＋層３と、Ｎ型ＳｉＣ層２およびＰ+層３の上に設けられた第２導電型のベース層としてのＰベース層４と、Ｐベース層４の表面層に選択的に形成された第１導電型ソース領域としてのＮ+ソース層７と、表面からＰベース層４を貫通してＮ型ＳｉＣ層２に達するように形成された第１導電型のＮ打ち返し層６と、Ｎ+ソース層７とＮ打ち返し層６とに挟まれたＰベース層４の表面露出部上の少なくとも一部にゲート絶縁膜９を介して設けられたゲート電極層としてのゲート電極１０と、Ｎ+ソース層７とＰベース層４との表面に共通に接触するソース電極１１と、Ｎ型ＳｉＣ半導体基板１の裏面に設けられたドレイン電極１２と、を有する縦型高耐圧半導体装置としてのＳｉＣ−ＭＯＳＦＥＴであって、Ｐ+層３の一部は、Ｎ打ち返し層６の下の領域で互いに結合されていることを特徴としている。
【0068】
本発明にかかる実施例のＳｉＣ−ＭＯＳＦＥＴによれば、低濃度のＮ型半導体層であるＮ型ＳｉＣ層２ならびにＮ打ち返し層６の領域の不純物濃度を大きく上げて、オン抵抗を十分下げても、または、Ｐ+層３の間ならびにＰベース層４の間の距離を広げてオン抵抗を十分下げても、ソース・ドレイン間に高電圧を印加した場合でも(ソースが０Ｖ、ドレインに＋電圧を印加)、Ｎ打ち返し層の領域６の上のゲート絶縁膜９に大きな電界がかからない。これにより、十分な素子耐圧を保持することができる。これは空乏層がＰ+層３に沿って横方向に広がりやすくなるためである。
【0069】
その結果、Ｎ型ＳｉＣ層２ならびにＮ打ち返し層６の領域の不純物濃度を、従来ＭＯＳＦＥＴよりも高く設定しても、空乏層が広がりやすい設計なので、Ｐ+層３の間ならびにＰベース層４の間の距離を広げて素子耐圧を十分保ちつつオン抵抗を小さくすることができる。
【0070】
このように、本発明にかかる実施例のＳｉＣ−ＭＯＳＦＥＴ（あるいはＩＧＢＴ構造）によれば、ＳｉＣ等を半導体材料とした縦型ＳｉＣ−ＭＯＳＦＥＴにおいて、その低オン抵抗特性を利用しつつ、高電圧印加時においても、ゲート電極１０を形成する酸化膜の破壊を防止することにより信頼性を向上させた上で、ＳｉＣの低オン抵抗を発揮できる。
【0071】
さらに、本発明にかかる実施例のＰベース層４をエピタキシャル成長法によって形成した場合、表面荒れがほとんどないくらいに平坦にできるため、表面のＭＯＳＦＥＴ部分の移動度が極めて大きくなる。その結果、オン抵抗をさらに小さくすることができる。
【0072】
さらに、前記半導体材料が炭化ケイ素の場合において、Ｎ型ＳｉＣ半導体基板１の結晶学的面指数が（０００−１）に対して平行な面もしくは１０度以内、またはＮ型半導体基板１の結晶学的面指数が（０００１）に対して平行な面もしくは１０度以内に設定することにより、ゲート絶縁膜９と半導体界面の界面準位密度を低減できることからＭＯＳＦＥＴ部分の移動度をさらに向上させることができる。その結果、オン抵抗を極めて小さくすることができる。
【0073】
以上に説明したように、本発明によれば、Ｎ打ち返し層６の表面に、イオン注入してＰ+層３を形成する際のマスクを変更するだけで、第２の半導体層であるＰ+層３の一部を互いに結合することができ、これにより、コストアップを招くことなく、基板の結晶面方位によらず十分な素子耐圧特性を保持したまま、低オン抵抗で破壊耐量が大きく、さらに高速スイッチング特性が可能なＭＯＳＦＥＴならびにＩＧＢＴとして広く採用されることが期待できる。また、各実施例は、半導体層または半導体領域の導電型（Ｎ型、Ｐ型）を反転させても同様に成り立つ。
【0074】
なお、各実施例においては、半導体基板がＮ型のＭＯＳＦＥＴとして説明したが、ＩＧＢＴにおいても同様の効果を奏する。ＩＧＢＴに適用する場合は基板の裏面にＰ型のコレクタ層をエピタキシャル成長又はイオン注入等の技術で形成すればよい。本発明のＭＯＳＦＥＴをＩＧＢＴに適用する場合は、半導体基板としてのＮ型ＳｉＣ半導体基板１の導電型をＮ型からＰ型にする、もしくはＮ型の基板の裏面にＰ型のコレクタ層を形成すればよい。本発明にかかる実施例のＳｉＣ−ＭＯＳＦＥＴ（あるいはＩＧＢＴ構造）によれば、縦型ＭＯＳＦＥＴ、ＩＧＢＴ構造とその簡便な製造法を提供することができる。
【産業上の利用可能性】
【0075】
以上のように、本発明にかかる縦型高耐圧半導体装置および縦型高耐圧半導体装置の製造方法は、モータコントロール用インバータや無停電電源装置（ＵＰＳ）などの電力変換装置などに使用されるパワー半導体装置に有用である。
【符号の説明】
【0076】
１ 半導体基板
２ 第１の半導体層
３ Ｐ+層
４ Ｐベース層
６ Ｎ打ち返し層
７ Ｎ+ソース層
８ Ｐ+コンタクト層
９ ゲート絶縁膜
１０ ゲート電極
１１ ソース電極
１２ ドレイン電極
１３ 連結部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【国際調査報告】

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