特表-16152492IP Force 特許公報掲載プロジェクト 2022.1.31 β版

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2016-152492マトリクス装置およびマトリクス装置の製造方法
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(19)【発行国】日本国特許庁(JP)
【公報種別】再公表特許(A1)
(11)【国際公開番号】WO/0
(43)【国際公開日】2016年9月29日
【発行日】2017年12月28日
(54)【発明の名称】マトリクス装置およびマトリクス装置の製造方法
(51)【国際特許分類】
   G09F 9/30 20060101AFI20171201BHJP
   G09G 3/36 20060101ALI20171201BHJP
   G09G 3/20 20060101ALI20171201BHJP
   G02F 1/133 20060101ALI20171201BHJP
   G02F 1/1345 20060101ALI20171201BHJP
【FI】
   G09F9/30 343
   G09G3/36
   G09G3/20 621M
   G09G3/20 680G
   G09G3/20 623V
   G09G3/20 623R
   G09G3/20 623L
   G09G3/20 623J
   G02F1/133 505
   G02F1/1345
【審査請求】有
【予備審査請求】未請求
【全頁数】22
【出願番号】特願2017-508176(P2017-508176)
(21)【国際出願番号】PCT/0/0
(22)【国際出願日】2016年3月8日
(31)【優先権主張番号】特願2015-64349(P2015-64349)
(32)【優先日】2015年3月26日
(33)【優先権主張国】JP
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,ST,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JP,KE,KG,KN,KP,KR,KZ,LA,LC,LK,LR,LS,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT,TZ,UA,UG,US
(71)【出願人】
【識別番号】306037311
【氏名又は名称】富士フイルム株式会社
(74)【代理人】
【識別番号】100080159
【弁理士】
【氏名又は名称】渡辺 望稔
(74)【代理人】
【識別番号】100090217
【弁理士】
【氏名又は名称】三和 晴子
(74)【代理人】
【識別番号】100152984
【弁理士】
【氏名又は名称】伊東 秀明
(74)【代理人】
【識別番号】100148080
【弁理士】
【氏名又は名称】三橋 史生
(72)【発明者】
【氏名】宇佐美 由久
【テーマコード(参考)】
2H092
2H193
5C006
5C080
5C094
【Fターム(参考)】
2H092GA05
2H092GA32
2H092GA60
2H092NA25
2H092PA06
2H193ZA22
2H193ZC25
2H193ZD23
2H193ZF43
2H193ZF52
5C006AF25
5C006AF41
5C006AF43
5C006BB15
5C006BC02
5C006BC03
5C006BC11
5C006BC23
5C006BF11
5C006BF24
5C006BF26
5C006FA43
5C080AA06
5C080AA10
5C080BB05
5C080BB06
5C080DD22
5C080DD28
5C080FF09
5C080FF11
5C080FF12
5C080FF13
5C080JJ02
5C080JJ06
5C080KK07
5C094AA43
5C094AA45
5C094BA27
5C094BA43
5C094BA75
5C094CA19
5C094DA09
5C094DA13
5C094DB01
5C094EA04
5C094EA10
5C094FB12
5C094GB10
(57)【要約】
X−Yなどの2系統以上の電極群を有するマトリクス装置において、1以上の電極群が、複数の画素電極からなるグループにグループ分けされており、同じグループの画素電極に同じ信号が供給されず、かつ、2以上のグループの1つの画素電極に同じ信号が供給されるように、接続配線を複線化して画素電極に接続し、画素電極の個々に対応してスイッチング素子を設け、かつ、スイッチング素子のゲート電極およびゲート絶縁膜を、同じグループで共通化する。これにより、マトリクス装置およびマトリクス装置の製造において、接続配線およびドライバICの数を低減する。
【特許請求の範囲】
【請求項1】
互いに交差しない複数の長尺な画素電極からなる電極群を、少なくとも2系統有し、各系統の前記電極群の画素電極を交差させてなるマトリクス装置であって、
少なくとも1系統の前記電極群が、複数の前記画素電極からなる複数のグループにグループ分けされており、
同じグループ内の前記画素電極に同じ信号が供給されず、かつ、各グループの1つの前記画素電極に同じ信号が供給されるように、前記複数のグループに分けられた系統の画素電極に接続される、複線化された配線と、
複数のグループに分けられた系統の前記画素電極の個々に対応して設けられる、半導体を用いるスイッチング素子とを有し、
さらに、前記スイッチング素子のゲート電極およびゲート絶縁膜が、同じグループの前記画素電極に対応するスイッチング素子で共通であることを特徴とするマトリクス装置。
【請求項2】
前記スイッチング素子のゲート電極と、前記スイッチング素子が対応する電極群とは異なる系統の電極群の前記画素電極とが、同じ材料で形成される請求項1に記載のマトリクス装置。
【請求項3】
前記スイッチング素子のゲート電極と、前記スイッチング素子が対応する電極群とは異なる系統の電極群の前記画素電極に接続される配線とが、同じ材料で形成される請求項1または2に記載のマトリクス装置。
【請求項4】
前記スイッチング素子のゲート電極と、前記ゲート電極に接続される配線とが、同じ材料で形成される請求項1〜3のいずれか1項に記載のマトリクス装置。
【請求項5】
前記スイッチング素子が、前記電極群が形成される基板上に形成される請求項1〜4のいずれか1項に記載のマトリクス装置。
【請求項6】
前記ゲート電極に接続される配線の途中に、論理回路を有する請求項1〜5のいずれか1項に記載のマトリクス装置。
【請求項7】
互いに交差しない複数の長尺な画素電極からなる電極群を、少なくとも2系統有し、各系統の前記電極群の前記画素電極を交差させてなるマトリクス装置を製造するに際し、
前記マトリクス装置は、少なくとも1系統の前記電極群を、複数の前記画素電極からなる複数のグループにグループ分けすると共に、グループ分けされた電極群の画素電極の個々に対応してスイッチング素子を有するものであり、
同じグループの個々の前記画素電極に対応する全てのスイッチング素子に共通なゲート電極を形成するゲート形成工程と、
同じグループの個々の前記画素電極に対応する全てのスイッチング素子に共通なゲート絶縁膜を形成する絶縁膜形成工程と、
同じグループの個々の前記画素電極に対応する個々のスイッチング素子を構成するソース電極およびドレイン電極を形成するソース/ドレイン形成工程と、を有することを特徴とするマトリクス装置の製造方法。
【請求項8】
前記ゲート形成工程において、ゲート電極の形成と同時に、前記ゲート電極が対応する電極群とは異なる系統の電極群の前記画素電極を形成する請求項7に記載のマトリクス装置の製造方法。
【請求項9】
前記ゲート形成工程において、ゲート電極の形成と同時に、前記ゲート電極が対応する電極群とは異なる系統の電極群の前記画素電極に接続される配線を形成する請求項7または8に記載のマトリクス装置の製造方法。
【請求項10】
前記ゲート形成工程において、ゲート電極の形成と同時に、前記ゲート電極に接続される配線を形成する請求項7〜9のいずれか1項に記載のマトリクス装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、液晶ディスプレイ等の各種の表示装置やタッチパネル等の各種のセンサなどに用いられるマトリクス装置に関する。詳しくは、各電極を駆動するための配線を簡略化したマトリクス装置、および、このマトリクス装置の製造方法に関する。
【背景技術】
【0002】
マトリクス走査を行うマトリクス装置が、液晶ディスプレイ(LCD)、有機エレクトロルミネッセンスディスプレイ(有機ELディスプレイ)、電子ペーパ等の表示装置や、タッチパネル等のセンサに利用されている。
【0003】
特許文献1〜3等に示されるように、マトリクス装置は、代表的には、X方向に長尺な多数の画素電極と、X方向と直交するY方向に長尺な多数の画素電極とを有し、それぞれの画素電極に信号(駆動電力)を供給する事で、画像の表示等を行う。
マトリクス装置では、画素電極と画素電極との交点が画素であり、全体として面状すなわち二次元的な画像を表示することができる。
【0004】
図8に、マトリクス装置の一例を概念的に示す。
図8に示すマトリクス装置は、図中横方向に長尺な4本の画素電極Y1〜Y4と、画素電極Y1〜Y4と直交する方向に長尺な16本の画素電極X0〜Xfを有している。
画素電極Y1〜Y4はYドライバIC100によって信号を供給される。他方、画素電極X0〜Xfにおいて、画素電極X0〜X3はXドライバIC102aによって、画素電極X4〜X7はXドライバIC102bによって、画素電極X8〜XbはXドライバIC102cによって、画素電極Xc〜XfはXドライバIC102dによって、それぞれ、信号を供給される。
また、画素電極Y1〜Y4は選択配線106によって、画素電極X0〜Xfは接続配線108によって、それぞれ、対応するドライバICに接続される。
【0005】
画素電極Y1上の画素に表示をさせるためには、YドライバIC100は、画素電極Y1のみに画素を選択する信号を供給する。同時に、XドライバIC102a〜102dは、画素電極X0〜Xfに、表示する画素に応じたオンおよびオフの信号を供給する。
例えば、画素電極Y1と画素電極X0の交差部の画素は、画素電極X0に供給される信号に応じたオン・オフの表示がなされる。また、画素電極X0にアナログ電圧値を供給することにより、対応する画素に、その電圧に応じた明るさの表示を行えば、階調表示を行うことができる。
画素電極X0〜Xfに供給した信号は、画素電極Y1以外の、画素電極Y2〜Y4との交差部にも供給される。しかしながら、画素電極Y2〜Y4にはYドライバIC100から信号が供給されてないため、画素電極Y2〜4上の画素には表示が行われない。
【0006】
次に、YドライバIC100は画素電極Y2のみに選択信号を供給すると共に、XドライバIC102a〜102dは、画素電極X0〜Xfに、画素電極Y2上の表示したい内容に応じた画素に信号を供給する。
以下、画素電極Y3および画素電極Y4でも、順次、同様のことを行うことで、最終的にディスプレイ全体の画素に表示を行うことが可能となる。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2005−70075号公報
【特許文献2】特開2005−77636号公報
【特許文献3】特開2010−102216号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
図8においては、図面を簡略化して明確な説明を行うために、4本のY系統の画素電極Y1〜Y4、および、16本のX系統の画素電極X0〜Xfを有する構成を例示した。
しかしながら、実際のLCD等では、数十本、数百本という数の画素電極で画面が構成され、高精細な画像が表示される。例えば、VGA表示と呼ばれる640×480の画素の場合、Y系統の画素電極が480本、X系統の画素電極が640本で、合計1120本の画素電極を有することになる。
【0009】
画像を表示するための信号は、LSIで提供される。しかしながら、LSIから1120本の接続配線を配線するのは、実装が難しかったり、LSI面積が増えたりして、コストがかさむ。
そのため、信号を形成するLSIからは少ない接続配線で信号を供給し、図8に示すように、マトリクス基板上のドライバICでパラレル信号に変換して、信号を画素電極に供給するのが一般的である。ドライバICは、64ch、128ch、256chといった複数の信号を供給できるようになっており、これらのch数だけ、マトリクス基板上の画素電極に接続配線は接続されることになる。
【0010】
すなわち、従来のマトリクス装置は、LSIからの信号線は少ないが、例えばVGA表示であれば、最終的には基板上において1120本の接続配線を形成することになる。このような実装は、難易度が高い。また、画素数すなわち画素電極の数が増えると、さらに実装の難易度が高くなる上に、ドライブICの数も増えることになる。
1つのドライブICから640本の画素電極に信号を供給することもできる。しかしながら、LSIの実装と同じ理由で、実装の困難さが増したり、ドライブICの面積が増えたりするため、コスト的な観点から、複数のドライブICを使うことが一般的である。加えて、640本の画素電極に信号を供給可能なドライブICを用いても、実装される配線の数は同じであり、やはり、実装の難易度が高い。
【0011】
一方、特許文献2や特許文献3に示されるように、例えばX系統の各画素電極に信号を供給する接続配線を複線化して、個々の画素電極に対応してトランジスタ等のスイッチング素子を設けることにより、接続配線の数を少なくすることもできる。
しかしながら、この方法でも、個々のスイッチング素子(ゲート電極)に対する接続配線が必要である等、十分に接続配線を減らして、実装を簡易化することはできていない。
【0012】
本発明の目的は、このような従来技術の問題点を解決することにあり、互いに直交するXY方向に長尺な画素電極などを用いたマトリクス走査によって画像表示やセンシングを行うマトリクス装置において、画素電極に接続する配線および画素電極に信号を供給するドライバICの数を減らすと共に、製造も簡易化できるマトリクス装置、および、このマトリクス装置の製造方法を提供することにある。
【課題を解決するための手段】
【0013】
このような目的を達成するために、本発明のマトリクス装置は、互いに交差しない複数の長尺な画素電極からなる電極群を、少なくとも2系統有し、各系統の電極群の画素電極を交差させてなるマトリクス装置であって、
少なくとも1系統の電極群が、複数の画素電極からなる複数のグループにグループ分けされており、
同じグループ内の画素電極に同じ信号が供給されず、かつ、各グループの1つの画素電極に同じ信号が供給されるように、複数のグループに分けられた系統の画素電極に接続される、複線化された配線と、
複数のグループに分けられた系統の画素電極の個々に対応して設けられる、半導体を用いるスイッチング素子とを有し、
さらに、スイッチング素子のゲート電極およびゲート絶縁膜が、同じグループの画素電極に対応するスイッチング素子で共通であることを特徴とするマトリクス装置を提供する。
【0014】
このような本発明のマトリクス装置において、スイッチング素子のゲート電極と、スイッチング素子が対応する電極群とは異なる系統の電極群の画素電極とが、同じ材料で形成されるのが好ましい。
また、スイッチング素子のゲート電極と、スイッチング素子が対応する電極群とは異なる系統の電極群の画素電極に接続される配線とが、同じ材料で形成されるのが好ましい。
また、スイッチング素子のゲート電極と、ゲート電極に接続される配線とが、同じ材料で形成されるのが好ましい。
また、スイッチング素子が、電極群が形成される基板上に形成されるのが好ましい。
さらに、ゲート電極に接続される配線の途中に、論理回路を有するのが好ましい。
【0015】
また、本発明のマトリクス装置の製造方法は、互いに交差しない複数の長尺な画素電極からなる電極群を、少なくとも2系統有し、各系統の電極群の画素電極を交差させてなるマトリクス装置を製造するに際し、
マトリクス装置は、少なくとも1系統の電極群を、複数の画素電極からなる複数のグループにグループ分けすると共に、グループ分けされた電極群の画素電極の個々に対応してスイッチング素子を有するものであり、
同じグループの個々の画素電極に対応する全てのスイッチング素子に共通なゲート電極を形成するゲート形成工程と、
同じグループの個々の画素電極に対応する全てのスイッチング素子に共通なゲート絶縁膜を形成する絶縁膜形成工程と、
同じグループの個々の画素電極に対応する個々のスイッチング素子を構成するソース電極およびドレイン電極を形成するソース/ドレイン形成工程と、を有することを特徴とするマトリクス装置の製造方法を提供する。
【0016】
このような本発明のマトリクス装置の製造方法において、ゲート形成工程において、ゲート電極の形成と同時に、ゲート電極が対応する電極群とは異なる系統の電極群の画素電極を形成するのが好ましい。
また、ゲート形成工程において、ゲート電極の形成と同時に、ゲート電極が対応する電極群とは異なる系統の電極群の画素電極に接続される配線を形成するのが好ましい。
また、ゲート形成工程において、ゲート電極の形成と同時に、ゲート電極に接続される配線を形成するのが好ましい。
【発明の効果】
【0017】
このような本発明によれば、互いに直交するXY方向に長尺な画素電極などを用いたマトリクス走査によって、画像表示やセンシングを行うマトリクス装置において、画素電極に接続する配線および画素電極に信号を供給するドライバICの数を減らすと共に、製造も簡易化できる。
【図面の簡単な説明】
【0018】
図1】本発明のマトリクス装置の一例を概念的に示す図である。
図2図2(A)および図2(B)は、図1に示すマトリクス装置に用いられるスイッチング素子を説明するための概念図である。
図3】本発明のマトリクス装置の別の例を概念的に示す図である。
図4】本発明のマトリクス装置の別の例を概念的に示す図である。
図5図5(A)〜図5(C)は、本発明のマトリクス装置の製造方法の一例を説明するための概念図である。
図6図6(A)および図6(B)は、本発明のマトリクス装置の製造方法の一例を説明するための概念図である。
図7】本発明のマトリクス装置に用いられるスイッチング素子の別の例を説明するための概念図である。
図8】従来のマトリクス装置を概念的に示す図である。
【発明を実施するための形態】
【0019】
以下、本発明のマトリクス装置およびマトリクス装置の製造方法ついて、添付の図面に示される好適例を基に、詳細に説明する。
【0020】
図1に、本発明のマトリクス装置の一例を概念的に示す。
図1に示すマトリクス装置10は、基本的に、4本のY系統の画素電極Y1〜Y4と、16本のX系統の画素電極X0〜Xfと、YドライバIC16と、XドライバIC18と、第1スイッチング素子群24、第2スイッチング素子群26、第3スイッチング素子群28および第4スイッチング素子群30と、YドライバIC16と画素電極とを接続する配線(信号線)である選択配線34a〜34dと、画素電極とXドライバIC18とを接続する配線である接続配線36a〜36dと、XドライバIC18と各スイッチング素子群とを接続する配線であるスイッチ配線40a〜40dとを有して構成される。
また、画素電極X0〜Xf、YドライバIC16、第1スイッチング素子群24、第2スイッチング素子群26、第3スイッチング素子群28、第4スイッチング素子群30、選択配線34a〜34d、接続配線36a〜36d、および、スイッチ配線40a〜40dは、基板12の上に形成される。
【0021】
基板12は、マトリクス走査(アクティブマトリクス方式)による画像表示やセンシングを行うマトリクス装置に用いられる、公知の基板(マトリクス基板)である。
従って、厚さ、面方向の大きさ、形成材料等は、マトリクス装置のサイズや画素数等に応じて、適宜、設定すればよい。
【0022】
画素電極Y1〜Y4は、一方向に長尺な、互いに交差しない電極である。画素電極X1〜Xfは、画素電極Y1〜Y4と直交する方向に長尺な、互いに交差しない電極である。
図1に示すように、画素電極Y1〜Y4と画素電極X1〜Xfとは、基板12の面方向において、他方の全ての画素電極と交差するように、配置される。すなわち、マトリクス装置10は、互いに交差する、X系統の電極群とY系統の電極群との2つの系統の電極群とを有する、いわゆるXY走査を行うマトリクス装置である。
なお、図1に示すマトリクス装置10においては、画素電極は直線状で、X系統の画素電極とY系統の画素電極とは直交しているが、画素電極は曲線でもよく、また、X系統の画素電極とY系統の画素電極とが、直交以外の状態で交差してもよい。この点に関しては、他のマトリクス装置でも同様である。
【0023】
画素電極Y1〜Y4および画素電極X0〜Xfは、共に、マトリクス走査を行うマトリクス装置に設けられる、公知の画素電極(走査線)である。
従って、形成材料も、金、銀、銅、アルミニウム、クロム、ニッケル、チタン、タンタル、タングステン、コバルトなどの金属、これらの金属の合金、酸化インジウムスズ(ITO)、酸化スズ、酸化インジウム、酸化亜鉛などの透明電極等、マトリクス装置の画素電極として用いられる公知の物が、各種、利用可能である。
また、画素電極の幅、厚さ、長さ等も、マトリクス装置10の大きさや画素数等に応じて、適宜、設定すればよい。
【0024】
ここで、X系統の画素電極X0〜Xfは、4本の画素電極で形成される4つのグループにグループ分けされている。すなわち、画素電極X0〜Xfは、画素電極X1〜X3からなる第1グループ、画素電極X4〜X7からなる第2グループ、画素電極X8〜Xbからなる第3グループ、および、画素電極Xc〜Xfからなる第4グループの、4つのグループにグループ分けされている。
また、画素電極Y1〜Y4は、好ましい態様として、後述するスイッチング素子のゲート電極50と同じ材料で形成される(図2(A)および図2(B)参照)。
以上の点に関しては、後に詳述する。
【0025】
図1に示すマトリクス装置は、XY走査を行う装置において、4本の画素電極Y1〜Y4と16本の画素電極X1〜Xfとを有するものであるが、本発明は、これに限定はされず、画素電極および画素電極の数は、様々な数が利用可能である。
例えば、前述のVGA表示を行うマトリクス装置のように、Y系統に480本、X系統に640本の、合計1120本の画素電極を有するものでもよい。
【0026】
YドライバIC16およびXドライバIC18も、マトリクス走査を行うマトリクス装置に用いられる公知のドライバICである。好ましくは、Si、GaN、SiC等の無機半導体を利用するドライバICであり、より好ましくは、Siを利用するドライバICである。
なお、図1に示す例において、YドライバIC16は4ch、XドライバIC18は8chであるが、本発明は、これに限定はされない。例えば、YドライバIC16およびXドライバIC18は、64ch、128ch、256ch等であってもよい。
また、ドライバICが供給する信号は、走査信号をシリアル状またはパラレル状に供給する信号のみならず、電源やGND等も含むものである。好ましくは、パラレル状で、電源およびGNDを含むものである。
【0027】
画素電極Y1〜Y4は、それぞれ、選択配線34a〜34dによって、YドライバIC16に接続されて、YドライバIC16から、信号(駆動電力)を供給される。
選択配線34a〜34dは、好ましい態様として、後述するスイッチング素子のゲート電極50と同じ材料で形成される(図2(A)および図2(B)参照)。
【0028】
他方、画素電極X0〜Xfは、4本の接続配線36a〜36dによって、XドライバIC18に接続され、XドライバIC18から、信号を供給される。
接続配線36a〜36dは、同じグループの画素電極には同じ信号が供給されず、各グループの1つの画素電極に同じ信号が供給されるように、複線化されて画素電極X0〜Xfに接続される。
【0029】
すなわち、前述のように、画素電極X0〜Xfは、画素電極X1〜X3からなる第1グループと、画素電極X4〜X7からなる第2グループと、画素電極X8〜Xbからなる第3グループと、画素電極Xc〜Xfからなる第4グループとに組分けされている。
図1に示すように、接続配線36aは、4本に複線化されて、第1グループの画素電極X0、第2グループの画素電極X4、第3グループの画素電極X8および第4グループの画素電極Xcに接続される。
接続配線36bは、4本に複線化されて、第1グループの画素電極X1、第2グループの画素電極X5、第3グループの画素電極X9および第4グループの画素電極Xdに接続される。
接続配線36cは、4本に複線化されて、第1グループの画素電極X2、第2グループの画素電極X6、第3グループの画素電極Xaおよび第4グループの画素電極Xeに接続される。
さらに、接続配線36dは、4本に複線化されて、第1グループの画素電極X3、第2グループの画素電極X7、第3グループの画素電極Xbおよび第4グループの画素電極Xfに接続される。
【0030】
本発明のマトリクス装置10は、グループ分けされる画素電極X0〜Xfの個々に対応して、スイッチング素子が設けられる。
具体的には、第1グループの画素電極X0〜X3に対応して、スイッチング素子24a〜24dが設けられ、第1スイッチング素子群24を構成する。第2グループの画素電極X4〜X7に対応して、スイッチング素子26a〜26dが設けられ、第2スイッチング素子群26を構成する。第3グループの画素電極X8〜Xbに対応して、スイッチング素子28a〜28dが設けられ、第3スイッチング素子群28を構成する。さらに、第4グループの画素電極Xc〜Xfに対応して、スイッチング素子30a〜30dが設けられ、第4スイッチング素子群30を構成する。
【0031】
後述するが、本発明のマトリクス装置10において、スイッチング素子は、半導体を用いるスイッチング素子である。また、1つのスイッチング素子群の各スイッチング素子、すなわち、1つの画素電極のグループに対応するスイッチング素子は、ゲート電極50およびゲート絶縁膜52が共通である。
第1スイッチング素子群24のスイッチング素子のゲート電極50は、スイッチ配線40aによってXドライバIC18に接続される。第2スイッチング素子群26のスイッチング素子のゲート電極50は、スイッチ配線40bによってXドライバIC18に接続される。第3スイッチング素子群28のスイッチング素子のゲート電極50は、スイッチ配線40cによってXドライバIC18に接続される。さらに、第4スイッチング素子群30のスイッチング素子のゲート電極50は、スイッチ配線40dによってXドライバIC18に接続される(図2(A)および図2(B)、図5(B)参照)。
図示例においては、好ましい態様として、スイッチ配線40a〜40dは、ゲート電極50と同じ材料で形成される。
【0032】
なお、図1に示す例では、第1スイッチング素子群24〜第4スイッチング素子群30は、図中横方向に階段状に配列されるが、本発明は、これに限定されず、各種の構成が利用可能である。
例えば、第1スイッチング素子群24〜第4スイッチング素子群30を、図中横方向に直線状に配列してもよい。
【0033】
図2(A)および図2(B)に、第1スイッチング素子群24の概念図を示す。なお、第2スイッチング素子群26〜第4スイッチング素子群30も、構成は第1スイッチング素子群24と同じである。
図2(A)は、第1スイッチング素子群24を図1の横方向から見た図である。他方、図2(B)は、第1スイッチング素子群24を図1と同方向から見た図である。
【0034】
図2(A)および図2(B)に示すように、スイッチング素子24a〜24dは、ゲート電極50と、ゲート電極50を覆うゲート絶縁膜52と、ゲート絶縁膜52の上に形成される半導体層54と、半導体層54の上に形成されるソース電極56およびドレイン電極60とから構成される。
各スイッチング素子24a〜24dのソース電極56およびドレイン電極60には、接続配線36a〜36dが接続され、ゲート電極50には、スイッチ配線40aが接続される。
図2(B)に示されるように、第1スイッチング素子群24においては、第1グループの画素電極X0〜X3の個々に対応する4つのスイッチング素子24a〜24dで、ゲート電極50およびゲート絶縁膜52を共有する。
【0035】
本発明において、ゲート電極50、ソース電極56およびドレイン電極60は、銀、金、アルミニウム、銅、白金、鉛、亜鉛、錫、クロム等の金属、合金、酸化インジウムスズ等の透明導電性酸化物(TCO)、ポリエチレンジオキシチオフェン−ポリスチレンスルホン酸(PEDOT−PSS)等の導電性高分子、これらの積層構造等、薄膜トランジスタなどの半導体素子で用いられている各種の材料で形成すればよい。
また、ゲート絶縁膜52も、ポリエチレンやポリ塩化ビニルなどの合成樹脂や、天然ゴムなどの有機絶縁体、酸化ケイ素、酸化マグネシウム、酸化アルミニウムなどの金属酸化物等、半導体素子で用いられている各種の材料で形成すればよい。
【0036】
半導体層54は、半導体からなる層である。
半導体層54は、各種の半導体からなる層が利用可能であり、特に、薄膜の半導体層が形成可能な半導体からなる層が好適に利用される。従って、半導体としては、シリコン、ゲルマニウム、ガリウム、インジウム、亜鉛等単体や、これらを含む化合物等の各種の無機半導体や、後述する有機半導体等の各種の半導体が利用可能である。また、半導体は、n型でも、p型でも、pn型やp−i−n型などのn型およびp型以外のものでもよい。
また、半導体層54の形成方法も、塗布法で作成する有機半導体層、塗布法で形成する無機半導体層、蒸着によって形成する有機半導体層、真空蒸着などの真空成膜法によって形成する無機半導体層等、公知の各種の形成方法による半導体層54が利用可能である。
中でも、塗布法によって結晶性の良好な半導体層54が形成できる、塗布法によって容易に薄膜の半導体層54が形成できる、塗布型半導体が、製造を簡素化できる点で適している。さらに、フィルムなどの低耐熱基板に、低温で形成でき、フレキシブル性を合わせもつ点で、有機半導体は好適に利用される。
本発明のマトリクス装置では、このような半導体層54を用いるスイッチング素子を有することにより、複数のスイッチング素子でゲート電極およびゲート絶縁膜を共有して、配線やドライバICの数を低減している。
【0037】
本発明において、有機半導体は、有機半導体素子において、有機半導体層に利用される公知の材料が、各種、利用可能である。従って、有機半導体は、n型でも、p型でも、pn型やp−i−n型などのn型およびp型以外のものでもよい。中でも、p型の有機半導体は、好適に用いられる。
有機半導体は、一例として、6,13−ビス(トリイソプロピルシリルエチニル)ペンタセン(TIPSペンタセン)等のペンタセン誘導体、5,11‐ビス(トリエチルシリルエチニル)アントラジチオフェン(TES‐ADT)等のアントラジチオフェン誘導体、ベンゾジチオフェン(BDT)誘導体、ジオクチルベンゾチエノベンゾチオフェン(C8−BTBT)等のベンゾチエノベンゾチオフェン(BTBT)誘導体、ジナフトチエノチオフェン(DNTT)誘導体、ジナフトベンゾジチオフェン(DNBDT)誘導体、6,12‐ジオキサアンタントレン(ペリキサンテノキサンテン)誘導体、ナフタレンテトラカルボン酸ジイミド(NTCDI)誘導体、ペリレンテトラカルボン酸ジイミド(PTCDI)誘導体、ポリチオフェン誘導体、ポリ(2,5‐ビス(チオフェン‐2‐イル)チエノ[3,2‐b]チオフェン)(PBTTT)誘導体、テトラシアノキノジメタン(TCNQ)誘導体、オリゴチオフェン類、フタロシアニン類、フラーレン類などが例示される。
【0038】
本発明のマトリクス装置10において、ゲート電極50、ゲート絶縁膜52、半導体層54、ソース電極56およびドレイン電極60等の形状、大きさ、厚さ等は、マトリクス装置のサイズや画素数等に応じて、適宜、設定すればよい。
【0039】
図2(A)および図2(B)に示すスイッチング素子は、ボトムゲート−トップコンタクト型のスイッチング素子(薄膜トランジスタ)であるが、本発明は、これに限定はされない。
すなわち、本発明のマトリクス装置において、スイッチング素子は、半導体を利用するものであれば、ボトムゲート−ボトムコンタクト型、トップゲート−トップコンタクト型、トップゲート−ボトムコンタクト型の、いずれの構造も利用可能である。
中でも、基板上に、ゲート電極と、画素電極Y1〜Y4、選択配線34a〜34dおよびスイッチ配線40a〜40dの1以上とを同時に形成可能である点で、ボトムゲート型のスイッチング素子は、好適に利用される。
【0040】
以下、図1に示すマトリクス装置の作用を説明することにより、本発明をより詳細に説明する。
【0041】
前述のように、マトリクス装置10は、画素電極X0〜Xfを4つの画素電極からなる第1グループ〜第4グループに組分けすると共に、接続配線36a〜36dを複線化して、同じグループ内の画素電極には同じ信号が供給されず、各グループの1つの画素電極に同じ信号が供給されるように、接続配線36a〜36dを接続する。
また、マトリクス装置10は、画素電極X0〜Xfの個々に対応して、スイッチング素子が設けられており、スイッチング素子がonの時のみ、対応する画素電極に信号が供給される。さらに、同じスイッチング素子群の各スイッチング素子は、ゲート電極50が共通である。すなわち、ゲート電極50に信号が供給されると、スイッチング素子群の全てのスイッチング素子でゲート電極がonになる。
【0042】
マトリクス装置がLCD等の表示装置を駆動する装置であるとして、画像を表示する際には、例えば、最初に画素電極Y1上の画素に画像を表示するため、YドライバIC16が選択配線34aから画素電極Y1のみに信号を供給する。
同時に、例えば、XドライバIC18が接続配線36aのみに信号を供給する。これにより、画素電極X0、画素電極X4、画素電極X8および画素電極Xcに信号が供給可能な状態になる。
次いで、XドライバIC18が、画素電極X0、画素電極X4、画素電極X8および画素電極Xcの内の、画素電極Y1上での表示画素に対応する画素電極に接続されるスイッチング素子群のゲート電極50に対応するスイッチ配線に、信号を供給する。
【0043】
例えば、画素電極Y1と画素電極X0との交点の画素を表示する場合には、XドライバIC18がスイッチ配線40aから第1スイッチング素子群24のゲート電極50に信号を供給する。この際には、第1スイッチング素子群24のスイッチング素子24a〜24dの全てのゲート電極50に信号が供給されるが、接続配線36b〜36dには信号が供給されていないので、オンになるのはスイッチング素子24aのみである。また、信号は画素電極X0と画素電極Y2〜Y4との交差部にも供給されるが、画素電極Y2〜Y4にはYドライバIC16から信号が供給されてないため、画素電極Y2〜4上の画素には表示が行われない。
他方、画素電極Y1と画素電極X8との交点の画素を表示する場合には、XドライバIC18がスイッチ配線40cから第3スイッチング素子群28のゲート電極50に信号を供給する。同様に、この際には、第3スイッチング素子群28のスイッチング素子28a〜28dの全てのゲート電極50に信号が供給されるが、接続配線36b〜36dには信号が供給されていないので、オンになるのはスイッチング素子28aのみである。また、信号は画素電極X8と画素電極Y2〜Y4との交差部にも供給されるが、画素電極Y2〜Y4にはYドライバIC16から信号が供給されてないため、画素電極Y2〜4上の画素には表示が行われない。
【0044】
次いで、XドライバIC18が、接続配線36bのみに信号を供給する。これにより、画素電極X1、画素電極X5、画素電極X9および画素電極Xdに信号が供給可能な状態になる。
次いで、同様に、画素電極X1、画素電極X5、画素電極X9および画素電極Xdの内の、画素電極Y1上で表示する画素に対応する画素電極に接続されるスイッチング素子群のゲート電極50に、信号を供給する。例えば、画素電極Y1と画素電極X4との交点の画素を表示する場合には、XドライバIC18がスイッチ配線40bから第2スイッチング素子群26のゲート電極50に信号を供給する。また、画素電極Y1と画素電極Xdとの交点の画素を表示する場合には、XドライバIC18がスイッチ配線40dから第4スイッチング素子群30のゲート電極50に信号を供給する。
【0045】
以下、同様に、接続配線36cのみに信号を供給し、画素電極Y1と、画素電極X2、画素電極X6、画素電極Xaおよび画素電極Xeとの交点の内、表示する画素に対応するスイッチング素子群のゲート電極50に信号を供給する。次いで、同様に、接続配線36dのみに信号を供給し、画素電極Y1と、画素電極X3、画素電極X7、画素電極Xbおよび画素電極Xfとの交点の内、表示する画素に対応するスイッチング素子群のゲート電極50に信号を供給して、画素電極Y1上の画素における表示が終了する。
【0046】
次いで、YドライバIC16は、選択配線34bから画素電極Y2のみに信号を供給する。
また、同様に、XドライバIC18が接続配線36aのみに信号を供給して、画素電極Y1と、画素電極X0、画素電極X4、画素電極X8および画素電極Xcとの交点の内、表示する画素に対応するスイッチング素子群のゲート電極50に信号を供給する。次いで、XドライバIC18が、接続配線36bのみに信号を供給して、画素電極Y1と、画素電極X1、画素電極X5、画素電極X9および画素電極Xdとの交点の内、表示する画素に対応するスイッチング素子群のゲート電極50に信号を供給する。さらに、接続配線36cおよび接続配線36dにも、同様に信号を供給して、表示する画素に対応してスイッチング素子群のゲート電極50に信号を供給して、画素電極Y2上の画素における表示が終了する。
【0047】
次いで、選択配線34cから画素電極Y3のみに信号を供給して、同様の操作を行い、さらに、選択配線34dから画素電極Y4のみに信号を供給して、同様の操作を行うことにより、最終的にマトリクス装置10の全面の画素に表示が行われる。
【0048】
前述のように、本発明のマトリクス装置は、1つの系統の画素電極をグループ分けして、複線化した配線で、同じグループに同じ信号が供給されず、かつ、各グループの1つの画素電極に同じ信号が供給されるように画素電極とドライバICとを接続し、個々の画素電極に対応してスイッチング素子を設ける。また、スイッチング素子を半導体を用いて形成することで、同じグループの画素電極に対応するスイッチング素子でゲート電極および絶縁膜を共通化することにより、配線およびドライバICの数を低減し、さらに、製造も簡易化することを可能にしている。
図示例のマトリクス装置10においては、XY走査を行うマトリクス素子において、X系統の画素電極X0〜Xfを4つにグループ分けして、4本に複線化した接続配線36a〜36dによって同じグループに同じ信号が供給されず、かつ、各グループの1つの画素電極に同じ信号が供給されるように、画素電極X0〜XfとXドライバIC18とを接続する。また、マトリクス装置10においては、画素電極X0〜Xfの個々に対応して半導体を用いるスイッチング素子を設け、同じグループの画素電極に対応するスイッチング素子群のスイッチング素子で、ゲート電極50およびゲート絶縁膜52を共通化している。
【0049】
前述のように、図8に示される従来のマトリクス装置では、X系統に16本の画素電極X0〜Xfを有する場合には、ドライバICと画素電極X0〜Xfと接続する接続配線108が16本必要であった。
これに対して、本発明のマトリクス装置10では、上記構成を有することにより、16本のX系統の画素電極X0〜Xfに対して、4本の接続配線36a〜36dと、半導体を用いるスイッチング素子を利用することでゲート電極50およびゲート絶縁膜52を共通化したことによる4本のスイッチ配線40a〜40dとの、合計8本の配線で、画像の表示を行うことができる。また、配線を減らせるので、画素電極に対応するドライバICの数も低減できる。加えて、複数のスイッチング素子でゲート電極50を共通化することで、配線も単純化できる。
【0050】
図1に示すマトリクス装置では、説明を簡易にするために画素電極を16本としたが、前述のように、実際の表示装置等では、画素電極の数(画素数)は、遥かに多い。
例えば、1つの系統において、画素電極が640本で、ドライバICが160chである場合には、従来のマトリクス装置では、画素電極に対応する接続配線が640本で、4個のドライバICが必要になる。
これに対し、本発明のマトリクス装置によれば、画素電極を160本ずつの4グループに組分けして、ゲート電極およびゲート絶縁膜を共通化したスイッチング素子からなる4個のスイッチング素子群を用いることで、160本の接続配線および4本のスイッチ配線との合計164本という少ない接続配線と、2個のドライバICとを用いればよい。
【0051】
なお、本発明のマトリクス装置は、スイッチング素子を用いることで、通常のマトリクス装置よりも、1画面の表示に必要な時間が長くなる。図示例のマトリクス装置10では、4本の画素電極を1グループとするので、画像1面を表示させるのに4倍の時間がかかることになる。
しかしながら、信号クロックを4倍に上げれば、同じ画像形成時間によって対処することができる。あるいは、電子ペーパのように画像切り替え頻度が少ない用途では、信号クロックを早くする必要もない。
【0052】
また、本発明のマトリクス装置では、スイッチング素子に信号が与えられない画素電極X0〜Xfは、電気的に浮いた状態となるので、電荷がチャージされ画像信号が残ってしまうことがある。
これは、適切な抵抗を、画素電極X0〜Xfと、画素電極Y1〜Y4および/またはアース電極との間に入れることによって、速やかに電荷を取り除くことができる。あるいは、画素での漏れ電流によって、素子の追加をしなくても問題にならない場合もある。
【0053】
さらに、図1に示すマトリクス装置10は、X系統の画素電極X0〜Xfに接続する接続配線を複線化して、ゲート電極50を共通化したスイッチング素子を組合せることで、配線数を減らしたが、本発明は、これに限定はされない。
すなわち、本発明では、選択信号に対応するY系統の画素電極に接続する接続配線を複線化して、ゲート電極を共通化したスイッチング素子を組合せて、配線数を減らしてもよい。さらに、X系統の画素電極とY系統の画素電極との両方で、接続配線を複線化して、ゲート電極を共通化スイッチング素子を組合せることによって、より配線本数が減る利点が得られる。
【0054】
図3に、本発明マトリクス装置の別の例を概念的に示す。
なお、図3に示すマトリクス装置70は、図1に示すマトリクス装置10と同じ部材を多用するので、同じ部材には同じ符号を付し、説明は、異なる部位を種に行う。この点に関しては、後に示す図4に示すマトリクス装置76も同様である。
【0055】
前述のように、本発明によれば、マトリクス装置の配線の数を大幅に低減できる。
そのため、図3に示すマトリクス装置70のように、画素電極Y1〜Y4と、画素電極X0〜Xfとを、1つのドライバIC72で駆動することも可能である。
【0056】
さらに、ゲート電極50に接続するスイッチ配線に論理回路を組み合わせることにより、スイッチ配線を、より少なくできる。
例えば、図4に示すマトリクス装置76のように、入力が共にローの際に出力がハイになる回路78aと、一方の入力がローで他方の入力がハイの場合に出力がハイになる回路78bと、入力のローとハイが回路78bと逆の場合に出力がハイになる回路78cと、入力が共にハイの時に出力がハイになる回路78dとを用いることにより、スイッチ配線を、スイッチ配線40eおよび40fの2本にできる。
【0057】
以下、図5(A)〜図6(B)の概念図を参照して、図1に示すマトリクス装置10の製造方法を説明することにより、本発明のマトリクス装置の製造方法の一例を説明する。
【0058】
まず、図5(A)に示すように、YドライバIC16およびXドライバIC18を設けた基板12を用意する。
次いで、基板12に、ゲート電極50を形成する。好ましくは、図5(B)に示すように、ゲート電極50の形成と同時に、画素電極Y1〜Y4、選択配線34a〜34dおよびスイッチ配線40a〜40dも形成する。すなわち、ゲート電極50と同時に、このゲート電極が対応する系統の電極群とは異なる系統の電極群、この電極群に接続される配線、および、ゲート電極に接続される配線を形成する。
従って、この場合には、ゲート電極50、画素電極Y1〜Y4、選択配線34a〜34dおよびスイッチ配線40a〜40dは、同じ材料で形成される。
ゲート電極50等の形成は、マスクを用いる真空蒸着等、マトリクス装置の製造で用いられる公知の方法で行えばよい。
【0059】
次いで、画素電極Y1〜Y4の上やゲート電極50を覆う領域等、基板12上の必要な領域に、絶縁膜を形成する。ゲート電極50を覆う絶縁膜はゲート絶縁膜52となる。
絶縁膜の形成も、マスクを用いる真空蒸着等、マトリクス装置の製造で用いられる公知の方法で行えばよい。
【0060】
次いで、図5(C)に示すように、ゲート絶縁膜52の上に半導体層54を形成する。
前述のように、半導体層54の形成も、例えば半導体層54となる有機半導体を溶解してなる塗料を、エッジキャスト法によって塗布して乾燥する塗布法等、公知の方法で行えばよい。ここで、塗料の塗布は、スイッチング素子におけるソース電極56とドレイン電極60との通電方向に行うのが好ましい。すなわち、図5(C)に示す例では、図の上下方向に塗料の塗布を行うのが好ましい。これにより、有機半導体等の結晶の形成方向を通電方向と一致して、効率のよいスイッチング素子を形成することができる。
なお、エッジキャスト法などの塗布法以外の半導体層54の形成方法としては、蒸着法や印刷法、シート状に成形した半導体層54を貼着する方法等が例示される。しかしながら、有機半導体を用いる場合には、結晶性が良好な有機半導体層が得られる等の理由で、塗布法が好ましく利用される。
【0061】
半導体層54は、個々のスイッチング素子毎に切断すなわち分断してもよく、あるいは、スイッチング素子群の全スイッチング素子で共通でもよい。半導体層54を共有するか、個々に分断するかは、スイッチング素子に要求される精度等に応じて決定すればよい。
【0062】
次いで、図6(A)に示すように、個々のスイッチング素子に対応するソース電極56およびドレイン電極60を形成して、スイッチング素子24a〜24d、スイッチング素子26a〜26d、スイッチング素子28a〜28d、および、スイッチング素子30a〜30dを形成する。
ソース電極56およびドレイン電極60の形成も、マスクを用いる真空蒸着等、マトリクス装置の製造で用いられる公知の方法で行えばよい。
【0063】
最後に、図6(B)に示すように、画素電極X0〜Xfおよび接続配線36a〜36dを形成することにより、図1に示すマトリクス装置10を完成する。なお、画素電極X0〜Xfおよび接続配線36a〜36dの形成材料は、同じでも異なってもよい。
画素電極X0〜Xfおよび接続配線36a〜36dの形成も、マスクを用いる真空蒸着等、マトリクス装置の製造で用いられる公知の方法で行えばよい。
【0064】
以上の説明より明らかなように、半導体によるスイッチング素子を用いる本発明によれば、複数のスイッチング素子からなるスイッチング素子群でゲート電極50およびゲート絶縁膜52を共通にすると共に、ゲート電極50と、画素電極Y1〜Y4、選択配線34a〜34dおよびスイッチ配線40a〜40dとを同時に形成できるので、良好な生産性でマトリクス装置10を製造できる。
また、配線の数が少なく、配線を単純化でき、しかも、複数のスイッチング素子でゲート電極50を共通にする。そのため、配線の形成や、ソース電極56およびドレイン電極60の形成に、通常のマトリクス装置のような高い精度を要求されないので、マトリクス装置10の生産を簡易化して、生産効率を向上できる。
【0065】
図5(A)〜図6(B)に示す製造方法では、ゲート電極50と、画素電極Y1〜Y4、選択配線34a〜34dおよびスイッチ配線40a〜40dとを同時に形成しているが、本発明の製造方法は、これに限定はされない。
例えば、ゲート電極50の形成時にはゲート電極50のみを形成してもよく、ゲート電極50と画素電極Y1〜Y4のみを同時に形成してもよく、あるいは、ゲート電極50とスイッチ配線40a〜40dのみを同時に形成してもよい。あるいは、ゲート電極50と、画素電極Y1〜Y4および選択配線34a〜34dとを同時に形成してもよい。
しかしながら、生産性を考慮すれば、図示例のように、ゲート電極50と、画素電極Y1〜Y4、選択配線34a〜34dおよびスイッチ配線40a〜40dとを同時に形成するのが好ましい。
【0066】
スイッチング素子も、図2(A)および図2(B)に示される構成に限定はされず、各種の構成が利用可能である。
例えば、図7に示すように、電流量を増やすために、ソース電極56およびドレイン電極60を長尺にして、幅方向で対面させることにより、チャネル幅を長く取った構成であってもよい。
図7に示す構成のスイッチング素子に有機半導体を利用する場合には、半導体層54の形成において、連続エッジキャスト法等を用いて、塗料を図7横方向に塗布し、有機半導体の結晶を横方向すなわちチャネル長の方向に成長させるのが好ましい。
【0067】
図1に示すマトリクス装置10は、マトリクス走査としてXY走査を行うものであるが、本発明は、これに限定はされず、公知の各種の方式のマトリクス走査を行う装置に利用可能である。
マトリクス走査としては、XY走査の他、rθ走査、画素電極系を2系統にしたX1X2Y走査、画素電極系を2系統にしたX1Y1Y2走査など、複数の信号で一定の面部分に表示、センシング、振動、微動などの面上の走査を行う各種の走査が利用可能である。中でも、XY走査が好ましい。
また、本発明のマトリクス装置は、LCD、有機ELディスプレイ、電子ペーパ等の各種の表示装置、タッチパネルやタブレット端末等の各種のセンサ、振動する圧電素子による位置の制御装置など、マトリクス走査を利用する各種の装置に利用可能である。
【0068】
以上、本発明のマトリクス装置およびマトリクス装置の製造方法について詳細に説明したが、本発明は、上述の例に限定はされず、本発明の要旨を逸脱しない範囲において、各種の改良や変更を行ってもよいのは、もちろんである。
【産業上の利用可能性】
【0069】
液晶ディスプレイなどのマトリクス走査を行う装置、および、その製造に好適に利用可能である。
【符号の説明】
【0070】
10,70,76 マトリクス装置
12 基板
16,100 YドライバIC
18,102a,102b,102c,102d XドライバIC
24,26,28,30 スイッチング素子群
24a,24b,24c,24d,26a,26b,26c,26d,28a,28b,28c,28d,30a,30b,30c,30d スイッチング素子
34a,34b,34c,34d,106 選択配線
36a,36b,36c,36d,108 接続配線
40a,40b,40c,40d スイッチ配線
50 ゲート電極
52 ゲート絶縁膜
54 半導体層
56 ソース電極
60 ドレイン電極
72 ドライバIC
Y1,Y2,Y3,Y4 画素電極
X0,X1,X2,X3,X4,X5,X6,X7,X8,X9,Xa,Xb,Xc,Xd,Xe,Xf 画素電極
図1
図2
図3
図4
図5
図6
図7
図8
【国際調査報告】