特許 5863069 半導体装置及び製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5863069

(24)【登録日】2016年1月8日

(45)【発行日】2016年2月16日

(54)【発明の名称】半導体装置及び製造方法

(51)【国際特許分類】

   H01L 29/786 20060101AFI20160202BHJP

   H01L 21/8238 20060101ALI20160202BHJP

   H01L 27/092 20060101ALI20160202BHJP

   H01L 21/336 20060101ALI20160202BHJP

   H01L 21/28 20060101ALI20160202BHJP

   H01L 29/41 20060101ALI20160202BHJP

   H01L 29/417 20060101ALI20160202BHJP

   H01L 27/08 20060101ALI20160202BHJP

   H01L 29/78 20060101ALI20160202BHJP

【ＦＩ】

   H01L29/78 618E

   H01L27/08 321D

   H01L29/78 618B

   H01L29/78 627D

   H01L29/78 613A

   H01L21/28 301B

   H01L29/44 S

   H01L29/50 M

   H01L27/08 321C

   H01L27/08 331E

   H01L29/78 301B

【請求項の数】9

【全頁数】29

(21)【出願番号】特願2014-118087(P2014-118087)

(22)【出願日】2014年6月6日

(65)【公開番号】特開2015-231032(P2015-231032A)

(43)【公開日】2015年12月21日

【審査請求日】2014年6月6日

【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２５年度、独立行政法人新エネルギー・産業技術総合開発機構、「省エネルギー革新技術開発事業／先導研究／極低消費電力ＩＩＩ−Ｖ族化合物半導体ＣＭＯＳの研究開発」委託研究、産業技術力強化法第１９条の適用を受ける特許出願

(73)【特許権者】

【識別番号】000004226

【氏名又は名称】日本電信電話株式会社

(73)【特許権者】

【識別番号】504137912

【氏名又は名称】国立大学法人 東京大学

(74)【代理人】

【識別番号】110001243

【氏名又は名称】特許業務法人 谷・阿部特許事務所

(72)【発明者】

【氏名】横山 春喜

(72)【発明者】

【氏名】横山 正史

(72)【発明者】

【氏名】高木 信一

(72)【発明者】

【氏名】竹中 充

【審査官】 宇多川 勉

(56)【参考文献】

【文献】 特開２０１１−１７１４５６（ＪＰ，Ａ）

【文献】 特開平０８−３０６９０９（ＪＰ，Ａ）

【文献】 特開２００９−０３８３０７（ＪＰ，Ａ）

【文献】 特開２０１２−０２３３２６（ＪＰ，Ａ）

【文献】 金相賢 他１３名，Ni-InGaAs合金を用いた自己整合型メタルソース・ドレイン，信学技報，日本，社団法人 電子情報通信学会，第１１０巻 第４０６号，ｐ．１−４

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８６

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２３８

Ｈ０１Ｌ ２７／０８

Ｈ０１Ｌ ２７／０９２

Ｈ０１Ｌ ２９／４１

Ｈ０１Ｌ ２９／４１７

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

Ｓｉ基板と、
前記Ｓｉ基板上に積層された第１の絶縁膜と、
前記絶縁膜上に積層された半導体層であって、ＩＩＩ−Ｓｂ層と前記ＩＩＩ−Ｓｂ層上に積層されたＩＩＩ−Ａｓ層を含む半導体層と、
前記ＩＩＩ−Ａｓ層の上面あるいは側面に形成された金属ソース・ドレイン電極、あるいは、前記ＩＩＩ−Ａｓ層と前記ＩＩＩ−Ｓｂ層とに接合するよう形成された金属ソース・ドレイン電極と、
を備え、
前記ＩＩＩ−Ａｓ層は、ｎ−ＭＯＳＦＥＴおよびｐ−ＭＯＳＦＥＴに共通のチャネル層として構成されており、
前記Ｓｉ基板の裏面に形成されたバックゲート電極を備え、前記バックゲート電極に第１のバックゲート電圧を印加することで前記ｎ−ＭＯＳＦＥＴとして動作し、前記バックゲート電極に第２のバックゲート電圧を印加することで前記ｐ−ＭＯＳＦＥＴとして動作することを特徴とする半導体装置。

【請求項2】

前記半導体層上に積層された第２の絶縁膜と、
前記第２の絶縁膜上に形成された金属フロントゲート電極と
をさらに備え、前記フロントゲート電極に第３のゲート電圧を印加することで前記ｎ−ＭＯＳＦＥＴとして動作し、前記フロントゲート電極に第４のゲート電圧を印加することで前記ｐ−ＭＯＳＦＥＴとして動作することを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記ＩＩＩ−Ａｓ層は、ＩｎＡｓであり、前記ＩＩＩ−Ｓｂ層は、ＧａＳｂ又はＩｎＧａＳｂであることを特徴とする請求項１又は２に記載の半導体装置。

【請求項4】

前記ＩＩＩ−Ａｓ層の膜厚は０．６ ｎｍ 以上２．５ ｎｍ 以下であり、前記ＩＩＩ−Ｓｂ層の膜厚は０．６ ｎｍ 以上２０ ｎｍ 以下であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。

【請求項5】

前記半導体層は、第２のＩＩＩ−Ａｓ層をさらに含み、前記ＩＩＩ−Ｓｂ層が前記第２のＩＩＩ−Ａｓ層上に積層されていることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。

【請求項6】

Ｓｉ基板上に第１の絶縁膜を積層するステップと、
ＩｎＡｓ基板上にＩＩＩ−Ｓｂエッチストッパー層を積層するステップと、
前記ＩＩＩ−Ｓｂエッチストッパー層上にＩＩＩ−Ｖ族半導体層を積層するステップと、
前記ＩＩＩ−Ｖ族半導体層上に第２の絶縁膜を積層するステップと、
前記第１の絶縁膜と前記第２の絶縁膜を貼り合わせるステップと、
前記ＩｎＡｓ基板および前記ＩＩＩ−Ｓｂエッチストッパー層をエッチングするステップと、
前記ＩＩＩ−Ｖ族半導体層上に金属ソース・ドレイン電極を形成するステップと、
前記Ｓｉ基板の裏面にバックゲート電極を形成するステップと、
を有することを特徴とする半導体装置の製造方法。

【請求項7】

前記ＩＩＩ−Ｖ族半導体層上に第３の絶縁膜を積層するステップと、
前記第３の絶縁膜上に金属フロントゲート電極を積層するステップと、
をさらに有することを特徴とする請求項６に記載の半導体装置の製造方法。

【請求項8】

前記ＩＩＩ−Ｖ族半導体層を積層するステップは、
前記ＩＩＩ−Ｓｂエッチストパー層上に第１のＩＩＩ−Ａｓ層を積層するステップと、
前記第１のＩＩＩ−Ａｓ層上に第２のＩＩＩ−Ｓｂ層を積層するステップと、
前記第２のＩＩＩ−Ｓｂ層上に第２のＩＩＩ−Ａｓ層を積層するステップと、
を含むことを特徴とする請求項６に記載の半導体装置の製造方法。

【請求項9】

前記ＩｎＡｓ基板および前記ＩＩＩ−Ｓｂエッチストッパー層をエッチングするステップは、濃度３６％の塩酸を用いて、前記ＩｎＡｓ基板を前記ＩＩＩ−Ｓｂエッチストッパー層から選択エッチングするステップと、
濃度０．６−１．０％の硫化アンモニウム溶液を用いて、前記ＩＩＩ−Ｓｂエッチストッパー層を前記第１のＩＩＩ−Ａｓ層から選択エッチングするステップと、
を含むことを特徴とする請求項８に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、支持基板上に絶縁膜を介して設けられた半導体層に形成されたＩＩＩ−Ｖ ＣＭＯＳトランジスタである半導体装置及び製造方法に関する。

【背景技術】

【0002】

高移動度材料を利用したＣＭＯＳトランジスタは、省消費電力デバイスや高速ＣＰＵといった高速動作回路への応用が期待されている。特に、ｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴのいずれにおいても、Ｓｉより高い移動度を有するＩＩＩ−Ｖ族化合物半導体を利用する構造が期待される。さらに、ＩＩＩ−Ｖ族化合物半導体チャネル層がＳｉ基板上に絶縁膜を介して形成されたＩＩＩ−Ｖ族化合物半導体ＣＭＯＳトランジスタの応用が期待される。

【0003】

図１８に、従来提案されてきた、ｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴ、それぞれに適したチャネルを集積した、複数チャネルを有するＩＩＩ−Ｖ族化合物半導体装置の構造を示す。Ｓｉ基板１８０１上埋め込み酸化膜（ＢＯＸ：Ｂｕｒｉｅｄ Ｏｘｉｄｅ Ｌａｙｅｒ）層１８０２を積層し、その上にＩＩＩ−Ｓｂ層１８０３およびＩＩＩ−Ａｓ層１８０４が積層されている。ここで、ＩＩＩ−Ｓｂ層１８０３は、Ｈｉｇｈ−Ｋゲート絶縁層１８０６−１、金属ゲート層１８０７−１を積層し形成されたゲートスタックと、金属ソース／ドレイン層１８０５−１が形成され、ｐ−ＭＯＳＦＥＴを構成している。また、ＩＩＩ−Ａｓ層１８０４は、Ｈｉｇｈ−Ｋゲート絶縁層１８０６−２、金属ゲート層１８０７−２を積層し形成されたゲートスタックと、金属ソース／ドレイン層１８０５−２が形成され、ｎ−ＭＯＳＦＥＴを構成している。

【先行技術文献】

【非特許文献】

【0004】

【非特許文献1】S. Takagi et al., Solid-State Electron. 51, 526 (2007).

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、従来の手法では、ｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴのチャネルとなる層がＩＩＩ−Ｓｂ層１８０３、ＩＩＩ−Ａｓ層１８０４のように種類が異なるため、それぞれの層を別々に形成する必要があるという課題があった（非特許文献１参照）。

【0006】

本発明は、このような課題に鑑みてなされたもので、その目的とするところは、同一チャネルにＩＩＩ−Ａｓ層とＩＩＩ−Ｓｂ層を形成し、電界制御によりチャネル極性を制御し、ｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴを切り替えることができるＩＩＩ−Ｖ ＣＭＯＳトランジスタである半導体装置及び製造方法を提供することにある。

【課題を解決するための手段】

【0007】

上記の課題を解決するために、本発明は、半導体装置であって、Ｓｉ基板と、前記Ｓｉ基板上に積層された第１の絶縁膜と、前記絶縁膜上に積層された半導体層であって、ＩＩＩ−Ｓｂ層と前記ＩＩＩ−Ｓｂ層上に積層されたＩＩＩ−Ａｓ層を含む半導体層と、前記ＩＩＩ−Ａｓ層の上面あるいは側面に形成された金属ソース・ドレイン電極、あるいは、前記ＩＩＩ−Ａｓ層と前記ＩＩＩ−Ｓｂ層とに接合するよう形成された金属ソース・ドレイン電極と、を備え、前記ＩＩＩ−Ａｓ層は、ｎ−ＭＯＳＦＥＴおよびｐ−ＭＯＳＦＥＴに共通のチャネル層として構成されており、前記Ｓｉ基板の裏面に形成されたバックゲート電極を備え、前記バックゲート電極に第１のバックゲート電圧を印加することで前記ｎ−ＭＯＳＦＥＴとして動作し、前記バックゲート電極に第２のバックゲート電圧を印加することで前記ｐ−ＭＯＳＦＥＴとして動作することを特徴とする。

【0008】

請求項２に記載の発明は、請求項１に記載の半導体装置において、前記半導体層上に積層された第２の絶縁膜と、前記第２の絶縁膜上に形成された金属フロントゲート電極と、をさらに備え、前記フロントゲート電極に第３のゲート電圧を印加することで前記ｎ−ＭＯＳＦＥＴとして動作し、前記フロントゲート電極に第４のゲート電圧を印加することで前記ｐ−ＭＯＳＦＥＴとして動作することを特徴とする。すなわち、単一素子からなるトランジスタのチャネルの極性をｐチャネルとｎチャネルに制御できることを特徴とする。

【0009】

請求項３に記載の発明は、請求項１又は２に記載の半導体装置において、前記ＩＩＩ−Ａｓ層は、ＩｎＡｓであり、前記ＩＩＩ−Ｓｂ層は、ＧａＳｂ又はＩｎＧａＳｂであることを特徴とする。

【0010】

請求項４に記載の発明は、請求項１乃至３のいずれかに記載の半導体装置において、前記ＩＩＩ−Ａｓ層の膜厚は ０．６ ｎｍ 以上 ２．５ ｎｍ 以下であり、前記ＩＩＩ−Ｓｂ層の膜厚は ０．６ ｎｍ 以上 ２０ ｎｍ 以下であることを特徴とする。

【0011】

請求項５に記載の発明は、請求項１乃至４のいずれかに記載の半導体装置において、前記半導体層は、第２のＩＩＩ−Ａｓ層をさらに含み、前記ＩＩＩ−Ｓｂ層が前記第２のＩＩＩ−Ａｓ層上に積層されていることを特徴とする。

【0012】

請求項６に記載の発明は、半導体装置の製造方法であって、Ｓｉ基板上に第１の絶縁膜を積層するステップと、ＩｎＡｓ基板上にＩＩＩ−Ｓｂエッチストッパー層を積層するステップと、前記ＩＩＩ−Ｓｂエッチストッパー層上にＩＩＩ−Ｖ族半導体層を積層するステップと、前記ＩＩＩ−Ｖ族半導体層上に第２の絶縁膜を積層するステップと、前記第１の絶縁膜と前記第２の絶縁膜を貼り合わせるステップと、前記ＩｎＡｓ基板および前記ＩＩＩ−Ｓｂエッチストッパー層をエッチングするステップと、前記ＩＩＩ−Ｖ族半導体層上に金属ソース・ドレイン電極を形成するステップと、前記Ｓｉ基板の裏面にバックゲート電極を形成するステップと、を有することを特徴とする。

【0013】

請求項７に記載の発明は、請求項６に記載の半導体装置の製造方法において、前記ＩＩＩ−Ｖ族半導体層上に第３の絶縁膜を積層するステップと、前記第３の絶縁膜上に金属フロントゲート電極を積層するステップと、をさらに有することを特徴とする。

【0014】

請求項８に記載の発明は、請求項６に記載の半導体装置の製造方法において、前記ＩＩＩ−Ｖ族半導体層を積層するステップは、前記ＩＩＩ−Ｓｂエッチストパー層上に第１のＩＩＩ−Ａｓ層を積層するステップと、前記第１のＩＩＩ−Ａｓ層上に第２のＩＩＩ−Ｓｂ層を積層するステップと、前記第２のＩＩＩ−Ｓｂ層上に第２のＩＩＩ−Ａｓ層を積層するステップと、を含むことを特徴とする。

【0016】

請求項９に記載の発明は、請求項８に記載の半導体装置の製造方法において、前記ＩｎＡｓ基板および前記ＩＩＩ−Ｓｂエッチストッパー層をエッチングするステップは、濃度３６％の塩酸を用いて、前記ＩｎＡｓ基板を前記ＩＩＩ−Ｓｂエッチストッパー層から選択エッチングするステップと、濃度０．６−１．０％の硫化アンモニウム溶液を用いて、前記ＩＩＩ−Ｓｂエッチストッパー層を前記第１のＩＩＩ−Ａｓ層から選択エッチングするステップと、を含むことを特徴とする。

【発明の効果】

【0017】

本発明によれば、ＩＩＩ−Ｖ−ＯＩ単一チャネル構造において、バックゲート電極、および、フロントゲート電極を用いて電圧を制御することで、チャネル層に誘起される支配的なキャリアの極性を制御できるため、チャネルの極性の制御が可能となり、単一素子トランジスタにおいて、ＩＩＩ−Ｖ ＣＭＯＳトランジスタの動作が可能となるため、ＩＩＩ−Ｖ―ＯＩ ＣＭＯＳ ｏｎ Ｓｉ構造およびそのトランジスタを少ない製造工程で作製する製造方法を提供することができる。

【図面の簡単な説明】

【0018】

【図1】本発明の実施形態１に係る半導体装置の断面概略図である。

【図2】（ａ）はエネルギーバンド図であり、（ｂ）、（ｃ）は本願発明の一実施形態に係る単一チャネルによるＩＩＩ−Ｖ ＣＭＯＳトランジスタの動作の概要を説明する図である。

【図3】（ａ）、（ｂ）は、本願発明の一実施形態に係る単一チャネルによるＩＩＩ−Ｖ ＣＭＯＳトランジスタの金属ソース／ドレイン接合の概念図である。

【図4】（ａ）は、半導体の積層構造を示す図であり、（ｂ）はバンド図であり、（ｃ）はＩｎＡｓ層の実効バンドギャップのＩｎＡｓ層膜厚依存性の計算結果を示す図である。

【図5】（ａ）は、半導体の積層構造を示す図であり、（ｂ）、（ｃ）は単一チャネル層における電圧印加時のキャリア濃度分布の計算結果を示す図である。

【図6】（ａ）、（ｂ）はバックゲート電圧を ０ Ｖ とした時のキャリア濃度とフロントゲート電圧の関係のＩｎＡｓ層とＧａＳｂ層の膜厚依存性の計算結果を示す図であり、（ｃ）はＩｎＡｓ層とＧａＳｂ層の膜厚を一定とした時のキャリア濃度とフロントゲート電圧の関係のバックゲート電圧依存性の計算結果を示す図である。

【図7】（ａ）〜（ｄ）は、ＩｎＡｓ層の導入による、ＧａＳｂ ＭＯＳ界面の改善の様子を示す図である。

【図8】（ａ）は、本発明の一実施形態に係るＩＩＩ−Ｖ ＣＭＯＳトランジスタで用いるＩＩＩ−Ｖ−ＯＩ ｏｎ Ｓｉ基板の作製手順を説明する図であり、（ｂ）〜（ｆ）は、ＩＩＩ−Ｖ−ＯＩ ｏｎ Ｓｉ基板の作製結果を示す図である。

【図9】（ａ）〜（ｄ）は、それぞれの選択エッチング前後でのＸＰＳ測定結果を示す図である。

【図10】Ｓｉ基板上に絶縁膜を介してＩｎＡｓ／ＧａＳｂ／ＩｎＡｓ層を積層した半導体の断面ＴＥＭ像およびＥＤＸマッピング測定の結果を示す図である。

【図11】（ａ）は、本願発明の一実施形態に係るバックゲート構造のＩｎＡｓ／ＧａＳｂ ＩＩＩ−Ｖ ＣＭＯＳトランジスタの構造を示す図であり、（ｂ）〜（ｅ）は、そのバックゲート動作を示す図である。

【図12】（ａ）は、本願発明の一実施形態に係るフロントゲート構造のＩｎＡｓ／ＧａＳｂ ＩＩＩ−Ｖ ＣＭＯＳトランジスタの構造を示す図であり、（ｂ）〜（ｅ）は、そのフロントゲート動作を示す図である。

【図13】（ａ）、（ｂ）は、バックゲート動作における、ＩｎＡｓ ｎ−ＭＯＳＦＥＴとＧａＳｂ ｐ−ＭＯＳＦＥＴそれぞれの実効電子移動度と実効正孔移動度を示す図である。

【図14】（ａ）〜（ｃ）は、ＩｎＧａＳｂ−ＯＩ基板とＩｎＡｓ／ＩｎＧａＳｂ／ＩｎＡｓ−ＯＩ基板の作製結果を示す図である。

【図15】（ａ）〜（ｄ）は、バックゲート構造のＩｎＧａＳｂ−ＯＩ ｐ−ＭＯＳＦＥＴのデバイス特性を示す図である。

【図16】（ａ）〜（ｄ）は、バックゲート構造のＩｎＡｓ／ＩｎＧａＳｂ ＩＩＩ−Ｖ ＣＭＯＳトランジスタの構造とそのバックゲート動作を示す図である。

【図17】（ａ）、（ｂ）、バックゲート動作における、ＩｎＡｓ ｎ−ＭＯＳＦＥＴとＩｎＧａＳｂ ｐ−ＭＯＳＦＥＴそれぞれの実効電子移動度と実効正孔移動度を示す図である。

【図18】従来のｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴに対して複数チャネルを有するＩＩＩ−Ｖ族化合物半導体装置の構造を示す図である。

【発明を実施するための形態】

【0019】

以下、本発明の実施の形態について、詳細に説明する。

【0020】

本発明では、絶縁膜上に設けられた、ＩＩＩ−Ｓｂ層、ＩＩＩ−Ａｓ層が積層された単一チャネルを利用したＩＩＩ−Ｖ ＣＭＯＳトランジスタを作製可能にするため、基板貼り合わせ手法、エピタキシャル成長、選択エッチングを用いて作製したＩＩＩ−Ｖ−ＯＩ（ＩＩＩ族半導体−Ｖ族半導体−ｏｎ ｉｎｓｕｌａｔｏｒ＝絶縁体＝Ａｌ₂Ｏ₃、絶縁膜はＨｆＯ₂、Ｌａ₂Ｏ₃、ＺｒＯ₂等、あるいは、それらの一つを含んだ複合構造の絶縁膜でも良い）基板を用いる。また、本発明は、このＩＩＩ−Ｖ−ＯＩ基板においてＩＩＩ−Ｓｂ層、ＩＩＩ−Ａｓ層の膜厚を所定の厚さにすることで、単一チャネルを利用したＩＩＩ−Ｖ ＣＭＯＳトランジスタを、同一素子において、ｎ−ＭＯＳＦＥＴおよびｐ−ＭＯＳＦＥＴとして動作させることができる。

【0021】

（実施形態１）
図１に、本発明の実施形態１に係る半導体装置の断面概略図を示す。Ｓｉ基板１０１上にＢＯＸ層１０２を積層し、その上にＩＩＩ−Ｓｂ層１０３、ＩＩＩ−Ａｓ層１０４が順に積層されている。それらの上にＨｉｇｈ−Ｋゲート絶縁層１０６、金属フロントゲート層１０７を積層し、ゲートスタックが形成されている。さらに、ＩＩＩ−Ｓｂ層１０３、ＩＩＩ−Ａｓ層１０４に対して、金属ソース／ドレイン層１０５が形成されている。この時、ソース／ドレインの金属として、Ｎｉを用い、ゲートファーストプロセスで、自己整合型プロセスによる合金化を行うことで、ＩｎＡｓとＧａＳｂチャネルまで到達するソース／ドレイン接合を形成してもよい。

【0022】

ＩＩＩ−Ａｓ層１０４の膜厚は ０．６ ｎｍ 以上 ２．５ ｎｍ 以下であり、ＩＩＩ−Ｓｂ層１０３の膜厚は ０．６ ｎｍ 以上 ２０ ｎｍ 以下である。膜厚の上限は後述する理由によって決まるが、膜厚の下限は、膜厚を精密に制御し、層状の薄膜を作製することができる限界が二分子層程度（０．６ ｎｍ）であることにより決まったものである。

【0023】

図２（ａ）に、エネルギーバンド図を示し、図２（ｂ）、（ｃ）に、本願発明の一実施形態に係る単一チャネルによるＩＩＩ−Ｖ ＣＭＯＳトランジスタの動作の概要を説明する図を示す。ＩＩＩ−Ｖ ＣＭＯＳトランジスタにおけるＩｎＡｓ層のバンドギャップ（図２（ｂ）、（ｃ））は、量子閉じ込め効果によりバルク状態時（図２（ａ））よりも拡大している。このように本願発明のＩＩＩ−Ｖ ＣＭＯＳトランジスタは、適当な電圧でチャネルの極性を制御することにより、単一チャネルでｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴの動作を行うことができる。

【0024】

図３（ａ）、（ｂ）に、本願発明の一実施形態に係る単一チャネルによるＩＩＩ−Ｖ ＣＭＯＳトランジスタの金属ソース／ドレインの概念図を示す。ＩｎＡｓとＧａＳｂのフェルミ準位ピンニングにより、ＩｎＡｓ、ＧａＳｂのそれぞれと金属ソース／ドレインとのチャネルに対して、低いショットキー障壁を提供できる。

【0025】

図４（ａ）に、半導体層の積層構造を示し、図４（ｂ）にエネルギーバンド図を示し、図４（ｃ）にＩｎＡｓ層の実効バンドギャップのＩｎＡｓ膜厚依存性の計算結果を示す。図４（ｂ）、（ｃ）は、ＧａＳｂ層４０１、ＩｎＡｓ層４０２、Ａｌ₂Ｏ₃層４０３（図１のＨｉｇｈ−Ｋゲート絶縁層１０６に相当）、ゲート層４０４（図１の金属フロントゲート層１０７に相当）を順に積層し、ＩｎＡｓ層４０２の膜厚Ｔ_InAsを変化させた場合について実効バンドギャップを計算したものである。ＩｎＡｓ層４０２の膜厚Ｔ_InAsを薄くすることで、量子効果で実効的なバンドギャップが増大することがわかる。このように、ＩｎＡｓ層の膜厚を適当な値に設計することで、ＩｎＡｓ層をｎ−ＭＯＳＦＥＴのチャネルとしてだけでなく、ＧａＳｂ層をｐ−ＭＯＳＦＥＴのチャネルとしたときの絶縁層として利用することが可能となる。

【0026】

図５（ａ）に、半導体層の積層構造を示し、図５（ｂ）、（ｃ）に単一チャネル層における電圧印加時のキャリア濃度分布の計算結果を示す。計算に用いた単一チャネル層は、バックゲート層５０１、Ａｌ₂Ｏ₃層５０２（図１のＢＯＸ層１０２に相当）、ＩｎＡｓ層５０３、ＧａＳｂ層５０４、ＩｎＡｓ層５０５、Ａｌ₂Ｏ₃層５０６（図１のＨｉｇｈ−Ｋゲート絶縁層１０６に相当）、フロントゲート層５０７を順に積層したものである。各層の膜厚は、Ａｌ₂Ｏ₃層５０２、５０６が ５ ｎｍ、ＩｎＡｓ層５０３、５０５が １．５ ｎｍ、ＧａＳｂ層５０４が ２０ ｎｍ とした。図５（ｂ）は、バックゲート層５０１に ０ Ｖ、フロントゲート層５０７に −１ Ｖ を印加したときの正孔の濃度分布を示し、図５（ｃ）は、バックゲート層５０１に ０ Ｖ、フロントゲート層５０７に １ Ｖ を印加したときの電子の濃度分布を示している。

【0027】

適当な電圧を印加することにより、図２に示したように、ＩｎＡｓ層に電子が、ＧａＳｂ層に正孔が蓄積されることがわかる。ここでは、仕事関数により計算しているため、実際の外部電圧とは異なる。ゲート電極の仕事関数を適切に選択することにより、適切な電圧でチャネル極性とデバイス動作を制御できるものと考えられる。

【0028】

図６（ａ）、（ｂ）にバックゲート電圧を０ Ｖ とした時のキャリア濃度とフロントゲート電圧の関係のＩｎＡｓ層とＧａＳｂ層の膜厚依存性の計算結果を示し、図６（ｃ）にＩｎＡｓ層とＧａＳｂ層の膜厚を一定とした時のキャリア濃度とフロントゲート電圧の関係のバックゲート電圧依存性の計算結果を示す。バックゲートに適当な電圧を印加することにより、単一チャネルにおいて、ＩｎＡｓ層、ＧａＳｂ層のそれぞれが、フロントゲートに対してｎ−ＭＯＳＦＥＴ、ｐ−ＭＯＳＦＥＴとして動作するように、キャリア濃度を制御し、チャネルの極性を制御することができる。このように、ＩｎＡｓ/ＧａＳｂ−ＯＩ構造の単一チャネルを利用することで、ｎ−ＭＯＳＦＥＴ、ｐ−ＭＯＳＦＥＴとして動作可能なＩＩＩ−Ｖ ＣＭＯＳトランジスタの作製が可能である。

【0029】

図７（ａ）〜（ｄ）に、ＩｎＡｓ層の導入による、ＧａＳｂ ＭＯＳ界面の改善の様子を示す。１．５ ｎｍ の膜厚のＩｎＡｓ層を挿入することにより、ＧａＳｂのミッドギャップ付近から伝導電子帯での界面準位の改善が確認された。そして、ＩｎＡｓ/ＧａＳｂ−ＯＩ構造においては、フロントゲート側だけでなくバックゲート側の界面も重要であるため、ＢＯＸ層側にもＩｎＡｓ層を導入し、ＩｎＡｓ/ＧａＳｂ/ＩｎＡｓ−ＯＩ構造としている。

【0030】

図８（ａ）に、本発明の一実施形態に係るＩＩＩ−Ｖ ＣＭＯＳトランジスタで用いるＩＩＩ−Ｖ−ＯＩ ｏｎ Ｓｉ基板の作製手順を説明する図を示す。また、図８（ｂ）〜（ｆ）に、ＩＩＩ−Ｖ−ＯＩ ｏｎ Ｓｉ基板の作製結果を示す。先ず、ＩｎＡｓ（１００）基板８０８上に、ＧａＳｂ層８０７、ＩｎＡｓ層８０６、ＧａＳｂ層８０５、ＩｎＡｓ層８０４、Ａｌ₂Ｏ₃層８０３を順に積層する。これとは別に、Ｓｉ（１００）基板８０１上にＡｌ₂Ｏ₃層８０２を積層する。

【0031】

次に、ＩｎＡｓ（１００）基板８０８を含む半導体層上に設けられたＡｌ₂Ｏ₃層８０３をＳｉ（１００）基板８０１上に設けられたＡｌ₂Ｏ₃層８０２と貼り合わせ、ＩｎＡｓ（１００）基板８０８、ＧａＳｂ層８０７は選択エッチングする。ここで、ＩＩＩ−Ｖ−ＯＩ ｏｎ Ｓｉ基板の作製プロセスにおけるエッチングについて説明する。選択エッチングは、塩酸と硫化アンモニウム溶液を用いて行う。まず、硫酸過水でＩｎＡｓ（１００）基板８０８を薄層化し、さらに、濃度３６％の塩酸を用いて、ＩｎＡｓ（１００）基板８０８をＧａＳｂエッチストッパー層であるＧａＳｂ層８０７から、選択エッチングする。このプロセスは、ＧａＳｂ単層の場合と同じである。Ｇａ組成が１であれば、ＧａＳｂ層８０７は、塩酸でほとんどエッチングされないため、ＩｎＡｓ（１００）基板８０８との選択エッチングは高い選択比が得られる。但し、ＩｎＧａＳｂのようにＩｎが入ると、塩酸での選択比は落ちるため注意が必要である。

【0032】

エッチストッパー層のＧａＳｂ層８０７をＩｎＡｓ層８０６から選択エッチングする場合は、濃度０．６−１．０％の硫化アンモニウム溶液を利用する。アルカリ系溶液であれば、Ｓｂ系のエッチングレートがＡｓ系より早いため、選択エッチングが可能である。ただし、例えば、濃度２９％のアンモニア水では、Ａｓ系のエッチングレートも早いため、ＩｎＡｓ層が薄い場合、その選択エッチングに利用するのは困難である。そのため、ＩｎＡｓ層８０６が １−２ ｎｍ 程度の薄い場合は、ＩｎＡｓ層８０６がほとんどエッチングされず、ＩｎＡｓ層８０６表面の硫黄終端が可能な濃度０．６−１．０％の硫化アンモニウム溶液を利用する必要がある。

【0033】

図９（ａ）〜（ｄ）に、それぞれの選択エッチング前後でのＸＰＳ（Ｘ線光電子分光分析：Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）測定結果を示す。塩酸と硫化アンモニウム溶液を利用することで、ＩｎＡｓとＧａＳｂの選択エッチングがなされたことを示している。

【0034】

このようにして、基板貼り合わせ手法と、選択エッチングを利用することにより、２インチ基板サイズで、ＩｎＡｓ／ＧａＳｂ／ＩｎＡｓ層をＳｉ基板上に絶縁膜（Ａｌ₂Ｏ₃）を介して集積することができる。尚、図１のＩＩＩ−Ａｓ層１０４はＩｎＡｓ層８０６、ＩＩＩ−Ｓｂ層１０３はＧａＳｂ層８０５、ＢＯＸ層１０２がＡｌ₂Ｏ₃層８０２、８０３に対応する。基板の大きさはこれよりも大きくても小さくてもよい。

【0035】

図１０に、Ｓｉ基板上に絶縁膜を介してＩｎＡｓ／ＧａＳｂ／ＩｎＡｓ層を積層した半導体の断面ＴＥＭ像およびＥＤＸ（エネルギー分散型Ｘ線分光法：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ）マッピング測定の結果を示す。図１０からも、Ｓｉ基板上に集積されたＩｎＡｓ／ＧａＳｂ／ＩｎＡｓ層は良好な結晶性を保っていることがわかる。このＩＩＩ−Ｖ ＣＭＯＳトランジスタ用基板の作製手法は、ＩｎＡｓ層の膜厚が、１．５ ｎｍ のときでも適用でき、本発明で用いた選択エッチングの選択性の高さを示している。

【0036】

（実施形態２）
図１１（ａ）に、本願発明の一実施形態に係るバックゲート構造のＩｎＡｓ／ＧａＳｂ ＩＩＩ−Ｖ ＣＭＯＳトランジスタの構造を示し、図１１（ｂ）〜（ｅ）に、そのバックゲート動作を示す。図１１（ａ）に示すようにトランジスタは、Ａｌバックゲート電極１００１、ｎ⁺−Ｓｉ（１００）層１００２、Ａｌ₂Ｏ₃ ＢＯＸ層１００３、ＩｎＡｓ／ＧａＳｂ−ＯＩチャネルを形成するＩｎＡｓ層１００４、ＧａＳｂ層１００５、ＩｎＡｓ層１００６の積層構造、Ｎｉ層１００７と、Ａｌ層１００８を積層したソース／ドレイン電極により形成されている。尚、ＩｎＡｓ層１００４、１００６の膜厚は ２．５ ｎｍ であり、ＧａＳｂ層１００５の膜厚は ２０ ｎｍ である。

【0037】

ここで、フロントゲート側は、電極がないものの、ある一定の電圧が印加されている状態とみなすことができる。その結果、ＩｎＡｓ層１００４とＧａＳｂ層１００５、それぞれが、ｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴとして動作する。ここで、ＩｎＡｓ層１００４の膜厚が、５ ｎｍ 以上の場合は、ｎ−ＭＯＳＦＥＴ動作のみとなることが確認された。

【0038】

（実施形態３）
図１２（ａ）に、本願発明の一実施形態に係るフロントゲート構造のＩｎＡｓ／ＧａＳｂ ＩＩＩ−Ｖ ＣＭＯＳトランジスタの構造を示し、図１２（ｂ）〜（ｅ）に、そのフロントゲート動作を示す。図１２（ａ）に示すようにトランジスタは、Ａｌバックゲート電極１１０１、ｎ⁺−Ｓｉ層１１０２、Ａｌ₂Ｏ₃ ＢＯＸ層１１０３、ＩｎＡｓ／ＧａＳｂ−ＯＩチャネルを形成するＩｎＡｓ層１１０４、ＧａＳｂ層１１０５、ＩｎＡｓ層１１０６の積層構造、Ｎｉ層１００７かなるソース／ドレイン電極、Ａｌ₂Ｏ₃層１１０８、Ｎｉフロントゲート電極１１０９により形成されている。尚、ＩｎＡｓ層１１０６の膜厚は ２．５ ｎｍ で、ＧａＳｂ層１１０５の膜厚は ２０ ｎｍ である。

【0039】

ここで、バックゲートに適当な電圧を印加することにより、ＩｎＡｓ層１１０６およびＧａＳｂ層１１０５が、単一素子において、それぞれ、ｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴとして動作することが確認できた。本実施形態では、バックゲートに −０．５ Ｖ を印加したときｎ−ＭＯＳＦＥＴとして、−２ Ｖ を印加したときｐ−ＭＯＳＦＥＴとして動作する。

【0040】

図１３（ａ）、（ｂ）に、バックゲート動作における、ＩｎＡｓ ｎ−ＭＯＳＦＥＴとＧａＳｂ ｐ−ＭＯＳＦＥＴそれぞれの実効電子移動度と実効正孔移動度を示す。ＩｎＡｓ層の膜厚が、２．５ ｎｍ のとき、ＩｎＡｓ ｎ−ＭＯＳＦＥＴは同程度の膜厚のＳＯＩ ＭＯＳＦＥＴの移動度を上回る。また、ＩｎＡｓ層の膜厚が ５ ｎｍ では、実効電子移動度は １２００ ｃｍ²／Ｖｓ を超えた。

【0041】

一方、ＧａＳｂ層は、ＧａＳｂ単層では、ＧａＳｂ ＭＯＳ界面の高い界面準位密度のため、Ｓｉに比べ移動度が高くない。しかし、ＩｎＡｓ層を表面不動層として導入して、ＧａＳｂ ＭＯＳ界面を改善することにより、Ｓｉを超える移動度を実現できる。

【0042】

以上から、ＩｎＡｓ／ＧａＳｂの単一チャネル層からなるＩＩＩ−Ｖ ＣＭＯＳトランジスタにおいて、ＩＩＩ−Ｖ ＣＭＯＳ動作が可能であり、ｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴそれぞれにおいて、Ｓｉを超える移動度を実現できる。

【0043】

ＩＩＩ−Ｖ ＣＭＯＳトランジスタにおけるｐ−ＭＯＳＦＥＴの移動度向上のために、ＩｎＧａＳｂ層の導入を検討した。図１４（ａ）〜（ｃ）に、ＩｎＧａＳｂ−ＯＩ基板とＩｎＡｓ／ＩｎＧａＳｂ／ＩｎＡｓ−ＯＩ基板の作製結果を示す。ＸＲＤ測定の結果は、ＩｎＧａＳｂ−ＯＩ基板とＩｎＡｓ／ＩｎＧａＳｂ／ＩｎＡｓ層が良好な結晶性を保持していることを示している。

【0044】

尚、実施形態２、３では、ＩＩＩ−Ａｓ層、ＩＩＩ−Ｓｂ層、ＩＩＩ−Ａｓ層を積層した半導体層を用いているが、ＩＩＩ−Ｓｂ層、ＩＩＩ−Ａｓ層、ＩＩＩ−Ｓｂ層を積層した半導体層としてもよい。

【0045】

（実施形態４）
図１５（ａ）〜（ｄ）に、バックゲート構造のＩｎＧａＳｂ−ＯＩ ｐ−ＭＯＳＦＥＴのデバイス特性を示す。ＩｎＧａＳｂ−ＯＩ ｐ−ＭＯＳＦＥＴは図１１（ａ）のＩｎＡｓ／ＧａＳｂ／ＩｎＡｓをＩｎＧａＳｂで置き換えた構造である。図１５（ａ）はＶ_Dを−０．０５ Ｖ、−０．５ Ｖ とした時のＩ_DのＶ_G（−３〜３ Ｖ）に対する変化、図１５（ｂ）はＶ_Gを３〜−３Ｖで変化させた時のＩ_DのＶ_D（０〜−０．５ Ｖ）に対する変化、図１５（ｃ）はＶ_Dを−０．０５ Ｖ、−１ Ｖ とした時のＩ_DのＶ_G（−３〜３ Ｖ）に対する変化、図１５（ｄ）はＶ_Gを ３〜−３ Ｖ で変化させた時のＩ_DのＶ_D（０〜−１ Ｖ）に対する変化をそれぞれ示している。また、図１５（ｃ）には比較のために、ＩｎＧａＳｂをＧａＳｂで置き換えた時のデータも同時に示している。この結果から、ＩｎＧａＳｂ−ＯＩ ｐ−ＭＯＳＦＥＴは、ＧａＳｂ−ＯＩ ｐ−ＭＯＳＦＥＴと比較して電流値Ｉ_Dが向上することがわかる。

【0046】

（実施形態５）
図１６（ａ）〜（ｄ）に、バックゲート構造のＩｎＡｓ／ＩｎＧａＳｂ ＩＩＩ−Ｖ ＣＭＯＳトランジスタの構造とそのバックゲート動作を示す。バックゲート構造のＩｎＡｓ／ＩｎＧａＳｂ ＩＩＩ−Ｖ ＣＭＯＳトランジスタは図１１（ａ）のＩｎＡｓ／ＧａＳｂ／ＩｎＡｓのＧａＳｂをＩｎＧａＳｂで置き換えた構造である。ここで、ＩｎＡｓ層の膜厚は、２．５ ｎｍ で、ＩｎＧａＳｂ層の膜厚は、２０ ｎｍ である。ここで、フロントゲート側は、電極がないものの、ある一定の電圧が印加されている状態とみなすことができる。その結果、ＩｎＡｓ層とＩｎＧａＳｂ層、それぞれが、ｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴとして動作することが確認できた。ここで、ＩｎＡｓ層の膜厚が、５ ｎｍ 以上の場合は、ｎ−ＭＯＳＦＥＴ動作のみとなる。

【0047】

図１７（ａ）、（ｂ）に、バックゲート動作における、ＩｎＡｓ ｎ−ＭＯＳＦＥＴとＩｎＧａＳｂ ｐ−ＭＯＳＦＥＴそれぞれの実効電子移動度と実効正孔移動度を示す。ＩｎＡｓ層の膜厚が、２．５ ｎｍ のとき、同程度の膜厚のＳＯＩ ＭＯＳＦＥＴの移動度を上回る。一方、ＩｎＧａＳｂ層は、ＩｎＧａＳｂ単層でもＳｉを超える移動度を実現しており、さらに、ＩｎＡｓ層を表面不動層として導入してＩｎＧａＳｂ ＭＯＳ界面を改善することで、移動度の改善が可能である。

【0048】

同様に、ＩｎＡｓ／ＩｎＧａＳｂの単一チャネル層からなるＩＩＩ−Ｖ ＣＭＯＳトランジスタにおいても、ＩＩＩ−Ｖ ＣＭＯＳ動作が可能であり、ｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴ、それぞれにおいてＳｉを超える移動度を実現できる。

【符号の説明】

【0049】

１０１、８０１、１７０１、１８０１ Ｓｉ基板
１０２、１８０２ ＢＯＸ層
１０３、１８０３ ＩＩＩ−Ｓｂ層
１０４、１８０４ ＩＩＩ−Ａｓ層
１０５、１８０５ 金属ソース／ドレイン層
１０６、１８０６ Ｈｉｇｈ−Ｋゲート絶縁層
１０７、１８０７ 金属ゲート層
４０１、５０４、８０５、８０７、１００５、１１０５、１７０５、１７０７ ＧａＳｂ層
４０２、５０３、５０５、８０４、８０６、１００４、１００６、１１０４、１１０６、１７０４、１７０６ ＩｎＡｓ層
４０３、５０２、５０６、８０２、８０３、１１０８、１７０２、１７０３ Ａｌ₂Ｏ₃層
４０４ ゲート層
５０１ バックゲート層
５０７ フロントゲート層
８０８、１７０８ ＩｎＡｓ（１００）基板
１００１、１１０１ Ａｌ基板
１００２、１１０２ ｎ⁺−Ｓｉ（１００）層
１００３、１１０３ Ａｌ₂Ｏ₃ ＢＯＸ層
１００７、１１０７、１１０９ Ｎｉ層
１００８ Ａｌ層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】