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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5946136
(24)【登録日】2016年6月10日
(45)【発行日】2016年7月5日
(54)【発明の名称】ヘテロ接合バイポーラトランジスタおよびその製造方法
(51)【国際特許分類】
H01L 21/331 20060101AFI20160621BHJP
H01L 29/737 20060101ALI20160621BHJP
H01L 21/205 20060101ALI20160621BHJP
【ＦＩ】
H01L29/72 H
H01L21/205
【請求項の数】2
【全頁数】8
(21)【出願番号】特願2013-142318(P2013-142318)
(22)【出願日】2013年7月8日
(65)【公開番号】特開2015-15411(P2015-15411A)
(43)【公開日】2015年1月22日
【審査請求日】2015年7月10日
(73)【特許権者】
【識別番号】000004226
【氏名又は名称】日本電信電話株式会社
(73)【特許権者】
【識別番号】504137912
【氏名又は名称】国立大学法人 東京大学
(74)【代理人】
【識別番号】100064621
【弁理士】
【氏名又は名称】山川 政樹
(74)【代理人】
【識別番号】100098394
【弁理士】
【氏名又は名称】山川 茂樹
(74)【代理人】
【識別番号】100153006
【弁理士】
【氏名又は名称】小池 勇三
(72)【発明者】
【氏名】井田 実
(72)【発明者】
【氏名】明吉 智幸
(72)【発明者】
【氏名】白鳥 悠太
(72)【発明者】
【氏名】日暮 栄治
【審査官】
棚田 一也
(56)【参考文献】
【文献】
特開２０１３−４５９２５（ＪＰ，Ａ）
【文献】
特開昭６１−２４２７５（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／３３１
Ｈ０１Ｌ ２１／２０５
Ｈ０１Ｌ ２９／７３７
(57)【特許請求の範囲】
【請求項1】
ＩｎＰからなる基板と、
前記基板の上に形成されたＩｎＰからなるコレクタ層と、
前記コレクタ層の上に接して形成されてＧｅからなるベース層と、
前記ベース層の上に接して形成されてＩｎＰからなるエミッタ層と
を備えることを特徴とするヘテロ接合バイポーラトランジスタ。
前記基板の上に形成されたＩｎＰからなるコレクタ層と、
前記コレクタ層の上に接して形成されてＧｅからなるベース層と、
前記ベース層の上に接して形成されてＩｎＰからなるエミッタ層と
を備えることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項2】
ＩｎＰからなる基板の上にコレクタ層となるＩｎＰからなる第１半導体層を形成する第１工程と、
ベース層となるＧｅからなる第２半導体層を、表面活性化接合法により、前記第１半導体層の上に貼り合わせる第２工程と、
エミッタ層となるＩｎＰからなる第３半導体層を表面活性化接合法により、前記第２半導体層の上に貼り合わせる第３工程と
を備えることを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
ベース層となるＧｅからなる第２半導体層を、表面活性化接合法により、前記第１半導体層の上に貼り合わせる第２工程と、
エミッタ層となるＩｎＰからなる第３半導体層を表面活性化接合法により、前記第２半導体層の上に貼り合わせる第３工程と
を備えることを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ゲルマニウムから構成されたベース層を備えるヘテロ接合バイポーラトランジスタおよびその製造方法に関する。
【背景技術】
【0002】
ヘテロ接合バイポーラトランジスタ（Heterojunction Bipolar Transistor：ＨＢＴ）は、その高速性から、高速電子回路への応用が進んでいる。ＨＢＴでは、ベース層をエミッタ層よりもバンドギャップが小さい材料から構成することで、価電子帯端に生じるポテンシャル障壁によりベースからエミッタへの正孔の注入を抑制するようにしている。このため、ＨＢＴでは、ベース層の不純物濃度を高くしても、高い電流利得が得られるという特徴を持つ。ベース層の不純物濃度を高くすることにより、ベース抵抗を下げることができ、これにより、高速動作および低雑音動作が達成される。
【0003】
また、上述したようなＨＢＴのコレクタ層には、通常、ベース層と同じ材料が用いられるが、高い耐圧が必要とされる場合には、コレクタ層にもバンドギャップが広い材料が用いられる。このように、ベース層よりもバンドギャップが広い材料をコレクタ層に用いる構成は、ダブルヘテロ接合バイポーラトランジスタ（Double-Heterojunction Bipolar Transistor：ＤＨＢＴ）と呼ばれている。
【0004】
通常、ベース層よりもバンドギャップが広い材料のみでコレクタ層を構成すると、図４に示すように、コレクタ４０３とベース４０４との接合部の伝導帯端不連続４１１により、ポテンシャル障壁４１１が生じ、ベース４０４からコレクタ４０３への電子の注入が阻害されてしまう。なお、図４において、符号４０５は、エミッタである。
【0005】
上述した問題を防ぐために、図５に示すように、伝導帯端のエネルギー準位がコレクタ５０３より大きくなる材料からベース５０４を構成し、コレクタ５０３とベース５０４との間を、いわゆるＴｙｐｅ−ＩＩ接合とする技術もある。なお、図５において、符号５０５は、エミッタである。
【0006】
ＩｎＰと格子整合する材料系を用いたＩｎＰ系のＨＢＴは、材料が持つ良好な電気特性により、超高速回路への適用が期待されている。ＩｎＰ系ＨＢＴでは、通常、ベース層には、ＩｎＰと格子整合し、ＩｎＰよりもバンドギャップが狭いＩｎＧａＡｓが用いられる。また、ＩｎＰと格子整合するＧａＡｓＳｂは、ＩｎＰとＴｙｐｅ−ＩＩ接合となるため、ＤＨＢＴのベース層として用いられている（特許文献１参照）。従って、ＧａＡｓＳｂからベース層を構成することで、上述したコレクタ・ベース接合における伝導帯端不連続によるポテンシャル障壁の問題が解消できる。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開２０１２−２２７２４５号公報
【非特許文献】
【0008】
【非特許文献1】E. Higurashi et al. , "Room temperature GaN-GaAs direct bonding by argon-beam surface activation", Proceedings of SPIE, Vol. 6717, 67170L, 2007.
【発明の概要】
【発明が解決しようとする課題】
【0009】
しかしながら、ＩｎＧａＡｓやＧａＡｓＳｂは、いずれも正孔の移動度が小さいため、これら材料から構成したベース層では、不純物濃度を高くしてもベース抵抗を下げることには限界がある。このため、例えば、ベース層をＧａＡｓＳｂから構成することで、上述したポテンシャル障壁の問題は解消できるが、更なる高速化を図ることが容易ではないという問題があった。
【0010】
本発明は、以上のような問題点を解消するためになされたものであり、ヘテロ接合バイポーラトランジスタにおいて、コレクタ・ベース接合におけるポテンシャル障壁の問題を解消し、かつ、更なる高速化が図れるようにすることを目的とする。
【課題を解決するための手段】
【0011】
本発明に係るヘテロ接合バイポーラトランジスタは、ＩｎＰからなる基板と、基板の上に形成されたＩｎＰからなるコレクタ層と、コレクタ層の上に接して形成されてＧｅからなるベース層と、ベース層の上に接して形成されてＩｎＰからなるエミッタ層とを備える。
【0012】
また、本発明に係るヘテロ接合バイポーラトランジスタの製造方法は、ＩｎＰからなる基板の上にコレクタ層となるＩｎＰからなる第１半導体層を形成する第１工程と、ベース層となるＧｅからなる第２半導体層を、表面活性化接合法により、第１半導体層の上に貼り合わせる第２工程と、エミッタ層となるＩｎＰからなる第３半導体層を表面活性化接合法により、第２半導体層の上に貼り合わせる第３工程とを備える。
【発明の効果】
【0013】
以上説明したように、本発明によれば、ベース層をゲルマニウム（Ｇｅ）から構成したので、ヘテロ接合バイポーラトランジスタにおいて、コレクタ・ベース接合におけるポテンシャル障壁の問題を解消し、かつ、更なる高速化が図れるようになるという優れた効果が得られる。
【図面の簡単な説明】
【0014】
【発明を実施するための形態】
【0015】
以下、本発明の実施の形態について図を参照して説明する。図１は、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタ（ＨＢＴ）の構成を示す構成図である。図１では、断面を模式的に示している。
【0016】
このヘテロ接合バイポーラトランジスタは、まず、ＩｎＰからなる基板１０１の上に、サブコレクタ層１０２が形成され、サブコレクタ層１０２の上にＩｎＰからなるコレクタ層１０３が形成されている。また、コレクタ層１０３の上には、ゲルマニウム（Ｇｅ）からなるベース層１０４が接して形成されている。また、ベース層１０４の上には、ＩｎＰからなるエミッタ層１０５が、接して形成されている。また、エミッタ層１０５の上には、エミッタキャップ層１０６が形成されている。
【0017】
ここで、例えば、コレクタ層１０３およびベース層１０４は、第１メサとされ、エミッタ層１０５およびエミッタキャップ層１０６は第２メサとされている。第２メサは、第１メサより、平面視で小さい面積とされている。このように各メサ形状が形成されている中で、第２メサの側方のサブコレクタ層１０２の上に、コレクタ電極１１１が接続されている。また、第１メサの側方のベース層１０４の上に、ベース電極１１２が接続されている。また、エミッタキャップ層１０６の上には、エミッタ電極１１３が接続されている。
【0018】
例えば、基板１０１は、鉄をドープすることで高抵抗とされたＩｎＰから構成すればよい。また、サブコレクタ層１０２は、ｎ型の不純物が高濃度に導入されたＩｎＰおよびＩｎＧａＡｓから構成すればよい。また、コレクタ層１０３は、ｎ型の不純物が導入されたＩｎＰから構成すればよい。また、ベース層１０４は、ｐ型の不純物が導入されたＧｅから構成すればよい。また、エミッタ層１０５は、ｎ型の不純物が導入されたＩｎＰから構成すればよい。また、エミッタキャップ層１０６は、ｎ型の不純物が高濃度に導入されたＩｎＧａＡｓから構成すればよい。
【0019】
上述した構成とした実施の形態のヘテロ接合バイポーラトランジスタによれば、図２のバンド図に示すように、Ｇｅからなるベース層１０４とＩｎＰからなるコレクタ層１０３とのヘテロ接合は、Ｔｙｐｅ−ＩＩとなる。従って、ベース層１０４とコレクタ層１０３との接合部には、ポテンシャル障壁は形成されない。この結果、実施の形態におけるヘテロバイポーラトランジスタによれば、コレクタ層１０３への電流注入に問題は生じない。
【0020】
また、実施の形態によれば、ＩｎＧａＡｓやＧａＡｓＳｂに比較して正孔移動度の大きなＧｅからベース層１０４を構成したので、ベース抵抗が低減でき、ヘテロ接合バイポーラトランジスタの更なる高速化、および低雑音化が可能となる。
【0021】
次に、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法について、図３Ａ〜図３Ｅを用いて説明する。図３Ａ〜図３Ｅは、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための、製造途中の状態を模式的に示す断面図である。
【0022】
まず、図３Ａに示すように、例えば、鉄をドープすることで高抵抗とされたＩｎＰからなる基板１０１の上に、ｎ型の不純物が高濃度に導入されたＩｎＰおよびＩｎＧａＡｓからなるサブコレクタ層１０２、およびｎ型の不純物が導入されたＩｎＰからなるｎ−ＩｎＰ層２０３を形成する。これらは、例えば、よく知られた有機金属化学気相成長法（ＭＯＶＰＥ）および分子線エピタキシャル成長法（ＭＢＥ）などの堆積法で、基板１０１の上にエピタキシャル成長させることで形成すればよい。ｎ−ＩｎＰ層２０３は、コレクタ層１０３となる。
【0023】
次に、図３Ｂに示すように、ＧｅもしくはＧａＡｓからなる他基板３０１の上に犠牲層３０２を介して形成したｐ型の不純物が導入されたＧｅからなるｐ−Ｇｅ層２０４を、表面活性化接合法によりｎ−ＩｎＰ層２０３に貼り合わせる。ＧｅとＩｎＰとは、格子定数が異なるが、表面活性化接合法によれば、室温（２０〜２５℃）でも接合することができる（非特許文献１参照）。ここで、犠牲層３０２は、例えば、ＡｌＡｓから構成すればよい。また、犠牲層３０２およびｐ−Ｇｅ層２０４は、有機金属化学気相成長法または分子線エピタキシャル成長法などの堆積法で、他基板３１１の上にエピタキシャル成長させることで形成できる。ｐ−Ｇｅ層２０４の成長では、ＧｅＨ4をソースガスとすればよい。
【0024】
次に、フッ酸系のエッチャントでウエットエッチングすることで、犠牲層３０２を選択的に除去して他基板３０１を取り除き、図３Ｃに示すように、基板１０１の上に、サブコレクタ層１０２，ｎ−ＩｎＰ層２０３，およびｐ−Ｇｅ層２０４が積層された状態とする。犠牲層３０２は、ＡｌＡｓから構成しているので、フッ酸系のエッチャントによるウエットエッチングで、ｐ−Ｇｅ層２０４や他の層，基板をエッチングせずに、犠牲層３０２を選択的に除去することができる。
【0025】
次に、図３Ｄに示すように、ＩｎＰからなる他基板３１１の上に、犠牲層３１２を介し、ｎ型の不純物が高濃度に導入されたＩｎＧａＡｓからなるｎ+−ＩｎＧａＡｓ層２０６およびｎ型の不純物が導入されたＩｎＰからなるｎ−ＩｎＰ層２０５を形成し、ｎ−ＩｎＰ層２０５を、表面活性化接合法によりｐ−Ｇｅ層２０４に貼り合わせる。犠牲層３１２は、例えば、ＡｌＡｓから構成すればよい。また、犠牲層３１２，ｎ+−ＩｎＧａＡｓ層２０６およびｎ−ＩｎＰ層２０５は、有機金属化学気相成長法または分子線エピタキシャル成長法などの堆積法で、他基板３１１の上にエピタキシャル成長させることで形成できる。
【0026】
次に、フッ酸系のエッチャントでウエットエッチングすることで、犠牲層３１２を選択的に除去して他基板３１１を取り除き、図３Ｅに示すように、基板１０１の上に、サブコレクタ層１０２，ｎ−ＩｎＰ層２０３，ｐ−Ｇｅ層２０４，ｎ−ＩｎＰ層２０５，およびｎ+−ＩｎＧａＡｓ層２０６が積層された状態とする。犠牲層３１２は、ＡｌＡｓから構成しているので、フッ酸系のエッチャントによるウエットエッチングで、ｎ+−ＩｎＧａＡｓ層２０６や他の層，基板をエッチングせずに、犠牲層３１２を選択的に除去することができる。
【0027】
上述したように、各半導体層（第１半導体層，第２半導体層，第３半導体層）を形成した後、以下に示すように、コレクタ層，ベース層，エミッタ層を形成してヘテロ接合バイポーラトランジスタとする。まず、ｎ+−ＩｎＧａＡｓ層２０６の上にエミッタ電極１１３を形成する。例えば、真空蒸着法やスパッタ法などにより堆積した電極金属材料の膜を、よく知られたリフトオフ法やエッチングなどによりパターニングすることで、エミッタ電極１１３を形成すればよい。
【0028】
次に、ｎ−ＩｎＰ層２０５およびｎ+−ＩｎＧａＡｓ層２０６をパターニングすることで、エミッタ層１０５およびエミッタキャップ層１０６を形成し、第２メサとする。
【0029】
次に、第２メサ形成により露出したｐ−Ｇｅ層２０４の第２メサ側方に、ベース電極１１２を形成する。例えば、真空蒸着法やスパッタ法などにより堆積した電極金属材料の膜を、よく知られたリフトオフ法やエッチングなどによりパターニングすることで、ベース電極１１２を形成すればよい。
【0030】
次に、ｎ−ＩｎＰ層２０３およびｐ−Ｇｅ層２０４をパターニングすることで、コレクタ層１０３およびベース層１０４を形成し、第１メサとする。次に、第１メサ形成により露出したサブコレクタ層１０２の第１メサ側方に、コレクタ電極１１１を形成する。例えば、真空蒸着法やスパッタ法などにより堆積した電極金属材料の膜を、よく知られたリフトオフ法やエッチングなどによりパターニングすることで、コレクタ電極１１１を形成すればよい。
【0031】
以上に説明したように、本発明によれば、ベース層をＧｅから構成したので、ヘテロ接合バイポーラトランジスタにおいて、コレクタ・ベース接合におけるポテンシャル障壁の問題を解消し、かつ、更なる高速化が図れるようになる。
【0032】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
【符号の説明】
【0033】
１０１…サブコレクタ層、１０２…サブコレクタ層、１０３…コレクタ層、１０４…ベース層、１０５…エミッタ層、１０６…エミッタキャップ層、１１１…コレクタ電極、１１２…ベース電極、１１３…エミッタ電極。