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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022089028
(43)【公開日】2022-06-15
(54)【発明の名称】不揮発性記憶素子及びその製造方法
(51)【国際特許分類】
H01L 27/1159 20170101AFI20220608BHJP
H01L 27/115 20170101ALI20220608BHJP
【ＦＩ】
H01L27/1159
H01L27/115
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2020201236
(22)【出願日】2020-12-03
(71)【出願人】
【識別番号】301021533
【氏名又は名称】国立研究開発法人産業技術総合研究所
(71)【出願人】
【識別番号】000231464
【氏名又は名称】株式会社アルバック
(74)【代理人】
【識別番号】100125298
【弁理士】
【氏名又は名称】塩田 伸
(72)【発明者】
【氏名】宮田 典幸
(72)【発明者】
【氏名】浅沼 周太郎
(72)【発明者】
【氏名】住田 杏子
(72)【発明者】
【氏名】宮口 有典
(72)【発明者】
【氏名】齋藤 一也
(72)【発明者】
【氏名】神保 武人
(72)【発明者】
【氏名】堀田 和正
(72)【発明者】
【氏名】増田 健
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FR05
5F083FZ10
5F083JA02
5F083JA03
5F083JA04
5F083JA12
5F083JA38
5F083JA39
5F083JA40
5F083PR22
(57)【要約】
【課題】本発明は、優れた情報保持特性を有し高性能かつ実用的に量産可能な不揮発性記憶素子及びその製造方法を提供すること課題とする。
【解決手段】不揮発性記憶素子１は、異なる組成で形成される２つの絶縁層としてＡｌ２Ｏ３層４とＳｉＯ２層６とが交互に複数配され、これらの各接合界面に前記絶縁層を構成する元素以外の金属元素Ｍ１と酸素との化学結合で形成される０．５分子層～２．０分子層のＯ－Ｍ１－Ｏ層５が配される積層構造部を有し、外部電気刺激により前記Ｏ－Ｍ１－Ｏ層５の近傍に誘起される界面ダイポールを変調させることにより情報が記憶されることを特徴とする。
【選択図】図１
【解決手段】不揮発性記憶素子１は、異なる組成で形成される２つの絶縁層としてＡｌ２Ｏ３層４とＳｉＯ２層６とが交互に複数配され、これらの各接合界面に前記絶縁層を構成する元素以外の金属元素Ｍ１と酸素との化学結合で形成される０．５分子層～２．０分子層のＯ－Ｍ１－Ｏ層５が配される積層構造部を有し、外部電気刺激により前記Ｏ－Ｍ１－Ｏ層５の近傍に誘起される界面ダイポールを変調させることにより情報が記憶されることを特徴とする。
【選択図】図１
【特許請求の範囲】
【請求項1】
異なる組成で形成される第１絶縁層と第２絶縁層とが交互に複数配され、前記第１絶縁層と前記第２絶縁層との各接合界面に前記第１絶縁層及び前記第２絶縁層を構成する元素以外の金属元素Ｍ１と酸素との化学結合で形成される０．５分子層～２．０分子層のＯ－Ｍ１－Ｏ層が配される積層構造部を有し、外部電気刺激により前記Ｏ－Ｍ１－Ｏ層近傍に誘起される界面ダイポールを変調させることにより情報が記憶される不揮発性記憶素子において、
前記第１絶縁層がアルミニウム酸化物で形成されるとともに前記第２絶縁層がシリコン酸化物で形成されることを特徴とする不揮発性記憶素子。
前記第１絶縁層がアルミニウム酸化物で形成されるとともに前記第２絶縁層がシリコン酸化物で形成されることを特徴とする不揮発性記憶素子。
【請求項2】
第１絶縁層の厚みが２ｎｍ以下である請求項１に記載の不揮発性記憶素子。
【請求項3】
第２絶縁層の厚みが２ｎｍ以下である請求項１から２のいずれかに記載の不揮発性記憶素子。
【請求項4】
金属元素Ｍ１がＴｉである請求項１から３のいずれかに記載の不揮発性記憶素子。
【請求項5】
界面ダイポールを変調可能なＯ－Ｍ１－Ｏ層が６層以上とされる請求項１から４のいずれかに記載の不揮発性記憶素子。
【請求項6】
シリコン半導体基板と前記シリコン半導体基板の表面上に積層されるシリコン酸化物下地層とが配され、前記シリコン酸化物下地層上に積層構造部の第１絶縁層が積層される請求項１から５のいずれかに記載の不揮発性記憶素子。
【請求項7】
シリコン酸化物下地層上に積層される第１絶縁層側の面を底面として積層構造部の最表面が第２絶縁層とされ、前記最表面上にＯ－Ｍ１－Ｏ層とアルミニウム酸化物金属電極下地層と金属電極とがこの順で積層される請求項６に記載の不揮発性記憶素子。
【請求項8】
シリコン半導体基板が第１導電型の半導体領域と一部が表面から露出される状態で互いに離間して配される第２導電型のソース領域及びドレイン領域とを有し、
金属電極に与える電気信号によりＯ－Ｍ１－Ｏ層近傍に誘起される界面ダイポールの強度又は極性を変化させる請求項７に記載の不揮発性記憶素子。
金属電極に与える電気信号によりＯ－Ｍ１－Ｏ層近傍に誘起される界面ダイポールの強度又は極性を変化させる請求項７に記載の不揮発性記憶素子。
【請求項9】
請求項１から８のいずれかに記載の不揮発性記憶素子の製造方法であって、
第１絶縁層、Ｏ－Ｍ１－Ｏ層及び第２絶縁層で構成される積層構造部の各構成層をＡＬＤ法により堆積形成する堆積工程と、
前記堆積工程後に前記積層構造部を２５０℃以上の温度で加熱する後熱工程と、
を含むことを特徴とする不揮発性記憶素子の製造方法。
第１絶縁層、Ｏ－Ｍ１－Ｏ層及び第２絶縁層で構成される積層構造部の各構成層をＡＬＤ法により堆積形成する堆積工程と、
前記堆積工程後に前記積層構造部を２５０℃以上の温度で加熱する後熱工程と、
を含むことを特徴とする不揮発性記憶素子の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、アルミニウム酸化物とシリコン酸化物との間に誘起される界面ダイポールの変調構造を有する不揮発性記憶素子及びその製造方法に関する。
【背景技術】
【0002】
携帯端末等の情報機器に組み込まれる情報記憶装置として、ＮＡＮＤ型フラッシュメモリを用いた半導体ストレージ装置の市場が拡大している。前記ＮＡＮＤ型フラッシュメモリは、高集積・大容量化及び不揮発性情報記憶を特徴とする素子であり、現在、主に微細加工及び三次元構造技術による大容量化及び高性能化の研究開発が進められている。
【0003】
前記微細加工は、動作原理上の物理的限界による加工限界に近付いており、また、前記三次元構造技術には課題が多く、前記ＮＡＮＤ型フラッシュメモリの大容量化及び高性能化が今後も持続的に進むことを期待できない状況にある。特に、書き換え耐性が低く、更に読み出し・書き込み速度の遅さが前記ＮＡＮＤ型フラッシュメモリの短所として挙げられている。
【0004】
これらの短所を克服するため、本発明者は、界面ダイポールの変調を利用した第１の不揮発性記憶素子を提案している（特許文献１参照）。この提案によれば、前記ＮＡＮＤフラッシュメモリ等におけるＭＯＳ構造及び構成材料に大幅な変更を加えることなく、前記ＮＡＮＤフラッシュメモリの性能を上回る高性能なメモリ動作が期待できる。
しかしながら、前記第１の不揮発性素子では、金属酸化層／半導体の界面構造を有し、前記半導体の表面に近接して前記界面ダイポールの変調動作を担う金属元素が配置されるため、トランジスタ構造を適用した場合、絶縁層／半導体構造における界面準位密度の増加に伴う電気特性の劣化が生じるおそれがある。
しかしながら、前記第１の不揮発性素子では、金属酸化層／半導体の界面構造を有し、前記半導体の表面に近接して前記界面ダイポールの変調動作を担う金属元素が配置されるため、トランジスタ構造を適用した場合、絶縁層／半導体構造における界面準位密度の増加に伴う電気特性の劣化が生じるおそれがある。
【0005】
そのため、本発明者は、前記第１の不揮発性記憶素子を改良した第２の不揮発性記憶素子を更に提案している（特許文献２参照）。前記第２の不揮発性記憶素子では、前記第１の不揮発性記憶素子における前記金属酸化層／半導体構造における前記界面ダイポールの変調動作に替え、異なる２つの絶縁層／絶縁層界面にＯ－Ｍ１－Ｏ層（界面ダイポール変調層）を配し、前記Ｏ－Ｍ１－Ｏ層近傍に誘起される前記界面ダイポールの強度又は極性を変化させることで、前記第１の不揮発性記憶素子の前記界面準位密度に纏わる問題を解消する。
具体的には、電子ビーム蒸着法によりＨｆＯ２層（前記絶縁層）を堆積し、次いで、この層上に前記電子ビーム蒸着法により単分子層程度の前記Ｏ－Ｍ１－Ｏ層を堆積し、次いで、前記電子ビーム蒸着法によりＳｉＯ２層（前記絶縁層）を堆積し、次いで、４５０℃に加熱して前記ＨｆＯ２層及び前記ＳｉＯ２層中の欠陥を低減して、前記第２の不揮発性記憶素子における前記界面ダイポールの変調構造を形成する（特許文献２の実施例１，２参照）。なお、前記電子ビーム蒸着法は、精緻な膜が得られる一方で小面積で成膜を行う成膜方法である。
具体的には、電子ビーム蒸着法によりＨｆＯ２層（前記絶縁層）を堆積し、次いで、この層上に前記電子ビーム蒸着法により単分子層程度の前記Ｏ－Ｍ１－Ｏ層を堆積し、次いで、前記電子ビーム蒸着法によりＳｉＯ２層（前記絶縁層）を堆積し、次いで、４５０℃に加熱して前記ＨｆＯ２層及び前記ＳｉＯ２層中の欠陥を低減して、前記第２の不揮発性記憶素子における前記界面ダイポールの変調構造を形成する（特許文献２の実施例１，２参照）。なお、前記電子ビーム蒸着法は、精緻な膜が得られる一方で小面積で成膜を行う成膜方法である。
【0006】
しかしながら、その後の研究において、前記ＨｆＯ２層／前記Ｏ－Ｍ１－Ｏ層／前記ＳｉＯ２層による前記界面ダイポールの変調構造による前記第２の不揮発性記憶素子には、次の２つの課題があることが明らかになってきた。
第１に、前記第２の不揮発性記憶素子の記憶情報の保持時間が短く、性能面での課題がある（非特許文献１参照）。
第２に、１度に大面積での成膜が可能なＡＬＤ（Atomic Layer Deposition）法を用いた製造を行う際、前記ＡＬＤ法で成膜後、４００℃以上で後熱処理すると、耐熱性の低さによりメモリ特性が失われる課題がある（非特許文献２参照）。前記ＡＬＤ法を用いた製造過程において、成膜後の高温熱処理は、目的とする膜を得るために必須の処理であることから、耐熱性の低さは、実用的な製造方法での量産化が困難であることを意味する。
第１に、前記第２の不揮発性記憶素子の記憶情報の保持時間が短く、性能面での課題がある（非特許文献１参照）。
第２に、１度に大面積での成膜が可能なＡＬＤ（Atomic Layer Deposition）法を用いた製造を行う際、前記ＡＬＤ法で成膜後、４００℃以上で後熱処理すると、耐熱性の低さによりメモリ特性が失われる課題がある（非特許文献２参照）。前記ＡＬＤ法を用いた製造過程において、成膜後の高温熱処理は、目的とする膜を得るために必須の処理であることから、耐熱性の低さは、実用的な製造方法での量産化が困難であることを意味する。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特許第６１４５７５６号公報
【特許文献2】特許第６４７２１４９号公報
【非特許文献】
【0008】
【非特許文献1】N. Miyata, Sci. Rep. 8, 8486 (2018)
【非特許文献2】S. Asanuma, K. Sumita, Y. Miyaguchi, K. Horita, T. Jimbo, K. Saito, and N. Miyata, AIP Adv. 10, 085114 (2020)
【発明の概要】
【発明が解決しようとする課題】
【0009】
本発明は、従来における前記諸問題を解決し、以下の目的を達成することを課題とする。即ち、本発明は、優れた情報保持特性を有し高性能かつ実用的に量産可能な不揮発性記憶素子及びその製造方法を提供することを課題とする。
【0010】
本発明者は、前記課題を解決するため鋭意検討を行い、次の知見を得た。
即ち、本発明者は、試行錯誤の末、前記ＨｆＯ２層／前記Ｏ－Ｍ１－Ｏ層／前記ＳｉＯ２層による前記界面ダイポールの変調構造に替え、Ａｌ２Ｏ３層／前記Ｏ－Ｍ１－Ｏ層／前記ＳｉＯ２層による前記界面ダイポールの変調構造を形成したところ、前記ＡＬＤ法による成膜後の高温加熱処理を行っても、前記界面ダイポールの変調構造によるメモリ特性が失われないことの知見を得た。また、得られた前記Ａｌ２Ｏ３層／前記Ｏ－Ｍ１－Ｏ層／前記ＳｉＯ２層による前記界面ダイポールの変調構造による前記不揮発性記憶素子の情報保持特性を検証してみたところ、驚くべきことに前記ＨｆＯ２層／前記Ｏ－Ｍ１－Ｏ層／前記ＳｉＯ２層による前記界面ダイポールの変調構造と比較して記憶情報をより長く保持できることの知見を得た。
前記特許文献２では、異なる２つの前記絶縁層の一方の形成材料としてＡｌ２Ｏ３が挙げられているが、これら２つの前記絶縁層の形成材料の組み合わせを前記Ａｌ２Ｏ３層／前記ＳｉＯ２層とすることについて、何らの検討もされておらず、また、前記Ａｌ２Ｏ３層／前記ＳｉＯ２層とした場合の情報保持特性及び耐熱性について、何らの検討もされていない。
今般、得られた知見は、前記界面ダイポールの変調を利用した前記不揮発性記憶素子の実用化に向けて多大な貢献をもたらす。
即ち、本発明者は、試行錯誤の末、前記ＨｆＯ２層／前記Ｏ－Ｍ１－Ｏ層／前記ＳｉＯ２層による前記界面ダイポールの変調構造に替え、Ａｌ２Ｏ３層／前記Ｏ－Ｍ１－Ｏ層／前記ＳｉＯ２層による前記界面ダイポールの変調構造を形成したところ、前記ＡＬＤ法による成膜後の高温加熱処理を行っても、前記界面ダイポールの変調構造によるメモリ特性が失われないことの知見を得た。また、得られた前記Ａｌ２Ｏ３層／前記Ｏ－Ｍ１－Ｏ層／前記ＳｉＯ２層による前記界面ダイポールの変調構造による前記不揮発性記憶素子の情報保持特性を検証してみたところ、驚くべきことに前記ＨｆＯ２層／前記Ｏ－Ｍ１－Ｏ層／前記ＳｉＯ２層による前記界面ダイポールの変調構造と比較して記憶情報をより長く保持できることの知見を得た。
前記特許文献２では、異なる２つの前記絶縁層の一方の形成材料としてＡｌ２Ｏ３が挙げられているが、これら２つの前記絶縁層の形成材料の組み合わせを前記Ａｌ２Ｏ３層／前記ＳｉＯ２層とすることについて、何らの検討もされておらず、また、前記Ａｌ２Ｏ３層／前記ＳｉＯ２層とした場合の情報保持特性及び耐熱性について、何らの検討もされていない。
今般、得られた知見は、前記界面ダイポールの変調を利用した前記不揮発性記憶素子の実用化に向けて多大な貢献をもたらす。
【課題を解決するための手段】
【0011】
本発明は、前記知見に基づくものであり、前記課題を解決するための手段としては、以下の通りである。即ち、
＜１＞ 異なる組成で形成される第１絶縁層と第２絶縁層とが交互に複数配され、前記第１絶縁層と前記第２絶縁層との各接合界面に前記第１絶縁層及び前記第２絶縁層を構成する元素以外の金属元素Ｍ１と酸素との化学結合で形成される０．５分子層～２．０分子層のＯ－Ｍ１－Ｏ層が配される積層構造部を有し、外部電気刺激により前記Ｏ－Ｍ１－Ｏ層近傍に誘起される界面ダイポールを変調させることにより情報が記憶される不揮発性記憶素子において、前記第１絶縁層がアルミニウム酸化物で形成されるとともに前記第２絶縁層がシリコン酸化物で形成されることを特徴とする不揮発性記憶素子。
＜２＞ 第１絶縁層の厚みが２ｎｍ以下である前記＜１＞に記載の不揮発性記憶素子。
＜３＞ 第２絶縁層の厚みが２ｎｍ以下である前記＜１＞から＜２＞のいずれかに記載の不揮発性記憶素子。
＜４＞ 金属元素Ｍ１がＴｉである前記＜１＞から＜３＞のいずれかに記載の不揮発性記憶素子。
＜５＞ 界面ダイポールを変調可能なＯ－Ｍ１－Ｏ層が６層以上とされる前記＜１＞から＜４＞のいずれかに記載の不揮発性記憶素子。
＜６＞ シリコン半導体基板と前記シリコン半導体基板の表面上に積層されるシリコン酸化物下地層とが配され、前記シリコン酸化物下地層上に積層構造部の第１絶縁層が積層される前記＜１＞から＜５＞のいずれかに記載の不揮発性記憶素子。
＜７＞ シリコン酸化物下地層上に積層される第１絶縁層側の面を底面として積層構造部の最表面が第２絶縁層とされ、前記最表面上にＯ－Ｍ１－Ｏ層とアルミニウム酸化物下地層と金属電極とがこの順で積層される前記＜６＞に記載の不揮発性記憶素子。
＜８＞ シリコン半導体基板が第１導電型の半導体領域と一部が表面から露出される状態で互いに離間して配される第２導電型のソース領域及びドレイン領域とを有し、金属電極に与える電気信号によりＯ－Ｍ１－Ｏ層近傍に誘起される界面ダイポールの強度又は極性を変化させる前記＜７＞に記載の不揮発性記憶素子。
＜９＞ 前記＜１＞から＜８＞のいずれかに記載の不揮発性記憶素子の製造方法であって、第１絶縁層、Ｏ－Ｍ１－Ｏ層及び第２絶縁層で構成される積層構造部の各構成層をＡＬＤ法により堆積形成する堆積工程と、前記堆積工程後に前記積層構造部を２５０℃以上の温度で加熱する後熱工程と、を含むことを特徴とする不揮発性記憶素子の製造方法。
＜１＞ 異なる組成で形成される第１絶縁層と第２絶縁層とが交互に複数配され、前記第１絶縁層と前記第２絶縁層との各接合界面に前記第１絶縁層及び前記第２絶縁層を構成する元素以外の金属元素Ｍ１と酸素との化学結合で形成される０．５分子層～２．０分子層のＯ－Ｍ１－Ｏ層が配される積層構造部を有し、外部電気刺激により前記Ｏ－Ｍ１－Ｏ層近傍に誘起される界面ダイポールを変調させることにより情報が記憶される不揮発性記憶素子において、前記第１絶縁層がアルミニウム酸化物で形成されるとともに前記第２絶縁層がシリコン酸化物で形成されることを特徴とする不揮発性記憶素子。
＜２＞ 第１絶縁層の厚みが２ｎｍ以下である前記＜１＞に記載の不揮発性記憶素子。
＜３＞ 第２絶縁層の厚みが２ｎｍ以下である前記＜１＞から＜２＞のいずれかに記載の不揮発性記憶素子。
＜４＞ 金属元素Ｍ１がＴｉである前記＜１＞から＜３＞のいずれかに記載の不揮発性記憶素子。
＜５＞ 界面ダイポールを変調可能なＯ－Ｍ１－Ｏ層が６層以上とされる前記＜１＞から＜４＞のいずれかに記載の不揮発性記憶素子。
＜６＞ シリコン半導体基板と前記シリコン半導体基板の表面上に積層されるシリコン酸化物下地層とが配され、前記シリコン酸化物下地層上に積層構造部の第１絶縁層が積層される前記＜１＞から＜５＞のいずれかに記載の不揮発性記憶素子。
＜７＞ シリコン酸化物下地層上に積層される第１絶縁層側の面を底面として積層構造部の最表面が第２絶縁層とされ、前記最表面上にＯ－Ｍ１－Ｏ層とアルミニウム酸化物下地層と金属電極とがこの順で積層される前記＜６＞に記載の不揮発性記憶素子。
＜８＞ シリコン半導体基板が第１導電型の半導体領域と一部が表面から露出される状態で互いに離間して配される第２導電型のソース領域及びドレイン領域とを有し、金属電極に与える電気信号によりＯ－Ｍ１－Ｏ層近傍に誘起される界面ダイポールの強度又は極性を変化させる前記＜７＞に記載の不揮発性記憶素子。
＜９＞ 前記＜１＞から＜８＞のいずれかに記載の不揮発性記憶素子の製造方法であって、第１絶縁層、Ｏ－Ｍ１－Ｏ層及び第２絶縁層で構成される積層構造部の各構成層をＡＬＤ法により堆積形成する堆積工程と、前記堆積工程後に前記積層構造部を２５０℃以上の温度で加熱する後熱工程と、を含むことを特徴とする不揮発性記憶素子の製造方法。
【発明の効果】
【0012】
本発明によれば、従来技術における前記諸問題を解決することができ、優れた情報保持特性を有し高性能かつ実用的に量産可能な不揮発性記憶素子及びその製造方法を提供することができる。
【図面の簡単な説明】
【0013】
【図1】本発明に係る不揮発性記憶素子の第１実施形態に係る断面構造図である。
【図2】本発明に係る不揮発性記憶素子の第２実施形態に係る断面構造図である。
【図3】実施例１に係る不揮発性記憶素子の容量－電圧特性（Ｃ－Ｖ特性）の測定結果を示す図である。
【図4】比較例１に係る不揮発性記憶素子の容量－電圧特性（Ｃ－Ｖ特性）の測定結果を示す図である。
【図5】実施例１に係る不揮発性記憶素子の情報保持特性の測定結果を示す図である。
【図6】比較例４に係る不揮発性記憶素子の情報保持特性の測定結果を示す図である。
【図7】実施例１～５に係る各不揮発性記憶素子のヒステリシス特性－熱処理温度特性を示す図である。
【図8】比較例１～５に係る各不揮発性記憶素子のヒステリシス特性－熱処理温度特性を示す図である。
【図9】ヒステリシス電圧のＡｌ２Ｏ３／ＳｉＯ２厚み依存性を示す図である。
【発明を実施するための形態】
【0014】
（第１実施形態）
図１は、本発明に係る不揮発性記憶素子の第１実施形態に係る断面構造図である。
図１に示すように、第１実施形態に係る不揮発性記憶素子１は、シリコン半導体基板２、シリコン酸化物下地層３（以下、ＳｉＯ２下地層３）、第１絶縁層としてのアルミニウム酸化物層４（以下、Ａｌ２Ｏ３層４）、Ｏ－Ｍ１－Ｏ層５、第２絶縁層としてのシリコン酸化物層６（以下、ＳｉＯ２層６）、アルミニウム酸化物金属電極下地層７（以下、Ａｌ２Ｏ３金属電極下地層７）及び金属電極８で構成される。
図１は、本発明に係る不揮発性記憶素子の第１実施形態に係る断面構造図である。
図１に示すように、第１実施形態に係る不揮発性記憶素子１は、シリコン半導体基板２、シリコン酸化物下地層３（以下、ＳｉＯ２下地層３）、第１絶縁層としてのアルミニウム酸化物層４（以下、Ａｌ２Ｏ３層４）、Ｏ－Ｍ１－Ｏ層５、第２絶縁層としてのシリコン酸化物層６（以下、ＳｉＯ２層６）、アルミニウム酸化物金属電極下地層７（以下、Ａｌ２Ｏ３金属電極下地層７）及び金属電極８で構成される。
【0015】
異なる組成で形成されるＡｌ２Ｏ３層４及びＳｉＯ２層６は、交互に複数（２つずつ）配され、これらの接合界面にＡｌ２Ｏ３層４及びＳｉＯ２層６を構成する元素以外の金属元素Ｍ１と酸素との化学結合で形成されるＯ－Ｍ１－Ｏ層５が配される。
本発明に係る前記不揮発性記憶素子は、異なる組成で形成される２つの絶縁層をＡｌ２Ｏ３層４とＳｉＯ２層６とで構成することを技術の核とする。
このような構成とすることで、長時間の情報保持特性が得られるとともに、優れた耐熱性が得られる。優れた耐熱性は、前記ＡＬＤ法による堆積後に行う高温での後熱処理に対する耐性を与え、ＡＬＤ法を用いた前記不揮発性記憶素子の実用的な量産方法を提示可能とする。
本発明に係る前記不揮発性記憶素子は、異なる組成で形成される２つの絶縁層をＡｌ２Ｏ３層４とＳｉＯ２層６とで構成することを技術の核とする。
このような構成とすることで、長時間の情報保持特性が得られるとともに、優れた耐熱性が得られる。優れた耐熱性は、前記ＡＬＤ法による堆積後に行う高温での後熱処理に対する耐性を与え、ＡＬＤ法を用いた前記不揮発性記憶素子の実用的な量産方法を提示可能とする。
【0016】
Ａｌ２Ｏ３層４、Ｏ－Ｍ１－Ｏ層５及びＳｉＯ２層６で構成される積層構造部は、外部電気刺激によりＯ－Ｍ１－Ｏ層５近傍に誘起される界面ダイポールの変調を可能とする。
前記界面ダイポールとは、Ａｌ２Ｏ３層４とＳｉＯ２層６との間のポテンシャル差を意味する。
誘電率の大きなアルミニウム酸化物（Ａｌ２Ｏ３）が、正電荷を有するＡｌ原子と負電荷を有するＯ原子とで小さなポテンシャル変動を生じさせる一方で、誘電率の小さなシリコン酸化物（ＳｉＯ２）は、正電荷のＳｉ原子と負電荷のＯ原子とで大きなポテンシャル変動を生じさせる。その結果、Ａｌ２Ｏ３層４とＳｉＯ２層６との間に前記界面ダイポールが誘起される。
また、この際、Ａｌ２Ｏ３層４とＳｉＯ２層６とを交互に配することで、中間のＳｉＯ２を共有する形でＡｌ２Ｏ３／ＳｉＯ２とＳｉＯ２／Ａｌ２Ｏ３との２種類の対向する界面に２層のＯ－Ｍ１－Ｏ層５が形成され、上下のＡｌ２Ｏ３間に生じるポテンシャル差をＡｌ２Ｏ３／ＳｉＯ２界面に１層のＯ－Ｍ１－Ｏ層５を配する構成に比べて大きくすることができる。
前記界面ダイポールは、外部電気刺激により、前記接合界面近傍のＯ原子及びＭ１原子の位置を変化させることで変調可能とされ、不揮発性記憶素子１では、外部電気刺激を制御することで、前記界面ダイポールの変調現象を利用した不揮発性の情報記憶動作を行う。
前記界面ダイポールの変調は、外部電気刺激を与えたときの容量－電圧特性におけるヒステリシス電圧として観測することができ、ヒステリシス電圧が大きい程、変調幅の大きな優れた情報記憶特性が得られる。
前記界面ダイポールとは、Ａｌ２Ｏ３層４とＳｉＯ２層６との間のポテンシャル差を意味する。
誘電率の大きなアルミニウム酸化物（Ａｌ２Ｏ３）が、正電荷を有するＡｌ原子と負電荷を有するＯ原子とで小さなポテンシャル変動を生じさせる一方で、誘電率の小さなシリコン酸化物（ＳｉＯ２）は、正電荷のＳｉ原子と負電荷のＯ原子とで大きなポテンシャル変動を生じさせる。その結果、Ａｌ２Ｏ３層４とＳｉＯ２層６との間に前記界面ダイポールが誘起される。
また、この際、Ａｌ２Ｏ３層４とＳｉＯ２層６とを交互に配することで、中間のＳｉＯ２を共有する形でＡｌ２Ｏ３／ＳｉＯ２とＳｉＯ２／Ａｌ２Ｏ３との２種類の対向する界面に２層のＯ－Ｍ１－Ｏ層５が形成され、上下のＡｌ２Ｏ３間に生じるポテンシャル差をＡｌ２Ｏ３／ＳｉＯ２界面に１層のＯ－Ｍ１－Ｏ層５を配する構成に比べて大きくすることができる。
前記界面ダイポールは、外部電気刺激により、前記接合界面近傍のＯ原子及びＭ１原子の位置を変化させることで変調可能とされ、不揮発性記憶素子１では、外部電気刺激を制御することで、前記界面ダイポールの変調現象を利用した不揮発性の情報記憶動作を行う。
前記界面ダイポールの変調は、外部電気刺激を与えたときの容量－電圧特性におけるヒステリシス電圧として観測することができ、ヒステリシス電圧が大きい程、変調幅の大きな優れた情報記憶特性が得られる。
【0017】
Ａｌ２Ｏ３層４の厚みとしては、大きなヒステリシス電圧を得る観点から、２ｎｍ以下であることが好ましく、１ｎｍ以下であることが特に好ましい。
また、ＳｉＯ２層６の厚みとしても、大きなヒステリシス電圧を得る観点から、２ｎｍ以下であることが好ましく、１ｎｍ以下であることが特に好ましい。
これらＡｌ２Ｏ３層４及びＳｉＯ２層６の厚みの下限としては、特に制限はなく、単分子層の厚みとなる。
また、ＳｉＯ２層６の厚みとしても、大きなヒステリシス電圧を得る観点から、２ｎｍ以下であることが好ましく、１ｎｍ以下であることが特に好ましい。
これらＡｌ２Ｏ３層４及びＳｉＯ２層６の厚みの下限としては、特に制限はなく、単分子層の厚みとなる。
【0018】
Ｏ－Ｍ１－Ｏ層５の厚みは、１分子層～２分子層の厚みであり、形成面への被覆率（１．０以下）を乗算して、０．５分子層～２．０分子層として前記接合界面に配される。
金属元素Ｍ１としては、例えば、マグネシウム、チタン、ストロンチウム、イットリウム、ランタン、タンタル、ガリウム、アンチモンから選択される１つ以上の元素が挙げられるが、中でも、チタンが好ましい。
また、図１に示す例では、Ｏ－Ｍ１－Ｏ層５が４層とされるが、前記界面ダイポールを変調可能なＯ－Ｍ１－Ｏ層５の層数が多い程、大きなヒステリシス電圧が得られやすいことから、６層以上が好ましく、８層以上がより好ましく、１２層以上が特に好ましい。なお、この層数の上限としては、要求性能や製造し易さの観点から２０層程度である。
金属元素Ｍ１としては、例えば、マグネシウム、チタン、ストロンチウム、イットリウム、ランタン、タンタル、ガリウム、アンチモンから選択される１つ以上の元素が挙げられるが、中でも、チタンが好ましい。
また、図１に示す例では、Ｏ－Ｍ１－Ｏ層５が４層とされるが、前記界面ダイポールを変調可能なＯ－Ｍ１－Ｏ層５の層数が多い程、大きなヒステリシス電圧が得られやすいことから、６層以上が好ましく、８層以上がより好ましく、１２層以上が特に好ましい。なお、この層数の上限としては、要求性能や製造し易さの観点から２０層程度である。
【0019】
Ａｌ２Ｏ３層４、Ｏ－Ｍ１－Ｏ層５及びＳｉＯ２層６で構成される前記積層構造部の各構成層の形成方法としては、前記ＡＬＤ法による堆積工程と、良膜化のための後熱処理として、前記堆積工程後に２５０℃以上の温度で加熱する後熱工程とを含む形成方法が好ましい。前記堆積工程及び前記後熱工程としては、公知のＡＬＤ装置、加熱装置等により実施することができる。
前記ＡＬＤ法は、１度に大面積での成膜を行うことが可能であることから、この形成方法によれば、不揮発性記憶素子１を実用的に量産することができる。
前記後熱工程における加熱温度としては、低くとも２５０℃あれば、特に制限はないが、より緻密な構造を得る観点から、３５０℃以上が好ましく、４５０℃以上が特に好ましい。なお、この加熱温度の上限としては、６００℃程度である。
前記ＡＬＤ法は、１度に大面積での成膜を行うことが可能であることから、この形成方法によれば、不揮発性記憶素子１を実用的に量産することができる。
前記後熱工程における加熱温度としては、低くとも２５０℃あれば、特に制限はないが、より緻密な構造を得る観点から、３５０℃以上が好ましく、４５０℃以上が特に好ましい。なお、この加熱温度の上限としては、６００℃程度である。
【0020】
不揮発性記憶素子１の例では、シリコン半導体基板２の表面上に積層されるＳｉＯ２下地層３が配される。この構造は、公知のシリコン半導体基板の表層を熱酸化して形成することができ、界面準位密度が低い絶縁層／半導体構造が得られる。
【0021】
また、不揮発性記憶素子１の例では、ＳｉＯ２下地層３上に積層されるＡｌ２Ｏ３層４側の面を底面として前記積層構造部の最表面がＳｉＯ２層６とされ、前記最表面上にＯ－Ｍ１－Ｏ層５とＡｌ２Ｏ３金属電極下地層７と金属電極８とがこの順で積層される。
前記積層構造部の前記最表面におけるＳｉＯ２層６とＡｌ２Ｏ３金属電極下地層７との接合界面は、ＳｉＯ２層６とＡｌ２Ｏ３層４との接合界面と同様、Ｏ－Ｍ１－Ｏ層５を備えることで、ＳｉＯ２／Ａｌ２Ｏ３との接合界面におけるＯ－Ｍ１－Ｏ層５の近傍に前記界面ダイポールを誘起させることができ、この意味で、前記最表面におけるＳｉＯ２層６、Ｏ－Ｍ１－Ｏ層５及びＡｌ２Ｏ３金属電極下地層７の構造は、前記積層構造部と共通した役割を持つ。前記界面ダイポールを変調可能なＯ－Ｍ１－Ｏ層５の層数との表現には、このＳｉＯ２層６とＡｌ２Ｏ３金属電極下地層７との接合界面に配されるＯ－Ｍ１－Ｏ層５も含まれる。
ただし、Ａｌ２Ｏ３金属電極下地層７は、Ａｌ２Ｏ３層４と異なり、金属電極８の下地層としての役割を持ち、厚みがＡｌ２Ｏ３層４から独立して設定される。
Ａｌ２Ｏ３金属電極下地層７の厚みとしては、１ｎｍ～５ｎｍが好ましく、前記厚みが１ｎｍ未満であるとこの層での変調動作が起こらないことがあり、５ｎｍを超えると変調動作を得るのに高い電圧を要することがある。
なお、Ａｌ２Ｏ３金属電極下地層７としては、Ａｌ２Ｏ３層４と同じ形成方法で形成することができる。
また、金属電極８としては、イリジウム、金、アルミニウム、窒化チタン等の公知の電極材料を形成材料として、電子ビーム蒸着法、真空蒸着法、スパッタ方等の公知の形成方法により形成することができる。
また、本発明に係る不揮発性記憶素子としては、不揮発性記憶素子１の例に代えて、ＳｉＯ２下地層３と、このＳｉＯ２下地層３上に積層されるＡｌ２Ｏ３層４との間にＯ－Ｍ１－Ｏ層５を備えた変形例として構成することもできる。この変形例に係るＳｉＯ２下地層３と、Ａｌ２Ｏ３層４との間のＯ－Ｍ１－Ｏ層５も前記界面ダイポールを変調可能であり、前記界面ダイポールを変調可能なＯ－Ｍ１－Ｏ層５の層数にカウントされると同時に大きなヒステリシス電圧を得るうえで有益である。この場合、ＳｉＯ２下地層３と、Ａｌ２Ｏ３層４との間のＯ－Ｍ１－Ｏ層５としては、他のＯ－Ｍ１－Ｏ層５と同じ形成方法で形成することができる。
前記積層構造部の前記最表面におけるＳｉＯ２層６とＡｌ２Ｏ３金属電極下地層７との接合界面は、ＳｉＯ２層６とＡｌ２Ｏ３層４との接合界面と同様、Ｏ－Ｍ１－Ｏ層５を備えることで、ＳｉＯ２／Ａｌ２Ｏ３との接合界面におけるＯ－Ｍ１－Ｏ層５の近傍に前記界面ダイポールを誘起させることができ、この意味で、前記最表面におけるＳｉＯ２層６、Ｏ－Ｍ１－Ｏ層５及びＡｌ２Ｏ３金属電極下地層７の構造は、前記積層構造部と共通した役割を持つ。前記界面ダイポールを変調可能なＯ－Ｍ１－Ｏ層５の層数との表現には、このＳｉＯ２層６とＡｌ２Ｏ３金属電極下地層７との接合界面に配されるＯ－Ｍ１－Ｏ層５も含まれる。
ただし、Ａｌ２Ｏ３金属電極下地層７は、Ａｌ２Ｏ３層４と異なり、金属電極８の下地層としての役割を持ち、厚みがＡｌ２Ｏ３層４から独立して設定される。
Ａｌ２Ｏ３金属電極下地層７の厚みとしては、１ｎｍ～５ｎｍが好ましく、前記厚みが１ｎｍ未満であるとこの層での変調動作が起こらないことがあり、５ｎｍを超えると変調動作を得るのに高い電圧を要することがある。
なお、Ａｌ２Ｏ３金属電極下地層７としては、Ａｌ２Ｏ３層４と同じ形成方法で形成することができる。
また、金属電極８としては、イリジウム、金、アルミニウム、窒化チタン等の公知の電極材料を形成材料として、電子ビーム蒸着法、真空蒸着法、スパッタ方等の公知の形成方法により形成することができる。
また、本発明に係る不揮発性記憶素子としては、不揮発性記憶素子１の例に代えて、ＳｉＯ２下地層３と、このＳｉＯ２下地層３上に積層されるＡｌ２Ｏ３層４との間にＯ－Ｍ１－Ｏ層５を備えた変形例として構成することもできる。この変形例に係るＳｉＯ２下地層３と、Ａｌ２Ｏ３層４との間のＯ－Ｍ１－Ｏ層５も前記界面ダイポールを変調可能であり、前記界面ダイポールを変調可能なＯ－Ｍ１－Ｏ層５の層数にカウントされると同時に大きなヒステリシス電圧を得るうえで有益である。この場合、ＳｉＯ２下地層３と、Ａｌ２Ｏ３層４との間のＯ－Ｍ１－Ｏ層５としては、他のＯ－Ｍ１－Ｏ層５と同じ形成方法で形成することができる。
【0022】
このように構成される不揮発性記憶素子１では、金属電極８に電圧を加えると、電界の作用により前記各接合界面近傍の酸素原子及びＭ１原子がわずかに移動し、静電ポテンシャル分布に変化が生じる。酸素原子及びＭ１原子の移動がわずかであっても、前記界面ダイポール（ポテンシャル差）は、酸素原子及びＭ１原子の位置（電荷分布）に敏感であり、静電ポテンシャル分布の変化は、大きなものとなる。また、金属電極８に逆方向電圧を加えると、酸素原子とＭ１原子とが逆方向に移動し、元の静電ポテンシャル分布に戻る。
即ち、不揮発性記憶素子１は、金属電極８に対する電圧制御によって前記界面ダイポール（ポテンシャル差）の変調を制御し、不揮発性の情報記憶動作を行うことができる。
なお、不揮発性記憶素子１は、ＭＯＳ（Metal-Oxide-Semiconductor）キャパシタの構造を持ち、容量－電圧特性（Ｃ－Ｖ特性）を測定すると、シリコン半導体基板２がｐ型半導体である場合に時計回り、ｎ型半導体である場合に反時計回りのヒステリシス特性が確認される。このヒステリシス特性は、金属電極－絶縁膜－半導体で形成される一般的なＭＯＳキャパシタがキャリア捕獲によって示す、ｐ型半導体である場合に反時計回り、ｎ型半導体である場合に時計回りのヒステリシス特性と逆の関係を持つ。
即ち、不揮発性記憶素子１は、金属電極８に対する電圧制御によって前記界面ダイポール（ポテンシャル差）の変調を制御し、不揮発性の情報記憶動作を行うことができる。
なお、不揮発性記憶素子１は、ＭＯＳ（Metal-Oxide-Semiconductor）キャパシタの構造を持ち、容量－電圧特性（Ｃ－Ｖ特性）を測定すると、シリコン半導体基板２がｐ型半導体である場合に時計回り、ｎ型半導体である場合に反時計回りのヒステリシス特性が確認される。このヒステリシス特性は、金属電極－絶縁膜－半導体で形成される一般的なＭＯＳキャパシタがキャリア捕獲によって示す、ｐ型半導体である場合に反時計回り、ｎ型半導体である場合に時計回りのヒステリシス特性と逆の関係を持つ。
【0023】
（第２実施形態）
図２は、本発明に係る不揮発性記憶素子の第２実施形態に係る断面構造図である。
図２に示すように、第２実施形態に係る不揮発性記憶素子１０は、シリコン半導体基板２に代えてシリコン半導体基板１１上に第１実施形態に係る不揮発性記憶素子１におけるＳｉＯ２下地層３、Ａｌ２Ｏ３層４、Ｏ－Ｍ１－Ｏ層５、ＳｉＯ２層６、Ａｌ２Ｏ３金属電極下地層７及び金属電極８を配して構成される。これら、ＳｉＯ２下地層３、Ａｌ２Ｏ３層４、Ｏ－Ｍ１－Ｏ層５、ＳｉＯ２層６、Ａｌ２Ｏ３金属電極下地層７及び金属電極８は、不揮発性記憶素子１と同様に形成することができる。
図２は、本発明に係る不揮発性記憶素子の第２実施形態に係る断面構造図である。
図２に示すように、第２実施形態に係る不揮発性記憶素子１０は、シリコン半導体基板２に代えてシリコン半導体基板１１上に第１実施形態に係る不揮発性記憶素子１におけるＳｉＯ２下地層３、Ａｌ２Ｏ３層４、Ｏ－Ｍ１－Ｏ層５、ＳｉＯ２層６、Ａｌ２Ｏ３金属電極下地層７及び金属電極８を配して構成される。これら、ＳｉＯ２下地層３、Ａｌ２Ｏ３層４、Ｏ－Ｍ１－Ｏ層５、ＳｉＯ２層６、Ａｌ２Ｏ３金属電極下地層７及び金属電極８は、不揮発性記憶素子１と同様に形成することができる。
【0024】
シリコン半導体基板１１は、ｐ型（第１導電型）とされるとともに基板中にｎ型の半導体領域が形成され、ｐ型（第１導電型）の半導体領域と、一部が表面から露出される状態で互いに離間して配されるｎ型（第２導電型）のソース領域１２及びドレイン領域１３とを有する。なお、図示の例と異なり、シリコン半導体基板１１をｎ型としてもよく、この場合、ｐ型のソース領域１２及びドレイン領域１３を形成する。
シリコン半導体基板１１としては、ｐ型、ｎ型とも公知のものを用いることができ、また、シリコン半導体基板１１に対するソース領域１２及びドレイン領域１３の形成方法としては、例えば、イオン注入法等の公知の形成方法が挙げられる。
シリコン半導体基板１１としては、ｐ型、ｎ型とも公知のものを用いることができ、また、シリコン半導体基板１１に対するソース領域１２及びドレイン領域１３の形成方法としては、例えば、イオン注入法等の公知の形成方法が挙げられる。
【0025】
このように構成される不揮発性記憶素子１０は、ソース（Ｓ）、ドレイン（Ｄ）及びゲート（Ｇ）の３端子型の電界効果トランジスタ構造を有する。
不揮発性記憶素子１０の動作原理は、前記界面ダイポールの変調に基づく閾値変化を利用すること以外は、ゲート積層構造にトラップされる電荷による閾値変化を利用するフラッシュメモリとほぼ同じである。
即ち、金属電極８をゲート電極として、前記ゲート電極に与える電気信号によりＯ－Ｍ１－Ｏ層５近傍に誘起される前記界面ダイポールの強度又は極性を変化させて前記界面ダイポールに変調を与えることで情報を書き込み、また、与えられる前記界面ダイポールの変調に基づいて前記電界効果トランジスタ構造の閾値（例えば、フラットバンド電圧）に変化を与えたときにソース領域１２－ドレイン領域１３間の電流値が変化することを利用して情報を読み出す。
この際、不揮発性記憶素子１０では、異なる組成で形成される２つの絶縁層がＡｌ２Ｏ３層４とＳｉＯ２層６とで構成されるため、優れた情報保持特性を発揮する。
また、不揮発性記憶素子１０は、その構成元素がシリコンデバイスとして一般的なもので、特別なプロセス技術が必要でないことから、既存の製造設備を利用して容易に製造することができる。加えて、１度に大面積での成膜が可能な前記ＡＬＤ法を用いた製造方法により、実用的に量産することができる。
不揮発性記憶素子１０の動作原理は、前記界面ダイポールの変調に基づく閾値変化を利用すること以外は、ゲート積層構造にトラップされる電荷による閾値変化を利用するフラッシュメモリとほぼ同じである。
即ち、金属電極８をゲート電極として、前記ゲート電極に与える電気信号によりＯ－Ｍ１－Ｏ層５近傍に誘起される前記界面ダイポールの強度又は極性を変化させて前記界面ダイポールに変調を与えることで情報を書き込み、また、与えられる前記界面ダイポールの変調に基づいて前記電界効果トランジスタ構造の閾値（例えば、フラットバンド電圧）に変化を与えたときにソース領域１２－ドレイン領域１３間の電流値が変化することを利用して情報を読み出す。
この際、不揮発性記憶素子１０では、異なる組成で形成される２つの絶縁層がＡｌ２Ｏ３層４とＳｉＯ２層６とで構成されるため、優れた情報保持特性を発揮する。
また、不揮発性記憶素子１０は、その構成元素がシリコンデバイスとして一般的なもので、特別なプロセス技術が必要でないことから、既存の製造設備を利用して容易に製造することができる。加えて、１度に大面積での成膜が可能な前記ＡＬＤ法を用いた製造方法により、実用的に量産することができる。
【実施例0026】
（実施例１～５）
図１に示す不揮発性記憶素子１の構造に準じて、次のように実施例１に係る不揮発性記憶素子を製造した。ただし、実施例１に係る不揮発性記憶素子は、Ａｌ２Ｏ３層４、Ｏ－Ｍ１－Ｏ層５、ＳｉＯ２層６及びＯ－Ｍ１－Ｏ層５の繰り返し単位構造Ａの形成を６度繰り返し、前記界面ダイポールを変調可能なＯ－Ｍ１－Ｏ層５の層数を１２層としている。
図１に示す不揮発性記憶素子１の構造に準じて、次のように実施例１に係る不揮発性記憶素子を製造した。ただし、実施例１に係る不揮発性記憶素子は、Ａｌ２Ｏ３層４、Ｏ－Ｍ１－Ｏ層５、ＳｉＯ２層６及びＯ－Ｍ１－Ｏ層５の繰り返し単位構造Ａの形成を６度繰り返し、前記界面ダイポールを変調可能なＯ－Ｍ１－Ｏ層５の層数を１２層としている。
【0027】
先ず、表層が５ｎｍの厚みで熱酸化されたｐ型シリコン半導体基板を用意し、これをシリコン半導体基板２及びＳｉＯ２下地層３とした。
次に、枚葉式ＡＬＤ装置を用いたＡＬＤ法による形成方法により、ＳｉＯ２下地層３上に、厚みが１．５ｎｍのＡｌ２Ｏ３層４と、厚みが０．１４ｎｍのＴｉＯ２層（Ｏ－Ｍ１－Ｏ層５）と、厚みが１．５ｎｍのＳｉＯ２層６と、同じく厚みが０．１４ｎｍのＴｉＯ２層（Ｏ－Ｍ１－Ｏ層５）とで構成される繰り返し単位構造Ａの形成を６度繰り返してＯ－Ｍ１－Ｏ層５を１２層とし、最後に厚みが３．５ｎｍのＡｌ２Ｏ３金属電極下地層７を形成して試料を形成した（堆積工程）。また、この試料を真空排気が可能な横型外熱式加熱炉に入れ、Ｏ２／Ａｒ（２１体積％）の混合ガス雰囲気中において３５０℃の加熱温度で３０分間の後熱処理を行った（後熱工程）。
次に、ステンシルマスクを用いた蒸着法によりＡｌ２Ｏ３金属電極下地層７上に厚みが５０ｎｍのイリジウム（Ｉｒ）層を蒸着して金属電極８を形成した。なお、前記イリジウム（Ｉｒ）層の蒸着は、電子ビーム蒸着装置を用いて行った。
以上により、実施例１に係る不揮発性記憶素子を製造した。
次に、枚葉式ＡＬＤ装置を用いたＡＬＤ法による形成方法により、ＳｉＯ２下地層３上に、厚みが１．５ｎｍのＡｌ２Ｏ３層４と、厚みが０．１４ｎｍのＴｉＯ２層（Ｏ－Ｍ１－Ｏ層５）と、厚みが１．５ｎｍのＳｉＯ２層６と、同じく厚みが０．１４ｎｍのＴｉＯ２層（Ｏ－Ｍ１－Ｏ層５）とで構成される繰り返し単位構造Ａの形成を６度繰り返してＯ－Ｍ１－Ｏ層５を１２層とし、最後に厚みが３．５ｎｍのＡｌ２Ｏ３金属電極下地層７を形成して試料を形成した（堆積工程）。また、この試料を真空排気が可能な横型外熱式加熱炉に入れ、Ｏ２／Ａｒ（２１体積％）の混合ガス雰囲気中において３５０℃の加熱温度で３０分間の後熱処理を行った（後熱工程）。
次に、ステンシルマスクを用いた蒸着法によりＡｌ２Ｏ３金属電極下地層７上に厚みが５０ｎｍのイリジウム（Ｉｒ）層を蒸着して金属電極８を形成した。なお、前記イリジウム（Ｉｒ）層の蒸着は、電子ビーム蒸着装置を用いて行った。
以上により、実施例１に係る不揮発性記憶素子を製造した。
【0028】
また、前記後熱工程における加熱温度を３５０℃から２５０℃，３００℃，４００℃，４５０℃に変更したこと以外は、実施例１と同様にして、実施例２～５に係る各不揮発性記憶素子を製造した。
２５０℃の加熱温度で製造したものが実施例２、３００℃の加熱温度で製造したものが実施例３、４００℃の加熱温度で製造したものが実施例４、４５０℃の加熱温度で製造したものが実施例５に係る不揮発性記憶素子である。
２５０℃の加熱温度で製造したものが実施例２、３００℃の加熱温度で製造したものが実施例３、４００℃の加熱温度で製造したものが実施例４、４５０℃の加熱温度で製造したものが実施例５に係る不揮発性記憶素子である。
【0029】
（比較例１～５）
前記ＡＬＤ法による形成方法により、厚みが１．５ｎｍのＡｌ２Ｏ３層４に代えて厚みが２．０ｎｍのＨｆＯ２層を形成し、厚みが１．５ｎｍのＳｉＯ２層６に代えて厚みが２．０ｎｍのＳｉＯ２層を形成し、繰り返し単位構造Ａの形成を３度繰り返してＯ－Ｍ１－Ｏ層５を６層とし、厚みが３．５ｎｍのＡｌ２Ｏ３金属電極下地層７に代えて厚みが４．０ｎｍのＨｆＯ２層を形成したこと、前記後熱工程における加熱温度を３５０℃から４５０℃に変更したこと、厚みが５０ｎｍのイリジウム（Ｉｒ）層に代えて厚みが５０ｎｍの金（Ａｕ）層を抵抗加熱蒸着装置により形成して金属電極８としたこと以外は、実施例１と同様にして、比較例１に係る不揮発性記憶素子を製造した。
前記ＡＬＤ法による形成方法により、厚みが１．５ｎｍのＡｌ２Ｏ３層４に代えて厚みが２．０ｎｍのＨｆＯ２層を形成し、厚みが１．５ｎｍのＳｉＯ２層６に代えて厚みが２．０ｎｍのＳｉＯ２層を形成し、繰り返し単位構造Ａの形成を３度繰り返してＯ－Ｍ１－Ｏ層５を６層とし、厚みが３．５ｎｍのＡｌ２Ｏ３金属電極下地層７に代えて厚みが４．０ｎｍのＨｆＯ２層を形成したこと、前記後熱工程における加熱温度を３５０℃から４５０℃に変更したこと、厚みが５０ｎｍのイリジウム（Ｉｒ）層に代えて厚みが５０ｎｍの金（Ａｕ）層を抵抗加熱蒸着装置により形成して金属電極８としたこと以外は、実施例１と同様にして、比較例１に係る不揮発性記憶素子を製造した。
【0030】
また、前記後熱工程における加熱温度を４５０℃から２５０℃，３００℃，３５０℃，４００℃に変更したこと以外は、比較例１と同様にして、比較例２～５に係る各不揮発性記憶素子を製造した。
２５０℃の加熱温度で製造したものが比較例２、３００℃の加熱温度で製造したものが比較例３、３５０℃の加熱温度で製造したものが比較例４、４００℃の加熱温度で製造したものが比較例５に係る不揮発性記憶素子である。
２５０℃の加熱温度で製造したものが比較例２、３００℃の加熱温度で製造したものが比較例３、３５０℃の加熱温度で製造したものが比較例４、４００℃の加熱温度で製造したものが比較例５に係る不揮発性記憶素子である。
【0031】
＜容量－電圧特性（Ｃ－Ｖ特性）＞
実施例１及び比較例１に係る各不揮発性記憶素子に対し、キーサイト・テクノロジー社製、E4980A（LCRメータ）を用いて、次のように容量－電圧特性（Ｃ－Ｖ特性）の測定試験を行った。
先ず、１ＭＨｚの高周波Ｃ－Ｖ測定を金属電極８に正電圧から負電圧までの負方向に掃引されるゲート電圧を与え、引き続き負電圧から正電圧までの正方向に掃引されるゲート電圧を再度与える方法（ダブルスイープ）により行い、容量－電圧特性（Ｃ－Ｖ特性）の測定結果を得た。
なお、ゲート電圧の設定は、実施例１に係る不揮発性記憶素子に対しては、負電圧及び正電圧をそれぞれ－１１Ｖと＋１１Ｖとで設定し、比較例１に係る不揮発性記憶素子に対しては、実施例１に係る不揮発性記憶素子よりも総酸化膜厚が薄いため、負電圧及び正電圧をそれぞれ－７Ｖと＋７Ｖとで低く設定した。
このような測定方法によれば、正負のゲート電圧印加によって起こるポテンシャル変化の大きさを評価することができる。
実施例１及び比較例１に係る各不揮発性記憶素子に対し、キーサイト・テクノロジー社製、E4980A（LCRメータ）を用いて、次のように容量－電圧特性（Ｃ－Ｖ特性）の測定試験を行った。
先ず、１ＭＨｚの高周波Ｃ－Ｖ測定を金属電極８に正電圧から負電圧までの負方向に掃引されるゲート電圧を与え、引き続き負電圧から正電圧までの正方向に掃引されるゲート電圧を再度与える方法（ダブルスイープ）により行い、容量－電圧特性（Ｃ－Ｖ特性）の測定結果を得た。
なお、ゲート電圧の設定は、実施例１に係る不揮発性記憶素子に対しては、負電圧及び正電圧をそれぞれ－１１Ｖと＋１１Ｖとで設定し、比較例１に係る不揮発性記憶素子に対しては、実施例１に係る不揮発性記憶素子よりも総酸化膜厚が薄いため、負電圧及び正電圧をそれぞれ－７Ｖと＋７Ｖとで低く設定した。
このような測定方法によれば、正負のゲート電圧印加によって起こるポテンシャル変化の大きさを評価することができる。
【0032】
実施例１に係る不揮発性記憶素子の容量－電圧特性（Ｃ－Ｖ特性）の測定結果を図３に示す。
図３に示すように、実施例１に係る不揮発性記憶素子では、時計回りのヒステリシス特性が確認される。この時計回りのヒステリシス特性は、前記界面ダイポール変調によるＭＯＳ閾値電圧（例えば、フラットバンド電圧）の変化が生じていることを意味する。
なお、前記界面ダイポールの変調によらない金属－絶縁体－半導体で形成される一般的なＭＯＳキャパシタの構造では、ｐ型半導体からの正孔注入により、反時計回りのヒステリシス特性となる。
図３に示すように、実施例１に係る不揮発性記憶素子では、時計回りのヒステリシス特性が確認される。この時計回りのヒステリシス特性は、前記界面ダイポール変調によるＭＯＳ閾値電圧（例えば、フラットバンド電圧）の変化が生じていることを意味する。
なお、前記界面ダイポールの変調によらない金属－絶縁体－半導体で形成される一般的なＭＯＳキャパシタの構造では、ｐ型半導体からの正孔注入により、反時計回りのヒステリシス特性となる。
【0033】
次に、比較例１に係る不揮発性記憶素子の容量－電圧特性（Ｃ－Ｖ特性）の測定結果を図４に示す。
図４に示すように、比較例１に係る不揮発性記憶素子では、反時計回りのヒステリシス特性が確認され、また、ヒステリシス電圧も小さいことが確認される。このことから、比較例１に係る不揮発性記憶素子では、前記界面ダイポール変調が生じていないと結論付けられる。
図４に示すように、比較例１に係る不揮発性記憶素子では、反時計回りのヒステリシス特性が確認され、また、ヒステリシス電圧も小さいことが確認される。このことから、比較例１に係る不揮発性記憶素子では、前記界面ダイポール変調が生じていないと結論付けられる。
【0034】
＜情報保持特性＞
次に、実施例１及び比較例４に係る各不揮発性記憶素子に対し、Ｃ－Ｖ特性の測定試験と同じ装置を用いて、情報保持特性の測定試験を行った。
具体的には、正電圧及び負電圧のいずれかに固定してゲート電圧を印加した後に、０Ｖ付近で容量値の時間依存性を測定した。ただし、負電圧を印加した後に正電圧を印加する際は、可視光照射下で５ｋＨｚの低周波測定行った。この電圧印加条件は、シリコン半導体基板２に少数キャリアを生成して反転状態を形成して十分な電界を発生するために必要となる。
なお、比較例４は、実施例１と同様に３５０℃の加熱温度で後熱処理を行った試料に係る。
次に、実施例１及び比較例４に係る各不揮発性記憶素子に対し、Ｃ－Ｖ特性の測定試験と同じ装置を用いて、情報保持特性の測定試験を行った。
具体的には、正電圧及び負電圧のいずれかに固定してゲート電圧を印加した後に、０Ｖ付近で容量値の時間依存性を測定した。ただし、負電圧を印加した後に正電圧を印加する際は、可視光照射下で５ｋＨｚの低周波測定行った。この電圧印加条件は、シリコン半導体基板２に少数キャリアを生成して反転状態を形成して十分な電界を発生するために必要となる。
なお、比較例４は、実施例１と同様に３５０℃の加熱温度で後熱処理を行った試料に係る。
【0035】
実施例１に係る不揮発性記憶素子の情報保持特性の測定結果を図５に示す。
図５に示すように、実施例１に係る不揮発性記憶素子では、１０万秒を超えても、十分な情報保持特性を有している。
次に、比較例４に係る不揮発性記憶素子の情報保持特性の測定結果を図６に示す。
図６に示すように、比較例４に係る不揮発性記憶素子では、１０万秒を超えると、情報を保持できない。
以上から、異なる２つの絶縁層をＨｆＯ２／ＳｉＯ２で形成するよりも、Ａｌ２Ｏ３／ＳｉＯ２で形成する方が、より長く情報を保持することができると結論付けられる。
図５に示すように、実施例１に係る不揮発性記憶素子では、１０万秒を超えても、十分な情報保持特性を有している。
次に、比較例４に係る不揮発性記憶素子の情報保持特性の測定結果を図６に示す。
図６に示すように、比較例４に係る不揮発性記憶素子では、１０万秒を超えると、情報を保持できない。
以上から、異なる２つの絶縁層をＨｆＯ２／ＳｉＯ２で形成するよりも、Ａｌ２Ｏ３／ＳｉＯ２で形成する方が、より長く情報を保持することができると結論付けられる。
【0036】
＜耐熱性＞
次に、実施例１～５及び比較例１～５に係る各不揮発性記憶素子のヒステリシス特性－熱処理温度特性から耐熱性を評価する。
実施例１～５に係る各不揮発性記憶素子のヒステリシス特性－熱処理温度特性を図７に、比較例１～５に係る各不揮発性記憶素子のヒステリシス特性－熱処理温度特性を図８に、それぞれ示す。
なお、各図中の縦軸、ヒステリシス電圧（Ｖ）は、前記Ｃ－Ｖ特性の測定試験から見積もられるフラットバンド電圧の変化量であり、正値は、前記界面ダイポール変調に基づく時計回りのヒステリシス特性を持つことを意味し、負値は、前記界面ダイポール変調によらない反時計回りのヒステリシス特性を持つことを意味する。
次に、実施例１～５及び比較例１～５に係る各不揮発性記憶素子のヒステリシス特性－熱処理温度特性から耐熱性を評価する。
実施例１～５に係る各不揮発性記憶素子のヒステリシス特性－熱処理温度特性を図７に、比較例１～５に係る各不揮発性記憶素子のヒステリシス特性－熱処理温度特性を図８に、それぞれ示す。
なお、各図中の縦軸、ヒステリシス電圧（Ｖ）は、前記Ｃ－Ｖ特性の測定試験から見積もられるフラットバンド電圧の変化量であり、正値は、前記界面ダイポール変調に基づく時計回りのヒステリシス特性を持つことを意味し、負値は、前記界面ダイポール変調によらない反時計回りのヒステリシス特性を持つことを意味する。
【0037】
図７に示すように、先に検証を行った実施例１に係る不揮発性記憶素子（３５０℃の後熱処理）以外の実施例２～５に係る各不揮発性記憶素子（２５０℃、３００℃、４００℃、４５０℃の後熱処理）においても、ヒステリシス電圧（Ｖ）が正値であり、前記界面ダイポール変調に基づく時計回りのヒステリシス特性を持つ。特に、実施例５に係る不揮発性記憶素子（４５０℃の後熱処理）は、大きなヒステリシス電圧を有し、高性能のメモリ動作を可能とする。
一方、図８に示すように、先に検証を行った比較例１に係る不揮発性記憶素子（４５０℃の後熱処理）以外の比較例５に係る不揮発性記憶素子においても、ヒステリシス電圧（Ｖ）が負値であり、前記界面ダイポール変調が生じていないと結論付けられる。
前記後熱工程において、４００℃以上の温度でＡＬＤ成膜後の加熱を行うと、前記界面ダイポール変調に基づくメモリ特性が失われることは、非特許文献２においても指摘されており、今般の検証においても、同様の結果が得られた。
以上から、異なる２つの絶縁層をＨｆＯ２／ＳｉＯ２で形成するよりも、Ａｌ２Ｏ３／ＳｉＯ２で形成する方が、耐熱性に優れていると結論付けられる。
一方、図８に示すように、先に検証を行った比較例１に係る不揮発性記憶素子（４５０℃の後熱処理）以外の比較例５に係る不揮発性記憶素子においても、ヒステリシス電圧（Ｖ）が負値であり、前記界面ダイポール変調が生じていないと結論付けられる。
前記後熱工程において、４００℃以上の温度でＡＬＤ成膜後の加熱を行うと、前記界面ダイポール変調に基づくメモリ特性が失われることは、非特許文献２においても指摘されており、今般の検証においても、同様の結果が得られた。
以上から、異なる２つの絶縁層をＨｆＯ２／ＳｉＯ２で形成するよりも、Ａｌ２Ｏ３／ＳｉＯ２で形成する方が、耐熱性に優れていると結論付けられる。
【0038】
（実施例６～９）
次に、Ａｌ２Ｏ３層４及びＳｉＯ２層６の好適な厚みについて検証する。
次に、Ａｌ２Ｏ３層４及びＳｉＯ２層６の好適な厚みについて検証する。
【0039】
Ａｌ２Ｏ３層４の厚みを１．５ｎｍから０．５ｎｍに変更し、ＳｉＯ２層６の厚みを１．５ｎｍから０．５ｎｍに変更し、繰り返し単位構造Ａの形成を４度繰り返してＯ－Ｍ１－Ｏ層５を８層とし、前記後熱工程における加熱温度を３５０℃から４００℃に変更し、厚みが５０ｎｍのイリジウム（Ｉｒ）層に代えて厚みが５０ｎｍのアルミニウム（Ａｌ）層を抵抗加熱蒸着装置により形成して金属電極８としたこと以外は、実施例１と同様にして、実施例６に係る不揮発性記憶素子を製造した。
【0040】
また、Ａｌ２Ｏ３層４及びＳｉＯ２層６の厚みをそれぞれ１．０ｎｍ，２．０ｎｍ，３．０ｎｍに変更したこと以外は、実施例６と同様にして、実施例７～９に係る各不揮発性記憶素子を製造した。
１．０ｎｍの厚みで製造したものが実施例７、２．０ｎｍの厚みで製造したものが実施例８、３．０ｎｍの厚みで製造したものが実施例９に係る不揮発性記憶素子である。
１．０ｎｍの厚みで製造したものが実施例７、２．０ｎｍの厚みで製造したものが実施例８、３．０ｎｍの厚みで製造したものが実施例９に係る不揮発性記憶素子である。
【0041】
ヒステリシス特性－熱処理温度特性について説明したヒステリシス電圧を縦軸、Ａｌ２Ｏ３層４及びＳｉＯ２層６の厚みを横軸にとることで得られるヒステリシス電圧のＡｌ２Ｏ３／ＳｉＯ２厚み依存性を図９に示す。
図９に示すように、実施例６～９に係る各不揮発性記憶素子は、いずれもヒステリシス電圧が正値であり、前記界面ダイポール変調に基づく時計回りのヒステリシス特性を持つものの、Ａｌ２Ｏ３層４及びＳｉＯ２層６の厚みが厚くなるにつれて、ヒステリシス電圧が減少する傾向が確認され、厚みが３．０ｎｍであると、ヒステリシス電圧がおよそ０．１Ｖ程度となる。
そのため、大きなヒステリシス電圧による高性能のメモリ動作を得る観点から、Ａｌ２Ｏ３層４及びＳｉＯ２層６の好適な厚みは、２．０ｎｍ以下であると結論付けられる。
図９に示すように、実施例６～９に係る各不揮発性記憶素子は、いずれもヒステリシス電圧が正値であり、前記界面ダイポール変調に基づく時計回りのヒステリシス特性を持つものの、Ａｌ２Ｏ３層４及びＳｉＯ２層６の厚みが厚くなるにつれて、ヒステリシス電圧が減少する傾向が確認され、厚みが３．０ｎｍであると、ヒステリシス電圧がおよそ０．１Ｖ程度となる。
そのため、大きなヒステリシス電圧による高性能のメモリ動作を得る観点から、Ａｌ２Ｏ３層４及びＳｉＯ２層６の好適な厚みは、２．０ｎｍ以下であると結論付けられる。
【符号の説明】
【0042】
１，１０ 不揮発性記憶素子
２，１１ シリコン半導体基板
３ ＳｉＯ２下地層
４ Ａｌ２Ｏ３層（第１絶縁層）
５ Ｏ－Ｍ１－Ｏ層
６ ＳｉＯ２層（第２絶縁層）
７ Ａｌ２Ｏ３下地層
８ 金属電極
１２ ソース領域
１３ ドレイン領域
２，１１ シリコン半導体基板
３ ＳｉＯ２下地層
４ Ａｌ２Ｏ３層（第１絶縁層）
５ Ｏ－Ｍ１－Ｏ層
６ ＳｉＯ２層（第２絶縁層）
７ Ａｌ２Ｏ３下地層
８ 金属電極
１２ ソース領域
１３ ドレイン領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
