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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024043993
(43)【公開日】2024-04-02
(54)【発明の名称】半導体試料の評価方法
(51)【国際特許分類】
H01L 21/66 20060101AFI20240326BHJP
H01L 21/20 20060101ALI20240326BHJP
【ＦＩ】
H01L21/66 M
H01L21/20
【審査請求】未請求
【請求項の数】3
【出願形態】ＯＬ
(21)【出願番号】P 2022149279
(22)【出願日】2022-09-20
(71)【出願人】
【識別番号】302006854
【氏名又は名称】株式会社ＳＵＭＣＯ
(71)【出願人】
【識別番号】504174135
【氏名又は名称】国立大学法人九州工業大学
(74)【代理人】
【識別番号】110000109
【氏名又は名称】弁理士法人特許事務所サイクス
(72)【発明者】
【氏名】佐々木 駿
(72)【発明者】
【氏名】大村 一郎
【テーマコード（参考）】
4M106
5F152
【Ｆターム（参考）】
4M106AA01
4M106BA14
4M106CA02
4M106CB11
5F152LM09
5F152MM02
5F152MM18
5F152NN03
5F152NQ03
(57)【要約】
【課題】半導体基板上の半導体エピタキシャル層のライフタイム値を精度よく求めることができる、半導体試料の新たな評価方法を提供すること。
【解決手段】半導体単結晶基板上に半導体エピタキシャル層を有する半導体試料の評価方法であって、上記半導体単結晶基板がｎ＋基板であり且つ上記半導体エピタキシャル層がｎ－層であるか、上記半導体単結晶基板がｐ＋基板であり且つ上記半導体エピタキシャル層がｐ－層であるか、上記半導体単結晶基板がｎ＋基板であり且つ上記半導体エピタキシャル層がｐ－層であるか、又は、上記半導体単結晶基板がｐ＋基板であり且つ上記半導体エピタキシャル層がｎ－層であり、上記半導体エピタキシャル層上又は上記半導体エピタキシャル層の表層領域に、上記半導体エピタキシャル層と導電型が同じ又は異なるｐ＋層又はｎ＋層を形成することによって積層構造を作製すること、上記積層構造をパターニング処理することによって、メサ構造を有するｐ＋／ｎ－／ｎ＋ダイオード、ｎ＋／ｐ－／ｐ＋ダイオード、ｐ＋／ｐ－／ｎ＋ダイオード又はｎ＋／ｎ－／ｐ＋ダイオードを形成すること、上記ダイオードについてＯＣＶＤ測定を行うこと、並びに、上記ＯＣＶＤ測定により得られた測定結果から、所定の式により上記半導体エピタキシャル層のライフタイム値を求めることを含む半導体試料の評価方法。
【選択図】なし
【解決手段】半導体単結晶基板上に半導体エピタキシャル層を有する半導体試料の評価方法であって、上記半導体単結晶基板がｎ＋基板であり且つ上記半導体エピタキシャル層がｎ－層であるか、上記半導体単結晶基板がｐ＋基板であり且つ上記半導体エピタキシャル層がｐ－層であるか、上記半導体単結晶基板がｎ＋基板であり且つ上記半導体エピタキシャル層がｐ－層であるか、又は、上記半導体単結晶基板がｐ＋基板であり且つ上記半導体エピタキシャル層がｎ－層であり、上記半導体エピタキシャル層上又は上記半導体エピタキシャル層の表層領域に、上記半導体エピタキシャル層と導電型が同じ又は異なるｐ＋層又はｎ＋層を形成することによって積層構造を作製すること、上記積層構造をパターニング処理することによって、メサ構造を有するｐ＋／ｎ－／ｎ＋ダイオード、ｎ＋／ｐ－／ｐ＋ダイオード、ｐ＋／ｐ－／ｎ＋ダイオード又はｎ＋／ｎ－／ｐ＋ダイオードを形成すること、上記ダイオードについてＯＣＶＤ測定を行うこと、並びに、上記ＯＣＶＤ測定により得られた測定結果から、所定の式により上記半導体エピタキシャル層のライフタイム値を求めることを含む半導体試料の評価方法。
【選択図】なし
【特許請求の範囲】
【請求項1】
半導体単結晶基板上に半導体エピタキシャル層を有する半導体試料の評価方法であって、
前記半導体単結晶基板がｎ＋基板であり且つ前記半導体エピタキシャル層がｎ－層であるか、
前記半導体単結晶基板がｐ＋基板であり且つ前記半導体エピタキシャル層がｐ－層であるか、
前記半導体単結晶基板がｎ＋基板であり且つ前記半導体エピタキシャル層がｐ－層であるか、又は、
前記半導体単結晶基板がｐ＋基板であり且つ前記半導体エピタキシャル層がｎ－層であり、
前記半導体エピタキシャル層上又は前記半導体エピタキシャル層の表層領域に、前記半導体エピタキシャル層と導電型が同じ又は異なるｐ＋層又はｎ＋層を形成することによって積層構造を作製すること、
前記積層構造をパターニング処理することによって、メサ構造を有するｐ＋／ｎ－／ｎ＋ダイオード、ｎ＋／ｐ－／ｐ＋ダイオード、ｐ＋／ｐ－／ｎ＋ダイオード又はｎ＋／ｎ－／ｐ＋ダイオードを形成すること、
前記ダイオードについてＯＣＶＤ測定を行うこと、並びに、
前記ＯＣＶＤ測定により得られた測定結果から、ｎｓ＞Ｎｄ －の状態については下記式（Ａ）により、ｎｓ＜Ｎｄ －の状態については下記式（Ｃ）により、前記半導体エピタキシャル層のライフタイム値を求めること、
を含む、半導体試料の評価方法。
（式（Ａ）中、τｈ：半導体エピタキシャル層のライフタイム値、ｑ：素電荷、ｋ：ボルツマン定数、Ｔ：絶対温度、ｄＶ／ｄｔ：ＯＣＶＤの電圧減衰の傾き、Ｌ：半導体エピタキシャル層の厚み、Ｄｎ：電子の拡散係数、Ｄｐ：正孔の拡散係数、ＮＤ：ｎ＋基板又はｎ＋層のキャリア密度、ｔｎ：ｎ＋基板又はｎ＋層の厚み、ＮＡ：ｐ＋基板又はｐ＋層のキャリア密度、ｔｐ：ｐ＋基板又はｐ＋層の厚み、ｎｓ：注入キャリア密度であって、下記式（Ｂ）により求められる。）
（式（Ｂ）中、ｎｉ：真性キャリア密度、Ｖ：ＯＣＶＤ電圧、ｑ：素電荷、ｋ：ボルツマン定数、Ｔ：絶対温度）
（式（Ｃ）中、τｌ：半導体エピタキシャル層のライフタイム値、ｑ：素電荷、ｋ：ボルツマン定数、Ｔ：絶対温度、ｄＶ／ｄｔ：ＯＣＶＤの電圧減衰の傾き、Ｌ：半導体エピタキシャル層の厚み、Ｄｎ：電子の拡散係数、Ｄｐ：正孔の拡散係数、Ｎｄ
－：半導体エピタキシャル層のドーパント密度、ｔｐ：ｐ＋基板又はｐ＋層の厚み、ＮＤ：ｎ＋基板又はｎ＋層のドーパント密度、ＮＡ：ｐ＋基板又はｐ＋層のドーパント密度、ｔｎ：ｎ＋基板又はｎ＋層の厚み、Ｑ：空乏層から半導体エピタキシャル層に供給されるキャリアの面積密度、ｎｓ：注入キャリア密度、Ｑ及びｎｓは、半導体エピタキシャル層がｎ型の場合には下記式（Ｄ）及び下記式（Ｅ）により求められ、半導体エピタキシャル層がｐ型の場合には下記式（Ｆ）及び下記式（Ｇ）により求められる。）
（式（Ｄ）～式（Ｇ）中、ε：前記半導体の誘電率、ｎｉ：真性キャリア密度、ｑ：素電荷、ｋ：ボルツマン定数、Ｔ：絶対温度、Ｖ：ＯＣＶＤ電圧、Ｎｄ
－：半導体エピタキシャル層のドーパント密度、ＮＡ：ｐ＋基板又はｐ＋層のドーパント密度、ＮＤ：ｎ＋基板又はｎ＋層のドーパント密度）
前記半導体単結晶基板がｎ＋基板であり且つ前記半導体エピタキシャル層がｎ－層であるか、
前記半導体単結晶基板がｐ＋基板であり且つ前記半導体エピタキシャル層がｐ－層であるか、
前記半導体単結晶基板がｎ＋基板であり且つ前記半導体エピタキシャル層がｐ－層であるか、又は、
前記半導体単結晶基板がｐ＋基板であり且つ前記半導体エピタキシャル層がｎ－層であり、
前記半導体エピタキシャル層上又は前記半導体エピタキシャル層の表層領域に、前記半導体エピタキシャル層と導電型が同じ又は異なるｐ＋層又はｎ＋層を形成することによって積層構造を作製すること、
前記積層構造をパターニング処理することによって、メサ構造を有するｐ＋／ｎ－／ｎ＋ダイオード、ｎ＋／ｐ－／ｐ＋ダイオード、ｐ＋／ｐ－／ｎ＋ダイオード又はｎ＋／ｎ－／ｐ＋ダイオードを形成すること、
前記ダイオードについてＯＣＶＤ測定を行うこと、並びに、
前記ＯＣＶＤ測定により得られた測定結果から、ｎｓ＞Ｎｄ －の状態については下記式（Ａ）により、ｎｓ＜Ｎｄ －の状態については下記式（Ｃ）により、前記半導体エピタキシャル層のライフタイム値を求めること、
を含む、半導体試料の評価方法。
【数1】
【数2】
【数3】
【数4】
【数5】
【請求項2】
前記半導体試料は、シリコンエピタキシャルウェーハである、請求項１に記載の半導体試料の評価方法。
【請求項3】
前記積層構造に含まれる前記ｐ＋層又は前記ｎ＋層を、ＣＶＤ法によって作製することを含む、請求項１又は２に記載の半導体試料の評価方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体試料の評価方法に関する。
【背景技術】
【0002】
半導体基板上に半導体エピタキシャル層を有する半導体試料について、半導体エピタキシャル層のライフタイム値（詳しくは再結合ライフタイム値）を求める方法が、特許文献１及び非特許文献１に提案されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００７－４２９５０号公報
【非特許文献】
【0004】
【非特許文献1】Ｍ． Ｔａｐａｊｎａ ｅｔ ａｌ，Ｊｏｕｒｎａｌ ｏｆ ＥＬＥＣＴＲＩＣＡＬ ＥＮＧＩＮＥＥＲＩＮＧ， ｖｏｌ５５， ９－１０， ｐｐ．２３９－２４４， ２００４
【発明の概要】
【発明が解決しようとする課題】
【0005】
特許文献１に記載の方法では、ライフタイム値は、μ－ＰＣＤ（μ－ｗａｖｅ ｐｈｏｔｏ ｃｏｎｄｕｃｔｉｖｉｔｙ ｄｅｃａｙ）法によって求められる。一方、非特許文献１に記載の方法では、ライフタイム値は、ＯＣＶＤ（ｏｐｅｎ－ｃｉｒｃｕｉｔ ｖｏｌｔａｇｅ ｄｅｃａｙ）測定によって求められる。
【0006】
半導体試料の半導体エピタキシャル層について、ライフタイム値を精度よく求めることができれば、半導体試料の品質管理、製造工程管理等の観点から望ましい。
【0007】
本発明の一態様は、半導体基板上の半導体エピタキシャル層のライフタイム値を精度よく求めることができる、半導体試料の新たな評価方法を提供することを目的とする。
【0008】
特許文献１に記載されているμ－ＰＣＤ法によるライフタイム値の測定では、半導体エピタキシャル層の注入キャリアが半導体基板へ拡散することが、ライフタイム値の測定精度を低下させる原因になり得る。また、μ－ＰＣＤ法では、キャリア注入後の半導体試料の厚み方向全体の導電率の変化をマイクロ波で検出するため、半導体エピタキシャル層のみの導電率の変化を検出することはできない。また、基板の抵抗率によってはマイクロ波が全反射されるので、この場合、半導体エピタキシャル層のみのライフタイム値を正確に評価することは困難である。
以上の点を考慮し、本発明者らは、ＯＣＶＤ法によるライフタイム値の測定に着目し、その測定精度を向上させるために鋭意検討を重ねた結果、以下の新たな評価方法を見出すに至った。
以上の点を考慮し、本発明者らは、ＯＣＶＤ法によるライフタイム値の測定に着目し、その測定精度を向上させるために鋭意検討を重ねた結果、以下の新たな評価方法を見出すに至った。
【0009】
即ち、本発明の一態様は、以下の通りである。
［１］半導体単結晶基板上に半導体エピタキシャル層を有する半導体試料の評価方法であって、
上記半導体単結晶基板がｎ＋基板であり且つ上記半導体エピタキシャル層がｎ－層であるか、
上記半導体単結晶基板がｐ＋基板であり且つ上記半導体エピタキシャル層がｐ－層であるか、
上記半導体単結晶基板がｎ＋基板であり且つ上記半導体エピタキシャル層がｐ－層であるか、又は、
上記半導体単結晶基板がｐ＋基板であり且つ上記半導体エピタキシャル層がｎ－層であり、
上記半導体エピタキシャル層上又は上記半導体エピタキシャル層の表層領域に、上記半導体エピタキシャル層と導電型が同じ又は異なるｐ＋層又はｎ＋層を形成することによって積層構造を作製すること、
上記積層構造をパターニング処理することによって、メサ構造を有するｐ＋／ｎ－／ｎ＋ダイオード、ｎ＋／ｐ－／ｐ＋ダイオード、ｐ＋／ｐ－／ｎ＋ダイオード又はｎ＋／ｎ－／ｐ＋ダイオードを形成すること、
上記ダイオードについてＯＣＶＤ測定を行うこと、並びに、
上記ＯＣＶＤ測定により得られた測定結果から、ｎｓ＞Ｎｄ －の状態については下記式（Ａ）により、ｎｓ＜Ｎｄ －の状態については下記式（Ｃ）により、上記半導体エピタキシャル層のライフタイム値を求めること、
を含む、半導体試料の評価方法。
（式（Ａ）中、τｈ：半導体エピタキシャル層のライフタイム値、ｑ：素電荷、ｋ：ボルツマン定数、Ｔ：絶対温度、ｄＶ／ｄｔ：ＯＣＶＤの電圧減衰の傾き、Ｌ：半導体エピタキシャル層の厚み、Ｄｎ：電子の拡散係数、Ｄｐ：正孔の拡散係数、ＮＤ：ｎ＋基板又はｎ＋層のキャリア密度、ｔｎ：ｎ＋基板又はｎ＋層の厚み、ＮＡ：ｐ＋基板又はｐ＋層のキャリア密度、ｔｐ：ｐ＋基板又はｐ＋層の厚み、ｎｓ：注入キャリア密度であって、下記式（Ｂ）により求められる。）
（式（Ｂ）中、ｎｉ：真性キャリア密度、Ｖ：ＯＣＶＤ電圧、ｑ：素電荷、ｋ：ボルツマン定数、Ｔ：絶対温度）
（式（Ｃ）中、τｌ：半導体エピタキシャル層のライフタイム値、ｑ：素電荷、ｋ：ボルツマン定数、Ｔ：絶対温度、ｄＶ／ｄｔ：ＯＣＶＤの電圧減衰の傾き、Ｌ：半導体エピタキシャル層の厚み、Ｄｎ：電子の拡散係数、Ｄｐ：正孔の拡散係数、Ｎｄ
－：半導体エピタキシャル層のドーパント密度、ｔｐ：ｐ＋基板又はｐ＋層の厚み、ＮＤ：ｎ＋基板又はｎ＋層のドーパント密度、ＮＡ：ｐ＋基板又はｐ＋層のドーパント密度、ｔｎ：ｎ＋基板又はｎ＋層の厚み、Ｑ：空乏層から半導体エピタキシャル層に供給されるキャリアの面積密度、ｎｓ：注入キャリア密度、Ｑ及びｎｓは、半導体エピタキシャル層がｎ型の場合には下記式（Ｄ）及び下記式（Ｅ）により求められ、半導体エピタキシャル層がｐ型の場合には下記式（Ｆ）及び下記式（Ｇ）により求められる。）
（式（Ｄ）～式（Ｇ）中、ε：上記半導体の誘電率、ｎｉ：真性キャリア密度、ｑ：素電荷、ｋ：ボルツマン定数、Ｔ：絶対温度、Ｖ：ＯＣＶＤ電圧、Ｎｄ
－：半導体エピタキシャル層のドーパント密度、ＮＡ：ｐ＋基板又はｐ＋層のドーパント密度、ＮＤ：ｎ＋基板又はｎ＋層のドーパント密度）
［２］上記半導体試料は、エピタキシャルウェーハである、［１］に記載の半導体試料の評価方法。
［３］上記積層構造に含まれる上記ｐ＋層又は上記ｎ＋層を、ＣＶＤ法によって作製することを含む、［１］又は［２］に記載の半導体試料の評価方法。
［１］半導体単結晶基板上に半導体エピタキシャル層を有する半導体試料の評価方法であって、
上記半導体単結晶基板がｎ＋基板であり且つ上記半導体エピタキシャル層がｎ－層であるか、
上記半導体単結晶基板がｐ＋基板であり且つ上記半導体エピタキシャル層がｐ－層であるか、
上記半導体単結晶基板がｎ＋基板であり且つ上記半導体エピタキシャル層がｐ－層であるか、又は、
上記半導体単結晶基板がｐ＋基板であり且つ上記半導体エピタキシャル層がｎ－層であり、
上記半導体エピタキシャル層上又は上記半導体エピタキシャル層の表層領域に、上記半導体エピタキシャル層と導電型が同じ又は異なるｐ＋層又はｎ＋層を形成することによって積層構造を作製すること、
上記積層構造をパターニング処理することによって、メサ構造を有するｐ＋／ｎ－／ｎ＋ダイオード、ｎ＋／ｐ－／ｐ＋ダイオード、ｐ＋／ｐ－／ｎ＋ダイオード又はｎ＋／ｎ－／ｐ＋ダイオードを形成すること、
上記ダイオードについてＯＣＶＤ測定を行うこと、並びに、
上記ＯＣＶＤ測定により得られた測定結果から、ｎｓ＞Ｎｄ －の状態については下記式（Ａ）により、ｎｓ＜Ｎｄ －の状態については下記式（Ｃ）により、上記半導体エピタキシャル層のライフタイム値を求めること、
を含む、半導体試料の評価方法。
【数1】
【数2】
【数3】
【数4】
【数5】
［２］上記半導体試料は、エピタキシャルウェーハである、［１］に記載の半導体試料の評価方法。
［３］上記積層構造に含まれる上記ｐ＋層又は上記ｎ＋層を、ＣＶＤ法によって作製することを含む、［１］又は［２］に記載の半導体試料の評価方法。
【発明の効果】
【0010】
本発明の一態様によれば、半導体基板上の半導体エピタキシャル層のライフタイム値を精度よく求めることができる、半導体試料の新たな評価方法を提供することができる。
【図面の簡単な説明】
【0011】
【図1】直径２００ｍｍのｎ／ｎ＋エピタキシャルウェーハ（ｎ＋基板上にｎ－半導体エピタキシャル層を有する）に接合面積０．０４ｃｍ２（０．２ｃｍ×０．２ｃｍ）の順メサ構造を有するｐ＋／ｎ－／ｎ＋ダイオードを複数形成した例を示す。
【図2】ＯＣＶＤ測定用測定回路の概略図を示す。
【図3】ｐ＋／ｎ－／ｎ＋ダイオードにおけるキャリアの拡散及び注入のイメージ図である。
【図4】ＯＣＶＤ測定時の電圧減衰及び高レベル注入状態と低レベル注入状態との境界である変曲点のイメージ図を示す。
【図5】実施例においてＯＣＶＤ測定のために準備した、ｐｎ接合を有する積層構造が作製されたウェーハＡ及びＢの断面構造を示す。
【図6】実施例において得られた、試料Ａのｐ＋／ｎ－／ｎ＋ダイオード１及び試料Ｂのｐ＋／ｎ－／ｎ＋ダイオード１の室温（Ｔ＝３００Ｋ）でのＯＣＶＤ測定の電圧減衰の測定結果を示す。
【図7】比較例１において得られた、試料Ａ及び試料Ｂの半導体エピタキシャル層のライフタイム値を示す。
【図9】実施例１において得られた、試料Ａ及び試料Ｂの半導体エピタキシャル層のライフタイム値を示す。
【図10】実施例１及び比較例１のそれぞれについて、各ダイオードの試料Ａと試料Ｂとのライフタイム値の比（試料Ｂについて算出されたシリコンエピタキシャル層のライフタイム値／試料Ａについて算出されたシリコンエピタキシャル層のライフタイム値）を示す。
【発明を実施するための形態】
【0012】
上記半導体試料の評価方法について、以下に更に詳細に説明する。
【0013】
＜半導体試料＞
上記評価方法によって評価される半導体試料は、半導体単結晶基板上に半導体エピタキシャル層を有する半導体試料である。本発明及び本明細書において、「半導体エピタキシャル層」とは、半導体単結晶のエピタキシャル層をいうものとし、単に、「エピタキシャル層」とも記載する。例えば、上記半導体はシリコンであることができ、上記半導体単結晶基板はシリコン単結晶基板であることができ、上記半導体エピタキシャル層はシリコンエピタキシャル層であることができる。
上記評価方法によって評価される半導体試料は、半導体単結晶基板上に半導体エピタキシャル層を有する半導体試料である。本発明及び本明細書において、「半導体エピタキシャル層」とは、半導体単結晶のエピタキシャル層をいうものとし、単に、「エピタキシャル層」とも記載する。例えば、上記半導体はシリコンであることができ、上記半導体単結晶基板はシリコン単結晶基板であることができ、上記半導体エピタキシャル層はシリコンエピタキシャル層であることができる。
【0014】
上記半導体試料の形状は、例えばウェーハ形状であることができる。即ち、一形態では、上記半導体試料は、エピタキシャルウェーハであることができる。また、他の一形態では、上記半導体試料の形状は、ウェーハ形状以外の任意の形状であることもできる。例えば、上記半導体試料は、エピタキシャルウェーハから任意の形状及びサイズに切り出した半導体試料であることもできる。
【0015】
上記半導体試料の一形態は、半導体単結晶基板がｎ＋基板であり且つエピタキシャル層がｎ－層である半導体試料である。即ち、ｎ型半導体単結晶基板上に基板よりドーパント濃度が低く高抵抗率のｎ型エピタキシャル層を有する半導体試料である。ｎ＋基板のドーパント濃度は高いことが好ましく、例えば５×１０１５～５×１０２１ａｔｏｍｓ／ｃｍ３の範囲であることが好ましい。本明細書に記載のドーパント濃度は、公知の方法によって測定される値である。ｎ－エピタキシャル層のドーパント濃度は、例えば４×１０１２～５×１０１４ａｔｏｍｓ／ｃｍ３の範囲であることが好ましい。ｎ型基板及びｎ型エピタキシャル層のドーパントとしては、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等のＶ族元素を挙げることができる。
【0016】
また、上記半導体試料の他の一形態は、半導体単結晶基板がｐ＋基板であり且つエピタキシャル層がｐ－層である半導体試料である。即ち、ｐ型半導体単結晶基板上に基板よりドーパント濃度が低く高抵抗率のｐ型エピタキシャル層を有する半導体試料である。ｐ＋基板のドーパント濃度は高いことが好ましく、例えば１×１０１６～４×１０２１ａｔｏｍｓ／ｃｍ３の範囲であることが好ましい。ｐ－エピタキシャル層のドーパント濃度は、例えば１×１０１３～１×１０１５ａｔｏｍｓ／ｃｍ３の範囲であることが好ましい。ｐ型基板及びｐ型エピタキシャル層のドーパントとしては、ボロン（Ｂ）等のＩＩＩ族元素を挙げることができる。
【0017】
また、上記半導体試料の他の一形態は、半導体単結晶基板がｎ＋基板であり且つエピタキシャル層がｐ－層である半導体試料である。即ち、ｎ型半導体単結晶基板上に基板よりドーパント濃度が低く高抵抗率のｐ型エピタキシャル層を有する半導体試料である。ｎ＋基板のドーパント濃度は高いことが好ましく、例えば５×１０１５～５×１０２１ａｔｏｍｓ／ｃｍ３の範囲であることが好ましい。ｐ－エピタキシャル層のドーパント濃度は、例えば１×１０１３～１×１０１５ａｔｏｍｓ／ｃｍ３の範囲であることが好ましい。ｎ型基板のドーパントとしては、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等のＶ族元素を挙げることができる。ｐ型エピタキシャル層のドーパントとしては、ボロン（Ｂ）等のＩＩＩ族元素を挙げることができる。
【0018】
また、上記半導体試料の他の一形態は、半導体単結晶基板がｐ＋基板であり且つエピタキシャル層がｎ－層である半導体試料である。即ち、ｐ型半導体単結晶基板上に基板よりドーパント濃度が低く高抵抗率のｎ型エピタキシャル層を有する半導体試料である。ｐ＋基板のドーパント濃度は高いことが好ましく、例えば１×１０１６～４×１０２１ａｔｏｍｓ／ｃｍ３の範囲であることが好ましい。ｎ－エピタキシャル層のドーパント濃度は、例えば４×１０１２～５×１０１４ａｔｏｍｓ／ｃｍ３の範囲であることが好ましい。ｐ型基板のドーパントとしては、ボロン（Ｂ）等のＩＩＩ族元素を挙げることができる。ｎ型エピタキシャル層のドーパントとしては、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等のＶ族元素を挙げることができる。
【0019】
ドーパント濃度に関して、半導体単結晶基板のドーパント濃度とエピタキシャル層のドーパント濃度との差が大きいほど、半導体単結晶基板とエピタキシャル層とにより発生するビルトインポテンシャルが高くなることによってキャリアをエピタキシャル層により強く閉じ込めることができ、ライフタイム値の測定精度をより一層向上させることができる。この点から、ドーパント濃度の比（半導体単結晶基板／エピタキシャル層）は１００以上であることが好ましい。
【0020】
半導体単結晶基板の厚みは特に限定されるものではなく、例えば６１０～７９５μｍの範囲であることができる。エピタキシャル層の厚みも、特に限定されない。エピタキシャル層が薄い場合、キャリア注入直後のキャリアの拡散の影響によって、注入キャリアがエピタキシャル層上又はエピタキシャル層の表層領域に形成された層に拡散し易くなる傾向がある。この点からは、エピタキシャル層の厚みは、例えば１０μｍ以上であることが好ましい。また、エピタキシャル層の厚みは、例えば１００μｍ以下であることができる。上記半導体試料のサイズは、特に限定されるものではなく、ライフタイム値の測定を行う測定装置に導入可能なサイズであればよい。
【0021】
＜ダイオードの作製＞
上記評価方法では、以下に詳述する方法によって上記半導体試料を加工してメサ構造を有するｐ＋／ｎ－／ｎ＋ダイオード、メサ構造を有するｎ＋／ｐ－／ｐ＋ダイオード、メサ構造を有するｐ＋／ｐ－／ｎ＋ダイオード又はメサ構造を有するｎ＋／ｎ－／ｐ＋ダイオードを作製し、このダイオードについてＯＣＶＤ測定を行う。
上記評価方法では、以下に詳述する方法によって上記半導体試料を加工してメサ構造を有するｐ＋／ｎ－／ｎ＋ダイオード、メサ構造を有するｎ＋／ｐ－／ｐ＋ダイオード、メサ構造を有するｐ＋／ｐ－／ｎ＋ダイオード又はメサ構造を有するｎ＋／ｎ－／ｐ＋ダイオードを作製し、このダイオードについてＯＣＶＤ測定を行う。
【0022】
（積層構造の作製）
まず上記半導体試料のエピタキシャル層上又はエピタキシャル層の表層領域に、このエピタキシャル層と導電型が同じ又は異なり且つこのエピタキシャル層より低抵抗率の層を形成することによって、積層構造を作製する。即ち、
半導体単結晶基板がｎ＋基板であり且つエピタキシャル層がｎ－層である半導体試料にはｐ＋層を形成し、
半導体単結晶基板がｐ＋基板であり且つエピタキシャル層がｐ－層である半導体試料にはｎ＋層を形成し、
半導体単結晶基板がｎ＋基板であり且つエピタキシャル層がｐ－層である半導体試料にはｐ＋層を形成し、
半導体単結晶基板がｐ＋基板であり且つエピタキシャル層がｎ－層である半導体試料にはｎ＋層を形成する。エピタキシャル層へのキャリア注入量を増加させる観点から、形成される層のシート抵抗が小さいこと（換言すればドーパント濃度が高いこと）は好ましく、例えば形成される層の単位面積当たりのドーパント濃度は１．０×１０１３ａｔｏｍｓ／ｃｍ２以上１．０×１０１７ａｔｏｍｓ／ｃｍ２以下であることが好ましい。
まず上記半導体試料のエピタキシャル層上又はエピタキシャル層の表層領域に、このエピタキシャル層と導電型が同じ又は異なり且つこのエピタキシャル層より低抵抗率の層を形成することによって、積層構造を作製する。即ち、
半導体単結晶基板がｎ＋基板であり且つエピタキシャル層がｎ－層である半導体試料にはｐ＋層を形成し、
半導体単結晶基板がｐ＋基板であり且つエピタキシャル層がｐ－層である半導体試料にはｎ＋層を形成し、
半導体単結晶基板がｎ＋基板であり且つエピタキシャル層がｐ－層である半導体試料にはｐ＋層を形成し、
半導体単結晶基板がｐ＋基板であり且つエピタキシャル層がｎ－層である半導体試料にはｎ＋層を形成する。エピタキシャル層へのキャリア注入量を増加させる観点から、形成される層のシート抵抗が小さいこと（換言すればドーパント濃度が高いこと）は好ましく、例えば形成される層の単位面積当たりのドーパント濃度は１．０×１０１３ａｔｏｍｓ／ｃｍ２以上１．０×１０１７ａｔｏｍｓ／ｃｍ２以下であることが好ましい。
【0023】
ｎ＋基板上にｎ－エピタキシャル層を有する半導体試料については、形成されるｐ＋層は、半導体単結晶層であることができ、半導体エピタキシャル層であることが好ましい。
ｐ＋層の形成は、一形態ではＣＶＤ法によって行うことができ、エピタキシャル成長によってｐ＋層を形成することがより好ましい。また、他の一形態では、ｎ＋基板上のｎ－エピタキシャル層の表層領域にイオン注入を行うことにより、ｎ＋基板上のｎ－エピタキシャル層の表層領域をｐ＋層とすることができる。エピタキシャル層の厚みが保たれるという観点からは、ＣＶＤ法が好ましい。上記ｐ＋層は、ｎ＋基板上のｎ－エピタキシャル層上にエピタキシャル成長によって形成されたｐ＋半導体エピタキシャル層であることができる。
ｐ＋層の形成は、一形態ではＣＶＤ法によって行うことができ、エピタキシャル成長によってｐ＋層を形成することがより好ましい。また、他の一形態では、ｎ＋基板上のｎ－エピタキシャル層の表層領域にイオン注入を行うことにより、ｎ＋基板上のｎ－エピタキシャル層の表層領域をｐ＋層とすることができる。エピタキシャル層の厚みが保たれるという観点からは、ＣＶＤ法が好ましい。上記ｐ＋層は、ｎ＋基板上のｎ－エピタキシャル層上にエピタキシャル成長によって形成されたｐ＋半導体エピタキシャル層であることができる。
【0024】
ｐ＋基板上にｐ－エピタキシャル層を有する半導体試料については、形成されるｎ＋層は、半導体単結晶層であることができ、半導体エピタキシャル層であることが好ましい。ここでのｎ＋層の形成については、上記のｐ＋層の形成に関する記載を参照できる。上記ｎ＋層は、ｐ＋基板上のｐ－エピタキシャル層上にエピタキシャル成長によって形成されたｎ＋半導体エピタキシャル層であることが好ましい。
【0025】
ｎ＋基板上にｐ－エピタキシャル層を有する半導体試料については、形成されるｐ＋層は、半導体単結晶層であることができ、半導体エピタキシャル層であることが好ましい。ここでのｐ＋層の形成については、上記のｐ＋層の形成に関する記載を参照できる。上記ｐ＋層は、ｎ＋基板上のｐ－エピタキシャル層上にエピタキシャル成長によって形成されたｐ＋半導体エピタキシャル層であることが好ましい。
【0026】
ｐ＋基板上にｎ－エピタキシャル層を有する半導体試料については、形成されるｎ＋層は、半導体単結晶層であることができ、半導体エピタキシャル層であることが好ましい。ここでのｎ＋層の形成については、上記のｐ＋層の形成に関する記載を参照できる。上記ｎ＋層は、ｐ＋基板上のｎ－エピタキシャル層上にエピタキシャル成長によって形成されたｎ＋半導体エピタキシャル層であることが好ましい。
【0027】
上記ｐ＋層及び上記ｎ＋層の厚みは、それぞれ、例えば１μｍ以上１０μｍ以下であることができる。
【0028】
（上記積層構造のパターニング処理）
その後、上記で作製された積層構造をパターニング処理することによって、メサ構造を有する複数のダイオードが形成される。上記ダイオードは、
半導体単結晶基板がｎ＋基板であり且つ半導体エピタキシャル層がｎ－エピタキシャル層の場合には「ｐ＋／ｎ－／ｎ＋ダイオード」であり、
半導体単結晶基板がｐ＋基板であり且つ半導体エピタキシャル層がｐ－エピタキシャル層の場合には、「ｎ＋／ｐ－／ｐ＋ダイオード」であり、
半導体単結晶基板がｎ＋基板であり且つ半導体エピタキシャル層がｐ－エピタキシャル層の場合には「ｐ＋／ｐ－／ｎ＋ダイオード」であり、
半導体単結晶基板がｐ＋基板であり且つ半導体エピタキシャル層がｎ－エピタキシャル層の場合には「ｎ＋／ｎ－／ｐ＋ダイオード」である。
パターニング処理は、公知の方法、例えばフォトリソグラフィとエッチングとによって行うことができる。形成されるダイオードにおいて、ｐｎ接合の接合面積は、例えば０．０１～１ｃｍ２の範囲であることができる。ここで、「接合面積」とは、ｐ＋層とｎ－エピタキシャル層との接合界面、ｎ＋層とｐ－エピタキシャル層との接合界面、ｐ－エピタキシャル層とｎ＋基板との接合界面又はｎ－エピタキシャル層とｐ＋基板との接合界面の面積をいうものとする。接合面積は、フォトリソグラフィ時に使用するマスクによって調整できる。メサ構造は、順メサ構造であることが好ましい。順メサ構造とは、略台形の断面形状の上辺が下辺より短いメサ構造である。
一例として、図１に、直径２００ｍｍのエピタキシャルウェーハ（ｎ＋半導体単結晶基板上にｎ－半導体エピタキシャル層を有する）に接合面積０．０４ｃｍ２（０．２ｃｍ×０．２ｃｍ）の順メサ構造を有する複数のｐ＋／ｎ－／ｎ＋ダイオードを形成した例を示す。ただし、図１に示す例は一例に過ぎず、形成されるｐ＋／ｎ－／ｎ＋ダイオードの数及び形成位置は、図１に示す例に限定されるものではない。形成されるｐ＋／ｎ－／ｎ＋ダイオードの総数は、１つ以上であり、複数、即ち２以上であることができ、例えば３以上であり、４以上、５以上等であることができるが、特に限定されるものではない。ｐ＋／ｎ－／ｎ＋ダイオードは、少なくとも、エピタキシャル層のライフタイム値の測定を行うべき位置に形成すればよい。
上記では、図１を参照し、「ｐ＋／ｎ－／ｎ＋」ダイオードを例に説明したが、「ｎ＋／ｐ－／ｐ＋ダイオード」、「ｐ＋／ｐ－／ｎ＋ダイオード」又は「ｎ＋／ｎ－／ｐ＋ダイオード」についても上記と同様である。
その後、上記で作製された積層構造をパターニング処理することによって、メサ構造を有する複数のダイオードが形成される。上記ダイオードは、
半導体単結晶基板がｎ＋基板であり且つ半導体エピタキシャル層がｎ－エピタキシャル層の場合には「ｐ＋／ｎ－／ｎ＋ダイオード」であり、
半導体単結晶基板がｐ＋基板であり且つ半導体エピタキシャル層がｐ－エピタキシャル層の場合には、「ｎ＋／ｐ－／ｐ＋ダイオード」であり、
半導体単結晶基板がｎ＋基板であり且つ半導体エピタキシャル層がｐ－エピタキシャル層の場合には「ｐ＋／ｐ－／ｎ＋ダイオード」であり、
半導体単結晶基板がｐ＋基板であり且つ半導体エピタキシャル層がｎ－エピタキシャル層の場合には「ｎ＋／ｎ－／ｐ＋ダイオード」である。
パターニング処理は、公知の方法、例えばフォトリソグラフィとエッチングとによって行うことができる。形成されるダイオードにおいて、ｐｎ接合の接合面積は、例えば０．０１～１ｃｍ２の範囲であることができる。ここで、「接合面積」とは、ｐ＋層とｎ－エピタキシャル層との接合界面、ｎ＋層とｐ－エピタキシャル層との接合界面、ｐ－エピタキシャル層とｎ＋基板との接合界面又はｎ－エピタキシャル層とｐ＋基板との接合界面の面積をいうものとする。接合面積は、フォトリソグラフィ時に使用するマスクによって調整できる。メサ構造は、順メサ構造であることが好ましい。順メサ構造とは、略台形の断面形状の上辺が下辺より短いメサ構造である。
一例として、図１に、直径２００ｍｍのエピタキシャルウェーハ（ｎ＋半導体単結晶基板上にｎ－半導体エピタキシャル層を有する）に接合面積０．０４ｃｍ２（０．２ｃｍ×０．２ｃｍ）の順メサ構造を有する複数のｐ＋／ｎ－／ｎ＋ダイオードを形成した例を示す。ただし、図１に示す例は一例に過ぎず、形成されるｐ＋／ｎ－／ｎ＋ダイオードの数及び形成位置は、図１に示す例に限定されるものではない。形成されるｐ＋／ｎ－／ｎ＋ダイオードの総数は、１つ以上であり、複数、即ち２以上であることができ、例えば３以上であり、４以上、５以上等であることができるが、特に限定されるものではない。ｐ＋／ｎ－／ｎ＋ダイオードは、少なくとも、エピタキシャル層のライフタイム値の測定を行うべき位置に形成すればよい。
上記では、図１を参照し、「ｐ＋／ｎ－／ｎ＋」ダイオードを例に説明したが、「ｎ＋／ｐ－／ｐ＋ダイオード」、「ｐ＋／ｐ－／ｎ＋ダイオード」又は「ｎ＋／ｎ－／ｐ＋ダイオード」についても上記と同様である。
【0029】
上記のようにメサ構造を有するダイオードを形成した後、ＯＣＶＤ測定が行われる。ＯＣＶＤ測定において電圧を印加するために、上記半導体単結晶基板の裏面上及び上記ダイオードの表面上（即ちエピタキシャル層上又はエピタキシャル層の表層領域に形成されたｐ＋層又はｎ＋層の表面上）に、それぞれオーミックとなるような電極を形成する。こうして、ライフタイム測定用試料を作製することができる。電極は、上記の各表面上に、例えば金属を蒸着することによって形成することができる。金属としては、ｎ型半導体の表面上に形成する電極については、Ｔｉ、Ａｌ、Ｓｂ、Ｐｂ、Ｍｇ、Ｓｍ等が好ましく、ｐ型半導体の表面上に形成する電極については、Ａｕ、Ｐｔ、Ｐｄ等が好ましい。
【0030】
＜ＯＣＶＤ測定＞
上記のように評価対象の半導体試料を加工して作製されたダイオードについて、ＯＣＶＤ測定を行う。
上記のように評価対象の半導体試料を加工して作製されたダイオードについて、ＯＣＶＤ測定を行う。
【0031】
図２に、ＯＣＶＤ測定用測定回路の概略図を示す。図２に示す測定回路は、電源１、スイッチ２及びオシロスコープ３を有する。図示していないが、ダイオードに流れる電流値を一定に定める抵抗等を回路に直列に挿入する場合もある。ＯＣＶＤ測定は、以下の測定手順によって行うことができる。
電源１から順方向電圧をダイオードに印加してキャリアを注入する。電圧印加後にスイッチ２を開放する。スイッチ２が開放されるとダイオードには電流が流れないため、ダイオード内に蓄積した過剰キャリアの再結合により、電極間で電圧が発生する。ダイオード内部のキャリア密度によって、高レベル注入状態と低レベル注入状態で電圧傾斜が変化する。オシロスコープ３によって、ダイオードの両端の電圧の時間変化（電圧減衰）を測定する。
電源１から順方向電圧をダイオードに印加してキャリアを注入する。電圧印加後にスイッチ２を開放する。スイッチ２が開放されるとダイオードには電流が流れないため、ダイオード内に蓄積した過剰キャリアの再結合により、電極間で電圧が発生する。ダイオード内部のキャリア密度によって、高レベル注入状態と低レベル注入状態で電圧傾斜が変化する。オシロスコープ３によって、ダイオードの両端の電圧の時間変化（電圧減衰）を測定する。
【0032】
ＯＣＶＤ測定については、非特許文献１（Ｍ． Ｔａｐａｊｎａ ｅｔ ａｌ，Ｊｏｕｒｎａｌ ｏｆ ＥＬＥＣＴＲＩＣＡＬ ＥＮＧＩＮＥＥＲＩＮＧ， ｖｏｌ５５， ９－１０， ｐｐ．２３９-２４４， ２００４）に記載されているように、従来、ダイオードへの順方向電圧印加後の電圧減衰から、高レベル注入の場合には下記式（Ｈ）により、低レベル注入の場合には下記式（Ｉ）により、ライフタイム値が算出されていた。下記式中、τｈは高レベル注入状態におけるライフタイム値、τｌは低レベル注入状態におけるライフタイム値、ｑは素電荷、ｋはボルツマン定数、Ｔは絶対温度、ｄＶ／ｄｔ：ＯＣＶＤの電圧減衰の傾きである。
【0033】
【数6】
【0034】
【数7】
【0035】
これに対し、本発明者らは鋭意検討を重ねた結果、ＯＣＶＤ測定によるエピタキシャル層のライフタイム値測定の測定精度を高めるためには、ＯＣＶＤ測定中にダイオード内のエピタキシャル層に注入されたキャリア（注入キャリア：電子又は正孔）がｐ＋層又はｐ＋基板及びｎ＋層又はｎ＋基板に拡散する影響、並びに、ｐｎ接合が形成する空乏層から少数キャリアがエピタキシャル層に注入される影響を、数式を使って除去すべきと考えるに至った。図３は、ｐ＋／ｎ－／ｎ＋ダイオードにおけるキャリアの拡散及び注入のイメージ図である。なお、図３にはｐ＋／ｎ－／ｎ＋ダイオードの例が示されているが、ｎ＋／ｐ－／ｐ＋ダイオード、ｐ＋／ｐ－／ｎ＋ダイオード又はｎ＋／ｎ－／ｐ＋ダイオードにおいても同様にキャリアの拡散及び注入が生じることは言うまでもない。
上記のキャリアの拡散及び注入の影響については、半導体単結晶基板、エピタキシャル層及びその上又はその表層領域に位置するｐ＋層又はｎ＋層のドーパント濃度及び厚みによって、影響の程度が異なる。
例えば、エピタキシャル層の注入キャリアが拡散する現象については、エピタキシャル層上又はその表層領域に位置するｐ＋層又はｎ＋層のドーパント濃度が低いか又は厚みが薄い場合、及び、エピタキシャル層の厚みが薄い場合、その影響が大きくなる。その結果、全体の電圧減衰が速くなるため、従来のライフタイム算出手法では、高レベル注入状態及び低レベル注入状態のいずれについても、ライフタイム値が小さくなる。
一方、ｐ＋／ｎ－／ｎ＋ダイオード、ｎ＋／ｐ－／ｐ＋ダイオード、ｐ＋／ｐ－／ｎ＋ダイオード又はｎ＋／ｎ－／ｐ＋ダイオードの空乏層からエピタキシャル層に少数キャリアが注入される現象は、ｐｎ接合を形成するｐ＋層、ｐ＋基板、ｎ＋層又はｎ＋基板のドーパント濃度が低い場合、及び、エピタキシャル層のドーパント濃度が低いか又は厚みが薄い場合、その影響が大きくなる。その結果、低レベル注入状態において電圧減衰が遅くなるため、従来のライフタイム算出手法では、低レベル注入状態についてライフタイム値が大きくなる。
したがって、従来のライフタイム算出手法でエピタキシャル層のライフタイム値を算出すると、半導体単結晶基板、エピタキシャル層及びその上又はその表層領域に位置するｐ＋層又はｎ＋層のドーパント濃度及び厚みによって、算出結果に及ぼされる影響が変動するため、エピタキシャル層のライフタイム値の測定精度が低下してしまう。
これに対し、先に記載したように、それらの影響を数式を使って除去することによって、エピタキシャル層のライフタイム値の測定精度を高めることができる。
上記のキャリアの拡散及び注入の影響については、半導体単結晶基板、エピタキシャル層及びその上又はその表層領域に位置するｐ＋層又はｎ＋層のドーパント濃度及び厚みによって、影響の程度が異なる。
例えば、エピタキシャル層の注入キャリアが拡散する現象については、エピタキシャル層上又はその表層領域に位置するｐ＋層又はｎ＋層のドーパント濃度が低いか又は厚みが薄い場合、及び、エピタキシャル層の厚みが薄い場合、その影響が大きくなる。その結果、全体の電圧減衰が速くなるため、従来のライフタイム算出手法では、高レベル注入状態及び低レベル注入状態のいずれについても、ライフタイム値が小さくなる。
一方、ｐ＋／ｎ－／ｎ＋ダイオード、ｎ＋／ｐ－／ｐ＋ダイオード、ｐ＋／ｐ－／ｎ＋ダイオード又はｎ＋／ｎ－／ｐ＋ダイオードの空乏層からエピタキシャル層に少数キャリアが注入される現象は、ｐｎ接合を形成するｐ＋層、ｐ＋基板、ｎ＋層又はｎ＋基板のドーパント濃度が低い場合、及び、エピタキシャル層のドーパント濃度が低いか又は厚みが薄い場合、その影響が大きくなる。その結果、低レベル注入状態において電圧減衰が遅くなるため、従来のライフタイム算出手法では、低レベル注入状態についてライフタイム値が大きくなる。
したがって、従来のライフタイム算出手法でエピタキシャル層のライフタイム値を算出すると、半導体単結晶基板、エピタキシャル層及びその上又はその表層領域に位置するｐ＋層又はｎ＋層のドーパント濃度及び厚みによって、算出結果に及ぼされる影響が変動するため、エピタキシャル層のライフタイム値の測定精度が低下してしまう。
これに対し、先に記載したように、それらの影響を数式を使って除去することによって、エピタキシャル層のライフタイム値の測定精度を高めることができる。
【0036】
上記の数式とは、下記式（Ａ）及び下記式（Ｃ）である。下記式（Ａ）は、ｎｓ＞Ｎｄ
－の状態、即ち高レベル注入状態について適用される数式である。下記式（Ｃ）は、ｎｓ＜Ｎｄ
－の状態、即ち低レベル注入状態について適用される数式である。下記式（Ａ）及び下記式（Ｃ）を用いるライフタイム値の算出手法の具体例については、後述の実施例を参照できる。
【0037】
【数8】
【0038】
【数9】
【0039】
【数10】
【0040】
【数11】
【数12】
【0041】
ｎｓ＞Ｎｄ
－の状態（高レベル注入状態）では、エピタキシャル層中の注入キャリア密度が、エピタキシャル層のドーパント密度より高い。これに対し、ｎｓ＜Ｎｄ
－の状態（低レベル注入状態）では、エピタキシャル層中の注入キャリア密度が、エピタキシャル層のドーパント密度より低い。ＯＣＶＤ測定結果であるダイオードの電圧減衰には、高レベル注入状態と低レベル注入状態との境界に変曲点が現れる。図４に、ＯＣＶＤ測定時の電圧減衰及び高レベル注入状態と低レベル注入状態との境界である変曲点のイメージ図を示す。高レベル注入状態と低レベル注入状態の決定手法の具体例を、後述の実施例に示す。
【0042】
以上説明したように、上記評価方法によれば、ＯＣＶＤ測定中にダイオード内のエピタキシャル層に注入されたキャリアがｐ＋層又はｐ＋基板及びｎ＋層又はｎ＋基板に拡散する影響、並びに、ｐｎ接合が形成する空乏層から少数キャリアがエピタキシャル層に注入される影響を数式によって除去することができる。その結果、シリコンエピタキシャル層のライフタイム値を精度よく測定することが可能となる。例えば、一形態では、上記評価方法によって、同一半導体試料のエピタキシャル層のライフタイム値の面内分布情報を得ることができる。これにより、例えば、エピタキシャル層の金属汚染の面内分布に関する情報を得ることができる。また、一形態では、上記評価方法によって、複数の半導体試料のエピタキシャル層についてライフタイム値を求めることにより、複数の半導体試料のエピタキシャル層のライフタイム値の異同に関する情報を得ることもできる。具体的には、例えば、上記評価方法によって、複数の半導体試料のエピタキシャル層についてライフタイム値を求めることにより、複数の半導体試料のエピタキシャル層のライフタイム値の異同に関する情報を得ることができる。これにより、例えば、複数の半導体試料の金属汚染レベルの違いを評価することができる。
【実施例0043】
以下に、本発明を実施例に基づき更に説明する。ただし、本発明は、実施例に示す実施形態に限定されるものではない。
【0044】
［ライフタイム測定用試料の作製］
同じエピタキシャル成長炉で作製した、直径２００ｍｍのｎ／ｎ＋シリコンエピタキシャルウェーハＡ及びＢ（ｎ＋単結晶シリコン基板上にｎ－シリコンエピタキシャル層を有する）のｎ－シリコンエピタキシャル層上に、ＣＶＤ法によってｐ＋シリコンエピタキシャル層を異なる厚みで形成した。こうして、ウェーハＡ及びＢにそれぞれ、ｐｎ接合を有する積層構造を作製した。図５に、ｐｎ接合を有する積層構造が作製されたウェーハＡ及びＢの断面構造を示す。図５中、「エピ層」は、「シリコンエピタキシャル層」を示す。
その後、フォトリソグラフィ及びＣｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ（ＣＤＥ）によって上記積層構造をパターニング処理することによって、図１に示すように、順メサ構造を有するｐ＋／ｎ－／ｎ＋ダイオードを各ウェーハ上に複数作製した。作製されたｐ＋／ｎ－／ｎ＋ダイオードの接合面積は、０．０４ｃｍ２（０．２ｃｍ×０．２ｃｍ）である。
その後、ウェーハＡ及びＢのそれぞれについて、ｐ＋エピタキシャル層の表面に金を蒸着し、裏面の基板表面にはチタンを蒸着することにより、表裏面に電極層を設けた。
こうして、ライフタイム測定用試料を作製した。ウェーハＡを含む試料を試料Ａ、ウェーハＢを含む試料を試料Ｂと呼ぶ。
同じエピタキシャル成長炉で作製した、直径２００ｍｍのｎ／ｎ＋シリコンエピタキシャルウェーハＡ及びＢ（ｎ＋単結晶シリコン基板上にｎ－シリコンエピタキシャル層を有する）のｎ－シリコンエピタキシャル層上に、ＣＶＤ法によってｐ＋シリコンエピタキシャル層を異なる厚みで形成した。こうして、ウェーハＡ及びＢにそれぞれ、ｐｎ接合を有する積層構造を作製した。図５に、ｐｎ接合を有する積層構造が作製されたウェーハＡ及びＢの断面構造を示す。図５中、「エピ層」は、「シリコンエピタキシャル層」を示す。
その後、フォトリソグラフィ及びＣｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ（ＣＤＥ）によって上記積層構造をパターニング処理することによって、図１に示すように、順メサ構造を有するｐ＋／ｎ－／ｎ＋ダイオードを各ウェーハ上に複数作製した。作製されたｐ＋／ｎ－／ｎ＋ダイオードの接合面積は、０．０４ｃｍ２（０．２ｃｍ×０．２ｃｍ）である。
その後、ウェーハＡ及びＢのそれぞれについて、ｐ＋エピタキシャル層の表面に金を蒸着し、裏面の基板表面にはチタンを蒸着することにより、表裏面に電極層を設けた。
こうして、ライフタイム測定用試料を作製した。ウェーハＡを含む試料を試料Ａ、ウェーハＢを含む試料を試料Ｂと呼ぶ。
【0045】
［ＯＣＶＤ測定］
試料Ａ及び試料Ｂについて、それぞれ４つのｐ＋／ｎ－／ｎ＋ダイオード１～４についてＯＣＶＤ測定を行い、電圧減衰を取得した。試料Ａのｐ＋／ｎ－／ｎ＋ダイオード１の位置は、試料Ｂのｐ＋／ｎ－／ｎ＋ダイオード１の位置と同様である。この点は、他のｐ＋／ｎ－／ｎ＋ダイオードについても同様である。
試料Ａ及び試料Ｂについて、それぞれ４つのｐ＋／ｎ－／ｎ＋ダイオード１～４についてＯＣＶＤ測定を行い、電圧減衰を取得した。試料Ａのｐ＋／ｎ－／ｎ＋ダイオード１の位置は、試料Ｂのｐ＋／ｎ－／ｎ＋ダイオード１の位置と同様である。この点は、他のｐ＋／ｎ－／ｎ＋ダイオードについても同様である。
【0046】
図６に、試料Ａのｐ＋／ｎ－／ｎ＋ダイオード１及び試料Ｂのｐ＋／ｎ－／ｎ＋ダイオード１の室温（Ｔ＝３００Ｋ）でのＯＣＶＤ測定の電圧減衰の測定結果を示す。試料Ａと試料Ｂの電圧減衰を比較すると、試料Ａの方が電圧減衰が速い。例えば試料Ａの電圧減衰では、１×１０－４秒でＡは０．３Ｖ未満になっているのに対し、試料Ｂでは０．３Ｖ程度ある。この違いを引き起こしている原因は、先に記載したキャリアの拡散及び注入である。
【0047】
［比較例１］
試料Ａ及び試料Ｂについて、それぞれ先に示した式（Ｈ）及び式（Ｉ）によってシリコンエピタキシャル層のライフタイム値を算出した。
式（Ｈ）及び式（Ｉ）について、実験結果から求める必要がある変数は、電圧減衰の傾きｄＶ／ｄｔである。その他は物理定数又は実験条件である温度であり、これらは既知の値である。ｄＶ／ｄｔは高レベル注入状態については電圧減衰の０．４６～０．４３Ｖ、低レベル注入状態については０．４３～０．４０Ｖの範囲で傾きを算出してエピタキシャル層のライフタイム値を求めた。上記のｄＶ／ｄｔ算出に用いた電圧範囲については、図６に示す電圧減衰全体を微分することによって変曲点を決定し、変曲点の前後±０．０３Ｖを高レベル領域及び低レベル注入領域と決定した。この変曲点及びエピタキシャル層のライフタイム算出領域の決定方法の詳細は後述する。
上記手法によって求められた、試料Ａ及び試料Ｂのエピタキシャル層のライフタイム値を図７に示す。
図７に示すように、試料Ａ及び試料Ｂについて、高レベル注入状態及び低レベル注入状態のエピタキシャル層のライフタイム値の算出結果を、ｐ＋／ｎ－／ｎ＋ダイオード１～４のそれぞれについて比較すると値に違いがある。この違いは、ウェーハ上に形成したｐ＋シリコンエピタキシャル層の違いにより、キャリアの拡散及び注入による影響が異なることに起因すると考えられる。
試料Ａ及び試料Ｂについて、それぞれ先に示した式（Ｈ）及び式（Ｉ）によってシリコンエピタキシャル層のライフタイム値を算出した。
式（Ｈ）及び式（Ｉ）について、実験結果から求める必要がある変数は、電圧減衰の傾きｄＶ／ｄｔである。その他は物理定数又は実験条件である温度であり、これらは既知の値である。ｄＶ／ｄｔは高レベル注入状態については電圧減衰の０．４６～０．４３Ｖ、低レベル注入状態については０．４３～０．４０Ｖの範囲で傾きを算出してエピタキシャル層のライフタイム値を求めた。上記のｄＶ／ｄｔ算出に用いた電圧範囲については、図６に示す電圧減衰全体を微分することによって変曲点を決定し、変曲点の前後±０．０３Ｖを高レベル領域及び低レベル注入領域と決定した。この変曲点及びエピタキシャル層のライフタイム算出領域の決定方法の詳細は後述する。
上記手法によって求められた、試料Ａ及び試料Ｂのエピタキシャル層のライフタイム値を図７に示す。
図７に示すように、試料Ａ及び試料Ｂについて、高レベル注入状態及び低レベル注入状態のエピタキシャル層のライフタイム値の算出結果を、ｐ＋／ｎ－／ｎ＋ダイオード１～４のそれぞれについて比較すると値に違いがある。この違いは、ウェーハ上に形成したｐ＋シリコンエピタキシャル層の違いにより、キャリアの拡散及び注入による影響が異なることに起因すると考えられる。
【0048】
［変曲点及びライフタイム算出領域の決定方法］
一例として、試料Ｂのｐ＋／ｎ－／ｎ＋ダイオード４の電圧減衰とその微分ｄＶ／ｄｔの算出結果を図８に示す。電圧減衰の微分に着目すると、時間と共にｄＶ／ｄｔの値が大きくなった後、極大値が現れる。その後は値が小さくなり、極小値が現れた後に再度値が大きくなっている。
ＯＣＶＤが仮定している理想的な電圧減衰は、図４に示すように、電圧減衰の傾きの変化がない直線的な電圧減衰である。図８中のｄＶ／ｄｔの極大値と極小値に対応する０．４８Ｖと０．３７Ｖは電圧減衰の傾きの変化がない点であるため、理想的な状態に近いと判断できる。したがって、比較例１及び後述の実施例１では、この理想的な電圧値の間の領域において、エピタキシャル層のライフタイム値を算出することにした。また、高レベル注入状態と低レベル注入状態の境界である変曲点は、０．４８～０．３７Ｖの電圧値の中点に対応する０．４２５Ｖを四捨五入して０．４３Ｖとした。なお、先に記載したように、高レベル注入状態と低レベル注入状態との違いは、エピタキシャル層の注入キャリア密度の状態の違いであって、注入キャリア密度は式（Ｂ）、（Ｅ）及び（Ｇ）からわかるように電圧に依存する値である。したがって、直接的に注入キャリア密度に関係する値から変曲点を求めることが適切と考えられる。そこで、上記の通り、変曲点を時間ではなく電圧値の中点とした。
一例として、試料Ｂのｐ＋／ｎ－／ｎ＋ダイオード４の電圧減衰とその微分ｄＶ／ｄｔの算出結果を図８に示す。電圧減衰の微分に着目すると、時間と共にｄＶ／ｄｔの値が大きくなった後、極大値が現れる。その後は値が小さくなり、極小値が現れた後に再度値が大きくなっている。
ＯＣＶＤが仮定している理想的な電圧減衰は、図４に示すように、電圧減衰の傾きの変化がない直線的な電圧減衰である。図８中のｄＶ／ｄｔの極大値と極小値に対応する０．４８Ｖと０．３７Ｖは電圧減衰の傾きの変化がない点であるため、理想的な状態に近いと判断できる。したがって、比較例１及び後述の実施例１では、この理想的な電圧値の間の領域において、エピタキシャル層のライフタイム値を算出することにした。また、高レベル注入状態と低レベル注入状態の境界である変曲点は、０．４８～０．３７Ｖの電圧値の中点に対応する０．４２５Ｖを四捨五入して０．４３Ｖとした。なお、先に記載したように、高レベル注入状態と低レベル注入状態との違いは、エピタキシャル層の注入キャリア密度の状態の違いであって、注入キャリア密度は式（Ｂ）、（Ｅ）及び（Ｇ）からわかるように電圧に依存する値である。したがって、直接的に注入キャリア密度に関係する値から変曲点を求めることが適切と考えられる。そこで、上記の通り、変曲点を時間ではなく電圧値の中点とした。
【0049】
［実施例１］
試料Ａ及び試料Ｂのそれぞれについて、先に示した式（Ａ）～式（Ｇ）によってシリコンエピタキシャル層のライフタイム値を算出した。式中、実験結果から求める必要がある値は、式（Ａ）（高レベル注入状態）については電圧減衰の傾きｄＶ／ｄｔ及び注入キャリア密度ｎｓであり、式（Ｃ）（低レベル注入状態）については電圧減衰の傾きｄＶ／ｄｔ、注入キャリア密度ｎｓ、空乏層からシリコンエピタキシャル層に供給されるキャリアの面積密度の時間に対する傾きｄＱ／ｄｔである。これら式中の変数は、以下のように求めた。その他は、式（Ｈ）及び（Ｉ）と同様に、物理定数又は実験条件の値である。
＜式（Ａ）＞
ｄＶ／ｄｔ：電圧減衰の０．４６～０．４３Ｖの範囲で傾きを求めた。
ｎｓ：電圧減衰を求めた０．４６～０．４３Ｖの範囲の中点に対応する０．４４５Ｖから式（Ｂ）を使ってｎｓを求めた。
＜式（Ｃ）＞
ｄＶ／ｄｔ：電圧減衰の０．４３～０．４０Ｖの範囲で傾きを求めた。
ｎｓ：電圧減衰を求めた０．４３～０．４０Ｖの範囲の中点に対応する０．４１５Ｖから式（Ｅ）を使ってｎｓを求めた。
ｄＱ／ｄｔ：電圧減衰の０．４３～０．４０Ｖの範囲で式（Ｄ）を使ってＱを求めてから、同じ０．４３～０．４０Ｖの範囲で傾きｄＱ／ｄｔを求めた。
試料Ａ及び試料Ｂのそれぞれについて、先に示した式（Ａ）～式（Ｇ）によってシリコンエピタキシャル層のライフタイム値を算出した。式中、実験結果から求める必要がある値は、式（Ａ）（高レベル注入状態）については電圧減衰の傾きｄＶ／ｄｔ及び注入キャリア密度ｎｓであり、式（Ｃ）（低レベル注入状態）については電圧減衰の傾きｄＶ／ｄｔ、注入キャリア密度ｎｓ、空乏層からシリコンエピタキシャル層に供給されるキャリアの面積密度の時間に対する傾きｄＱ／ｄｔである。これら式中の変数は、以下のように求めた。その他は、式（Ｈ）及び（Ｉ）と同様に、物理定数又は実験条件の値である。
＜式（Ａ）＞
ｄＶ／ｄｔ：電圧減衰の０．４６～０．４３Ｖの範囲で傾きを求めた。
ｎｓ：電圧減衰を求めた０．４６～０．４３Ｖの範囲の中点に対応する０．４４５Ｖから式（Ｂ）を使ってｎｓを求めた。
＜式（Ｃ）＞
ｄＶ／ｄｔ：電圧減衰の０．４３～０．４０Ｖの範囲で傾きを求めた。
ｎｓ：電圧減衰を求めた０．４３～０．４０Ｖの範囲の中点に対応する０．４１５Ｖから式（Ｅ）を使ってｎｓを求めた。
ｄＱ／ｄｔ：電圧減衰の０．４３～０．４０Ｖの範囲で式（Ｄ）を使ってＱを求めてから、同じ０．４３～０．４０Ｖの範囲で傾きｄＱ／ｄｔを求めた。
【0050】
以上のように、実験結果から求められたｄＶ／ｄｔ、ｎｓ及びｄＱ／ｄｔを、その他の物理定数及び実験条件の値とともに式（Ａ）及び式（Ｃ）にそれぞれ代入し、先に記載したキャリアの拡散及び注入の影響を除去したエピタキシャル層のライフタイム値を算出した。結果を図９に示す。
【0051】
実施例１で算出されたライフタイム値と比較例１で算出されたエピタキシャル層のライフタイム値とを、ｐ＋／ｎ－／ｎ＋ダイオード１～４についてそれぞれ対比した結果を図１０に示す。図１０には、実施例１及び比較例１のそれぞれについて、各ダイオードの試料Ａと試料Ｂとのライフタイム値の比（試料Ｂについて算出されたシリコンエピタキシャル層のライフタイム値／試料Ａについて算出されたシリコンエピタキシャル層のライフタイム値）を示した。図１０中、「エピ層」は、「シリコンエピタキシャル層」を示す。
高レベル注入状態では、比較例１よりも実施例１において、試料Ａと試料Ｂとのライフタイム値の比が１に近くなっていることから、試料Ａと試料Ｂとのライフタイム値の差が小さくなっていることが確認できる。これは、実施例１では、式（Ａ）を用いたことによって、エピタキシャル層内の注入キャリアのｐ＋層及びｎ＋基板への拡散の影響が除去されたため、試料Ａ及び試料Ｂのシリコンエピタキシャル層のライフタイム値を精度よく求められたことを示していると判断できる。
低レベル注入状態についても、比較例１よりも実施例１において、試料Ａと試料Ｂとのライフタイム値の比が１に近くなっていることから、試料Ａと試料Ｂとのライフタイム値の差が小さくなっていることが確認できる。これは、実施例１では、式（Ｃ）を用いたことによって、エピタキシャル層内の注入キャリアのｐ＋層及びｎ＋基板への拡散の影響、並びに、ｐｎ接合が形成する空乏層からキャリアがエピタキシャル層に注入される影響が除去されたため、試料Ａ及び試料Ｂのエピタキシャル層のライフタイム値を精度よく求められたことを示していると判断できる。
高レベル注入状態では、比較例１よりも実施例１において、試料Ａと試料Ｂとのライフタイム値の比が１に近くなっていることから、試料Ａと試料Ｂとのライフタイム値の差が小さくなっていることが確認できる。これは、実施例１では、式（Ａ）を用いたことによって、エピタキシャル層内の注入キャリアのｐ＋層及びｎ＋基板への拡散の影響が除去されたため、試料Ａ及び試料Ｂのシリコンエピタキシャル層のライフタイム値を精度よく求められたことを示していると判断できる。
低レベル注入状態についても、比較例１よりも実施例１において、試料Ａと試料Ｂとのライフタイム値の比が１に近くなっていることから、試料Ａと試料Ｂとのライフタイム値の差が小さくなっていることが確認できる。これは、実施例１では、式（Ｃ）を用いたことによって、エピタキシャル層内の注入キャリアのｐ＋層及びｎ＋基板への拡散の影響、並びに、ｐｎ接合が形成する空乏層からキャリアがエピタキシャル層に注入される影響が除去されたため、試料Ａ及び試料Ｂのエピタキシャル層のライフタイム値を精度よく求められたことを示していると判断できる。
【産業上の利用可能性】
【0052】
本発明の一態様は、半導体ウェーハ等の技術分野において有用である。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
