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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2022-11-30
(45)【発行日】2022-12-08
(54)【発明の名称】半導体試料の評価方法
(51)【国際特許分類】
H01L 21/66 20060101AFI20221201BHJP
【ＦＩ】
H01L21/66 M
【請求項の数】
7
(21)【出願番号】P 2019157906
(22)【出願日】2019-08-30
(65)【公開番号】P2021036558
(43)【公開日】2021-03-04
【審査請求日】2021-10-04
(73)【特許権者】
【識別番号】302006854
【氏名又は名称】株式会社ＳＵＭＣＯ
(73)【特許権者】
【識別番号】504174135
【氏名又は名称】国立大学法人九州工業大学
(74)【代理人】
【識別番号】110000109
【氏名又は名称】弁理士法人特許事務所サイクス
(72)【発明者】
【氏名】佐々木 駿
(72)【発明者】
【氏名】大村 一郎
【審査官】小池 英敏
(56)【参考文献】
【文献】特開平０３－２７６６５９（ＪＰ，Ａ）
【文献】特開２００７－０４２９５０（ＪＰ，Ａ）
【文献】特開２０１４－１５７８８９（ＪＰ，Ａ）
【文献】B. Corbett，Surface recombination in dry etched AlGaAs/GaAs double heterostructure p-i-n mesa diodes，Appl. Phys. Lett.，米国，1993年，Vol. 62, No. 1，p87-89
【文献】D. Mulati，Determination of Minority-Carrier Lifetime in Multicrystalline Silicon Solar Cells using Current Transient Behaviors，Japanese Journal of Applied Physics，日本，1999年，Volume 38, Number 3A，p1408-1411
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／６６
(57)【特許請求の範囲】
【請求項1】
半導体基板上にエピタキシャル層を有する半導体試料の評価方法であって、前記エピタキシャル層上または前記エピタキシャル層の表層領域に、該エピタキシャル層と導電型が異なる層を形成することによって、ｐｎ接合を有する積層構造を作製すること、
前記積層構造をパターニング処理することによって、メサ構造を有し且つ接合面積が異なる複数のｐｎ接合ダイオードを含む単位セルを前記半導体基板上に形成すること、
前記単位セルに含まれる複数のｐｎ接合ダイオードについてＯＣＶＤ測定によってライフタイム値の測定を行うこと、
前記測定により求められたライフタイム値および下記式（１）から、前記エピタキシャル層のライフタイム値を求めること、
を含む、半導体試料の評価方法。
【数1】
【請求項2】
半導体基板上にエピタキシャル層を有する半導体試料の評価方法であって、
前記エピタキシャル層上または前記エピタキシャル層の表層領域に、該エピタキシャル層と導電型が異なる層を形成することによって、ｐｎ接合を有する積層構造を作製すること、
前記積層構造をパターニング処理することによって、メサ構造を有し且つ接合面積が異なる複数のｐｎ接合ダイオードを含む単位セルを前記半導体基板上に形成すること、
前記単位セルに含まれる複数のｐｎ接合ダイオードについてライフタイム値の測定を行うこと、
前記測定により求められたライフタイム値および下記式（１）から、前記エピタキシャル層のライフタイム値を求めること、
を含み、
前記半導体基板はｎ＋基板であり、
前記エピタキシャル層はｎ－エピタキシャル層であり、かつ
前記積層構造に含まれる前記層はｐ＋半導体である、半導体試料の評価方法。
【数2】
【請求項3】
半導体基板上にエピタキシャル層を有する半導体試料の評価方法であって、
前記エピタキシャル層上または前記エピタキシャル層の表層領域に、該エピタキシャル層と導電型が異なる層を形成することによって、ｐｎ接合を有する積層構造を作製すること、
前記積層構造をパターニング処理することによって、メサ構造を有し且つ接合面積が異なる複数のｐｎ接合ダイオードを含む単位セルを前記半導体基板上に形成すること、
前記単位セルに含まれる複数のｐｎ接合ダイオードについてライフタイム値の測定を行うこと、
前記測定により求められたライフタイム値および下記式（１）から、前記エピタキシャル層のライフタイム値を求めること、
を含み、
前記半導体基板はｐ＋基板であり、
前記エピタキシャル層はｐ－エピタキシャル層であり、かつ
前記積層構造に含まれる前記層はｎ＋半導体である、半導体試料の評価方法。
【数3】
【請求項4】
半導体基板上にエピタキシャル層を有する半導体試料の評価方法であって、
前記エピタキシャル層上または前記エピタキシャル層の表層領域に、該エピタキシャル層と導電型が異なる層を形成することによって、ｐｎ接合を有する積層構造を作製すること、
前記積層構造をパターニング処理することによって、メサ構造を有し且つ接合面積が異なる複数のｐｎ接合ダイオードを含む単位セルを前記半導体基板上に形成すること、
前記単位セルに含まれる複数のｐｎ接合ダイオードについてライフタイム値の測定を行うこと、
前記測定により求められたライフタイム値および下記式（１）から、前記エピタキシャル層のライフタイム値を求めること、
を含み、
前記エピタキシャル層は、シリコンエピタキシャル層である、半導体試料の評価方法。
【数4】
【請求項5】
半導体基板上にエピタキシャル層を有する半導体試料の評価方法であって、
前記エピタキシャル層上または前記エピタキシャル層の表層領域に、該エピタキシャル層と導電型が異なる層を形成することによって、ｐｎ接合を有する積層構造を作製すること、
前記積層構造をパターニング処理することによって、メサ構造を有し且つ接合面積が異なる複数のｐｎ接合ダイオードを含む単位セルを前記半導体基板上に形成すること、
前記単位セルに含まれる複数のｐｎ接合ダイオードについてライフタイム値の測定を行うこと、
前記測定により求められたライフタイム値および下記式（１）から、前記エピタキシャル層のライフタイム値を求めること、
を含み、
前記半導体基板は、単結晶シリコン基板である、半導体試料の評価方法。
【数5】
【請求項6】
前記積層構造に含まれる前記層を、ＣＶＤ法によって形成することを含む、請求項１～５のいずれか１項に記載の半導体試料の評価方法。
【請求項7】
前記半導体試料は、エピタキシャルウェーハである、請求項１～６のいずれか１項に記載の半導体試料の評価方法。【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体基板上にエピタキシャル層を有する半導体試料の評価方法に関する。
【背景技術】
【0002】
半導体基板上にエピタキシャル層を有する半導体試料について、エピタキシャル層のライフタイム値（詳しくは再結合ライフタイム値）を求める方法が、特許文献１に提案されている。特許文献１に記載の方法では、ライフタイム値は、μ－ＰＣＤ（μ－ｗａｖｅ ｐｈｏｔｏ ｃｏｎｄｕｃｔｉｖｉｔｙ ｄｅｃａｙ）法によって求められる。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２００７－４２９５０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１に記載の方法は、同文献の段落００１５および段落００２８に記載されているように、表面再結合速度が既知の場合に適用可能な方法である。
【0005】
以上に鑑み本発明の一態様は、半導体基板上のエピタキシャル層のライフタイム値を、表面再結合速度が未知であっても求めることができる、半導体試料の新たな評価方法を提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明の一態様は、
半導体基板上にエピタキシャル層を有する半導体試料の評価方法であって、
上記エピタキシャル層上または上記エピタキシャル層の表層領域に、このエピタキシャル層と導電型が異なる層を形成することによって、ｐｎ接合を有する積層構造を作製すること、
上記積層構造をパターニング処理することによって、メサ構造を有し且つ接合面積が異なる複数のｐｎ接合ダイオードを含む単位セルを上記半導体基板上に形成すること、
上記単位セルに含まれる複数のｐｎ接合ダイオードについてライフタイム値の測定を行うこと、
上記測定により求められたライフタイム値および下記式（１）から、上記エピタキシャル層のライフタイム値を求めること、
を含む、半導体試料の評価方法、
に関する。
半導体基板上にエピタキシャル層を有する半導体試料の評価方法であって、
上記エピタキシャル層上または上記エピタキシャル層の表層領域に、このエピタキシャル層と導電型が異なる層を形成することによって、ｐｎ接合を有する積層構造を作製すること、
上記積層構造をパターニング処理することによって、メサ構造を有し且つ接合面積が異なる複数のｐｎ接合ダイオードを含む単位セルを上記半導体基板上に形成すること、
上記単位セルに含まれる複数のｐｎ接合ダイオードについてライフタイム値の測定を行うこと、
上記測定により求められたライフタイム値および下記式（１）から、上記エピタキシャル層のライフタイム値を求めること、
を含む、半導体試料の評価方法、
に関する。
【0007】
【数1】
【0008】
上記評価方法では、詳細を後述するように、式（１）を用いることにより、表面再結合速度νｓが未知であっても、エピタキシャル層のライフタイム値を求めることができる。更に、接合面積が異なる複数のｐｎ接合ダイオードについてそれぞれ求められたライフタイム値と上記式（１）からエピタキシャル層のライフタイム値を求めるため、表面再結合の影響を除去することができる。これにより、エピタキシャル層のライフタイム値を精度よく評価することができる。上記の「接合面積」とは、ｐｎ接合の接合界面の面積である。
【0009】
一形態では、上記ライフタイム値の測定を、ＯＣＶＤ（ｏｐｅｎ－ｃｉｒｃｕｉｔ ｖｏｌｔａｇｅ ｄｅｃａｙ）測定によって行うことができる。
【0010】
一形態では、上記積層構造に含まれる上記層を、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法によって形成することができる。
【0011】
一形態では、上記半導体基板はｎ＋基板であることができ、上記エピタキシャル層はｎ－エピタキシャル層であることができ、上記積層構造に含まれる上記層はｐ＋半導体であることができる。
【0012】
一形態では、上記半導体基板はｐ＋基板であることができ、上記エピタキシャル層はｐ－エピタキシャル層であることができ、上記積層構造に含まれる上記層はｎ＋半導体であることができる。
【0013】
一形態では、上記エピタキシャル層は、シリコンエピタキシャル層であることができる。
【0014】
一形態では、上記半導体基板は、単結晶シリコン基板であることができる。
【0015】
一形態では、上記半導体試料は、エピタキシャルウェーハであることができる。
【発明の効果】
【0016】
本発明の一態様によれば、半導体基板上にエピタキシャル層を有する半導体試料の新たな評価方法であって、表面再結合速度が未知であってもエピタキシャル層のライフタイム値を求めることができる評価方法を提供することができる。
【図面の簡単な説明】
【0017】
【図1】実施例においてパターニング処理によって形成された単位セルの模式図である。
【図2】実施例において作製されたライフタイム測定用素子の断面模式図である。
【図3】実施例において得られたグラフおよび近似直線を示す。
【発明を実施するための形態】
【0018】
本発明の一態様は、
半導体基板上にエピタキシャル層を有する半導体試料の評価方法であって、
上記エピタキシャル層上または上記エピタキシャル層の表層領域に、このエピタキシャル層と導電型が異なる層を形成することによって、ｐｎ接合を有する積層構造を作製すること、
上記積層構造をパターニング処理することによって、メサ構造を有し且つ接合面積が異なる複数のｐｎ接合ダイオードを含む単位セルを上記半導体基板上に形成すること、
上記単位セルに含まれる複数のｐｎ接合ダイオードについてライフタイム値の測定を行うこと、
上記測定により求められたライフタイム値および先に示した式（１）から、上記エピタキシャル層のライフタイム値を求めること、
を含む、半導体試料の評価方法、
に関する。
半導体基板上にエピタキシャル層を有する半導体試料の評価方法であって、
上記エピタキシャル層上または上記エピタキシャル層の表層領域に、このエピタキシャル層と導電型が異なる層を形成することによって、ｐｎ接合を有する積層構造を作製すること、
上記積層構造をパターニング処理することによって、メサ構造を有し且つ接合面積が異なる複数のｐｎ接合ダイオードを含む単位セルを上記半導体基板上に形成すること、
上記単位セルに含まれる複数のｐｎ接合ダイオードについてライフタイム値の測定を行うこと、
上記測定により求められたライフタイム値および先に示した式（１）から、上記エピタキシャル層のライフタイム値を求めること、
を含む、半導体試料の評価方法、
に関する。
【0019】
以下、上記評価方法について、更に詳細に説明する。
【0020】
＜半導体試料＞
上記評価方法によって評価される半導体試料は、半導体基板上にエピタキシャル層を有する。一形態では、上記半導体基板は単結晶シリコン基板であることができ、上記エピタキシャル層はシリコンエピタキシャル層であることができる。本発明および本明細書において、シリコンエピタキシャル層とは、単結晶シリコンのエピタキシャル層をいうものとする。
上記評価方法によって評価される半導体試料は、半導体基板上にエピタキシャル層を有する。一形態では、上記半導体基板は単結晶シリコン基板であることができ、上記エピタキシャル層はシリコンエピタキシャル層であることができる。本発明および本明細書において、シリコンエピタキシャル層とは、単結晶シリコンのエピタキシャル層をいうものとする。
【0021】
上記半導体試料の形状は、例えばウェーハ形状であることができる。即ち、一形態では、上記半導体試料は、エピタキシャルウェーハであることができる。また、他の一形態では、上記半導体試料の形状は、ウェーハ形状以外の任意の形状であることもできる。例えば、上記半導体試料は、エピタキシャルウェーハから任意の形状およびサイズに切り出した半導体試料であることもできる。
【0022】
上記半導体試料の構成の一形態としては、ｎ＋基板上にｎ－エピタキシャル層を有する構成を挙げることができる。即ち、ｎ型半導体基板上に基板よりドーパント濃度が低く高抵抗率のｎ型エピタキシャル層を有する構成を挙げることができる。ｎ＋基板の抵抗率は低いことが好ましく、例えば０．０００１～１Ωｃｍの範囲であることが好ましい。ｎ－エピタキシャル層の抵抗率は、例えば１０～１０００Ωｃｍの範囲であることが好ましい。ｎ型基板およびｎ型エピタキシャル層のドーパントとしては、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）等を挙げることができる。
また、上記半導体試料の構成の他の一形態としては、ｐ＋基板上にｐ－エピタキシャル層を有する構成を挙げることができる。即ち、ｐ型半導体基板上に基板よりドーパント濃度が低く高抵抗率のｐ型エピタキシャル層を有する構成を挙げることができる。ｐ＋基板の抵抗率は低いことが好ましく、例えば０．０００１～１Ωｃｍの範囲であることが好ましい。ｐ－エピタキシャル層の抵抗率は、例えば１０～１０００Ωｃｍの範囲であることが好ましい。本明細書に記載の抵抗率は、公知の方法によって測定される値である。ｐ型基板およびｐ型エピタキシャル層のドーパントとしては、ボロン（Ｂ）等を挙げることができる。
抵抗率に関して、半導体基板の抵抗率とエピタキシャル層の抵抗率との差が大きいほど（換言するとドーパント濃度比（半導体基板／エピタキシャル層）が大きいほど）、半導体基板とエピタキシャル層とにより発生するビルトインポテンシャルが高くなることによってキャリアをエピタキシャル層により強く閉じ込めることができ、ライフタイム値の測定精度をより一層向上させることができる。この点から、抵抗率の比（エピタキシャル層／半導体基板）は１００以上であることが好ましい。
半導体基板の厚さは特に限定されるものではなく、例えば６１０～７９５μｍの範囲であることができる。エピタキシャル層の厚さも、特に限定されない。エピタキシャル層が薄い場合、キャリア注入直後のキャリアのドリフト拡散の影響によって、注入キャリアがエピタキシャル層上またはエピタキシャル層の表層領域に形成された層に拡散し易くなる傾向がある。この点からは、エピタキシャル層の厚さは、例えば１０μｍ以上であることが好ましい。また、エピタキシャル層の厚さは、例えば１００μｍ以下であることができる。上記半導体試料のサイズは、特に限定されるものではなく、ライフタイム値の測定を行う測定装置に導入可能なサイズであればよい。
また、上記半導体試料の構成の他の一形態としては、ｐ＋基板上にｐ－エピタキシャル層を有する構成を挙げることができる。即ち、ｐ型半導体基板上に基板よりドーパント濃度が低く高抵抗率のｐ型エピタキシャル層を有する構成を挙げることができる。ｐ＋基板の抵抗率は低いことが好ましく、例えば０．０００１～１Ωｃｍの範囲であることが好ましい。ｐ－エピタキシャル層の抵抗率は、例えば１０～１０００Ωｃｍの範囲であることが好ましい。本明細書に記載の抵抗率は、公知の方法によって測定される値である。ｐ型基板およびｐ型エピタキシャル層のドーパントとしては、ボロン（Ｂ）等を挙げることができる。
抵抗率に関して、半導体基板の抵抗率とエピタキシャル層の抵抗率との差が大きいほど（換言するとドーパント濃度比（半導体基板／エピタキシャル層）が大きいほど）、半導体基板とエピタキシャル層とにより発生するビルトインポテンシャルが高くなることによってキャリアをエピタキシャル層により強く閉じ込めることができ、ライフタイム値の測定精度をより一層向上させることができる。この点から、抵抗率の比（エピタキシャル層／半導体基板）は１００以上であることが好ましい。
半導体基板の厚さは特に限定されるものではなく、例えば６１０～７９５μｍの範囲であることができる。エピタキシャル層の厚さも、特に限定されない。エピタキシャル層が薄い場合、キャリア注入直後のキャリアのドリフト拡散の影響によって、注入キャリアがエピタキシャル層上またはエピタキシャル層の表層領域に形成された層に拡散し易くなる傾向がある。この点からは、エピタキシャル層の厚さは、例えば１０μｍ以上であることが好ましい。また、エピタキシャル層の厚さは、例えば１００μｍ以下であることができる。上記半導体試料のサイズは、特に限定されるものではなく、ライフタイム値の測定を行う測定装置に導入可能なサイズであればよい。
【0023】
＜ライフタイム測定用素子の作製＞
上記評価方法では、以下の詳述する方法によって上記半導体試料を加工してライフタイム測定用素子を作製し、この素子についてライフタイム値の測定を行う。
上記評価方法では、以下の詳述する方法によって上記半導体試料を加工してライフタイム測定用素子を作製し、この素子についてライフタイム値の測定を行う。
【0024】
（ｐｎ接合を有する積層構造の作製）
まず上記半導体試料のエピタキシャル層上またはエピタキシャル層の表層領域に、このエピタキシャル層と導電型が異なり且つこのエピタキシャル層より低抵抗率の層を形成することによって、ｐｎ接合を有する積層構造を作製する。エピタキシャル層へのキャリア注入量を増加させる観点から、形成される層のシート抵抗が小さいこと（換言すればドーパント濃度が高いこと）が好ましく、例えば形成される層の単位面積当たりのドーパント濃度は１．０×１０１３ａｔｏｍｓ／ｃｍ２以上１．０×１０１７ａｔｏｍｓ／ｃｍ２以下であることが好ましい。
ｎ＋基板上にｎ－エピタキシャル層を有する構成の半導体試料については、形成される層はｐ＋半導体であることができる。ここでの層の形成は、一形態ではＣＶＤ法によって行うことができ、エピタキシャル成長によって上記層を形成することがより好ましい。また、他の一形態では、半導体基板上のエピタキシャル層の表層領域にイオン注入を行うことにより、半導体基板上のエピタキシャル層の表層領域を上記層とすることができる。エピタキシャル層の厚さが保たれるという観点からは、ＣＶＤ法が好ましい。上記層は、例えば半導体基板上のエピタキシャル層上にエピタキシャル成長によって形成されたｐ＋半導体のエピタキシャル層であることができ、シリコンエピタキシャル層であることが好ましい。
一方、ｐ＋基板上にｐ－エピタキシャル層を有する構成の半導体試料については、形成される層はｎ＋半導体であることができる。ここでの層の形成については、上記の通りである。上記層は、例えば半導体基板上のエピタキシャル層上にエピタキシャル成長によって形成されたｎ＋半導体のエピタキシャル層であることができ、シリコンエピタキシャル層であることが好ましい。
まず上記半導体試料のエピタキシャル層上またはエピタキシャル層の表層領域に、このエピタキシャル層と導電型が異なり且つこのエピタキシャル層より低抵抗率の層を形成することによって、ｐｎ接合を有する積層構造を作製する。エピタキシャル層へのキャリア注入量を増加させる観点から、形成される層のシート抵抗が小さいこと（換言すればドーパント濃度が高いこと）が好ましく、例えば形成される層の単位面積当たりのドーパント濃度は１．０×１０１３ａｔｏｍｓ／ｃｍ２以上１．０×１０１７ａｔｏｍｓ／ｃｍ２以下であることが好ましい。
ｎ＋基板上にｎ－エピタキシャル層を有する構成の半導体試料については、形成される層はｐ＋半導体であることができる。ここでの層の形成は、一形態ではＣＶＤ法によって行うことができ、エピタキシャル成長によって上記層を形成することがより好ましい。また、他の一形態では、半導体基板上のエピタキシャル層の表層領域にイオン注入を行うことにより、半導体基板上のエピタキシャル層の表層領域を上記層とすることができる。エピタキシャル層の厚さが保たれるという観点からは、ＣＶＤ法が好ましい。上記層は、例えば半導体基板上のエピタキシャル層上にエピタキシャル成長によって形成されたｐ＋半導体のエピタキシャル層であることができ、シリコンエピタキシャル層であることが好ましい。
一方、ｐ＋基板上にｐ－エピタキシャル層を有する構成の半導体試料については、形成される層はｎ＋半導体であることができる。ここでの層の形成については、上記の通りである。上記層は、例えば半導体基板上のエピタキシャル層上にエピタキシャル成長によって形成されたｎ＋半導体のエピタキシャル層であることができ、シリコンエピタキシャル層であることが好ましい。
【0025】
（単位セルの形成）
その後、上記で作製されたｐｎ接合を有する積層構造をパターニング処理することによって、メサ構造を有し且つ接合面積が異なる複数のｐｎ接合ダイオードを含む単位セルが半導体基板上に形成される。パターニング処理は、公知の方法、例えばフォトリソグラフィとエッチングによって行うことができる。メサ構造は、順メサ構造であることが好ましい。順メサ構造とは、略台形の断面形状の上辺が下辺より短いメサ構造である。１つの単位セルに含まれるｐｎ接合ダイオードの数は、２以上であり、数が多いほど好ましく、例えば３以上であることが好ましく、４以上であることがより好ましい。複数のｐｎ接合ダイオードは、例えばメサ構造の側壁部の表面積Ｓとメサ構造の体積Ｖとの比（Ｓ／Ｖ）が１～４０ｃｍ－１の範囲で異なる複数のｐｎ接合ダイオードであることができる。
また、単位セルは、エピタキシャル層のライフタイム値の測定を行うべき位置に少なくとも１つ形成すればよく、半導体基板上に形成される単位セルの総数は特に限定されるものではない。
その後、上記で作製されたｐｎ接合を有する積層構造をパターニング処理することによって、メサ構造を有し且つ接合面積が異なる複数のｐｎ接合ダイオードを含む単位セルが半導体基板上に形成される。パターニング処理は、公知の方法、例えばフォトリソグラフィとエッチングによって行うことができる。メサ構造は、順メサ構造であることが好ましい。順メサ構造とは、略台形の断面形状の上辺が下辺より短いメサ構造である。１つの単位セルに含まれるｐｎ接合ダイオードの数は、２以上であり、数が多いほど好ましく、例えば３以上であることが好ましく、４以上であることがより好ましい。複数のｐｎ接合ダイオードは、例えばメサ構造の側壁部の表面積Ｓとメサ構造の体積Ｖとの比（Ｓ／Ｖ）が１～４０ｃｍ－１の範囲で異なる複数のｐｎ接合ダイオードであることができる。
また、単位セルは、エピタキシャル層のライフタイム値の測定を行うべき位置に少なくとも１つ形成すればよく、半導体基板上に形成される単位セルの総数は特に限定されるものではない。
【0026】
上記のように単位セルを形成した後、ライフタイム測定が行われる。例えば、ライフタイム測定において電圧を印加するために、上記半導体基板の裏面上および上記ｐｎダイオードの表面上（即ちエピタキシャル層上に形成された上記層の表面上）に、それぞれオーミックとなるような電極を形成する。こうして、ライフタイム測定用素子を作製することができる。電極は、上記の各表面上に、例えば金属を蒸着することによって形成することができる。金属としては、ｎ型半導体の表面上に形成する電極については、Ｔｉ、Ａｌ、Ｓｂ、Ｐｂ、Ｍｇ、Ｓｍ等が好ましく、ｐ型半導体の表面上に形成する電極については、Ａｕ、Ｐｔ、Ｐｄ等が好ましい。
【0027】
＜ライフタイム値の測定＞
上記のように評価対象の半導体試料を加工して作製された複数のライフタイム測定用素子を含む少なくとも１つの単位セルに対してライフタイム測定を行うことにより、この単位セルに含まれるｐｎ接合ダイオードについて、それぞれライフタイム値を求めることができる。ライフタイム測定は、エピタキシャル層のライフタイム値の測定を行うべき位置に形成された単位セルについて行えばよく、ライフタイム測定を行う単位セルの数は特に限定されるものではない。ライフタイム値の測定は、ｐｎ接合ダイオードを用いてライフタイム測定を行うことができる公知の測定方法によって行うことができる。かかる測定方法としては、ＯＣＶＤ法、リバースリカバリ法、光学的な方法等を挙げることができる。
上記のように評価対象の半導体試料を加工して作製された複数のライフタイム測定用素子を含む少なくとも１つの単位セルに対してライフタイム測定を行うことにより、この単位セルに含まれるｐｎ接合ダイオードについて、それぞれライフタイム値を求めることができる。ライフタイム測定は、エピタキシャル層のライフタイム値の測定を行うべき位置に形成された単位セルについて行えばよく、ライフタイム測定を行う単位セルの数は特に限定されるものではない。ライフタイム値の測定は、ｐｎ接合ダイオードを用いてライフタイム測定を行うことができる公知の測定方法によって行うことができる。かかる測定方法としては、ＯＣＶＤ法、リバースリカバリ法、光学的な方法等を挙げることができる。
【0028】
例えば、ＯＣＶＤ法によるライフタイム測定については、M. Tapajna et al, Journal of ELECTRICAL ENGINEERING, vol55, 9-10, pp.239-244, 2004、D.Mulati et al, JJAP, Vol 38, Issue 4, pp 1408-1411, 1999、B. Corbett et al, J. Electron. Mater, Vol 27, Issue 4, pp 317-323, 1998等の公知技術を参照できる。一例として、ＯＣＶＤ法によるライフタイム測定は、以下のように行うことができる。
ライフタイム測定用素子にパルス電圧（順バイアス）を印加し、その後、回路のスイッチを開放する。回路が開放されるとライフタイム測定用素子には電流は流れないため、素子内に蓄積した過剰キャリアの再結合により、電極間で電圧波形が得られる。素子内部のキャリア密度によって、高レベル注入状態と低レベル注入状態で電圧傾斜が変化する。高レベル注入状態と低レベル注入状態は、電圧波形上の変曲点によって区別することができる。変曲点は、電圧波形を目視して、または公知の方法によるフィッティングによって、特定することができる。高レベル注入状態のキャリアライフタイムτＨＬ、低レベル注入状態のキャリアライフタイムτＬＬは、それぞれ下記式（Ａ）、（Ｂ）によって求めることができる。式（Ａ）、（Ｂ）中、ｋはボルツマン係数、Ｔは温度、ｑは素電荷、Ｖは測定電圧、ｔは時間である。
ライフタイム測定用素子にパルス電圧（順バイアス）を印加し、その後、回路のスイッチを開放する。回路が開放されるとライフタイム測定用素子には電流は流れないため、素子内に蓄積した過剰キャリアの再結合により、電極間で電圧波形が得られる。素子内部のキャリア密度によって、高レベル注入状態と低レベル注入状態で電圧傾斜が変化する。高レベル注入状態と低レベル注入状態は、電圧波形上の変曲点によって区別することができる。変曲点は、電圧波形を目視して、または公知の方法によるフィッティングによって、特定することができる。高レベル注入状態のキャリアライフタイムτＨＬ、低レベル注入状態のキャリアライフタイムτＬＬは、それぞれ下記式（Ａ）、（Ｂ）によって求めることができる。式（Ａ）、（Ｂ）中、ｋはボルツマン係数、Ｔは温度、ｑは素電荷、Ｖは測定電圧、ｔは時間である。
【0029】
【数2】
【0030】
【数3】
【0031】
こうして単位セルに含まれる複数のライフタイム測定用素子（ｐｎ接合ダイオード）について、それぞれＯＣＶＤ測定によってライフタイム値を求めることができる。また、ＯＣＶＤ法以外の方法によっても、単位セルに含まれる複数のライフタイム測定用素子（ｐｎ接合ダイオード）について、それぞれライフタイム値を求めることができる。こうして求められるライフタイム値をτｅｆｆと記載する。τｅｆｆは、メサ構造の内部および側壁部の両方を合わせたライフタイム値ということができる。これに対し、評価対象の半導体試料の半導体基板上のエピタキシャル層のライフタイム値は、側壁部のライフタイム値の影響を除いたメサ構造内部のライフタイム値ということができる。そこで上記評価方法では、各ライフタイム測定用素子について求められたライフタイム値τｅｆｆの逆数と、メサ構造の側壁部の表面積とメサ構造の体積との比（Ｓ／Ｖ）と、を用いて、下記式（１）により、メサ構造内部のライフタイム値τｂｕｌｋを求める。
【0032】
【数4】
【0033】
詳しくは、複数のライフタイム測定用素子（ｐｎ接合ダイオード）について、ライフタイム測定により求められたライフタイム値τｅｆｆの逆数と、各ｐｎ接合ダイオードのメサ構造の側壁部の表面積とメサ構造の体積との比（Ｓ／Ｖ）と、をグラフにプロットし、公知のフィッティング法により線形の近似直線を得る。メサ構造の側壁部の表面積およびメサ構造の体積は、パターニング処理の処理条件、ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）等の顕微鏡観察およびＳＲ（Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ）測定に基づき決定されるメサ構造の全周長さまたは面積とエピタキシャル層の厚さとから算出することができる。
こうして得られる近似直線の切片は、メサ構造の内部のライフタイム値τｂｕｌｋの逆数であるため、この切片の値からτｂｕｌｋを求めることができる。上記式（１）によれば、τｂｕｌｋは、メサ構造の側壁部のキャリアの表面再結合速度νｓが未知であっても算出することができる。また、上記近似直線の傾きは、下記式（１）中のメサ構造の側壁部のキャリアの表面再結合速度νｓを含む項であるため、この傾きの値からメサ構造の側壁部のキャリアの表面再結合速度を求めることもできる。キャリアの拡散係数Ｄは文献既知の値を用いることができ、キャリアの拡散長Ｌは、既知の式：Ｌ＝（Ｄτｂｕｌｋ）１／２を用いて計算することができる。
こうして得られる近似直線の切片は、メサ構造の内部のライフタイム値τｂｕｌｋの逆数であるため、この切片の値からτｂｕｌｋを求めることができる。上記式（１）によれば、τｂｕｌｋは、メサ構造の側壁部のキャリアの表面再結合速度νｓが未知であっても算出することができる。また、上記近似直線の傾きは、下記式（１）中のメサ構造の側壁部のキャリアの表面再結合速度νｓを含む項であるため、この傾きの値からメサ構造の側壁部のキャリアの表面再結合速度を求めることもできる。キャリアの拡散係数Ｄは文献既知の値を用いることができ、キャリアの拡散長Ｌは、既知の式：Ｌ＝（Ｄτｂｕｌｋ）１／２を用いて計算することができる。
【0034】
以上説明したように、上記評価方法によれば、表面再結合速度が未知であってもエピタキシャル層のライフタイム値を求めることができる。また、上記評価方法によれば、表面再結合の影響を除去することができるため、エピタキシャル層のライフタイム値を精度よく評価することができる。例えば、一形態では、上記評価方法によって、同一半導体試料のエピタキシャル層について複数の単位セルのライフタイム値を求めることにより、同一半導体試料のエピタキシャル層のライフタイム値の面内分布情報を得ることができる。これにより、例えば、エピタキシャル層の金属汚染の面内分布に関する情報を得ることができる。また、一形態では、上記評価方法によって、複数の半導体試料のエピタキシャル層についてライフタイム値を求めることにより、複数の半導体試料のエピタキシャル層のライフタイム値の異同に関する情報を得ることもできる。具体的には、例えば、上記評価方法によって、複数の半導体試料のエピタキシャル層について同一箇所の単位セルのライフタイム値を求めることにより、複数の半導体試料のエピタキシャル層のライフタイム値の異同に関する情報を得ることができる。これにより、例えば、複数の半導体試料の金属汚染レベルの違いを評価することができる。更には、上記評価方法によれば、メサ構造の側壁部のキャリアの表面再結合速度を求めることができる。上記式（１）には、メサ構造の側壁部の表面再結合νｓが、キャリアの拡散係数Ｄおよびキャリアの拡散長Ｌとは分離された項として含まれるため、上記評価方法によれば、キャリアの拡散の影響を含まないメサ構造の側壁部のキャリアの表面再結合速度を求めることができる。したがって、上記評価方法によれば、メサ構造の側壁部のキャリアの表面再結合速度を精度よく求めることもできる。
【実施例】
【0035】
以下に、本発明を実施例に基づき更に説明する。ただし本発明は、実施例に示す形態に限定されるものではない。
【0036】
［ライフタイム測定用素子の作製］
半導体試料として、以下の３種のシリコンエピタキシャルウェーハ（ｎ型ウェーハＡ、ｎ型ウェーハＢ、ｐ型ウェーハＣ）を用意した。
ｎ型ウェーハＡ、Ｂは、製造ロットが異なるｎ－エピタキシャル層およびｎ＋単結晶シリコン基板にリンがドープされた直径２００ｍｍのｎ－／ｎ＋シリコンエピタキシャルウェーハである。
ｐ型ウェーハＣは、ｐ－エピタキシャル層およびｐ＋単結晶シリコン基板にボロンがドープされた直径２００ｍｍのｐ－／ｐ＋シリコンエピタキシャルウェーハである。
抵抗率および厚さは、ｎ型ウェーハＡ、Ｂではエピタキシャル層が１７．５Ωｃｍと４０μｍ、基板が０．００１５Ωｃｍと７７５μｍ、ｐ型ウェーハＣではエピタキシャル層が５０Ωｃｍと４０μｍ、基板が０．０１Ωｃｍと７７５μｍであった。
ｎ型ウェーハＡ、Ｂの測定対象のエピタキシャル層の表面上には、抵抗率０．１Ωｃｍ、厚さ２μｍ（単位面積当たりのドーパント濃度：５．６×１０１３ａｔｏｍｓ／ｃｍ２）のｐ＋エピタキシャル層をＣＶＤ法により積層した。
ｐ型ウェーハＣの測定対象のエピタキシャル層の表面上には、抵抗率０．１Ωｃｍ、厚さ２μｍ（単位面積当たりのドーパント濃度：１．６×１０１３ａｔｏｍｓ／ｃｍ２）のｎ＋エピタキシャル層をＣＶＤ法により積層した。
以上により、２層のエピタキシャル層が積層された積層構造を有するウェーハＡ、Ｂ、Ｃを作製した。
各ウェーハにフォトリソグラフィおよびＣｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ（ＣＤＥ）によってパターニング処理を施すことにより、図１に示す複数の単位セルを作製した。図１中、（ａ）には複数の単位セルが示され、（ｂ）には各単位セルに形成された複数のｐｎ接合ダイオードが示されている。複数のｐｎ接合ダイオードの接合面積は、０．０１ｃｍ２、０．０４ｃｍ２、０．１０ｃｍ２、０．８１ｃｍ２であった。
その後、ウェーハＡ、Ｂについては、ＣＶＤ法により形成したｐ＋エピタキシャル層の表面に金を蒸着し、裏面の基板表面にはチタンを蒸着することにより、表裏面に電極層を設けた。ウェーハＣについては、ＣＶＤ法により形成したｎ＋エピタキシャル層の表面にチタンを蒸着し、裏面の基板表面には金を蒸着することにより、表裏面に電極層を設けた。こうして作製されたライフタイム測定用素子の断面模式図を図２に示す。図２中、（ａ）はウェーハＡ、Ｂに形成されたライフタイム測定用素子の断面模式図であり、（ｂ）はウェーハＣに形成されたライフタイム測定用素子の断面模式図である。
半導体試料として、以下の３種のシリコンエピタキシャルウェーハ（ｎ型ウェーハＡ、ｎ型ウェーハＢ、ｐ型ウェーハＣ）を用意した。
ｎ型ウェーハＡ、Ｂは、製造ロットが異なるｎ－エピタキシャル層およびｎ＋単結晶シリコン基板にリンがドープされた直径２００ｍｍのｎ－／ｎ＋シリコンエピタキシャルウェーハである。
ｐ型ウェーハＣは、ｐ－エピタキシャル層およびｐ＋単結晶シリコン基板にボロンがドープされた直径２００ｍｍのｐ－／ｐ＋シリコンエピタキシャルウェーハである。
抵抗率および厚さは、ｎ型ウェーハＡ、Ｂではエピタキシャル層が１７．５Ωｃｍと４０μｍ、基板が０．００１５Ωｃｍと７７５μｍ、ｐ型ウェーハＣではエピタキシャル層が５０Ωｃｍと４０μｍ、基板が０．０１Ωｃｍと７７５μｍであった。
ｎ型ウェーハＡ、Ｂの測定対象のエピタキシャル層の表面上には、抵抗率０．１Ωｃｍ、厚さ２μｍ（単位面積当たりのドーパント濃度：５．６×１０１３ａｔｏｍｓ／ｃｍ２）のｐ＋エピタキシャル層をＣＶＤ法により積層した。
ｐ型ウェーハＣの測定対象のエピタキシャル層の表面上には、抵抗率０．１Ωｃｍ、厚さ２μｍ（単位面積当たりのドーパント濃度：１．６×１０１３ａｔｏｍｓ／ｃｍ２）のｎ＋エピタキシャル層をＣＶＤ法により積層した。
以上により、２層のエピタキシャル層が積層された積層構造を有するウェーハＡ、Ｂ、Ｃを作製した。
各ウェーハにフォトリソグラフィおよびＣｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ（ＣＤＥ）によってパターニング処理を施すことにより、図１に示す複数の単位セルを作製した。図１中、（ａ）には複数の単位セルが示され、（ｂ）には各単位セルに形成された複数のｐｎ接合ダイオードが示されている。複数のｐｎ接合ダイオードの接合面積は、０．０１ｃｍ２、０．０４ｃｍ２、０．１０ｃｍ２、０．８１ｃｍ２であった。
その後、ウェーハＡ、Ｂについては、ＣＶＤ法により形成したｐ＋エピタキシャル層の表面に金を蒸着し、裏面の基板表面にはチタンを蒸着することにより、表裏面に電極層を設けた。ウェーハＣについては、ＣＶＤ法により形成したｎ＋エピタキシャル層の表面にチタンを蒸着し、裏面の基板表面には金を蒸着することにより、表裏面に電極層を設けた。こうして作製されたライフタイム測定用素子の断面模式図を図２に示す。図２中、（ａ）はウェーハＡ、Ｂに形成されたライフタイム測定用素子の断面模式図であり、（ｂ）はウェーハＣに形成されたライフタイム測定用素子の断面模式図である。
【0037】
［ＯＣＶＤ測定］
上記で作製したライフタイム測定用素子の中央付近の単位セルについてＯＣＶＤ測定を行った。ＯＣＶＤ測定で、ライフタイム測定用素子にパルス電圧（順バイアス）を印加し、その後、回路のスイッチを開放した。得られた電圧波形上の変曲点より時間が短い領域を高レベル注入状態、変曲点より時間が長い領域を低レベル注入状態と特定し、高レベル注入状態のキャリアライフタイムは先に示した式（Ａ）により算出し、低レベル注入状態のキャリアライフタイムは先に示した式（Ｂ）により算出した。算出結果を表１に示す。
上記で作製したライフタイム測定用素子の中央付近の単位セルについてＯＣＶＤ測定を行った。ＯＣＶＤ測定で、ライフタイム測定用素子にパルス電圧（順バイアス）を印加し、その後、回路のスイッチを開放した。得られた電圧波形上の変曲点より時間が短い領域を高レベル注入状態、変曲点より時間が長い領域を低レベル注入状態と特定し、高レベル注入状態のキャリアライフタイムは先に示した式（Ａ）により算出し、低レベル注入状態のキャリアライフタイムは先に示した式（Ｂ）により算出した。算出結果を表１に示す。
【0038】
【表1】
【0039】
［測定対象のエピタキシャル層のライフタイム値の算出］
ウェーハＡ、Ｂ、Ｃについて、それぞれ表１に示したライフタイム値τｅｆｆの逆数とメサ構造の側壁部の表面積Ｓとメサ構造の体積Ｖとの比（Ｓ／Ｖ）をプロットし、最小二乗法により線形の近似直線を求めた。メサ構造の側壁部の表面積およびメサ構造の体積は、ＳＥＭ等の顕微鏡観察およびＳＲ測定に基づき決定されるメサ構造の全周長さまたは面積とエピタキシャル層の厚さとから算出した。プロットにより得られたグラフを近似直線とともに図３に示す。図３中、（ａ）はウェーハＡ、（Ｂ）はウェーハＢ、（ｃ）はウェーハＣについて得られたグラフである。
図３に示す近似直線の切片の逆数として、高レベル注入状態および低レベル注入状態の測定対象のエピタキシャル層のライフタイム値τｂｕｌｋを求めた。メサ構造の側壁部のキャリアの表面再結合速度νｓは、図３に示す近似直線の傾きと先に示した式（１）から求めた。キャリアの拡散係数Ｄ、キャリアの拡散長Ｌは、既知の式：Ｌ＝（Ｄτｂｕｌｋ）１／２を用いて計算した。こうして求められたエピタキシャル層のライフタイム値およびメサ構造の側壁部のキャリアの表面再結合速度を表２に示す。
ウェーハＡ、Ｂ、Ｃについて、それぞれ表１に示したライフタイム値τｅｆｆの逆数とメサ構造の側壁部の表面積Ｓとメサ構造の体積Ｖとの比（Ｓ／Ｖ）をプロットし、最小二乗法により線形の近似直線を求めた。メサ構造の側壁部の表面積およびメサ構造の体積は、ＳＥＭ等の顕微鏡観察およびＳＲ測定に基づき決定されるメサ構造の全周長さまたは面積とエピタキシャル層の厚さとから算出した。プロットにより得られたグラフを近似直線とともに図３に示す。図３中、（ａ）はウェーハＡ、（Ｂ）はウェーハＢ、（ｃ）はウェーハＣについて得られたグラフである。
図３に示す近似直線の切片の逆数として、高レベル注入状態および低レベル注入状態の測定対象のエピタキシャル層のライフタイム値τｂｕｌｋを求めた。メサ構造の側壁部のキャリアの表面再結合速度νｓは、図３に示す近似直線の傾きと先に示した式（１）から求めた。キャリアの拡散係数Ｄ、キャリアの拡散長Ｌは、既知の式：Ｌ＝（Ｄτｂｕｌｋ）１／２を用いて計算した。こうして求められたエピタキシャル層のライフタイム値およびメサ構造の側壁部のキャリアの表面再結合速度を表２に示す。
【0040】
【表2】
【0041】
ウェーハＡ、Ｂは、製造ロットが異なるため、エピタキシャル層の金属汚染レベルが異なると予想された。表２に示されたライフタイム値は、ウェーハＢの値がウェーハＡの値より低い。この結果は、エピタキシャル層の金属汚染レベルがウェーハＡとウェーハＢで異なること、詳しくは、ウェーハＢの金属汚染レベルがウェーハＡの汚染レベルより高いことを示唆している。
また、表２に示された高レベル注入状態のライフタイム値と低レベル注入状態のライフタイム値との違いに着目すると、ウェーハＡ、Ｂ、Ｃのすべてで高レベル注入状態の方が値が大きい。この結果は、再結合ライフタイムのキャリア注入量に対する文献（D.K Schroder, SEMICONDUCTOR MATERIAL AND DEVICE CHARACTERIZATION, 3rd Edition, WILEY INTERSCIENCE, (2006), pages 390-394）に記載の理論式の振る舞いと一致している。
表２に示された表面再結合速度については、ウェーハＡ、Ｂ、Ｃのすべてで、高レベル注入状態の方が値が小さい。この結果は、文献（S. J. Robinson et al., J. Appl. Phys. 78 (1995) 4740）で報告されている挙動と一致している。
また、表２に示された高レベル注入状態のライフタイム値と低レベル注入状態のライフタイム値との違いに着目すると、ウェーハＡ、Ｂ、Ｃのすべてで高レベル注入状態の方が値が大きい。この結果は、再結合ライフタイムのキャリア注入量に対する文献（D.K Schroder, SEMICONDUCTOR MATERIAL AND DEVICE CHARACTERIZATION, 3rd Edition, WILEY INTERSCIENCE, (2006), pages 390-394）に記載の理論式の振る舞いと一致している。
表２に示された表面再結合速度については、ウェーハＡ、Ｂ、Ｃのすべてで、高レベル注入状態の方が値が小さい。この結果は、文献（S. J. Robinson et al., J. Appl. Phys. 78 (1995) 4740）で報告されている挙動と一致している。
【0042】
以上の結果から、上記評価方法によって、表面再結合速度が未知であっても、エピタキシャル層のライフタイム値を評価することができ、更にはメサ構造の側壁部の表面再結合速度も評価できることが確認された。
【0043】
以上で説明した上記評価方法によれば、ライフタイム値を求めるにあたって表面再結合の影響を除去することができるため、エピタキシャル層のライフタイム値を精度よく評価することもできる。更に、上記評価方法によれば、表面再結合速度を求めるにあたってキャリアの拡散の影響を除去することができるため、表面再結合速度を精度よく評価することもできる。
【0044】
上記実施例では、単結晶シリコン基板上にシリコンエピタキシャル層を有する半導体試料の評価を行った。ただし上記実施例は例示であって、本発明の一態様にかかる評価方法によって、各種半導体試料の評価を行うことができる。
【産業上の利用可能性】
【0045】
本発明の一態様は、半導体ウェーハの技術分野等において有用である。
【図1】
【図2】
【図3】
