特許7301295IP Force 特許公報全文掲載

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技術分野

入力値に対応する出力値を導出する情報処理装置

発明が解決しようとする課題[発明の詳細な説明]から抜粋

しかしながら、非特許文献１に記載されたモデルは、神経科学の知見を反映した構成であり、半導体集積回路で実装するには複雑すぎる。一方、非特許文献２に記載されたモデルは、積和演算と非線形変換処理（シグモイド型関数等）の組み合わせからなり、公知のニューラルネットワークと同様であることから、集積回路実装は可能であるが、低消費電力化及び高性能化には課題があった。これは、デジタル回路実装では非線形変換処理が容易でない点、アナログ回路実装ではユニット間の信号の伝送をアナログ値で行う必要がある点が、低消費電力化及び高性能化の妨げとなることによる。

課題を解決するための手段[発明の詳細な説明]から抜粋

前記目的に沿う本発明に係る情報処理装置は、入力層と、それぞれ内部状態値を有し該内部状態値に応じて出力値が変化する複数のユニットが結合され、前記入力層から入力値が与えられる中間層と、前記各ユニットの出力値を基に導出される値が与えられる出力層とを具備し、前記各ユニットは、前記内部状態値が、予め定められた上限値及び下限値の間で時間の経過によって増減するアナログ値であり、前記出力値が、自らの前記内部状態・・・　続きを知財ポータルサイト IP Force にログインして見る

発明の効果[発明の詳細な説明]から抜粋

本発明に係る情報処理装置は、中間層のユニット内の内部状態をアナログ値で表現すると共に、ユニット間の信号伝達に２値信号を用いるので、アナログ値をそのまま伝送する方式に比べて大幅な低消費電力化が図れ、かつ、内部状態値の更新を行う増減速度の計算に非線形変換を含むことにより、カオスを生成できるネットワークを参照クロック信号で制御するので、「カオスの縁」の環境を実現でき、高性能化を図ることができる。即ち、既に集積回路化が実現されているカオスボルツマンマシンモデル（非特許文献５参照）を用いることで集積回路実装が可能なレザバー計算モデルを実行でき、低消費電力化及び高性能化を図ることが可能となる。

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 本発明の一実施の形態に係る情報処理装置の説明図である。
【図2】 離散時間連続値時系列から連続時間２値への変換を示す説明図である。
【図3】 中間層のユニットの内部状態値と出力値との関係を示す説明図である。
【図4】 （Ａ）、（Ｂ）は式１０の演算を行うための回路例を示す説明図である。
【図5】 参照クロック信号、中間層のユニットの出力値の位相差及びＪｉ（ｔ）の関係を示す説明図である。
【図6】 （Ａ）、（Ｂ）はそれぞれ出力手段に与えられる離散時間連続値時系列の実際の値と教師データを比較したシミュレーション結果を示す説明図である。
【図7】 カオスボルツマンマシンの変形例におけるＳｉ、ｘｉ、ｚｉの時間変化を示す説明図である。
【図8】 式１２等及び式１２適用の式１３を実装したアナログＣＭＯＳ集積回路の説明図である。
【図9】 同アナログＣＭＯＳ集積回路の説明図である。
【図10】 同アナログＣＭＯＳ集積回路について行ったシミュレーション結果を示す説明図である。
【図11】 中間層のユニットに与えられる入力を電流値として求めるアナログの結合回路を示す説明図である。
【図12】 同アナログの結合回路を示す説明図である。
【図13】 同アナログの結合回路について行ったシミュレーション結果を示す説明図である。
【図14】 エンコーダのデジタル回路例を示す説明図である。
【図15】 式１０を実現するデジタル回路例を示す説明図である。
【図16】 デコーダのデジタル回路例を示す説明図である。

代表図 図1本件の代表的な図

１０：情報処理装置、１１：入力層、１２：ユニット、１３：中間層、１４：出力層、１５：ユニット、１６：入力値付与手段、１７：ユニット、１８：エンコーダ、１９：信号供給手段、２０：デコーダ、２１：出力手段、２２、２３：ユニット、２４：アナログＣＭＯＳ集積回路、２５、２６：集積回路、２７：ＤＴＧ１回路ブロック、２８：ＤＴＧ２回路ブロック、２９：ＢＳＭ回路ブロック、３０：結合回路、３１：ＳＹ回路部、３１ａ：ＳＯＤ回路部、３２：カウンタ、３３：コンパレータ、３４：回路、３５：コンパレータ、３６：ラッチ、３７、３８：セレクタ、３９：コンパレータ、４０：ラッチ、４１：アップダウンカウンタ

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