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特表2023-536991不動態化インタフェースギャップを用いた抵抗変化素子及びその製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】
(43)【公表日】2023-08-30
(54)【発明の名称】不動態化インタフェースギャップを用いた抵抗変化素子及びその製造方法
(51)【国際特許分類】
H10B 63/10 20230101AFI20230823BHJP
H10N 70/00 20230101ALI20230823BHJP
H10N 70/20 20230101ALI20230823BHJP
【ＦＩ】
H10B63/10
H10N70/00 A
H10N70/20
【審査請求】未請求
【予備審査請求】未請求
(21)【出願番号】P 2023507855
(86)(22)【出願日】2021-08-04
(85)【翻訳文提出日】2023-03-31
(86)【国際出願番号】 US2021044466
(87)【国際公開番号】W WO2022031795
(87)【国際公開日】2022-02-10
(31)【優先権主張番号】16/985,657
(32)【優先日】2020-08-05
(33)【優先権主張国・地域又は機関】US
(81)【指定国・地域】
(71)【出願人】
【識別番号】000229117
【氏名又は名称】日本ゼオン株式会社
(71)【出願人】
【識別番号】000219967
【氏名又は名称】東京エレクトロン株式会社
(74)【代理人】
【識別番号】100147485
【弁理士】
【氏名又は名称】杉村 憲司
(74)【代理人】
【識別番号】230118913
【弁護士】
【氏名又は名称】杉村 光嗣
(74)【代理人】
【識別番号】100150360
【弁理士】
【氏名又は名称】寺嶋 勇太
(72)【発明者】
【氏名】マーク ラムスビー
(72)【発明者】
【氏名】トーマス リュークス
(72)【発明者】
【氏名】山口 達也
(72)【発明者】
【氏名】野沢 秀二
(72)【発明者】
【氏名】佐藤 渚
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FZ10
5F083JA39
5F083JA40
5F083JA60
5F083PR03
5F083PR05
5F083PR21
5F083PR22
5F083PR23
5F083PR40
(57)【要約】
抵抗変化素子を製造する方法は、基板上にスタックを形成することを含むことができる。スタックは、導電性材料と、抵抗変化材料と、第１の表面と、前記第１の表面の反対側の第２の表面とを含むことができる。本方法は、第１の材料を前記スタック上に積層することであって、スタックの第１の表面及び第２の表面の少なくとも一方に第１の材料が直接接触するように第１の材料を積層することを更に含んでもよい。また、本方法は、第１の材料を積層した後、第１の材料上に第２の材料を形成することと、第２の材料を通して第１の材料の一部を蒸発させて、第２の材料と、スタックの第１の表面及び前記第２の表面の少なくとも一方との間にギャップを生成することとを含んでもよい。
【特許請求の範囲】
【請求項1】
基板上にスタックを形成することであって、前記スタックは導電性材料と、抵抗変化材料と、第１の表面と、前記第１の表面の反対側の第２の表面とを含む、スタックを形成することと、第１の材料を前記スタック上に積層することであって、前記スタックの前記第１の表面及び前記第２の表面のうちの少なくとも一方に前記第１の材料が直接接触するように前記第１の材料を積層することと、
前記第１の材料を積層した後、前記第１の材料上に第２の材料を形成することと、
前記第２の材料を通して前記第１の材料の一部を蒸発させて、前記第２の材料と、前記スタックの前記第１の表面及び前記第２の表面の前記少なくとも一方との間にギャップを生成することと
を含む、抵抗変化素子を製造する方法。
【請求項2】
前記抵抗変化材料はナノチューブファブリックであり、前記抵抗変化材料はスピンコート法により積層される、請求項１に記載の方法。
【請求項3】
前記第２の材料と、前記スタックの前記第１の表面及び前記第２の表面の前記少なくとも一方との間の前記ギャップ内は、ガス又は真空の一方である、請求項１に記載の方法。
【請求項4】
前記第１の材料は高分子材料であり、前記第２の材料は酸化物材料である、請求項１に記載の方法。
【請求項5】
前記第２の材料を形成することは第１の温度で行われ、前記第１の材料の前記一部を蒸発させることは第２の温度で行われ、
前記第１の温度は前記第２の温度よりも低い、請求項１に記載の方法。
【請求項6】
前記第２の材料を積層する前に、前記第１の材料をエッチングすることを更に含み、前記エッチングすることは、前記スタックの第３の表面から前記第１の材料を除去して、前記スタックの前記第３の表面を露出させることを含む、請求項１に記載の方法。
【請求項7】
前記スタックは前記基板の第１の表面上に形成され、前記スタックの前記第３の表面は前記基板の前記第１の表面に実質的に平行であり、前記スタックの前記第１の表面及び前記第２の表面は前記基板の前記第１の表面に実質的に垂直である、請求項６に記載の方法。
【請求項8】
前記導電性材料は前記抵抗変化素子の第１の電極であり、前記方法は、
前記抵抗変化素子の、前記第１の電極に隣接する第２の側の反対側の、前記抵抗変化素子の第１の側に第２の電極を形成することと、
前記第１の電極と前記第２の電極との間に第２の抵抗変化材料を積層することと、
前記第１の電極上に絶縁性材料を形成することであって、前記第１の電極が前記第２の抵抗変化材料と前記絶縁性材料との間にあり、前記第１の材料が前記絶縁性材料上に積層されるように、前記絶縁性材料を形成することと
を更に含む、請求項１に記載の方法。
【請求項9】
前記スタック上に前記第１の材料を積層することは、前記第１の材料を前記抵抗変化材料の一部内に積層することを含み、蒸発させた前記第１の材料の前記一部は、前記抵抗変化材料の前記一部内における前記第１の材料を含む、請求項１に記載の方法。
【請求項10】
基板上に第１の導電性材料を形成することと、前記第１の導電性材料上に抵抗変化材料を積層することと、
前記抵抗変化材料上に第２の導電性材料を形成することと、
前記抵抗変化材料が前記第１の導電性材料と前記第２の導電性材料との間に残存した状態で、前記抵抗変化材料の第１の表面及び第２の表面を露出させることと、
前記抵抗変化材料の前記第１の表面及び前記第２の表面を露出させた後、蒸発材料を、前記抵抗変化材料の前記露出された第１の表面及び前記露出された第２の表面と直接接触させて積層することと、
前記蒸発材料を積層した後、前記蒸発材料上に被覆材料を形成することと、
前記被覆材料を通して前記蒸発材料の一部を蒸発させて、前記被覆材料と前記抵抗変化材料の前記第１の表面及び前記第２の表面との間にギャップを生成することと
を含む、メモリ素子を製造する方法。
【請求項11】
前記抵抗変化材料の前記第１の表面及び前記第２の表面を露出させることは、前記第２の導電性材料及び前記抵抗変化材料をエッチングして前記抵抗変化材料の前記第１の表面及び第２の表面を露出させることを含み、前記第１の表面及び前記第２の表面は前記抵抗変化材料の側壁である、請求項１０に記載の方法。
【請求項12】
前記蒸発材料を積層することは、前記蒸発材料を前記抵抗変化材料の一部内に積層することを含み、蒸発させる前記蒸発材料の前記一部は前記抵抗変化材料の前記一部における前記蒸発材料を含む、請求項１１に記載の方法。
【請求項13】
前記抵抗変化材料はナノチューブファブリックであり、前記抵抗変化材料はスピンコート法により積層される、請求項１２に記載の方法。
【請求項14】
前記被覆材料を形成する前に、前記蒸発材料をエッチングすることを更に含む、請求項１２に記載の方法。
【請求項15】
前記蒸発材料をエッチングした結果、前記第２の導電性材料と直接接触する前記蒸発材料の厚さが、前記抵抗変化材料と直接接触する前記蒸発材料の厚さよりも小さくなる、請求項１４に記載の方法。
【請求項16】
前記被覆材料上に第２の絶縁性材料を形成することと、前記第２の絶縁性材料上に第３の絶縁性材料を積層することと
を更に含み、
前記第２の絶縁性材料は前記第３の絶縁性材料とは異なる、請求項１４に記載の方法。
【請求項17】
前記第３の絶縁性材料、前記第２の絶縁性材料、前記被覆材料、及び前記絶縁性材料を貫通する開口を形成し、前記第２の導電性材料を露出させることと、前記開口内に第３の導電性材料を積層することと
を更に含み、
前記第２の導電性材料は前記メモリ素子用の電極を形成する、請求項１６に記載の方法。
【請求項18】
前記第２の導電性材料上に絶縁性材料を形成することであって、前記絶縁性材料が前記第２の導電性材料と前記蒸発材料との間にあるように、絶縁性材料を形成することを更に含む、請求項１４に記載の方法。
【請求項19】
前記蒸発材料をエッチングすることは、前記被覆材料が前記絶縁性材料に直接接触するように前記絶縁性材料を露出させることを含む、請求項１８に記載の方法。
【請求項20】
前記被覆材料を形成することは第１の温度で行われ、前記蒸発材料の前記一部を蒸発させることは第２の温度で行われ、
前記第１の温度は前記第２の温度よりも低い、請求項１０に記載の方法。
【請求項21】
前記抵抗変化材料と前記第２の導電性材料との間に第２の抵抗変化材料を積層することを更に含む、請求項１０に記載の方法。
【請求項22】
前記蒸発材料は高分子材料であり、前記被覆材料は酸化物材料である、請求項１０に記載の方法。
【請求項23】
基板上に第１の電極を形成することと、前記第１の電極上に抵抗変化材料を積層することと、
前記抵抗変化材料上に第２の電極を形成することと、
前記第２の電極及び前記抵抗変化材料をエッチングして前記抵抗変化材料の第１の表面及び第２の表面を露出させることであって、前記抵抗変化材料の前記第１の表面及び前記第２の表面は、前記基板の第１の表面に対して実質的に垂直である、エッチングすることと、
前記抵抗変化材料の前記第１の表面及び前記第２の表面を露出させた後、蒸発材料を、前記抵抗変化材料の前記露出された第１の表面及び前記露出された第２の表面と前記蒸発材料と直接接触するように積層することであって、前記積層することは前記蒸発材料を前記抵抗変化材料の一部内に積層することを含む、積層することと、
前記蒸発材料をエッチングして前記第２の電極上の前記蒸発材料を少なくとも除去することと、
前記蒸発材料をエッチングした後に、前記蒸発材料上に、前記蒸発材料と直接接触するように、被覆材料を形成することであって、前記被覆材料を形成することは第１の温度で行われる、被覆材料を形成することと、
前記被覆材料を通して前記蒸発材料の一部を前記第１の温度よりも高い第２の温度で蒸発させて、前記被覆材料と前記抵抗変化材料の前記第１の表面及び前記第２の表面との間にギャップを生成し、前記抵抗変化材料の前記一部において前記蒸発材料を除去する、蒸発させることと、
前記蒸発材料の前記一部を蒸発させた後、前記被覆材料上に第２の絶縁性材料を積層することと、
前記第２の絶縁性材料及び前記被覆材料を貫通する開口を形成し、前記第２の電極を露出させることと、
前記開口内に導電性材料を積層することであって、前記導電性材料は前記第２の電極と電気的に接続する、積層することと
を含む、メモリ素子を製造する方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、概して抵抗変化素子に関し、より具体的には、抵抗変化材料の側壁と、抵抗変化素子上に積層された保護絶縁性材料とを隔てるギャップを有する抵抗変化素子を製造する方法に関する。
［関連出願の相互参照］
［関連出願の相互参照］
【0002】
本出願は国際出願（ＰＣＴ）であり、２０２０年８月５日出願の「不動態化インタフェースギャップを用いた抵抗変化素子及びその製造方法（Resistive Change Elements Using Passivating Interface Gaps and Methods for Making Same）」と題する米国特許出願第１６／９８５，６５７号明細書の利益及び優先権を主張する。さらに、本出願は、本出願の譲受人に譲渡された以下の米国特許に関連しており、参照によりその全体が本明細書に組み込まれる。
２００２年４月２３日出願の「ナノチューブフィルム及び物品の方法（Methods of Nanotube Films and Articles）」と題する米国特許第６，８３５，５９１号、
２００３年１月１３日出願の「予形成されたナノチューブを用いてカーボンナノチューブフィルム、層、布、リボン、素子、及び物品を作製する方法（Methods of Using Pre-Formed Nanotubes to Make Carbon Nanotube Films, Layers, Fabrics, Ribbons, Elements, and Articles）」と題する米国特許第７，３３５，３９５号、
２００４年３月１６日出願の「ナノチューブ膜及び物品（Nanotube Films and Articles）」と題する米国特許第６，７０６，４０２号、
２００４年６月９日出願の「不揮発性電気機械式電界効果デバイス及びそれを使用する回路（Non-Volatile Electromechanical Field Effect Devices and Circuits Using Same and Methods of Forming Same）」と題する米国特許第７，１１５，９０１号、
２００５年９月２０日出願の「カーボンナノチューブを用いた抵抗素子（Resistive Elements Using Carbon Nanotubes）」と題する米国特許第７，３６５，６３２号、
２００５年１１月１５日出願の「二端子ナノチューブデバイス及びシステム、並びにその製造方法（Two-Terminal Nanotube Devices and Systems and Methods of Making Same）」と題する米国特許第７，７８１，８６２号、
２００５年１１月１５日出願の「リプログラマブル抵抗を有するナノチューブ物品を用いたメモリアレイ（Memory Arrays Using Nanotube Articles with Reprogrammable Resistance）」と題する米国特許第７，４７９，６５４号、
２００７年８月８日出願の「不揮発性ナノチューブダイオード及び不揮発性ナノチューブブロック及びそれを用いたシステム、並びにそれを製造する方法（Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same）」と題する米国特許第８，２１７，４９０号、
２００７年８月８日出願の「不揮発性ナノチューブダイオード及び不揮発性ナノチューブブロック及びそれを用いたシステム、並びにそれを製造する方法（Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same）」と題する米国特許第７，８３５，１７０号、
２００７年８月８日出願の「スケーラブルな二端子ナノチューブスイッチを有する不揮発性抵抗メモリ（Nonvolatile Resistive Memories Having Scalable Two-Terminal Nanotube Switches）」と題する米国特許第８，１０２，０１８号、
２００９年１月２０日出願の「不揮発性ナノチューブダイオード及び不揮発性ナノチューブブロック、並びにそれを用いたシステム及びその製造方法（Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same）」と題する米国特許第９，２８７，３５６号、
２００９年８月６日出願の「不揮発性ナノチューブプログラマブルロジックデバイス、及びそれを用いた不揮発性ナノチューブフィールドプログラマブルゲートアレイ（Nonvolatile Nanotube Programmable Logic Devices and a Nonvolatile Nanotube Field Programmable Gate Array Using Same）」と題する米国特許第８，３１９，２０５号、
２００９年１０月２３日出願の「ダイナミックセンス電流供給回路及び関連する抵抗メモリアレイの読み取り及び特徴付け方法（Dynamic Sense Current Supply Circuit and Associated Method for Reading and Characterizing a Resistive Memory Array）」と題する米国特許第８，３５１，２３９号、
２００９年１１月１３日出願の「抵抗変化メモリ素子をリセットするための方法（Method for Resetting a Resistive Change Memory Element）」と題する米国特許第８，０００，１２７号、
２０１０年９月１日出願の「リファレンスを用いて抵抗変化素子を調整する方法（A Method for Adjusting a Resistive Change Element Using a Reference）」と題する米国特許第８，６１９，４５０号、
２０１０年９月２日出願の「ナノチューブファブリック層の導電性範囲を調整するための方法（Methods for Adjusting the Conductivity Range of a Nanotube Fabric Layer）」と題する米国特許第８，９４１，０９４号、
２０１１年３月３０日出願の「ネットワーク、ファブリック、及びフィルム内にナノスコピック素子を配置する方法（Methods for Arranging Nanoscopic Elements Within Networks, Fabrics, and Films）」と題する米国特許第９，４２２，６５１号、
２０１２年１２月１７日出願の「メモリ及びロジック用途のためのＭＯＳＦＥＴ選択デバイス並びに炭素系ダイオード選択デバイスを内蔵する炭素系不揮発性クロスポイントメモリ（Carbon Based Nonvolatile Cross Point Memory Incorporating Carbon Based Diode Select Devices And MOSFET Select Devices For Memory And Logic Applications）」と題する米国特許第９，３９０，７９０号、
２０１５年２月２７日出願の「ナノスコピック粒子及びカーボンナノチューブの複合材料を用いた二端子スイッチ素子（Two-Terminal Switching Device Using a Composite Material of Nanoscopic Particles and Carbon Nanotubes）」と題する米国特許第９，３３７，４２３号、及び
２０１７年４月１２日出願の「封止型抵抗変化素子（Sealed Resistive Change Elements）」と題する米国特許第１０，３５５，２０６号。
２００２年４月２３日出願の「ナノチューブフィルム及び物品の方法（Methods of Nanotube Films and Articles）」と題する米国特許第６，８３５，５９１号、
２００３年１月１３日出願の「予形成されたナノチューブを用いてカーボンナノチューブフィルム、層、布、リボン、素子、及び物品を作製する方法（Methods of Using Pre-Formed Nanotubes to Make Carbon Nanotube Films, Layers, Fabrics, Ribbons, Elements, and Articles）」と題する米国特許第７，３３５，３９５号、
２００４年３月１６日出願の「ナノチューブ膜及び物品（Nanotube Films and Articles）」と題する米国特許第６，７０６，４０２号、
２００４年６月９日出願の「不揮発性電気機械式電界効果デバイス及びそれを使用する回路（Non-Volatile Electromechanical Field Effect Devices and Circuits Using Same and Methods of Forming Same）」と題する米国特許第７，１１５，９０１号、
２００５年９月２０日出願の「カーボンナノチューブを用いた抵抗素子（Resistive Elements Using Carbon Nanotubes）」と題する米国特許第７，３６５，６３２号、
２００５年１１月１５日出願の「二端子ナノチューブデバイス及びシステム、並びにその製造方法（Two-Terminal Nanotube Devices and Systems and Methods of Making Same）」と題する米国特許第７，７８１，８６２号、
２００５年１１月１５日出願の「リプログラマブル抵抗を有するナノチューブ物品を用いたメモリアレイ（Memory Arrays Using Nanotube Articles with Reprogrammable Resistance）」と題する米国特許第７，４７９，６５４号、
２００７年８月８日出願の「不揮発性ナノチューブダイオード及び不揮発性ナノチューブブロック及びそれを用いたシステム、並びにそれを製造する方法（Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same）」と題する米国特許第８，２１７，４９０号、
２００７年８月８日出願の「不揮発性ナノチューブダイオード及び不揮発性ナノチューブブロック及びそれを用いたシステム、並びにそれを製造する方法（Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same）」と題する米国特許第７，８３５，１７０号、
２００７年８月８日出願の「スケーラブルな二端子ナノチューブスイッチを有する不揮発性抵抗メモリ（Nonvolatile Resistive Memories Having Scalable Two-Terminal Nanotube Switches）」と題する米国特許第８，１０２，０１８号、
２００９年１月２０日出願の「不揮発性ナノチューブダイオード及び不揮発性ナノチューブブロック、並びにそれを用いたシステム及びその製造方法（Nonvolatile Nanotube Diodes and Nonvolatile Nanotube Blocks and Systems Using Same and Methods of Making Same）」と題する米国特許第９，２８７，３５６号、
２００９年８月６日出願の「不揮発性ナノチューブプログラマブルロジックデバイス、及びそれを用いた不揮発性ナノチューブフィールドプログラマブルゲートアレイ（Nonvolatile Nanotube Programmable Logic Devices and a Nonvolatile Nanotube Field Programmable Gate Array Using Same）」と題する米国特許第８，３１９，２０５号、
２００９年１０月２３日出願の「ダイナミックセンス電流供給回路及び関連する抵抗メモリアレイの読み取り及び特徴付け方法（Dynamic Sense Current Supply Circuit and Associated Method for Reading and Characterizing a Resistive Memory Array）」と題する米国特許第８，３５１，２３９号、
２００９年１１月１３日出願の「抵抗変化メモリ素子をリセットするための方法（Method for Resetting a Resistive Change Memory Element）」と題する米国特許第８，０００，１２７号、
２０１０年９月１日出願の「リファレンスを用いて抵抗変化素子を調整する方法（A Method for Adjusting a Resistive Change Element Using a Reference）」と題する米国特許第８，６１９，４５０号、
２０１０年９月２日出願の「ナノチューブファブリック層の導電性範囲を調整するための方法（Methods for Adjusting the Conductivity Range of a Nanotube Fabric Layer）」と題する米国特許第８，９４１，０９４号、
２０１１年３月３０日出願の「ネットワーク、ファブリック、及びフィルム内にナノスコピック素子を配置する方法（Methods for Arranging Nanoscopic Elements Within Networks, Fabrics, and Films）」と題する米国特許第９，４２２，６５１号、
２０１２年１２月１７日出願の「メモリ及びロジック用途のためのＭＯＳＦＥＴ選択デバイス並びに炭素系ダイオード選択デバイスを内蔵する炭素系不揮発性クロスポイントメモリ（Carbon Based Nonvolatile Cross Point Memory Incorporating Carbon Based Diode Select Devices And MOSFET Select Devices For Memory And Logic Applications）」と題する米国特許第９，３９０，７９０号、
２０１５年２月２７日出願の「ナノスコピック粒子及びカーボンナノチューブの複合材料を用いた二端子スイッチ素子（Two-Terminal Switching Device Using a Composite Material of Nanoscopic Particles and Carbon Nanotubes）」と題する米国特許第９，３３７，４２３号、及び
２０１７年４月１２日出願の「封止型抵抗変化素子（Sealed Resistive Change Elements）」と題する米国特許第１０，３５５，２０６号。
【背景技術】
【0003】
抵抗変化デバイスは、半導体及びエレクトロニクス産業において周知である。そのようなデバイスとしては、限定はしないが、例えば、相変化メモリ、固体電解質メモリ、金属酸化物抵抗メモリ、及びＮＲＡＭ（商標）などのカーボンナノチューブメモリが挙げられる。
【0004】
抵抗変化デバイスは、２つ以上の抵抗状態の間にある個々のアレイセル内において、印加されたいくつかの刺激に応答して、多数の不揮発性抵抗状態の間で抵抗変化材料を調整することにより、情報を記憶する。抵抗変化材料は、デバイスのタイプの中でも特に、メモリデバイス、アナログ回路、及びロジックデバイスを含む、種々の異なるデバイスにおいて用いられ得る。
【0005】
本明細書全体にわたる関連技術のいかなる議論も、そのような技術が広く知られていること又は当技術分野における共通の一般的知識の一部を形成することを認めるものと解されるべきではない。さらに、本明細書において特許請求される主題は、上記のような環境においてのみ任意の欠点を解決するか又は動作する実施形態に限定されない。むしろ、この背景技術は、本明細書において説明するいくつかの実施形態が実施され得る１つの例示的な技術分野を示すためにのみ提供される。
【発明の概要】
【0006】
本開示は、抵抗変化材料と、後に積層される保護材料とを隔てる空気又は真空のギャップを有する抵抗変化素子を形成する方法に関する。
【0007】
特に、本開示は、抵抗変化素子を製造する第１の方法を提供する。本方法は、まず、基板上にスタックを形成することを含む。スタックは、導電性材料と、抵抗変化材料と、第１の表面と、第１の表面の反対側の第２の表面とを含むことができる。本方法は、スタック上に第１の材料を積層することであって、スタックの第１の表面及び第２の表面の少なくとも一方に第１の材料が直接接触するように、第１の材料を積層することを更に含む。本方法は、第１の材料を積層した後、第１の材料上に第２の材料を形成することと、第２の材料を通して第１の材料の一部を蒸発させて、第２の材料と、スタックの第１の表面及び第２の表面の少なくとも一方との間にギャップを生成することとを更に含む。
【0008】
本開示はまた、抵抗変化素子を製造する第２の方法を提供する。本方法は、まず、基板上に第１の導電性材料を形成することと、第１の導電性材料上に抵抗変化材料を積層することと、次いで、抵抗変化材料上に第２の導電性材料を形成することとを含む。本方法は、抵抗変化材料が第１の導電性材料と第２の導電性材料との間に残存した状態で、抵抗変化材料の第１の表面及び第２の表面を露出させることを更に含む。本方法は、抵抗変化材料の第１の表面及び第２の表面を露出させた後、（１）蒸発材料を、抵抗変化材料の露出された第１の表面及び第２の表面と蒸発材料とを直接接触させて積層することと、（２）蒸発材料上に被覆材料を形成することと、（３）被覆材料を通して蒸発材料の一部を蒸発させて、被覆材料と抵抗変化材料の第１の表面及び第２の表面との間にギャップを生成することとを更に含む。
【0009】
本開示の一態様によれば、抵抗変化材料はナノチューブファブリックである。
【0010】
本開示の別の態様では、抵抗変化材料は相変化材料である。
【0011】
本開示の別の態様では、抵抗変化材料は金属酸化物材料である。
【0012】
本開示の別の態様においては、ギャップには（限定はしないが、空気などの）ガスが充填されている。
【0013】
本開示の別の態様においては、ギャップは真空である。
【0014】
本発明の他の特徴及び利点は、添付の図面に関連して提供される本発明の以下の説明から明らかになるであろう。
【図面の簡単な説明】
【0015】
添付の図面を用いて、例示的な実施形態を、更に具体的及び詳細に記載し説明する。
【発明を実施するための形態】
【0016】
本開示は、抵抗変化素子に関する。抵抗変化素子は、２つの導体間に抵抗変化材料を含む素子スタックを含むことができる。素子スタックは、その一部が絶縁性材料によって覆われてもよい。本開示において説明される抵抗変化素子は、抵抗変化材料の側壁と絶縁性材料との間に保護不動態化ギャップを含むことができる。ギャップは、ガス（例えば、空気）が充填されてもよく、又は真空であってもよい。抵抗変化素子と絶縁性材料との間に、この不動態化ギャップを設けることにより、絶縁性材料が抵抗変化素子に結合するか又は抵抗変化素子を貫通するのを防ぐことができ、それによって、抵抗変化素子の動作に影響を及ぼし得る抵抗変化素子の特性を変化させることができる。
【0017】
また、本開示は、抵抗変化素子と絶縁性材料との間にギャップを有する抵抗変化素子を形成する方法に関する。いくつかの実施形態において、素子スタックは、２つの導体間の抵抗変化材料によって形成することができる。抵抗変化材料の側壁は、露出されてよい。蒸発材料を、抵抗変化材料の露出された側壁上に積層してもよい。蒸発材料をこのように積層することにより、蒸発材料を、抵抗変化材料の露出された側壁と直接接触させることができる。代替的に又は追加的に、蒸発材料は、抵抗変化材料の露出された側壁を通して抵抗変化材料内に入り込むことができる。
【0018】
蒸発材料を積層した後、絶縁性材料を、蒸発材料上に、蒸発材料と直接接触させて形成してもよい。絶縁性材料を通して蒸発材料を蒸発させ、抵抗変化素子内において、絶縁性材料と抵抗変化材料との間にギャップを形成することができる。蒸発材料が除去された後、絶縁性材料上に追加の材料を積層してもよい。これらの実施形態及び他の実施形態において、抵抗変化素子の製造が完了するまでの間に追加の材料がギャップに入り込むか、又はギャップに充満してしまうのを、絶縁性材料により抑制することができる。その結果、抵抗変化素子の製造後にも、絶縁性材料と抵抗変化材料との間にギャップを維持することができる。ギャップにより、他の材料が抵抗変化材料に結合するか、入り込むか、若しくは干渉すること、又は他の材料が抵抗変化材料の特性に影響を及ぼして、抵抗変化素子の動作に影響を及ぼし得ることを低減することができる。
【0019】
図を参照すると、図１は、抵抗変化素子１００の断面図である。抵抗変化素子１００は、本開示において説明する少なくとも１つの実施形態にしたがって構成することができる。いくつかの実施形態において、抵抗変化素子１００は、析出、エッチング、パターニング、及びリソグラフィ技術を用いて製造することができる。これらの各技術は、ナノメートル及びサブナノメートルのマイクロエレクトロニクス製造技術分野の当業者によって十分に理解される。図１に示すように、抵抗変化素子１００は、基板１０２上に形成される。
【0020】
基板１０２は、未処理の半導体基板であってよい。代替的に又は追加的に、基板１０２は、１つ以上の半導体層又は他の構成を含む種々の処理層がその上に形成された半導体基板と、トランジスタ、コンデンサ（capacitors）、電極、絶縁体、又は半導体構造において一般に利用される種々の構成要素のうちの任意の要素等、半導体素子の能動部分又は動作可能部分とを含むことができる。基板１０２は、単結晶シリコン、多結晶シリコン、ゲルマニウム、及び／又はガリウムヒ素等の半導体材料を含むことができる。代替的に又は追加的に、基板１０２は、ベース半導体基礎（base semiconductor foundation）によって支持された１つ以上のシリコンのエピタキシャル層を含んでもよい。代替的に又は追加的に、基板１０２には、シリコンオンサファイア（ＳＯＳ）技術、シリコンオンインシュレータ（ＳＯＩ）技術、薄膜トランジスタ（ＴＦＴ）技術、又は抵抗変化素子１００のための適切な熱伝導率及び機械的支持を有する任意の支持構造が形成され又は含めることができる。
【0021】
抵抗変化素子１００は、素子スタック１１０を含むことができる。素子スタック１１０は、第１の導電性材料１１２、第２の導電性材料１１６、抵抗変化材料１１４、及び第２の絶縁性材料１１８を含むことができる。
【0022】
いくつかの実施形態において、素子スタック１１０は、抵抗変化材料１１４を介して情報を記憶するように構成することができる。これら及び他の実施形態において、抵抗変化材料１１４は、電気刺激に応答して、少なくとも２つの不揮発性抵抗状態の間で調整可能である。いくつかの実施形態において、２つの抵抗状態、すなわち、低抵抗状態と高抵抗状態とを用いることができる。これら及び他の実施形態において、低抵抗状態をロジック「１」又はＳＥＴ状態に対応させることができ、高抵抗状態をロジック「０」又はＲＥＳＥＴ状態に対応させることができ、又はその逆に対応させてもよい。２つの不揮発性抵抗状態を含む抵抗変化材料１１４により、素子スタック１１０を用いて１ビットの情報を記憶することが可能となる。したがって、素子スタック１１０は、１ビットのメモリ素子として機能することができる。代替的に又は追加的に、抵抗変化材料１１４は、３つ以上の不揮発性抵抗状態を含むことができる。その結果、素子スタック１１０を用いて１ビット超の情報を記憶することができる。例えば、抵抗変化材料１１４が４つの不揮発性抵抗状態を含むようにして、素子スタック１１０が２ビットの情報を記憶できるようにすることができる。
【0023】
いくつかの実施形態において、素子スタック１１０を含む抵抗変化素子１００は、（限定はしないが、携帯電話、デジタルカメラ、固体ハードドライブ、及びコンピュータ等の）電子デバイス内にデジタルデータを記憶する（論理値を抵抗状態として記憶する）不揮発性メモリデバイスの一部として使用することができる。しかしながら、抵抗変化素子１００の用途は、メモリに限定されない。また、抵抗変化素子１００、及び本開示によって教示される高度なアーキテクチャは、ロジックデバイス内又はアナログ回路内で使用されてもよい。
【0024】
いくつかの実施形態において、抵抗変化材料１１４は、抵抗変化素子に電気刺激を印加することによって、異なる抵抗状態間で調整されること、例えば、プログラムされることができる。例えば、１つ以上の第１のプログラミングパルスであって、特定の電圧、電流、及び／又はパルス幅のプログラミングパルスを抵抗変化素子に印加し、抵抗変化素子の電気抵抗を第１の抵抗状態から第２の抵抗状態に調整してもよい。１つ以上の第２のプログラミングパルスを用いて、抵抗変化材料１１４の電気抵抗を第１の抵抗状態又は第３の抵抗状態に戻すように調整してもよい。
【0025】
いくつかの実施形態において、抵抗変化材料１１４にＤＣ試験電圧を印加し、抵抗変化材料１１４を通る電流を測定することによって、抵抗変化材料１１４の抵抗状態を判定することができる。これら及び他の実施形態において、抵抗変化材料１１４を通る電流を、電流フィードバック出力を有する電源を用いて測定してもよい。例えば、電流フィードバック出力は、プログラマブル電源又はセンス増幅器であってもよい。代替的に又は追加的に、抵抗変化材料１１４を通る電流は、抵抗変化材料１１４と直列に電流測定デバイスを挿入することによって測定してもよい。
【0026】
代替的に又は追加的に、抵抗変化材料１１４を通して固定ＤＣ電流を駆動させ、その結果、抵抗変化材料１１４において生じる電圧を測定することにより、抵抗変化材料１１４の抵抗状態を判定してもよい。抵抗変化材料１１４の電圧又は電流を測定するとき、抵抗変化材料１１４の抵抗状態を変更しないように、抵抗変化材料１１４に印加する電気刺激を制限してもよい。その結果、抵抗変化材料１１４の電流抵抗状態を変更することなく、抵抗変化材料１１４の電流抵抗状態を判定することができる。例えば、抵抗変化材料１１４がメモリセルとして構成されるとき、抵抗変化材料１１４の状態は、電流抵抗状態を乱すことなく、読み出し動作を通じて判定することができる。その結果、読み出し動作を実行しても、その後の書き込み動作が生じないので、抵抗変化材料１１４は再プログラムされない。
【0027】
いくつかの実施形態において、抵抗変化材料１１４は、金属酸化物、固体電解質、カルコゲナイドガラスなどの相変化材料、及びカーボンナノチューブファブリックを含む材料を含むことができる。例えば、参照によりその全体が本明細書に組み込まれる、Ｂｅｒｔｉｎらの米国特許第７，７８１，８６２号には、ナノチューブファブリック層を含む二端子ナノチューブスイッチ素子が開示されている。Ｂｅｒｔｉｎは、複数の不揮発性抵抗状態間でナノチューブファブリック層の抵抗率を調整する方法を開示している。いくつかの実施形態において、ナノチューブファブリック層に電気刺激を印加して、ナノチューブファブリック層に電流を流すことができる。Ｂｅｒｔｉｎは、特定のパラメータの一定の組合せ内で電気刺激を制御することにより、ナノチューブファブリック層の抵抗率が第１の抵抗状態と第２の抵抗状態との間で繰り返し切り替えられることを利用すれば、上述のように情報を記憶することができると説明している。
【0028】
いくつかの実施形態において、ナノチューブファブリック層が、複数の相互に連結されたカーボンナノチューブの層を含んでもよい。これら及び他の実施形態において、複数の相互に連結されたカーボンナノチューブが、相互に不規則に配置され絡み合った複数のナノチューブの構造を有してもよい。その結果、ナノチューブファブリック層は、不織カーボンナノチューブ（ＣＮＴ）ファブリックと考えることができる。
【0029】
代替的に又は追加的に、ナノチューブファブリック層における複数の相互に連結されたカーボンナノチューブは、一定程度の位置規則性を有していてもよい。例えば、ナノチューブは、ナノチューブの長軸に沿って一定程度の並列度を有していてもよい。いくつかの実施形態において、位置規則性は、比較的小さいスケールであってよい。例えば、ナノチューブのフラットアレイが、１ナノチューブ長及び１０～２０ナノチューブ幅のオーダーのラフトで、ナノチューブの長軸に沿って、共に配置されてもよい。代替的に又は追加的に、位置規則性は、より大きなスケールであってもよい。例えば、位置規則性は、ファブリック層の実質的に全体にわたって延在し得る規則的なナノチューブの領域において存在していてもよい。
【0030】
いくつかの実施形態において、抵抗変化材料１１４は、第１の導電性材料１１２と第２の導電性材料１１６との間に配置されてもよい。第１の導電性材料１１２は、基板１０２と抵抗変化材料１１４との間にあってもよい。第２の導電性材料１１６は、抵抗変化材料１１４と第２の絶縁性材料１１８との間にあってもよい。いくつかの実施形態において、第１の導電性材料１１２及び第２の導電性材料１１６を、抵抗変化材料１１４用の電極として構成してもよい。これら及び他の実施形態において、第１の導電性材料１１２及び第２の導電性材料１１６を抵抗変化材料１１４と直接電気的に連通させて、第１の導電性材料１１２又は第２の導電性材料１１６における電圧又は電流が抵抗変化材料１１４に渡されるようにしてもよい。
【0031】
いくつかの実施形態において、素子スタック１１０は追加の材料を含んでもよい。例えば、１つ以上の導電性材料が、第１の導電性材料１１２と抵抗変化材料１１４との間、及び／又は抵抗変化材料１１４と第２の導電性材料１１６との間に配置されてもよい。いくつかの実施形態において、第１の導電性材料１１２と基板１０２との間に追加の材料があってもよい。代替的に又は追加的に、素子スタック１１０は、第２の導電性材料１１６と第２の絶縁性材料１１８との間及び／又は第２の絶縁性材料１１８と第１の被覆材料１３０との間に、１つ以上の材料を含んでもよい。
【0032】
いくつかの実施形態において、素子スタック１１０の材料は、素子スタック１１０に隣接する基板１０２の表面に平行な長手方向に延在してもよい。これら及び他の実施形態において、素子スタック１１０の２つ以上の材料は、それぞれ、長手方向に実質的に同じ長さで延在することができる。例えば、第２の絶縁性材料１１８、第２の導電性材料１１６、及び抵抗変化材料１１４は、長手方向に実質的に同じ長さで延在することができる。第１の導電性材料１１２の長さは、素子スタック１１０の他の材料の長さよりも、長さ方向に短くてもよい。代替的に又は追加的に、素子スタック１１０の他の材料の長さはそれぞれ異なってもよい。例えば、第１の導電性材料１１２の長さ及び第２の導電性材料１１６の長さは、それぞれ、抵抗変化材料１１４の長さより短くてもよい。
【0033】
いくつかの実施形態において、素子スタック１１０は、第１の側壁１１１ａ及び第２の側壁１１１ｂを含むことができる。第１の側壁１１１ａ及び第２の側壁１１１ｂをまとめて側壁１１１と呼ぶ。素子スタック１１０の側壁１１１は、基板１０２に隣接する第１の導電性材料１１２の表面に対して実質的に垂直であってもよい。素子スタック１１０の各材料の長さは等しくなくてもよく、よって側壁１１１は平坦でなくてもよい。例えば、第１の導電性材料１１２の長さは抵抗変化材料１１４より短くてもよく、抵抗変化材料１１４の各側壁は、第１の導電性材料１１２の各側壁と平行であるが、平坦でなくてもよい。
【0034】
いくつかの実施形態において、素子スタック１１０の側壁１１１の一部が、抵抗変化素子１００のいずれの材料とも直接接触していなくてもよい。これら及び他の実施形態において、いずれの材料とも直接接触しない側壁１１１は、その一部が、素子スタック１１０と、素子スタック１１０を覆うことのできる第１の被覆材料１３０との間のギャップ１２０に直接隣接してもよい。いくつかの実施形態において、第１の被覆材料１３０と素子スタック１１０との間に材料が存在しなくてもよい。代替的に又は追加的に、図２Ａから図２Ｈを参照して説明するように、ギャップ１２０の形成に用いた材料の一部が、ギャップ１２０の形成後に、第１の被覆材料１３０と素子スタック１１０との間に残存する場合がある。しかしながら、第１の被覆材料１３０と素子スタック１１０との間には、それ以外の他の材料が存在しないようにすることができる。いくつかの実施形態において、ギャップ１２０は空気で充填されてもよく、又は真空であってもよい。
【0035】
ギャップ１２０に直接隣接し得る側壁１１１は、その一部に、側壁１１１を形成する抵抗変化材料１１４の側壁を含むことができる。ギャップ１２０に直接隣接する側壁１１１の他の部分は、第２の導電性材料１１６の側壁及び第２の絶縁性材料１１８の側壁を含むことができる。代替的に又は追加的に、第２の絶縁性材料１１８の側壁の一部又は全部が、第１の被覆材料１３０と直接接触していてもよい。代替的に又は追加的に、第２の導電性材料１１６の側壁の一部又は全部が、第１の被覆材料１３０と直接接触していてもよい。これら及び他の実施形態において、ギャップ１２０は、少なくとも、抵抗変化材料１１４の側壁と第１の被覆材料１３０との間にあってよい。したがって、抵抗変化材料１１４にはいずれの材料も接触しないか、又はギャップ１２０を形成するために用いられた材料しか抵抗変化材料１１４に接触しない。
【0036】
いくつかの実施形態において、抵抗変化材料１１４の側壁と接触する材料を少なくすることにより、抵抗変化材料１１４を不揮発性抵抗状態間で調整することを可能にする抵抗変化材料１１４の特性を維持することができる。例えば、抵抗変化素子１００の形成中に、材料が抵抗変化材料１１４の側壁と接触するか、又は側壁を貫通すると、抵抗変化材料１１４が不揮発性抵抗状態間で変化する性能に悪影響を及ぼす可能性がある。例えば、抵抗変化材料１１４がナノチューブファブリック材料である場合、抵抗変化材料１１４の側壁上の他の材料、又は抵抗変化材料１１４を貫通する他の材料によって、ナノチューブが結合してしまう場合がある。ナノチューブが結合すると、電流又は電圧の印加によりナノチューブの相対的な位置を変化させることができなくなる。したがって、抵抗変化材料１１４の抵抗状態を変化させることができなくなるか、又は、抵抗変化材料１１４間で生じ得る（抵抗状態の）変化量が小さくなって、その差を知覚することが不可能になるか又は知覚しにくくなる場合がある。よって、不揮発性抵抗状態間で調整される抵抗変化材料１１４として使用できなくなる。
【0037】
図１に示すように、第１の絶縁性材料１０４の側壁は、第１の絶縁性材料１０４によって囲まれてもよい。これら及び他の実施形態において、第１の絶縁性材料１０４は、基板１０２と第１の被覆材料１３０との間にあってもよい。第１の導電性材料１１２の長さが抵抗変化材料１１４の長さより短い場合、基板１０２に隣接する抵抗変化材料１１４の表面の一部が第１の絶縁性材料１０４に隣接してもよい。これら及び他の実施形態において、抵抗変化材料１１４の表面は、その一部が第１の絶縁性材料１０４と直接接触してもよい。
【0038】
いくつかの実施形態において、第１の絶縁性材料１０４は、素子スタック１１０と基板１０２との間にあってもよい。第１の絶縁性材料１０４は、素子スタック１１０と、素子スタック１１０を囲む他の材料とを、基板１０２内に形成され得る追加の材料から隔てて絶縁することができる。追加の材料は、抵抗変化素子１００と併せて形成され得る導体を含んでよい。導体は、金属層、トランジスタ、コンデンサ（capacitors）、電極、絶縁体、又は種々のコンポーネントのいずれか等を含むことができる。例えば、追加の材料は、抵抗変化素子１００に電気的にアクセスするためのビット線及びコンポーネントとして使用可能な導体であってよい。
【0039】
いくつかの実施形態において、ギャップ１２０は、第１の導電性材料１１２の側壁の一部又は全部と、第１の被覆材料１３０との間にあってもよい。これら及び他の実施形態において、抵抗変化素子１００は第１の絶縁性材料１０４を含まなくてもよく、又は第１の導電性材料１１２を第１の絶縁性材料１０４上に形成して、第１の絶縁性材料１０４が第１の導電性材料１１２と基板１０２との間に直接配置されるようにしてもよい。
【0040】
いくつかの実施形態において、第２の被覆材料１３２を第１の被覆材料１３０上に形成して、第１の被覆材料１３０がギャップ１２０と第２の被覆材料１３２との間に配置されるようにしてもよい。第２の被覆材料１３２は、第１の被覆材料１３０と直接接触してもよい。
【0041】
いくつかの実施形態において、第３の絶縁性材料１４０を第２の被覆材料１３２上に形成して、第２の被覆材料１３２が第３の絶縁性材料１４０と第１の被覆材料１３０との間にあるようにしてもよい。第３の絶縁性材料１４０は、素子スタック１１０と、素子スタック１１０を囲む他の材料とを、素子スタック１１０上に形成され得る追加の材料から隔てて絶縁することができる。追加の材料は、抵抗変化素子１００とともに形成され得る金属層、トランジスタ、コンデンサ（capacitors）、電極、絶縁体、又は種々のコンポーネントのいずれか等の導体を含むことができる。例えば、追加の材料は、抵抗変化素子１００に電気的にアクセスするためのビット線及びコンポーネントとして使用可能な導体であってよい。
【0042】
第３の導電性材料１５０が、第２の絶縁性材料１１８、第１の被覆材料１３０、及び第２の被覆材料１３２の間を貫通して延在してもよく、第２の導電性材料１１６と電気的に接続してもよい。いくつかの実施形態において、第３の導電性材料１５０は、第２の導電性材料１１６と直接接触していてもよい。代替的に又は追加的に、１つ以上の材料が第３の導電性材料１５０と第２の導電性材料１１６との間にあってもよいが、第３の導電性材料１５０は、これら１つ以上の材料を介して、第２の導電性材料１１６に直接電気的に接続された状態を維持することができる。第３の導電性材料１５０は、抵抗変化材料１１４を含む素子スタック１１０を、抵抗変化材料１１４の抵抗状態を決定及び／又は変更するように構成された１つ以上の回路に電気的に接続可能な導電性ビアとして機能することができる。
【0043】
本開示の範囲から逸脱することなく、抵抗変化素子１００に修正、追加、又は省略を行うことができる。例えば、いくつかの実施形態において、抵抗変化素子１００は、第１の被覆材料１３０と第３の絶縁性材料１４０との間に１つ以上の追加の材料を含んでもよい。代替的に又は追加的に、抵抗変化素子１００は、抵抗変化素子１００と素子スタック１１０及び第１の被覆材料１３０との間に１つ以上の材料を含んでもよい。代替的に又は追加的に、素子スタック１１０は、図１に示されるもの以外の１つ以上の追加の材料を含んでもよい。
【0044】
別の実施例として、基板１０２は、第１の導電性材料１１２を、抵抗変化材料１１４の抵抗状態を決定及び／又は変更するように構成された１つ以上の回路に電気的に接続するように構成することのできる１つ以上の導電性材料を含んでもよい。
【0045】
別の実施例として、基板１０２は、２つ以上の抵抗変化素子１００を支持してもよい。これら及び他の実施形態において、複数の抵抗変化素子が基板１０２上に形成されてもよい。これら及び他の実施形態において、複数の抵抗変化素子は、ランダムにアクセスされて複数の抵抗変化素子内のデータを読み書き可能な不揮発性メモリを形成するように構成されてもよい。これら及び他の実施形態において、複数の抵抗変化素子を、水平行、列、及び／又は垂直列など、任意の構成で配列して、基板１０２上に複数の抵抗変化素子の所望の密度を達成してもよい。
【0046】
図２Ａから図２Ｈに、抵抗変化素子を製造する例示的な方法の過程における種々の段階にある抵抗変化素子を示す。例えば、図２Ａは、本開示において説明される少なくとも１つの実施形態にしたがって構成された、製造中の抵抗変化素子２００ａの複数の層の断面図である。
【0047】
抵抗変化素子２００ａは、基板２０２と、第１の絶縁層２０４と、第１の導電性電極２１２と、抵抗変化層２１４と、第２の導電層２１６と、第２の絶縁層２１８とを含むことができる。
【0048】
いくつかの実施形態において、基板２０２は基板１０２と同様であってよく、したがって、図２Ａにおいてさらなる説明は行わない。
【0049】
いくつかの実施形態において、第１の絶縁層２０４及び第２の絶縁層２１８は、絶縁性材料から形成されてもよい。例えば、絶縁性材料は二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮｘ）、（ドープ又は非ドープの）ケイ酸塩ガラス、低誘電率（すなわち、ｌｏｗ－ｋ）材料などの他の好適な誘電体材料、又はそれらの組合せを含む、１つ以上の絶縁性材料を含むことができる。いくつかの実施形態において、第１の絶縁層２０４及び第２の絶縁層２１８は、それぞれ、同一の材料で形成されてもよく、第１の絶縁層２０４及び第２の絶縁層２１８は、それぞれ、異なる絶縁体材料で形成されてもよい。
【0050】
いくつかの実施形態において、第１の絶縁層２０４及び第２の絶縁層２１８は、多数の積層技術のうちのいずれか１つによって積層することができる。例えば、第１の絶縁層２０４及び第２の絶縁層２１８は、気相エピタキシー（ＶＰＥ）又はスピンオン誘電体（ＳＯＤ）処理等の手法の中でも特に、物理的気相成長法（ＰＶＤ）(蒸着、スパッタリング、又は成膜材料のアブレーション）、化学蒸着（ＣＶＤ）を用いて積層することができる。化学蒸着（ＣＶＤ）では、ガス、蒸発液体、又は化学的にガス化された固体がソース材料として使用される。
【0051】
いくつかの実施形態において、抵抗変化層２１４は、金属酸化物、固体電解質、カルコゲナイドガラスなどの相変化材料、及びカーボンナノチューブ不織布を含む抵抗変化材料から形成することができる。これら及び他の実施形態において、カーボンナノチューブファブリックは、図１を参照して説明したナノチューブファブリックと同様であってもよい。
【0052】
いくつかの実施形態において、抵抗変化層２１４は、ＰＶＤ、ＣＶＤ、又はＶＰＥ処理によって積層することができる。代替的に又は追加的に、抵抗変化層２１４は、溶液堆積した材料をスピンコートして形成することにより積層してもよい。抵抗変化層２１４の形成に用いられるプロセスのタイプは、抵抗変化層２１４の形成に用いられる抵抗変化材料に応じて可変である。
【0053】
第１の導電性電極２１２及び第２の導電層２１６は、導電性材料の中でも特に、窒化チタンＴｉＮ、窒化タンタルＴａＮ、タングステンＷ、コバルトＣ、及びドープされたポリシリコンなどの導電性材料で形成することができる。第１の導電性電極２１２及び第２の導電層２１６を形成する積層プロセスは、積層プロセスの中でも特に、ＣＶＤ、ＰＥＣＶＤ、又はＡＬＤによって行うことができる。
【0054】
抵抗変化素子２００ａを形成するには、第１の絶縁層２０４を基板２０２上に直接接触させて積層すればよい。第１の絶縁層２０４を積層した後、第１の絶縁層２０４をエッチングし、第１の導電性電極２１２を形成することができる。代替的に又は追加的に、第１の導電性電極２１２を形成して、エッチングしてもよい。第１の導電性電極２１２を形成及びエッチングした後、前記第１の絶縁層２０４を形成してもよい。第１の絶縁層２０４及び第１の導電性電極２１２を形成した後、平坦化を行って、第１の絶縁層２０４及び第１の導電性電極２１２の、基板２０２の表面からの高さが同じになるようにしてもよい。
【0055】
第１の絶縁層２０４及び第１の導電性電極２１２を形成した後、抵抗変化層２１４を積層し、続いて第２の導電層２１６を積層してもよい。第２の導電層２１６を積層した後、第２の絶縁層２１８を形成してもよい。
【0056】
本開示の範囲から逸脱することなく、抵抗変化素子２００ａに修正、追加、又は省略を行うことができる。例えば、いくつかの実施形態において、抵抗変化素子２００ａは、図２Ａに示す層よりも多くの層を含んでもよい。例えば、抵抗変化層２１４は、複数の抵抗変化層を含んでもよい。これら及び他の実施形態において、複数の抵抗変化層は、同じ種類又は異なる種類の材料及び／又は同じ材料により構成されてもよい。例えば、同じ材料の異なる構成に関して、第１の抵抗変化層は、ランダムに配置されたナノチューブを含んでもよく、第２の抵抗変化層は、より組織化された、すなわち、第１の抵抗変化層中のナノチューブよりも更に整列されたナノチューブを含んでもよい。
【0057】
別の実施例として、第１の導電性電極２１２及び第２の導電層２１６は、１つ以上のステップで積層された１つ以上の材料により形成されてもよい。代替的に又は追加的に、第１の絶縁層２０４及び第２の絶縁層２１８は、複数の絶縁層から形成されてもよい。これら及び他の実施形態において、複数の絶縁層は、それぞれ、同じ又は異なる絶縁性材料から形成されてもよい。
【0058】
別の実施例として、抵抗変化素子２００ａは、追加の層を含んでもよい。例えば、抵抗変化素子２００ａは、第１の導電性電極２１２と抵抗変化層２１４との間に追加の層、及び／又は第２の導電層２１６と抵抗変化層２１４との間に追加の層を含んでもよい。
【0059】
他の実施例として、抵抗変化素子２００ａは、第２の絶縁層２１８を含まなくてもよい。代替的に又は追加的に、第１の導電性電極２１２は、第１の絶縁層２０４に埋め込まれていなくてもよい。
【0060】
図２Ｂは、本開示において説明する少なくとも１つの実施形態にしたがって構成された、製造中の抵抗変化素子２００ｂのスタック２１０を示す断面図である。
【0061】
スタック２１０は、図２Ａに示す抵抗変化素子２００ａの各層（formation）をエッチングすることによって形成することができる。スタック２１０の形成は、複数のプロセスステップを含むことができる。例えば、第２の絶縁層２１８上に、レジスト又はハードマスク材料などの１つ以上のマスク材料を形成してもよい。マスク材料は、１つ以上のリソグラフィプロセス及びフォトマスクを用いて成形することができる。
【0062】
マスク材料を成形した後、抵抗変化層２１４、第２の導電層２１６、及び第２の絶縁層２１８を、マスク材料を用いてエッチングすることにより、スタック２１０を形成することができる。いくつかの実施形態において、エッチングは、反応性イオンエッチング（ＲＩＥ）、物理的衝撃エッチング（例えば、非反応性スパッタリング）、化学エッチング、又はこれら及びその他のエッチング方法のいくつかの組合せを用いて実行してもよい。代替的に又は追加的に、異なるエッチングプロセスを用いてスタック２１０をエッチングしてもよい。例えば、第１のマスクを用いた第１のエッチングプロセスを用いて、第２の絶縁層２１８をエッチングしてもよい。第２のマスクを用いた第２のエッチングプロセスを用いて、抵抗変化層２１４及び第２の導電層２１６をエッチングしてもよい。代替的に又は追加的に、異なるエッチングプロセス及びマスクを用いて、抵抗変化層２１４及び第２の導電層２１６をエッチングしてもよい。エッチングプロセスは、エッチングプロセスの中でも特に、湿式、乾式、又は等方性エッチングプロセスとすることができる。
【0063】
スタック２１０は、スタック２１０に隣接する基板２０２の表面に平行な方向におけるスタックの幅が、第１の導電性電極２１２の同じ方向における幅よりも大きくなるように形成されてもよい。
【0064】
本開示の範囲から逸脱することなく、抵抗変化素子２００ｂに修正、追加、又は省略を行うことができる。例えば、スタック２１０の幅は、第１の導電性電極２１２の幅と同じか又はそれより大きくてもよい。
【0065】
図２Ｃは、本開示に記載の少なくとも１つの実施形態にしたがって構成された、製造中の抵抗変化素子２００ｃのスタック２１０上の蒸発材料２２２を示す断面図である。抵抗変化素子２００ｃは、スタック２１０上に形成された蒸発材料２２２を示す。これら及び他の実施形態において、蒸発材料２２２は、蒸発材料２２２がスタック２１０の側壁と直接接触するように形成することができる。
【0066】
いくつかの実施形態において、蒸発材料２２２は、抵抗変化層２１４の側壁によって形成されるスタック２１０の側壁と直接接触してもよい。代替的に又は追加的に、蒸発材料２２２は、抵抗変化層２１４の側壁及び第２の導電層２１６の側壁の一部又は全部と直接接触してもよい。代替的に又は追加的に、蒸発材料２２２は、抵抗変化層２１４の側壁、第２の導電層２１６、及び第２の絶縁層２１８の側壁の一部又は全部と直接接触してもよい。いくつかの実施形態において、第１の導電性電極２１２は、第１の絶縁層２０４に埋め込まれていなくてもよい。これら及び他の実施形態において、蒸発材料２２２は、抵抗変化層２１４の側壁、第１の導電性電極２１２の側壁の一部又は全部、及び／又はスタック２１０の他の材料の側壁と直接接触することができる。
【0067】
いくつかの実施形態において、蒸発材料２２２の厚さは、０．１ｎｍ～５０ｎｍの範囲内とすることができる。別の実施例として、蒸発材料２２２の厚さは、０．５ｎｍ～３０ｎｍ、１ｎｍ～２０ｎｍ、２ｎｍ～１０ｎｍの範囲内、又はこれらの範囲内の任意の値とすることができる。
【0068】
いくつかの実施形態において、蒸発材料２２２は、抵抗変化層２１４を貫通してもよい。図２Ｃに示すように、蒸発材料２２２は、蒸発材料２２２の側壁に貫入し（penetrate into）、蒸発材料２２２が抵抗変化層２１４内にあり、したがってスタック２１０の側壁内にあるようにしてもよい。これら及び他の実施形態において、蒸発材料２２２が、抵抗変化層２１４の側壁から一定の深さであって蒸発材料２２２の厚さにほぼ等しい深さまで貫入してもよい。代替的に又は追加的に、蒸発材料２２２は、０．１ｎｍ～２０ｎｍの範囲内の深さ又はこの範囲内の任意の値の深さまで貫入させることができる。いくつかの実施形態において、抵抗変化層２１４の幅に基づいて、蒸発材料２２２を、蒸発材料２２２の全体にわたって貫入させることができ、それにより、蒸発材料２２２が抵抗変化層２１４の全幅にわたって配置されるようにしてもよい。
【0069】
蒸発材料２２２は、有機材料によって形成することができる。いくつかの実施形態において、有機材料は、蒸発によって熱的に除去可能な高分子材料とすることができる。例えば、有機物質は、アミン官能基及び／又はイソシアネート官能基を含むことができる。一例として、蒸発材料２２２はポリ尿素とすることができるが、他の高分子材料を用いてもよい。蒸発材料２２２は、蒸発材料２２２に用いる材料の種類に応じて、ＰＶＤ、ＣＶＤ、ＶＰＥ、又は他の積層技術を含む、多数の積層技術のうちのいずれか１つによって積層することができる。
【0070】
本開示の範囲から逸脱することなく、抵抗変化素子２００ｃに修正、追加、又は省略を行うことができる。例えば、いくつかの実施形態において、蒸発材料２２２は抵抗変化層２１４に入り込まなくてもよい。
【0071】
図２Ｄは、本開示に記載の少なくとも１つの実施形態にしたがって構成された、製造中の抵抗変化素子２００ｄのエッチング後の蒸発材料２２２を示す断面図である。蒸発材料２２２をエッチングして、蒸発材料２２２の一部を除去することができる。例えば、いくつかの実施形態において、蒸発材料２２２をエッチングして、スタック２１０に隣接する基板２０２の表面に平行な第１の平面内に延在する蒸発材料２２２の一部を除去することができる。これら及び他の実施形態において、基板２０２の表面に平行な平面に垂直な第２の平面にある蒸発材料２２２の一部、及び第１の平面にある蒸発材料２２２の一部は除去しなくてよい。これら及び他の実施形態において、第２の平面は、スタック２１０の側壁に平行であってもよい。したがって、抵抗変化層２１４を覆う蒸発材料２２２の部分は除去されず、蒸発材料２２２のエッチング中に抵抗変化層２１４の側壁が露出しないようにすることができる。
【0072】
いくつかの実施形態において、蒸発材料２２２をエッチングして、スタック２１０の上面を覆う蒸発材料２２２の一部を除去してもよい。スタックの上面は、スタック２１０に隣接する基板２０２の表面と平行であり、スタック２１０の、基板２０２から最も遠い表面とすることができる。したがって、蒸発材料２２２をエッチングすることにより、スタック２１０の上面を露出させることができる。その結果、蒸発材料２２２をエッチングすることにより、第２の絶縁層２１８を露出させることができる。代替的に又は追加的に、スタック２１０が第２の絶縁層２１８を含まない場合、蒸発材料２２２をエッチングすることにより、第２の導電層２１６を露出させることができる。
【0073】
いくつかの実施形態において、蒸発材料２２２をエッチングして、スタック２１０の側壁を覆う蒸発材料２２２の一部を除去してもよい。例えば、スタック２１０の側壁を覆う蒸発材料２２２の一部をエッチングして、スタック２１０の側壁から離れる方向に延在する蒸発材料２２２の厚さを減少させてもよい。
【0074】
代替的に又は追加的に、いくつかの実施形態において、蒸発材料２２２をエッチングして、スタック２１０の側壁の一部を露出させてもよい。例えば、スタック２１０の側壁のうち、基板２０２から最も遠い部分は、蒸発材料２２２のエッチング中に露出させてもよい。代替的に又は追加的に、スタック２１０の側壁のうち、基板２０２から最も遠い部分における蒸発材料２２２をエッチングして、その厚さが、スタック２１０の側壁のうち、基板２０２に最も近い部分における蒸発材料２２２の厚さよりも小さくなるようにしてもよい。そうすれば、蒸発材料２２２の厚さを、スタック２１０の側壁に沿って先細にすることができる。これら及び他の実施形態において、蒸発材料２２２を、第２の絶縁層２１８及び／又は第２の導電層２１６の側壁に沿って先細にしてもよい。
【0075】
これら及び他の実施形態において、抵抗変化層２１４の側壁に沿った蒸発材料２２２の厚さが、抵抗変化素子２００ｄの製造に用いられている半導体プロセスに基づく特定の厚さに維持されるように、蒸発材料２２２をエッチングしてもよい。例えば、４０ｎｍ半導体プロセスにおける特定の厚さは、２０ｎｍ半導体プロセスにおける特定の厚さよりも大きい場合がある。
【0076】
本開示の範囲から逸脱することなく、抵抗変化素子２００ｄに修正、追加、又は省略を行うことができる。
【0077】
図２Ｅは、本開示において説明する少なくとも１つの実施形態にしたがって構成された製造中の抵抗変化素子２００ｅにおける、図２Ｄに示すエッチングされた蒸発材料上の被覆層２３０を示す断面図である。被覆層２３０は、スタック２１０、蒸発材料２２２、及び第１の絶縁層２０４上に積層することができる。被覆層２３０は蒸発材料２２２を覆い、蒸発材料２２２が蒸発することにより被覆層２３０を通して蒸発材料２２２を除去できるように構成することができる。
【0078】
いくつかの実施形態において、被覆層２３０は、被覆層２３０に用いられる材料の種類に応じて、ＰＶＤ、ＣＶＤ、ＶＰＥ、又は他の積層技術を含む、いくつかの積層技術のうちのいずれか１つによって積層することができる。これら及び他の実施形態において、被覆層２３０を積層する際の温度は、蒸発材料２２２を蒸発させ得る温度より低い温度とすることができる。これら及び他の実施形態において、被覆層２３０を積層する際の温度は、蒸発材料２２２を積層する際の温度より低い温度とすることができる。そうすれば、被覆層２３０は、積層されると蒸発材料２２２よりも基板２０２から遠くなるが、より低い温度で積層することができる。これら及び他の実施形態において、被覆層２３０の積層温度は３５０℃未満とすることができる。代替的に又は追加的に、被覆層２３０の積層温度は３００℃未満の温度であってもよい。
【0079】
被覆層２３０は、積層温度よりも高い温度で安定な材料によって形成することができる。被覆層２３０が積層温度よりも高い温度で安定であることにより、蒸発材料２２２の蒸発を引き起こすことなく被覆層２３０を積層することができ、積層温度を高くして被覆層２３０を通して蒸発材料２２２を蒸発させる際にも、その影響を受けにくくすることができる。代替的に又は追加的に、被覆層２３０は、多孔質材料によって形成することができる。これら及び他の実施形態において、細孔の大きさは、被覆層２３０の細孔を通した蒸発材料２２２の蒸発を可能とするのに十分な大きさとすることができる。いくつかの実施形態において、被覆層２３０は、酸化ケイ素、窒化ケイ素などの低温酸化物、又は被覆層２３０について本開示において説明する基準を満たすことができる他の材料等によって形成することができる。
【0080】
いくつかの実施形態において、被覆層２３０は、蒸発材料２２２のエッチング後に、蒸発材料２２２の厚さ未満の厚さで積層されてもよい。代替的に又は追加的に、被覆層２３０は、蒸発材料２２２のエッチング後に、蒸発材料２２２の厚さにほぼ等しい厚さで積層されてもよい。代替的に又は追加的に、被覆層２３０は、蒸発材料２２２のエッチング後に、蒸発材料２２２の厚さよりもより厚く積層されてもよい。
【0081】
本開示の範囲から逸脱することなく、抵抗変化素子２００ｅに修正、追加、又は省略を行うことができる。
【0082】
図２Ｆは、本開示に記載の少なくとも１つの実施形態にしたがって構成された、製造中の抵抗変化素子２００ｆのエッチングされた蒸発材料２２２の除去後の断面図である。蒸発材料２２２の一部又は全部は、被覆層２３０を通して蒸発材料２２２を蒸発させることにより、被覆層２３０を介して除去することができる。例えば、蒸発材料２２２は、被覆層２３０の細孔を通して蒸発させることができる。
【0083】
いくつかの実施形態において、抵抗変化素子２００ｆを、蒸発材料２２２の蒸発温度より高い温度に加熱することによって、被覆層２３０を通して蒸発材料２２２を蒸発させることができる。例えば、抵抗変化素子２００ｆは、３００℃～５００℃の範囲の温度に加熱されてよい。代替的に又は追加的に、抵抗変化素子２００ｆの加熱温度は、３００～５００℃の温度範囲の中でも特に、３００～４５０℃、３００～４００℃、３００～３７５℃、３２５～３７５℃、又は３３５～３６５℃の範囲内とすることができる。蒸発材料２２２を蒸発させるために使用する温度は、被覆層２３０が安定する温度であってもよい。そうすれば、蒸発材料２２２を蒸発させても、被覆層２３０が影響を受けにくくすることができる。
【0084】
蒸発材料２２２を除去した結果、スタック２１０と被覆層２３０との間にギャップ２２０が生成される。ギャップ２２０は空気を含んでもよいし、真空であってもよい。ギャップ２２０の形状及び位置は、除去される蒸発材料２２２の形状及び位置に対応してもよい。いくつかの実施形態において、蒸発材料２２２の全部が除去されてもよい。代替的に又は追加的に、蒸発材料２２２の除去後に、蒸発材料２２２の一部が残ってもよい。例えば、スタック２１０の側壁に沿った、及び／又は抵抗変化層２１４に貫入した蒸発材料２２２の一部が、蒸発材料２２２の除去後に残ってもよい。本開示の範囲から逸脱することなく、抵抗変化素子２００ｆに修正、追加、又は省略を行うことができる。
【0085】
図２Ｇは、本開示に記載の少なくとも１つの実施形態にしたがって構成された、製造中の抵抗変化素子２００ｇのスタック上の絶縁性材料の断面図である。抵抗変化素子２００ｇは、被覆層２３０上に形成された第３の絶縁層２３２を含むことができる。抵抗変化素子２００ｇは、第４の絶縁層２４０上に形成された第４の絶縁層２４０をさらに含むことができる。
【0086】
いくつかの実施形態において、第３の絶縁層２３２は、被覆層２３０が第３の絶縁層２３２と基板２０２との間にあるように、形成されてもよい。これら及び他の実施形態において、第３の絶縁層２３２は、第３の絶縁層２３２が被覆層２３０と直接接触するように、形成されてもよい。
【0087】
いくつかの実施形態において、第４の絶縁層２４０は、第３の絶縁層２３２が第４の絶縁層２４０と被覆層２３０との間に位置するように、形成されてもよい。これら及び他の実施形態において、第４の絶縁層２４０は、第４の絶縁層２４０が第３の絶縁層２３２と直接接触するように、形成されてもよい。
【0088】
いくつかの実施形態において、第４の絶縁層２４０は、可変厚みを有するように形成されてもよい。例えば、スタック２１０の上面に直接隣接する第４の絶縁層２４０のスタック２１０の側壁に垂直な部分の厚さは、第４の絶縁層２４０の他の部分の厚さより小さくてもよい。これら及び他の実施形態において、第４の絶縁層２４０の他の部分の厚さは、スタック２１０、被覆層２３０、及び第３の絶縁層２３２の厚さより大きくてもよい。代替的に又は追加的に、スタック２１０の上面に直接隣接する第４の絶縁層２４０の部分の厚さが、スタック２１０、被覆層２３０、及び第３の絶縁層２３２の厚さより大きくてもよい。
【0089】
第４の絶縁層２４０は、スタック２１０を追加の材料及び／又は素子から隔てるように構成することができる。たとえば、追加の材料及び／又は素子は、抵抗変化素子２００ｇと併せて形成され得る、金属層、トランジスタ、コンデンサ（capacitor）、電極、絶縁体、又は種々の構成要素のいずれか等の導体を含むことができる。たとえば、追加の材料及び／又は素子は、抵抗変化素子２００ｇに電気的にアクセスするためのビット線及び構成要素として使用可能な導体とすることができる。
【0090】
第３の絶縁層２３２及び第４の絶縁層２４０は、ＰＶＤ、ＣＶＤ、ＶＰＥ、又は他の積層技術を含む、多くの積層技術のうちのいずれか１つによって積層することができる。前記第３の絶縁層２３２及び前記第４の絶縁層２４０は、１つ以上の絶縁性材料で形成されることができる。絶縁性材料は、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮｘ）、（ドープ又は非ドープ）のケイ酸塩ガラス、低誘電率（すなわち、ｌｏｗ－ｋ）材料等の好適な誘電材料、又はそれらの組合せであってもよい。
【0091】
本開示の範囲から逸脱することなく、抵抗変化素子２００ｇに修正、追加、又は省略を行うことができる。例えば、第３の絶縁層２３２は含まれなくてもよい。代替的に又は追加的に、抵抗変化素子２００ｇは、被覆層２３０と第４の絶縁層２４０との間に追加の絶縁性材料又は他の材料を含んでもよい。
【0092】
図２Ｈは、本開示において説明される少なくとも１つの実施形態にしたがって構成された抵抗変化素子２００ｈの断面図である。抵抗変化素子２００ｈは、第２の導電層２１６と直接電気的に接続可能な導電性材料２５０を含むことができる。
【0093】
導電性材料２５０は、第４の絶縁層２４０、第３の絶縁層２３２、被覆層２３０、及び第２の絶縁層２１８を貫通して形成可能な開口内に形成することができる。例えば、第４の絶縁層２４０上に、レジスト又はハードマスク材料などの１つ以上のマスク材料を形成してもよい。マスク材料は、１つ以上のリソグラフィプロセス及びフォトマスクを用いて成形することができる。
【0094】
マスク材料を成形した後、第４の絶縁層２４０、第３の絶縁層２３２、被覆層２３０及び第２の絶縁層２１８をエッチングすることにより開口を形成することができる。いくつかの実施形態において、エッチングは、反応性イオンエッチング（ＲＩＥ）又は化学エッチングを用いて行うことができる。代替的に又は追加的に、異なるエッチングプロセスを用いてスタック２１０をエッチングしてもよい。例えば、第１のマスクを用いた第１のエッチングプロセスを用いて、第３の絶縁層２３２及び第４の絶縁層２４０をエッチングしてもよい。第２のマスクを用いた第２のエッチングプロセスを用いて、被覆層２３０をエッチングしてもよい。代替的に又は追加的に、異なるエッチングプロセス及びマスクを用いて、第２の絶縁層２１８をエッチングしてもよい。マスク及びエッチングプロセスは、第４の絶縁層２４０、第３の絶縁層２３２、被覆層２３０、及び第２の絶縁層２１８に用いられる材料に応じて変更可能である。エッチングプロセスは、特に、ウェットエッチングプロセス、ドライエッチングプロセス、又は等方性エッチングプロセスとすることができる。
【0095】
開口を形成した後、導電性材料２５０を開口内に積層して、抵抗変化層２１４に直接接触させることができる。そうすれば、導電性材料２５０により、抵抗変化層２１４に電気的にアクセスするために使用可能な導電性ビアを形成することができる。
【0096】
導電性材料２５０は、特に、窒化チタンＴｉＮ、窒化タンタルＴａＮ、タングステンＷ、コバルトＣ、及びドープポリ（シリコン）等の導電性材料から形成することができる。導電性材料２５０を形成するための積層プロセスは、積層プロセスの中でも特に、ＣＶＤ、ＰＥＣＶＤ、又はＡＬＤによって実行することができる。導電性材料２５０を形成した後、抵抗変化素子２００ｇを平坦化してもよい。平坦化は、化学機械的平坦化（ＣＭＰ）又は別のタイプの平坦化技術であってもよい。
【0097】
本開示の範囲から逸脱することなく、抵抗変化素子２００ｈに修正、追加、又は省略を行うことができる。例えば、開口内に２つ以上の導電性材料が形成されてもよい。
【0098】
図３に、抵抗変化素子アレイを製造する例示的な方法３００のフローチャートを示す。方法３００は、本開示において説明される少なくとも１つの実施形態にしたがって構成することができる。種々のブロックは離散ブロックとして示されているが、各ブロックは、所望の実装に応じて、さらなるブロックに分割し、より少ないブロックに組合せ、又は省略することができる。
【0099】
方法３００は、ブロック３０２において開始され、第１の導電性材料を基板上に形成することができる。ブロック３０４において、第１の導電性材料上に抵抗変化材料を積層することができる。いくつかの実施形態において、抵抗変化材料はナノチューブファブリックとすることができ、抵抗変化材料はスピンコート法により積層することができる。ブロック３０６において、抵抗変化材料上に第２の導電性材料を形成することができる。
【0100】
ブロック３０８において、第１の導電性材料と第２の導電性材料との間に抵抗変化材料が残存した状態で、抵抗変化材料の第１の表面及び第２の表面を露出することができる。いくつかの実施形態において、抵抗変化材料の第１の表面及び第２の表面を露出することは、第２の導電性材料及び抵抗変化材料をエッチングして抵抗変化材料の第１の表面及び第２の表面を露出することを含んでもよい。これら及び他の実施形態において、第１の表面及び第２の表面は、抵抗変化材料の側壁であってもよい。
【0101】
ブロック３１０において、抵抗変化材料の第１の表面及び第２の表面を露出させた後、蒸発材料を、抵抗変化材料の露出された第１の表面及び露出された第２の表面と直接接触させて積層することができる。いくつかの実施形態において、蒸発材料を積層することは、蒸発材料を抵抗変化材料の一部に積層することを含んでもよい。
【0102】
ブロック３１２において、蒸発材料を積層した後、蒸発材料上に被覆材料を形成することができる。いくつかの実施形態において、蒸発材料は高分子材料であってよく、被覆材料は酸化物材料であってよい。
【0103】
ブロック３１４において、被覆材料を通して蒸発材料の一部を蒸発させて、被覆材料と、抵抗変化材料の第１の表面及び第２の表面との間にギャップを形成することができる。いくつかの実施形態において、被覆材料を形成することは第１の温度で行われてよく、蒸発材料の一部を蒸発させることは第２の温度で行われてよい。これら及び他の実施形態において、第１の温度は、第２の温度より低くてよい。いくつかの実施形態において、蒸発する蒸発材料の一部は、抵抗変化材料の一部における蒸発材料を含んでもよい。
【0104】
本明細書で開示されるこのプロセス、動作、及び方法について、実行される機能及び／又は動作は、異なる順序で実装され得ることを理解されたい。さらに、概説された機能及び動作は例としてのみ提供され、機能及び動作のいくつかは、任意選択であり、より少ない機能及び動作に組合せることができ、又は開示された実施形態の本質から逸脱することなく、追加の機能及び動作に拡張することができる。
【0105】
例えば、いくつかの実施形態において、方法３００は、抵抗変化材料と第２の導電性材料との間に第２の抵抗変化材料を積層することを更に含むことができる。
【0106】
別の実施例として、方法３００は、被覆材料を形成する前に蒸発材料をエッチングすることを更に含むことができる。いくつかの実施形態において、蒸発材料をエッチングした結果、第２の導電性材料と直接接触する蒸発材料の厚さが、抵抗変化材料と直接接触する蒸発材料の厚さより小さくなってもよい。
【0107】
別の実施例として、方法３００は、被覆材料上に第２の絶縁性材料を形成することと、第２の絶縁性材料上に第３の絶縁性材料を積層することとを更に含んでもよい。これら及び他の実施形態において、第２の絶縁性材料は、第３の絶縁性材料と異なる材料であってよい。方法３００はまた、第３の絶縁性材料、第２の絶縁性材料、被覆材料、及び絶縁性材料を貫通する開口を形成して、第２の導電性材料を露出させ、第３の導電性材料を開口内に流入させることを含んでもよい。これら及び他の実施形態において、第２の導電性材料は、メモリ素子用の電極を形成してもよい。
【0108】
別の実施例として、方法３００は、絶縁体材料が第２の導電性材料と蒸発材料との間にあるように、第２の導電性材料上に絶縁体材料を形成することを更に含んでもよい。これら及び他の実施形態において、蒸発材料をエッチングすることは、絶縁性材料を露出させて被覆材料が絶縁性材料に直接接触するようにすることを含んでもよい。
【0109】
図４に、抵抗変化素子アレイを製造する別の例示的な方法４００のフローチャートを示す。方法４００は、本開示において説明される少なくとも１つの実施形態にしたがって構成することができる。種々のブロックは離散ブロックとして示されているが、各ブロックは、所望の実装に応じて、さらなるブロックに分割し、より少ないブロックに組合せ、又は省略することができる。
【0110】
方法４００は、ブロック４０２で開始され、スタックを基板上に形成することができる。スタックは、導電性材料と、抵抗変化材料と、第１の表面と、第１の表面の反対側の第２の表面とを含むことができる。いくつかの実施形態において、抵抗変化材料はナノチューブファブリックとすることができ、抵抗変化材料はスピンコート法により積層することができる。
【0111】
ブロック４０４において、第１の材料がスタックの第１の表面及び第２の表面のうちの少なくとも一方に直接接触するように、スタック上に第１の材料を積層することができる。
【0112】
ブロック４０６において、第１の材料を積層した後、第１の材料上に第２の材料を形成することができる。いくつかの実施形態において、第１の材料は高分子材料であってよく、第２の材料は酸化物材料であってよい。
【0113】
ブロック４０８において、第１の材料の一部を第２の材料を通して蒸発させて、第２の材料と、スタックの第１の表面及び第２の表面のうち第１の材料と接触させた少なくとも一方との間にギャップを生成することができる。いくつかの実施形態において、第２の材料と、スタックの第１の表面及び第２の表面のうち第１の材料と接触させた少なくとも一方との間のギャップ内は空気又は真空とすることができる。
【0114】
いくつかの実施形態において、第２の材料を形成することは第１の温度で行うことができ、第１の材料の一部を蒸発させることは第２の温度で行うことができ、第１の温度は第２の温度よりも低くすることができる。いくつかの実施形態において、スタック上に第１の材料を積層することは、第１の材料を抵抗変化材料の一部に積層することを含んでよく、蒸発させられる第１の材料の一部は、抵抗変化材料の一部における第１の材料を含んでよい。
【0115】
本明細書で開示されるこのプロセス、動作、及び方法について、実行される機能及び／又は動作は、異なる順序で実装され得ることを理解されたい。さらに、概説された機能及び動作は例としてのみ提供され、機能及び動作のいくつかは、任意選択であり、より少ない機能及び動作に組合せることができ、又は開示された実施形態の本質から逸脱することなく、追加の機能及び動作に拡張することができる。
【0116】
たとえば、方法４００は、第２の材料を積層する前に、第１の材料をエッチングすることを更に含んでもよい。これら及び他の実施形態において、第１の材料をエッチングすることは、スタックの第３の表面から第１の材料を除去して、スタックの第３の表面を露出させることを含んでもよい。いくつかの実施形態において、スタックは、基板の第１の表面上に形成されてもよい。これら及び他の実施形態において、スタックの第３の表面は、基板の第１の表面に実質的に平行であってもよく、スタックの第１の表面及び第２の表面は、基板の第１の表面に実質的に垂直であってもよい。
【0117】
方法４００のいくつかの実施形態において、導電性材料は、抵抗変化素子の第１の電極であってもよい。これらの実施形態及び他の実施形態において、方法４００は、抵抗変化素子の第１の側であって、抵抗変化素子の、第１の電極に隣接する第２の側とは反対側の第１の側に、第２の電極を形成することと、第１の電極と第２の電極との間に第２の抵抗変化材料を積層することとを更に含んでもよい。方法４００はまた、第１の電極が第２の抵抗変化材料と絶縁体材料との間にあり、第１の材料が絶縁体材料上に積層されるように、第１の電極上に絶縁体材料を形成することを含んでもよい。
【0118】
図５Ａ及び図５Ｂは、抵抗変化素子アレイを製造するための例示的な方法５００のフローチャートを含む。方法５００は、本開示において説明される少なくとも１つの実施形態にしたがって構成することができる。種々のブロックは離散ブロックとして示されているが、各ブロックは、所望の実装に応じて、さらなるブロックに分割し、より少ないブロックに組合せ、又は省略することができる。
【0119】
方法５００は、ブロック５０２で開始することができ、基板上に第１の電極を形成することができる。ブロック５０４において、第１の電極上に抵抗変化材料を積層することができる。ブロック５０６において、抵抗変化材料上に第２の電極を形成することができる。
【0120】
ブロック５０８において、第２の電極及び抵抗変化材料をエッチングして、抵抗変化材料の第１の表面及び第２の表面を露出させることができる。これら及び他の実施形態において、抵抗変化材料の第１の表面及び第２の表面は、基板の第１の表面に対して実質的に垂直であってよい。
【0121】
ブロック５１０において、抵抗変化材料の第１の表面及び第２の表面を露出させた後、蒸発材料を、抵抗変化材料の露出された第１の表面及び露出された第２の表面と直接接触させて積層することができる。これら及び他の実施形態において、蒸発材料を積層することは、蒸発材料を抵抗変化材料の一部内に積層することを含んでもよい。
【0122】
ブロック５１２において、蒸発材料をエッチングして、第２の電極上の蒸発材料を少なくとも除去することができる。ブロック５１４において、蒸発材料をエッチングした後、被覆材料を、蒸発材料上に、蒸発材料と直接接触させて形成することができる。いくつかの実施形態において、被覆材料を形成することは第１の温度で行うことができる。
【0123】
ブロック５１６では、被覆材料を通して蒸発材料の一部を蒸発させて、被覆材料と抵抗変化材料の第１の表面及び第２の表面との間にギャップを生成し、抵抗変化材料の一部内の蒸発材料を除去することができる。蒸発材料を蒸発させることは、第１の温度よりも高い第２の温度で行うことができる。
【0124】
ブロック５１８において、蒸発材料の一部を蒸発させた後、第２の絶縁性材料を被覆材料上に積層することができる。ブロック５２０において、第２の絶縁性材料及び被覆材料を貫通する開口を形成して、第２の電極を露出させることができる。ブロック５２２において、導電性材料を開口内に流入させることができる。導電性材料は、第２の電極に電気的に接続することができる。
【0125】
本明細書で開示されるこのプロセス、動作、及び方法について、実行される機能及び／又は動作は、異なる順序で実装され得ることを理解されたい。さらに、概説された機能及び動作は例としてのみ提供され、機能及び動作のいくつかは、任意選択であり、より少ない機能及び動作に組み合わされ、又は開示された実施形態の本質から逸脱することなく、追加の機能及び動作に拡張され得る。
【0126】
図６に、本開示において説明する抵抗変化素子アレイを用いることができる例示的なシステム６００を示す。システム６００は、プロセッサ６０２及びメモリ６０４を含むことができる。システム６００は、プロセッサ及びメモリを使用する任意の他のシステム又はデバイスとすることができ、特に、デスクトップ、ラップトップ、携帯電話、スマートフォン、スマートウォッチ、ウェアラブルデバイス、サーバ、自動車、飛行機、ドローン、機器、テレビ、サウンドシステム、時計システムなど、任意のタイプのシステム又はデバイスとすることができる。
【0127】
概して、プロセッサ６０２は、種々のコンピュータハードウェア又はソフトウェアモジュールを含む、任意の適切な専用又は汎用コンピュータ、コンピューティングエンティティ、又は処理装置を含むことができ、任意の適用可能なコンピュータ可読記憶媒体上に記憶された命令を実行するように構成することができる。例えば、プロセッサ６０２は、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、グラフィックス処理ユニット（ＧＰＵ）、ベクトル又はアレイプロセッサ、ＳＩＭＤ(単一命令多重データ）又は他の並列プロセッサ、あるいはプログラム命令を解釈及び／又は実行する及び／又はデータを処理するように構成された任意の他のデジタル又はアナログ回路を含むことができる。
【0128】
プロセッサ６０２は、図６では単一のプロセッサとして示されているが、本明細書で説明する任意の数の動作を個別に又は集合的に実行するように構成された任意の数のネットワーク又は物理的な場所にわたって分散された任意の数のプロセッサを含んでもよいことを理解されたい。いくつかの実施形態において、プロセッサ６０２は、メモリ６０４に記憶されたプログラム命令を解釈及び／又は実行し、及び／又はデータを処理することができる。いくつかの実施形態において、プロセッサ６０２は、メモリ６０４に記憶されたプログラム命令を実行することができる。メモリ６０４は、図１及び図２に示すような抵抗変化素子を含むことができる。
【0129】
明確にするために、各実施例に関連する技術分野において知られている技術的資料は説明を不必要に不明瞭にすることを避けるために、詳細には説明されていない。説明される製造技術は、変更されてもよく、提供される実施例に限定されない。
【0130】
慣例に従い、図面に示される種々の機能は、正確な比率で描かれていない場合がある。本開示において提示される例示は、任意の特定の装置（たとえば、デバイス、システムなど）又は方法の実際の図であることを意味するものではなく、本開示における種々の実施形態を説明するために用いられる理想化された表現にすぎない。したがって、種々の機能の寸法は、明確にするために、任意に拡大又は縮小され得る。加えて、図面のいくつかは、明確にするために簡略化され得る。したがって、図面は所与の装置（たとえば、デバイス）の構成要素の全て、又は特定の方法の全ての動作を描写しない場合がある。
【0131】
本明細書及び特に添付の特許請求の範囲（例えば、添付の特許請求の範囲の本体）で使用される用語は一般に、「開いた」用語として意図される（例えば、「含む」という用語は「含むが、限定されない」と解釈されるべきであり、「有する」という用語は「少なくとも有する」と解釈されるべきであり、「含む」という用語は「含むが、限定されない」などと解釈されるべきである）。
【0132】
加えて、導入されたクレームの特定の数が意図される場合、そのような意図は、クレームにおいて明示的に列挙され、そのような列挙がない場合、そのような意図は存在しない。例えば、理解を助けるために、以下の添付の特許請求の範囲は、特許請求の範囲の記載を導入するための導入句「少なくとも１つ」及び「１つ以上」の使用を含むことができる。しかしながら、上記語句の使用は、請求項の記載が不定冠詞「ａ」又は「ａｎ」により導入されていることにより、同じ請求項が導入フレーズ「１つ又は複数」又は「少なくとも１つ」及び「ａ」又は「ａｎ」などの不定冠詞（例えば、「ａ」及び／又は「ａｎ」は「少なくとも１つ」又は「１以上」の意味に解釈すべきである）を含む場合であっても、そのように導入された請求項の記載を含む任意の特定の請求項がそのような記載を１つだけ含む各実施形態に限定されることを意味すると解釈されるべきではない。請求項の引用を導入するために使用される定冠詞の使用についても同様である。
【0133】
加えて、導入された請求項の特定の番号が明示的に記載されている場合でも、当該記載は少なくとも記載された番号を意味すると解釈されるべきであることが理解される（例えば、他の修飾語を伴わない「two recitations」の素の記載は、少なくとも2つの記載、又は２つ以上の記載を意味する）。さらに、「Ａ、Ｂ、及びＣ・・・のうちの少なくとも１つ」又は「Ａ、Ｂ、及びＣのうちの１つ以上」等と類推される表現が用いられる場合、一般に、そのような構成は、Ａ単独、Ｂ単独、Ｃ単独、Ａ及びＢの組合せ、Ａ及びＣの組合せ、Ｂ及びＣの組合せ、又はＡ、Ｂ、及びＣの組合せ、等を含むことを意図している。例えば、用語「及び／又は」の使用は、そのように解釈されることが意図される。
【0134】
さらに、明細書、特許請求の範囲、図面のいずれにおいても、2つ以上の代替的な用語を提示する分離的な語句は、いずれかの用語、いずれかの用語、又は両方の用語を含む可能性を想定しているものと理解されたい。例えば、語句「Ａ又はＢ」は、「Ａ」又は「Ｂ」又は「Ａ及びＢ」の可能性を含むと理解されるべきである
【0135】
加えて、本明細書において、「第１」、「第２」、「第３」などの用語の使用は、必ずしも、要素の特定の順序又は数を意味するために使用されているわけではない。一般に、「第１」、「第２」、「第３」等の用語は、異なる要素を区別するための汎用的な識別子として使用される。「第１の」、「第２の」、「第３の」等の用語が特定の順序を意味することを示す証拠がない限り、これらの用語は特定の順序を意味するものと解すべきではないさらに、用語「第１」、「第２」、「第３」などが特定の数の要素を意味することを示していない場合、これらの用語は、特定の数の要素を意味するものと理解すべきではない。例えば、第１のウィジェットは第１の側を有すると説明され、第２のウィジェットは第２の側を有すると説明される場合がある。第２のウィジェットに関する「第２の側」という用語の使用は、第２のウィジェットの当該側を第１のウィジェットの「第１の側」と区別するためであって、第２のウィジェットが２つの側を有することを意味するものではない。
【0136】
本明細書に記載されたすべての例及び条件文は、読者が本発明及び当該技術を促進するために本発明者が貢献した概念を理解するのを助ける教育的な目的のために意図されており、かかる具体的に記載された例及び条件に限定されないと解釈されるべきである。本開示の実施形態を詳細に説明してきたが、本開示の趣旨及び範囲から逸脱することなく、種々の変形、置換、及び変更を行うことができることを理解されたい。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【国際調査報告】