令和3(ネ)10031特許権侵害行為差止等請求控訴事件

令和４年１月１３日判決言渡
令和３年（ネ）第１００３１号 特許権侵害行為差止等請求控訴事件
（原審 東京地方裁判所 令和２年（ワ）第６６７５号）
口頭弁論終結日 令和３年１０月６日
5 判 決
控 訴 人 合同会社ＩＰ Ｂｒｉｄｇｅ１号
同代表者代表社員 株式会社ＩＰ Ｂｒｉｄｇｅ
10 同訴訟代理人弁護士 酒 迎 明 洋
同訴訟代理人弁理士 石 橋 克 之
被 控 訴 人 マイクロンジャパン株式会社
15 同訴訟代理人弁護士 岩 瀬 ひ と み
同 紋 谷 崇 俊
同 草 深 充 彦
主 文
１ 本件控訴を棄却する。
20 ２ 控訴費用は控訴人の負担とする。
事 実 及 び 理 由
第１ 控訴の趣旨
１ 原判決を取り消す。
２ 被控訴人は，原判決別紙被告製品目録記載の各製品を輸入し，譲渡し，譲渡
25 の申出をしてはならない。
３ 被控訴人は，原判決別紙被告製品目録記載の各製品を廃棄せよ。
４ 被控訴人は，控訴人に対し，１億円及びこれに対する令和２年３月２０日か
ら支払済みまで年５分の割合による金員を支払え。
第２ 事案の概要
１ 事案の要旨
5 控訴人は，発明の名称を「半導体集積回路装置及びその製造方法」とする特
許（特許第３５９３０７９号）の特許権者であり，控訴人自身を受託者として
同特許を自己信託（信託法３条３項）している（以下，同特許を「本件特許」，
その特許権を「本件特許権」といい，本件特許の願書に添付された明細書を「本
件明細書」といい，願書に添付された図面と併せて「本件明細書等」という。
10 本件明細書等の内容は，別紙特許公報の該当箇所に記載のとおりである。。
）
本件は，控訴人が，被控訴人が輸入，譲渡している原判決別紙被告製品目録
記載の製品（以下，これらを「被控訴人製品」と総称する。）は本件特許の請求
項１ないし３，請求項５ないし８記載の発明（以下，これらの発明を「本件発
明」という。）の各技術的範囲に属するものであり，被控訴人は本件特許権を侵
15 害していると主張して，被控訴人に対し，特許法１００条１項及び２項に基づ
き被控訴人製品の輸入，譲渡等の差止め及び廃棄を求めるとともに，主位的に
民法７０９条に基づき損害賠償金（一部請求）１億円及びこれに対する本件訴
状送達の翌日である令和２年３月２０日から支払済みまで民法（平成２９年法
律第４４号による改正前）所定の年５分の割合による遅延損害金の支払を求め，
20 予備的に民法７０３条に基づき不当利得金（一部請求）１億円及びこれに対す
る同日から支払済みまで同法所定の年５分の割合による遅延利息の支払を求
める事案である。
原判決が控訴人の請求を全部棄却したため，これを不服とする控訴人が控訴
した。
25 ２ 前提事実
前提事実は，次のとおり補正するほかは，原判決「事実及び理由」第２，２
（前提事実）
（原判決２頁１４行目から８頁２５行目まで）に記載のとおりであ
るから，これを引用する。
原判決２頁２５行目の後に改行の上，次のとおり付加する。
「本件特許は，松下電器産業株式会社が出願して設定登録を受け，その後同社
5 の会社名の変更により，登録名義人の表示がパナソニック株式会社に変更され，
平成２５年１２月２７日，控訴人に移転登録され，平成２８年１２月１日，控
訴人自身を受託者として自己信託（信託法３条３項）され，その旨の登録がさ
れた（甲１，弁論の全趣旨）」
。
３ 争点及び争点に関する当事者の主張
10 本件における争点及び争点に関する当事者の主張は，次のとおり補正ないし
付加し，後記４のとおり当審における補充主張（当審における新たな主張を含
む。）を付加するほかは，原判決「事実及び理由」第２，３（争点）及び４（争
点に関する当事者の主張）
（原判決９頁１行目から１５頁２０行目まで）に記載
のとおりであるから，これを引用する。
15 ⑴ 原判決９頁９行目の後に改行の上，次のとおり付加する。
「⑵ 本件特許が特許無効審判により無効にされるべきものか否か（争点２
〔当審における新たな主張〕）
ア 記載要件違反（争点２－１）
イ 補正要件違反（争点２－２）
20 ウ 新規性又は進歩性の欠如（争点２－３）」
⑵ 原判決９頁１０行目の「⑵ 原告の損害・利得額（争点２）」を「⑶ 控訴
人の損害・利得額（争点３）」に改める。
⑶ 原判決１０頁２１行目の「原告」を「出願人」と改める。
⑷ 原判決１５頁１行目の「原告の損害・利得額（争点２） を
」 「控訴人の損害・
25 利得額（争点３）」に改める。
４ 当審における補充主張
⑴ 争点１－１（被控訴人製品が，本件発明における「半導体集積回路装置」
（構成要件１Ａ，１Ｅ，５Ｂ，５Ｅ等），
「メモリ回路」
（構成要件１Ｂ，１Ｄ）
・
「素子群」（構成要件５Ａ）を充足するか否か）について
（控訴人の主張）
5 ア 「半導体集積回路装置」（構成要件１Ａ，１Ｅ，５Ｂ，５Ｅ）について
(ア) 本件明細書の記載に基づく検討について
ａ 本件発明の請求項には「半導体集積回路装置」という文言が用いら
れている。
「半導体集積回路装置」という用語は，トランジスタやダイ
オード，抵抗，キャパシタ等の回路素子とそれらを結ぶ配線を一体の
10 ものとして一つの半導体基板の表面に作製するモノリシック集積回路
を意味する（甲１１～１３）。汎用ＤＲＡＭもシステムＬＳＩも，半導
体集積回路装置である。
ＤＲＡＭ内のメモリセルアレイは，より大きな物（ＤＲＡＭ）の機
能の一部を担う部分としてＤＲＡＭに「搭載」されているといえる。
15 ｂ また，次のとおり，本件明細書において，
「システムＬＳＩ」は，本
件発明の課題を認識する過程や解決原理を説明するため， 半導体集積
「
回路装置」の具体例として記載されており，かつ，節々に「システム
ＬＳＩ」に限定するものではない概括的な記載がされている。
(a) 【発明の属する技術分野】の記載
20 本件明細書の段落【０００１】には，「システムＬＳＩ」は，「特
に」という文言に続いて，主たる例として記載されており，段落【０
００１】の記載により，本件発明の技術的範囲がシステムＬＳＩに
限定されると理解されるものではない。
⒝ 【従来の技術】の記載
25 本件明細書の段落【０００３】には，「システムＬＳＩ」は，「シ
ステムＬＳＩをはじめとする」として，主たる例として記載されて
いる。また，段落【０００４】ないし【０００７】においては，従
来の技術として，システムＬＳＩに特有のものではない半導体プロ
セス全般に関する問題についての記述がされている。なお，本件明
細書の段落【０００８】には，システムＬＳＩの製造プロセスにつ
5 いての記載がされているが，これは，後に続く【発明が解決しよう
とする課題】の具体例を説明するための記載である。
⒞ 【発明が解決しようとする課題】の記載
本件明細書の段落【００１０】【００１１】及び【図８】には，
，
システムＬＳＩであるＤＲＡＭ搭載品種及びＤＲＡＭ非搭載品種に
10 ついて，レジストパターンをマスクとしてドライエッチングにより
ゲート電極を形成した場合におけるＣＤロスを対比した説明がされ
ている。しかし，これらの前後の段落【０００９】【００１２】及
，
び【００１３】をみれば，課題は，システムＬＳＩにおける寸法ば
らつきに限定されていないものと理解される。
15 ⒟ 【課題を解決するための手段】の記載
本件明細書の段落【００１５】【００１９】【００２０】及び【図
， ，
９】においては，課題の原因から解決手段を見出す経緯において，
ＤＲＡＭ搭載品種に言及されているにとどまる。段落【００２２】
及び【００２３】の記載において，課題解決手段は，システムＬＳ
20 Ｉに特有のものとは何ら限定されていない。
(e) 実施例の記載
第１の実施形態は，システムＬＳＩに限定したり，汎用ＤＲＡＭ
を除外する趣旨のものではなく，
「半導体集積回路装置」の実施例と
して記載されているにすぎないのであるから，第１の実施形態のシ
25 ステムＬＳＩにかかる記載をもって，本件発明の技術的範囲から汎
用ＤＲＡＭを排除する趣旨にも，本件発明の技術的範囲をシステム
ＬＳＩに限定する趣旨にも解すべきではない。
⒡ 【発明の効果】の記載
【発明の効果】には，
「品種によりマスクパターンレイアウトが大
きく異なる場合」として，
「ＤＲＡＭ等の搭載率が用途又は仕様によ
5 り異なるシステムＬＳＩ」が挙げられており，このような場合であ
っても， ゲート電極又はメタル配線等の加工寸法をマスクパターン
「
レイアウトと無関係に一定にできる」という効果が記載されている
のであって，品種によりマスクパターンレイアウトが異なれば，発
明の効果を奏するとされており，システムＬＳＩでなければ発明の
10 効果を奏しないことが記載されているものではない。
(イ) 本件発明の課題解決原理に基づく検討について
本件発明の課題解決原理は，「ダミーパターン」の挿入により，「特定
回路」の占有面積率が異なる品種間における単位面積当たりのゲート電
極周縁長の差を小さくし，ドライエッチング工程におけるデポガス成分
15 の枯渇状況を品種間で揃えることで，マスクパターンレイアウトの違い
に起因した寸法ばらつきを防止するというものである。
ＤＲＡＭの内部構造に関する技術常識に照らせば，ＤＲＡＭ内部にお
いて，メモリセルアレイは，それを構成するビットラインやワードライ
ンがＤＲＡＭ内の他の回路と比較して周縁長が密な回路パターンである
20 から，
「その単位面積当たりのゲート電極周縁長が大きいため，チップ全
体における単位面積当たりのゲート電極周縁長を大きく左右する」本件
（
明細書の段落【００３６】及び【００６０】）という性質を有する「特定
回路」に該当する。そして，汎用ＤＲＡＭの各品種間において，メモリ
セルアレイの占有面積は同一ではなく，同一のゲート電極プロセスを採
25 用しても，品種間で寸法ばらつきが生じ得るから，ＤＲＡＭ内部のメモ
リセルアレイを構成する回路以外の回路に「ダミーパターン」を挿入し，
メモリセルアレイとの間で，単位面積当たりのゲート電極周縁長の差を
小さくしている。このように，ＤＲＡＭ内部においても，本件発明の課
題解決原理は用いられている。上記の趣旨は，甲１１（Ｚ作成の意見書）
に記載されているところ，甲１１は，本件発明が属する技術分野に深い
5 知見を有する者が当業者の観点から検討したものであり，信用性が高い。
したがって，本件発明の課題解決原理からしても，本件発明の請求項
の「半導体集積回路装置」には汎用ＤＲＡＭが含まれる。
(ウ) 審査経過に基づく検討について
本件特許の審査過程において，次のとおり，審査官は，審査時点の請
10 求項の発明について，汎用ＤＲＡＭを除外する発明とは理解しておらず，
むしろ汎用ＤＲＡＭを含むものと理解していた。
ａ １回目の拒絶理由通知
引用文献１（甲２１）は，システムＬＳＩに関するものではなく，
またその段落【００２７】には半導体メモリの発明が記載されており，
15 これをもって新規性喪失の拒絶理由としていることから，審査官は，
本件特許の出願時の請求項４ないし６について，システムＬＳＩの発
明であるとは認識していなかった。また，これに対する出願人の意見
書（乙２）においても，本願発明と引用文献に記載の発明において，
本願発明はシステムＬＳＩであるのに対し，引用発明はシステムＬＳ
20 Ｉではないという相違点の説明はされていなかった。
ｂ ２回目の拒絶理由通知
審査官は，引用文献１（甲２４）記載のＤＲＡＭ又はＳＲＡＭの発
明に，引用文献２（甲２５）記載のエッチング技術を適用し，これを
もって進歩性欠如の拒絶理由としているのであるから，審査官は，本
25 件特許の請求項１等について，システムＬＳＩの発明であるとは認識
していなかった。 また，これに対する出願人の意見書（乙４）におい
ても，本願発明と引用文献に記載の発明において，本願発明はシステ
ムＬＳＩであるのに対し，引用発明はシステムＬＳＩではないという
相違点の説明はされていなかった。
イ 「メモリ回路」（構成要件１Ｂ，１Ｄ）「素子群」
， （構成要件５Ａ）につ
5 いて
(ア) 「メモリ回路」（構成要件１Ｂ，１Ｄ）
「メモリ回路」
（構成要件１Ｂ，１Ｄ）は，本件明細書にいう「特定回
路」（段落【００３６】）に該当するものであり，メモリセルが規則的に
配列されてなるメモリセルアレイと解釈されるべきである。そして，
「メ
10 モリ回路のライン状パターンであるメモリ用ライン状パターン」構成要
（
件１Ｂ）とは，メモリセルアレイを構成するビットラインやワードライ
ンを意味する。
(イ) 「繰り返しパターンを有する素子群」（構成要件５Ａ）
「繰り返しパターンを有する素子群」
（構成要件５Ａ）とは，繰り返し
15 パターンにて配列された素子（例えばトランジスタ）の集合体と解され
る。ＤＲＡＭにおいて，繰り返しパターンにて配列されたトランジスタ
の集合体からなる回路パターンとは，セルトランジスタを含むメモリセ
ルが規則正しく配列されたメモリセルアレイである。ＤＲＡＭ全体は，
メモリセルアレイ以外に，トランジスタが不規則に配列された回路も含
20 むから，ＤＲＡＭ全体を「繰り返しパターンを有する素子群」と解釈す
べきではない。
したがって，「繰り返しパターンを有する素子群の形成領域」（構成要
件５Ａ）は，ＤＲＡＭの全領域ではなく，メモリセルアレイが配置され
たメモリセルアレイ領域に限られ，このようなメモリセルアレイ領域に
25 配置される「第１の回路パターン」はメモリセルアレイであり，
「第１の
回路パターン」の「第１のライン状パターン」とはメモリセルアレイを
構成するビットライン又はワードラインであると解釈される。
（被控訴人の主張）
ア 「半導体集積回路装置」（構成要件１Ａ，１Ｅ，５Ｂ，５Ｅ）について
(ア) 本件明細書の記載に基づく検討について
5 本件発明は，ＤＲＡＭ等の｢メモリ回路｣，｢素子群｣の搭載領域と，そ
れ以外の領域から構成され，｢搭載｣概念を前提に，ＤＲＡＭ等の｢搭載率｣
の違い（すなわち｢ＤＲＡＭ搭載品種｣，｢ＤＲＡＭ非搭載品種｣といった
｢品種の違いに伴うマスクパターンレイアウトの違い｣，本件明細書の段
落【００１２】参照）に起因するばらつきの解消を｢技術的意義｣とする
10 ものである。ＤＲＡＭにＤＲＡＭ自体を搭載することはなく，ＤＲＡＭ
それ自体に搭載率の違いを観念することはできないから，本件発明の「半
導体集積回路装置」にはＤＲＡＭ自体は含まれない。
(イ) 本件発明の課題解決原理に基づく検討について
控訴人は，本件発明の課題解決原理を，ダミーパターンの挿入により
15 単位面積当たりの周縁長の差を小さくすることであると述べるが，その
ようなことは本件特許出願時の周知技術にすぎず，特許発明の課題解決
原理とはなり得ない。
(ウ) 審査経過に基づく検討について
特許発明の技術的範囲は，明細書及び図面を考慮して，特許請求の範
20 囲に記載された用語の意義を解釈して定められるべきであり，控訴人の
主張する審査経過は，本件発明の「半導体集積回路装置」にＤＲＡＭが
含まれることの根拠とはならない。
イ 「メモリ回路」（構成要件１Ｂ，１Ｄ）「素子群」
， （構成要件５Ａ）につ
いて
25 ＤＲＡＭ内には，メモリセルの他，センスアンプや行デコーダなど多数
の回路パターンが存在し，これらはＤＲＡＭの内部構造であり，搭載・搭
載率を観念することはできず，搭載率の違いに起因するばらつきを解消す
るという本件発明の技術的意義を観念することはできない。したがって，
ＤＲＡＭ内のメモリセルは，本件発明の「メモリ回路」「素子群」に該当
，
しない。
5 ⑵ 争点１－２（被控訴人製品が，同一のエッチング工程により形成されたこ
とを前提とする「ライン状パターン」及び「回路パターン」
（構成要件１Ａな
いし１Ｄ，５Ａないし５Ｄ）や「同一の異方性ドライエッチング工程によっ
て形成されている」（構成要件２Ａ，６Ａ）を充足するか否か）について
（控訴人の主張）
10 本件発明１及びそれに従属する発明については，メモリ用ライン状パター
ンと基板表面から同一の高さに存在するそれ以外のライン状パターンについ
て，その少なくとも一部が，マスクパターンレイアウトに依存した同一のエ
ッチング工程で形成されていれば，同一のエッチング工程により形成された
といえる。同様に，本件発明５及びそれに従属する発明については，第１の
15 回路パターンと，基板表面から同一の高さに存在する第２の回路パターンに
ついて，その少なくとも一部が，マスクパターンレイアウトに依存した同一
のエッチング工程で形成されていれば，本件発明の作用効果を奏し，同一の
エッチング工程により形成されたといえる。
被控訴人製品において，メモリセルアレイ領域とセンスアンプ領域の回路
20 パターンは，同一のエッチング工程により形成されたことが推認され，また，
ビット線パターン（メモリセル部）及びゲート電極パターン（Ｓ／Ａ部）は，
ＳｉＮ層／ＳｉＯＮ層をハードマスクとして，同一の異方性ドライエッチン
グ工程によりＷ層／ＴｉＮ／Ｗ層／Ｐｏｌｙ－Ｓｉ層をパターニングして形
成されたと推測される（甲３４）。
25 したがって，被控訴人製品は，同一のエッチング工程により形成されたこ
とを前提とする「ライン状パターン」及び「回路パターン」
（構成要件１Ａな
いし１Ｄ，５Ａないし５Ｄ）や「同一の異方性ドライエッチング工程によっ
て形成されている」（構成要件２Ａ，６Ａ）を充足する。
（被控訴人の主張）
本件発明に係る「半導体集積回路装置」
（構成要件１Ａ，１Ｅ，５Ｂ，５Ｅ）
5 においては，そもそも「ライン状パターン」「回路パターン」
， （構成要件１Ａ
ないし１Ｄ，５Ａないし５Ｄ）は，全て，
「同一のエッチング工程」によって
形成されることを前提としているが，被控訴人製品に形成された「回路パタ
ーン」等は，同一のエッチング工程によって形成されたものでない。
⑶ 争点２－１（記載要件違反）（当審における新たな主張）
10 （被控訴人の主張）
ア 本件特許の特許請求の範囲の記載は，それらの「メモリ回路」
（構成要件
１Ｂ，１Ｄ）「素子群」
， （５Ａ，５Ｂ，８Ａ）「半導体集積回路装置」
， （構
成要件１Ａ，１Ｅ，２Ｂ，３Ｂ，５Ｂ，５Ｅ，６Ｂ，７Ｂ，８Ｂ）という
文言が不明確であるから，明確性要件（特許法３６条６項２号）を充足し
15 ない。また，それらの文言について，控訴人のような広いクレーム解釈を
するのであれば，本件特許の特許請求の範囲の記載はサポート要件（特許
法３６条６項１号）を充足しないし，本件明細書の発明の詳細な説明の記
載は，実施可能要件（特許法３６条４項１号）を充足しない。
イ 本件特許の特許請求の範囲における「半導体集積回路装置」の「ライン
20 状パターン」
（構成要件１Ａ，１Ｂ，１Ｄ，２Ａ，５Ａ，５Ｂ，５Ｃ，５Ｄ，
６Ａ）「回路パターン」
， （構成要件１Ａ，１Ｂ，１Ｃ，１Ｄ，５Ａ，５Ｂ，
５Ｃ，５Ｄ）という文言について，控訴人が主張するように，
「同一のエッ
チング工程」によって形成されることを前提としない広いクレーム解釈を
するのであれば，本件特許の特許請求の範囲の記載は，明確性要件（特許
25 法３６条６項２号） サポート要件
， （特許法３６条６項１号）を充足しない。
また，そのような解釈をするのであれば，本件明細書の発明の詳細な説明
の記載は実施可能要件（特許法３６条４項１号）を充足しない。
ウ 本件発明１及び本件発明５に係る特許は， 単位面積当たりの周縁長」 構
「 （
成要件１Ｄ，５Ｃ，５Ｄ）というパラメータを用いて，
「ダミーパターン」
の挿入（構成要件１Ｃ，５Ｄ）によって「単位面積当たりの周縁長」を所
5 定の範囲に設定すること（構成要件１Ｄ，５Ｄ）を特徴とする「パラメー
タ」特許であるところ，このような構成又はパラメータが，課題解決の手
段である「特徴」
（構成要件１Ｅ，５Ｅ）となり得ることは，特許請求の範
囲及び本件明細書の記載からは何ら窺われない。そのため，本件特許の特
許請求の範囲の記載は，明確性要件（特許法３６条６項２号），サポート要
10 件（特許法３６条６項１号）を充足しないし，本件明細書の発明の詳細な
説明の記載は実施可能要件（特許法３６条４項１号）を充足しない。
エ したがって，本件特許は特許無効審判により無効にされるべきものであ
るから，特許法１０４条の３第１項により，控訴人は本件特許権を行使す
ることができない。
15 （控訴人の主張）
被控訴人の主張は争う。
⑷ 争点２－２（補正要件違反）（当審における新たな主張）
（被控訴人の主張）
本件発明に係る特許は，単位面積当たりの周縁長」
「 というパラメータを「特
20 徴」とするパラメータ特許であり，具体的には，ダミーパターンを挿入する
ことにより，単位面積当たりのゲート電極周縁長を，ＤＲＡＭ等の最も大き
い単位面積当たりの「周縁長に近づけ」
（本件明細書の段落【００５６】，
）「同
程度」
（乙２，乙４）の「範囲に設定」することを課題解決の手段とするもの
であるから，
「ＣＤロスを一定の範囲に保つことが可能となる」よう「各品種
25 の『単位面積当たりの周縁長』を一定の範囲に収め」
（甲１１）「上限値及び
，
下限値の具体的数値」の範囲内に上記パラメータを設定すること（本件明細
書の段落【００５７】～【００６０】）が不可欠となる。したがって，本件発
明における「同程度以下」という記載は，かかるパラメータに関して，
「同程
度」と同じ意味，すなわち「同じ値に近い範囲の，下限値と上限値を有する
所定の数値範囲」という意味で用いられていることが明らかである。
5 ところで，出願人は，本件発明に関する平成１６年６月９日付けの補正（以
下「本件補正」という。）において，請求項１及び５について，「単位面積当
たりの周縁長と同程度以下」という記載を「単位面積当たりの周縁長以下」
という記載に補正している（甲１０）。しかし，これは，補正前の上記技術的
思想に基づく，
「同程度」と同じ意味，すなわち「同じ値に近い範囲の，下限
10 値と上限値を有する所定の数値範囲」という意味から，これとは異なる，
「１
００％以下，という下限値を有さない範囲」に拡張するものと解されるから，
本件補正は，新たな技術的事項を導入するものである。したがって，本件補
正は，願書に最初に添付した明細書，特許請求の範囲又は図面に開示されて
いない技術的事項を追加する補正であって，特許法１７条の２第３項に規定
15 する補正要件を満たさず，本件特許は同法１２３条１項１号により無効とさ
れるべきものであるから，同法１０４条の３第１項により，控訴人は本件特
許権を行使することができない。
（控訴人の主張）
「同程度以下」という文言を「同程度」と同じであると解釈することはで
20 きないから，被控訴人の主張は理由がなく，本件補正は補正要件を満たして
いる。
⑸ 争点２－３（新規性又は進歩性の欠如）（当審における新たな主張）
（被控訴人の主張）
ＤＲＡＭにダミーパターンを挿入してパターン密度を補正することは，本
25 件特許出願前の周知技術にすぎず，乙１２（特開平９－３１１４３２号公開
特許公報，平成９年１２月２日公開）記載の発明もその一つであるから，本
件発明の特許請求の範囲について控訴人の主張のような広いクレーム解釈を
するならば，本件発明は，本件特許出願前の周知技術又は乙１２記載の発明
と同一又はこれらに基づいて容易に想到することができたものであり，新規
性又は進歩性を欠く。
5 したがって，本件特許は特許無効審判により無効とされるべきものであり，
特許法１０４条の３第１項により，控訴人は本件特許権を行使することがで
きない。
（控訴人の主張）
被控訴人の主張は争う。
10 第３ 当裁判所の判断
１ 本件発明の技術的意義について
⑴ 本件明細書等の記載
本件明細書等の記載については，次のとおり付加するほか，原判決１５頁
２５行目から２４頁２行目までに記載のとおりであるから，これを引用する。
15 ア 原判決１６頁２０行目の後に改行の上，次のとおり付加する。
「『その一例としては，フォトリソグラフィ工程におけるレジストパタ
ーン形成時に生じるパターン近接効果がある。これは，同じ設計形状及び
設計寸法を有するパターンであっても，該パターンと，それに隣接する他
のパターンとがどの程度接近しているか，又は隣接する他のパターンがど
20 のような形状をしているか等によって，該パターンの加工形状又は加工寸
法が異なってくる現象である。（
』【０００５】）
『また，他の例としては，ドライエッチング工程におけるローディング
効果又はマイクロローディング効果があげられる。ローディング効果は，
半導体チップ上における全被エッチング面積の大小に依存してエッチン
25 グレートが変化する現象であり，それによってパターン寸法の変動に若干
の影響が生じることもある。マイクロローディング効果は，同一の半導体
チップの内部にレイアウトされたパターンにおいて場所によって配列に
粗密がある場合に，その粗密に依存して局所的にエッチングレートが異な
る現象である。すなわち，全く同一のパターンであっても，それが疎に配
列された箇所と密に配列された箇所とではエッチングレートが異なり，こ
5 れによってもパターン寸法の変動に間接的な影響が生じる。 （
』 【０００
６】」
）
イ 原判決２０頁１６行目の後に改行の上，次のとおり付加する。
「『本発明に係る第２の半導体集積回路装置は，ライン状パターンを有す
る回路パターンを備えた半導体集積回路装置を前提とし，回路パターンの
10 配置領域にダミーパターンが，ライン状パターンとダミーパターンとの合
計の単位面積当たりの周縁長が所定の範囲に設定されるように挿入されて
いる。（
』【００２６】）
『第２の半導体集積回路装置によると，ダミーパターンの挿入によって，
ライン状パターンとダミーパターンとの合計の単位面積当たりの周縁長
15 が所定の範囲に設定されているため，半導体集積回路装置の品種によりマ
スクパターンレイアウトが大きく異なる場合にも，マスクパターンレイア
ウトの違いに起因してライン状パターンに寸法ばらつきが生じることを
防止できる。従って，ＤＲＡＭ等の搭載率が用途又は仕様により異なるシ
ステムＬＳＩにおいても，ゲート電極又はメタル配線等の加工寸法をマス
20 クパターンレイアウトと無関係に一定にできるので，動作マージンのバラ
ツキが解消された半導体集積回路装置を実現できる。（
』【００２７】）
『本発明に係る第３の半導体集積回路装置は，繰り返しパターンを有す
る素子群の形成領域に配置されており且つ第１のライン状パターンを有
する第１の回路パターンと，素子群以外の他の部分の形成領域に配置され
25 ており且つ第２のライン状パターンを有する第２の回路パターンとを備
えた半導体集積回路装置を前提とし，第２の回路パターンの配置領域にダ
ミーパターンが，第１のライン状パターンと第２のライン状パターンとダ
ミーパターンとの合計の単位面積当たりの周縁長が，第１のライン状パタ
ーンの単位面積当たりの周縁長と同程度以下になるように挿入されてい
る。（
』【００３０】）
5 『第３の半導体集積回路装置によると，素子群以外の他の部分と対応す
る第２の回路パターンの配置領域にダミーパターンが挿入されており，そ
れによって，素子群と対応する第１の回路パターンの第１のライン状パタ
ーンと，第２の回路パターンの第２のライン状パターンと，ダミーパター
ンとの合計の単位面積当たりの周縁長が，第１のライン状パターンの単位
10 面積当たりの周縁長，つまり最も大きい単位面積当たりの周縁長と同程度
以下に設定されている。具体的には，前記の合計の単位面積当たりの周縁
長が，第１のライン状パターンの単位面積当たりの周縁長の７０～１０
０％に設定されていることが好ましい。すなわち，前記の合計の単位面積
当たりの周縁長が所定の範囲に設定されているため，半導体集積回路装置
15 の品種によりマスクパターンレイアウトが大きく異なる場合にも，マスク
パターンレイアウトの違いに起因してライン状パターンに寸法ばらつき
が生じることを防止できる。従って，ＤＲＡＭ等の搭載率が用途又は仕様
により異なるシステムＬＳＩにおいても，ゲート電極又はメタル配線等の
加工寸法をマスクパターンレイアウトと無関係に一定にできるので，動作
20 マージンのバラツキが解消された半導体集積回路装置を実現できる。』
（【００３１】）
『第３の半導体集積回路装置において，素子群はメモリであることが好
ましい。（
』【００３２】）
『また，第３の半導体集積回路装置において，ダミーパターンの単位面
25 積当たりの周縁長は，第１のライン状パターンの単位面積当たりの周縁長
の７０％以上であることが好ましい。（
』【００３３】）
『このようにすると，ダミーパターンの挿入によって，前記の合計の単
位面積当たりの周縁長が確実に所定の範囲，具体的には，第１のライン状
パターンの単位面積当たりの周縁長の７０～１００％に設定される。』
（【００３４】」
）
5 ウ 原判決２０頁１７行目の後に改行の上，次のとおり付加する。
「（第１の実施形態）
『
以下，本発明の第１の実施形態に係る半導体集積回路装置及びその製造方
法について図面を参照しながら説明する。尚，第１の実施形態に係る半導
体集積回路装置の製造方法は，ライン状パターンを有する回路パターンを
10 備えており，製造工程の少なくとも一部が共通する複数の半導体集積回路
装置を製造するための半導体集積回路装置の製造方法を前提とする。』
（【００５２】」
「 ）
⑵ 本件発明の技術的意義
原判決２４頁３行目から１１行目までを次のとおり改める。
15 「⑵ 前記⑴の本件明細書等の記載によれば，本件発明の技術的意義は次の
とおりと認められる。
ア 本件発明は，半導体集積回路装置及びその製造方法に関し，特に，
ＤＲＡＭ等の微細な繰り返しパターンを有する素子群の混載が可能な
システムＬＳＩにおける，ＭＯＳ型トランジスタのゲート電極・配線
20 又はメタル配線等のライン状パターンを形成するための技術に関する
（段落【０００１】。
）
近年，例えばＤＲＡＭが混載された半導体集積回路装置として，搭
載ＤＲＡＭ容量が２０メガビットを超えるようなシステムＬＳＩが量
産化されつつあり，ＤＲＡＭ等のメモリー回路の１個の半導体チップ
25 への搭載率（チップ全体の面積に対するメモリー回路の面積の比率：
占有面積率）が用途又は仕様により異なるシステムＬＳＩをはじめと
する半導体集積回路装置の製造工程においては，ユニット回路が単に
繰り返し配列されているだけではなく様々なレイアウトが施されたマ
スクパターンの加工が求められている（段落【０００２】及び【００
０３】。
）
5 従来から，マスクパターンを用いて被加工膜に対してエッチングを
行なうことにより得られるパターン（加工パターン）の形状又は寸法
が，マスクパターンレイアウトつまり素子パターンの配置の仕方によ
って変化する現象が知られているが，近接効果又はローディング効果
によってパターン寸法がマスクパターンレイアウトに依存して著しく
10 変動すると考えられるようなマスク箇所でのみ，パターン寸法の変動
を補正するような設計ルールが加えられていた（段落【０００４】及
び【０００７】。
）
しかしながら，ＬＳＩの微細化の進展に伴って，より高精度な寸法
制御が求められるようになってきたため，マスクパターンレイアウト
15 の違いに起因して生じる寸法ばらつきが無視できなくなりつつある。
図８は，２４メガビットのＤＲＡＭが搭載された半導体集積回路装置
（ＤＲＡＭ搭載品種）及びＤＲＡＭが搭載されていない半導体集積回
，
路装置（ＤＲＡＭ非搭載品種）のそれぞれの製造において，レジスト
パターンをマスクとしてドライエッチングによりゲート電極を形成し
20 た場合における，エッチング前のレジストパターンの寸法と完成した
ゲート電極の寸法との差であるＣＤロスの頻度分布を示すが，同一の
ゲート電極加工プロセスを採用したとしても，品種の違いに伴うマス
クパターンレイアウトの違いによって，ゲート電極寸法のばらつき，
言い換えると，ゲート電極寸法の品種依存性が発生している。その結
25 果，特定のマスクを用いて製造される半導体集積回路装置の特定の品
種において，ＭＯＳ型トランジスタの特性が設計仕様からずれてしま
い，動作マージンが狭くなってしまうという問題が生じ，このような
問題は設計ルールが０．１８μｍ以下になると特に無視できなくなる
（段落【０００９】～【００１２】【図８】。
， ）
上記に鑑み，本件発明は，ＭＯＳ型トランジスタのゲート電極・配
5 線又はメタル配線等のライン状パターンを形成するときに，マスクパ
ターンレイアウトの違いに起因して寸法ばらつきが生じることを防止
することを目的とする（段落【００１３】。
）
イ 本件の発明者らは，マスクパターンレイアウトの違いによって寸法
ばらつきが生じる原因について検討した結果，ＣＭＯＳからなるロジ
10 ック回路が搭載されており，且つゲート電極及び配線が密に配列され
てなるＤＲＡＭ等のメモリー回路が搭載された半導体集積回路装置に
おいては，メモリ回路の占有面積率によってパターン寸法が変動する
ことを見いだした。また，マスクパターンレイアウトの違いによって
寸法ばらつきが生じる現象は，被エッチング面積の大小つまりパター
15 ン面積の大小に依存して生じるローディング効果とは性質が異なるこ
とを見いだした。さらに，この現象は，チップ内部の局所的なパター
ンの粗密等に依存して生じるマイクロローディング効果とも異なり，
チップ全体にわたってパターン寸法が変動するという新規な性質の現
象であるということを見いだした（段落【００１４】 【００１６】。
～ ）
20 ところで，前述のように，ゲート電極寸法等の加工寸法における品
種依存性はＣＤロスに起因して発生しているが，現在のドライエッチ
ング工程では，サイドエッチングを防止して異方性ドライエッチング
を達成するために，側壁保護効果を有するエッチングガス（デポガス）
を用いるか，又は側壁保護効果を有するエッチング反応生成物を形成
25 している。そして，マスクパターンレイアウトと無関係に同一のゲー
ト電極加工プロセスを用いる場合において被エッチング膜の加工形状
を側壁保護効果により制御しようとすると，保護対象となる被エッチ
ング膜の側壁の面積が増大するに従って単位面積当たりの側壁保護効
果が減少し，それによりＣＤロスが増大してしまうことを本件の発明
者らは見いだした（段落【００１７】及び【００１８】。
）
5 図９は，ＤＲＡＭ非搭載品種を含む様々なＤＲＡＭ占有面積率を有
する品種における，単位面積当たりのゲート電極周縁長（ゲート電極
の周縁部の長さ）とＤＲＡＭ占有面積率との関係を示しており，ＤＲ
ＡＭ占有面積率が増加するに従って，単位面積当たりのゲート電極周
縁長が増大する。また，図１０は，様々な品種における，単位面積当
10 たりのゲート電極周縁長とＣＤロスとの関係を示しており，単位面積
当たりのゲート電極周縁長が大きくなるとゲート電極寸法が細る（Ｃ
Ｄロスが正になる）一方，単位面積当たりのゲート電極周縁長が小さ
くなるとゲート電極寸法が太る（ＣＤロスが負になる）。これは，単位
面積当たりのゲート電極周縁長が大きくなるに従って，保護対象とな
15 る側壁の面積が増大し，それにより単位面積当たりの側壁保護効果が
減少してしまうことが原因である（段落【００１９】～【００２２】，
【図９】及び【図１０】。
）
以上のことから，本件の発明者らは，単位面積当たりのゲート電極
周縁長が大きくなるに従ってＣＤロスが負の値から正の値に単調に変
20 化していくこと（図１０参照）に着目して，品種によらず単位面積当
たりのゲート電極周縁長を所定の範囲に設定することによって，マス
クパターンレイアウトの違いに起因して寸法ばらつきが生じる事態を
防止できることを見いだした（段落【００２３】。
）
ウ 本件発明に係る半導体集積回路装置は，ライン状パターンを有する
25 回路パターンを備えた半導体集積回路装置を前提とし，回路パターン
の配置領域に，ダミーパターンが，ライン状パターンとダミーパター
ンとの合計の単位面積当たりの周縁長が所定の範囲に設定されるよう
に挿入されていることにより，半導体集積回路装置の品種によりマス
クパターンレイアウトが大きく異なる場合にも，マスクパターンレイ
アウトの違いに起因してライン状パターンに寸法ばらつきが生じるこ
5 とを防止できる。したがって，ＤＲＡＭ等の搭載率が用途又は仕様に
より異なるシステムＬＳＩにおいても，ゲート電極又はメタル配線等
の加工寸法をマスクパターンレイアウトと無関係に一定にできるので，
動作マージンのバラツキが解消された半導体集積回路装置を実現でき
る（段落【００２６】及び【００２７】。
）
10 また，本件発明に係る別の半導体集積回路装置は，繰り返しパター
ンを有する素子群の形成領域に配置されており且つ第１のライン状パ
ターンを有する第１の回路パターンと，素子群以外の他の部分の形成
領域に配置されており且つ第２のライン状パターンを有する第２の回
路パターンとを備えた半導体集積回路装置を前提とし，第２の回路パ
15 ターンの配置領域にダミーパターンが，第１のライン状パターンと第
２のライン状パターンとダミーパターンとの合計の単位面積当たりの
周縁長が，第１のライン状パターンの単位面積当たりの周縁長と同程
度以下の所定の範囲，望ましくは，７０から１００％に設定されてい
るため，半導体集積回路装置の品種によりマスクパターンレイアウト
20 が大きく異なる場合にも，マスクパターンレイアウトの違いに起因し
てライン状パターンに寸法ばらつきが生じることを防止できる。した
がって，ＤＲＡＭ等の搭載率が用途又は仕様により異なるシステムＬ
ＳＩにおいても，ゲート電極又はメタル配線等の加工寸法をマスクパ
ターンレイアウトと無関係に一定にできるので，動作マージンのバラ
25 ツキが解消された半導体集積回路装置を実現できる（段落【００３０】
及び【００３１】。
）
具体的には，単位面積当たりのゲート電極（ライン状パターン）周
縁長の品種毎の違いに起因してゲート電極エッチングで生じるＣＤロ
スのばらつきを，寸法測定又はレチクル製造等に伴う誤差範囲である
０から０．００３μｍに抑制するには，単位面積当たりのゲート電極
5 周縁長の品種毎の違いを５００ｍｍ／ｍｍ²程度の範囲に抑える必要
があるため，単位面積当たりのゲート電極周縁長が最大となるＤＲＡ
Ｍ（２５００ｍｍ／ｍｍ²程度）を基準として規格範囲（ＤＲＡＭ占有
面積率が８０％である場合に相当する２０００ｍｍ／ｍｍ²を単位面
積当たりのゲート電極周縁長の規格範囲の上限とし，１６００～２０
10 ００ｍｍ／ｍｍ²を単位面積当たりのゲート電極周縁長の規格範囲と
する。 を設定し，
） 単位面積当たりのゲート電極周縁長が不足している
回路パターンの配置領域には，かかる規格範囲となるように，ゲート
電極ダミーパターンを挿入した（段落【００５３】～【００５９】。
）
エ 本件発明によると，半導体集積回路装置の品種によりマスクパター
15 ンレイアウトが大きく異なる場合にも，マスクパターンレイアウトの
違いに起因してライン状パターンに寸法ばらつきが生じることを防止
できる。したがって，ＤＲＡＭ等の搭載率が用途又は仕様により異な
るシステムＬＳＩにおいても，ゲート電極又はメタル配線等の加工寸
法をマスクパターンレイアウトと無関係に一定にできるので，動作マ
20 ージンのバラツキが解消された半導体集積回路装置を実現できる（段
落【０１３２】。
）」
２ 争点１－１（被控訴人製品が，本件発明における「半導体集積回路装置」
（構
成要件１Ａ，１Ｅ，５Ｂ，５Ｅ等）「メモリ回路」
， （構成要件１Ｂ，１Ｄ）「素
・
子群」（構成要件５Ａ）を充足するか否か）について
25 ⑴ 争点１－１に対する判断は，次のとおり補正し，後記⑵のとおり当審にお
ける補充主張に対する判断を付加するほかは，原判決「事実及び理由」第３，
２（争点１－１について）
（原判決２４頁１５行目～２８頁１０行目）に記載
のとおりであるから，これを引用する。
原判決２７頁２１行目及び２８頁５行目の「被告」をいずれも「控訴人」
と改める。
5 ⑵ 本件発明における「半導体集積回路装置」
（構成要件１Ａ，１Ｅ，５Ｂ，５
Ｅ等）について検討する。
この点に関して控訴人は，本件明細書の記載，本件発明の課題解決原理，
審査経過との関係を理由として挙げ，本件発明の「半導体集積回路装置」は，
システムＬＳＩに限定されるものではなく，ＤＲＡＭを含むものである旨主
10 張するが，その主張は採用することができない。その理由は次のとおりであ
る。
ア 控訴人の主張ア(ｱ)（本件明細書の記載に基づく検討について）につき
「半導体集積回路装置」という語の一般的意味として，ＤＲＡＭが含ま
れる余地があるとしても，本件明細書の記載においては，次のとおり，
「半
15 導体集積回路装置」という文言は，システムＬＳＩを意味するものとして
用いられており，ＤＲＡＭのようなメモリ自体を「半導体集積回路装置」
として課題解決手段を用いることを示唆する記載はないから，本件明細書
の「半導体集積回路装置」には，ＤＲＡＭは含まれず，本件発明はシステ
ムＬＳＩに係るものであると認められる。
20 (ア) 【発明の属する技術分野】の記載
本件明細書の段落【０００１】には，
【発明の属する技術分野】に関し
て，
「本発明は，半導体集積回路装置及びその製造方法に関し，特に，Ｄ
ＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
等の微細な繰り返しパターンを有する素子群の混載が可能なシステムＬ
25 ＳＩにおける，・・・技術に関する。」と記載されている。
上記記載の文言によれば，本件発明は，半導体集積回路装置及びその
製造方法のうちでも，特にシステムＬＳＩにおける技術に関するもので
あることが認められ，本件発明が，システムＬＳＩではない半導体集積
回路装置であるＤＲＡＭの技術に関するものであることは認められない。
(イ) 【従来の技術】の記載
5 本件明細書の段落【０００３】には，
「また，ＤＲＡＭ，ＳＲＡＭ（Ｓ
ｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）又はＲＯＭ
（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等のメモリー回路の１個の半導体
チップへの搭載率（チップ全体の面積に対するメモリー回路の面積の比
率：以下，占有面積率と称することもある）が用途又は仕様により異な
10 るシステムＬＳＩをはじめとする半導体集積回路装置の製造工程におい
ては，」と記載されている。上記記載の文言によれば，ＤＲＡＭ，ＳＲＡ
Ｍ又はＲＯＭ等のメモリー回路の１個の半導体チップへの搭載率が異な
る半導体集積回路装置の製造工程が取り上げられているものと認められ，
ここでいう半導体集積回路装置は，ＤＲＡＭ等のメモリー回路が搭載さ
15 れたシステムＬＳＩ等を指すものと認められ，ＤＲＡＭ等のメモリー回
路それ自体であるとは認められない。
本件明細書の段落【０００４】ないし【０００７】においては，従来
の技術として，マスクパターンを用いて被加工膜に対してエッチングを
行うことにより得られるパターン（加工パターン）の形状又は寸法が，
20 マスクパターンレイアウトによって変化するという，必ずしもシステム
ＬＳＩに特有とは言い切れない半導体プロセス全般に関する問題につい
ての記述がされている。しかし，上記記載の前の段落【０００３】には，
「システムＬＳＩをはじめとする半導体集積回路装置の製造工程におい
ては，ユニット回路が単に繰り返し配列されているだけではなく様々な
25 レイアウトが施されたマスクパターンの加工が求められている。と記載
」
されており，段落【０００４】ないし【０００７】は，この記載を受け
たものであり，前記(ア)のとおり，本件発明がシステムＬＳＩにおける
技術であることも考慮すると，段落【０００４】ないし【０００７】は，
ＤＲＡＭ等のメモリー回路それ自体とは異なるシステムＬＳＩの問題点
として，マスクパターンに関する問題点を記載したものであると認めら
5 れる。
さらに，段落【０００８】には，システムＬＳＩの製造における加工
について記載されている。
(ウ) 【発明が解決しようとする課題】の記載
段落【０００９】には，
「しかしながら，ＬＳＩの微細化の進展に伴っ
10 て，具体的には，集積回路パターン寸法が０．２５μｍ以下，特に０．
１５μｍ以下という微細化の進展に伴って，より高精度な寸法制御が求
められるようになってきたため，マスクパターンレイアウトの違いに起
因して生じる寸法ばらつきが無視できなくなりつつある。と記載されて
」
おり，ＬＳＩの微細化に伴う集積回路パターンの微細化により課題が生
15 じることが記載されている。
段落【００１０】【００１１】及び【図８】には，システムＬＳＩで
，
あるＤＲＡＭ搭載品種及びＤＲＡＭ非搭載品種について，レジストパタ
ーンをマスクとしてドライエッチングによりゲート電極を形成した場合
におけるＣＤロスを対比した説明がされている。
20 段落【０００９】ないし【００１１】は，システムＬＳＩについて記
載されており，段落【００１２】は，
「すなわち，従来の半導体集積回路
装置の製造方法においては，同一のゲート電極加工プロセスを採用した
としても，品種の違いに伴うマスクパターンレイアウトの違いによって，
ゲート電極寸法がばらついてしまう。言い換えると，ゲート電極寸法に
25 品種依存性が発生してしまう。その結果，特定のマスクを用いて製造さ
れる半導体集積回路装置の特定の品種において，ＭＯＳ型トランジスタ
の特性が設計仕様からずれてしまい，動作マージンが狭くなってしまう
という問題が生じる。このような問題は設計ルールが０．１８μｍ以下
になると特に無視できなくなる。」であり，段落【０００９】ないし【０
０１１】を受けて，
「すなわち」と述べていることから，システムＬＳＩ
5 の課題を述べたものと認められ，段落【００１２】の「半導体集積回路
装置」はシステムＬＳＩを指すものと認められる。また，段落【００１
３】は「前記に鑑み，本発明は，ＭＯＳ型トランジスタのゲート電極・
配線又はメタル配線等のライン状パターンを形成するときに，マスクパ
ターンレイアウトの違いに起因して寸法ばらつきが生じることを防止す
10 ることを目的とする。」であり，
「前記に鑑み」として，段落【００１２】
までの記載を受けて本件発明の目的を記載したものであるから，システ
ムＬＳＩについて，ゲート電極・配線又はメタル配線等のライン状パタ
ーンの寸法ばらつきを防止することを目的とする旨を記載したものと認
められる。
15 (エ) 【課題を解決するための手段】の記載
前記(ウ)のとおり，
【発明が解決しようとする課題】においては，本件
発明の課題及び目的がシステムＬＳＩにおけるものであることが示され
ており，
【課題を解決するための手段】の記載は，このような本件発明の
課題を前提として記載されたものであるから，システムＬＳＩにおける
20 課題を解決する手段を記載したものであると認められる。
本件明細書の段落【００１５】【００１９】【００２０】及び【図９】
， ，
には，ＤＲＡＭ等のメモリー回路が搭載された半導体集積回路装置を示
す記載，又はその存在を前提とする記載がされている。
控訴人は，段落【００２２】及び【００２３】の記載において，課題
25 解決手段は，システムＬＳＩに特有のものとは何ら限定されていないと
主張する。しかし，段落【００１０】には，
「ＤＲＡＭが搭載された半導
体集積回路装置（以下，ＤＲＡＭ搭載品種と称する），及びＤＲＡＭが搭
載されていない半導体集積回路装置（以下，ＤＲＡＭ非搭載品種と称す
る）」と記載されており，本件明細書において，「品種」とは，ＤＲＡＭ
が異なる搭載率で搭載されており又は搭載されていないシステムＬＳＩ
5 の種類をいうものと認められ，これは，
【課題を解決するための手段】の
項の段落【００１９】に「図９は，ＤＲＡＭ非搭載品種を含む様々なＤ
ＲＡＭ占有面積率を有する品種における，単位面積当たりのゲート電極
周縁長（ゲート電極の周縁部の長さ）とＤＲＡＭ占有面積率との関係を
示している。」と記載されていることからも裏付けられる。そして，段落
10 【００２０】には，
「図９に示すように，ＤＲＡＭ占有面積率が増加する
に従って，単位面積当たりのゲート電極周縁長が増大する。 と記載され，
」
段落【００２１】には，
「また，図１０は，様々な品種における，単位面
積当たりのゲート電極周縁長とＣＤロスとの関係を示している。 と記載
」
されており，段落【００２２】は，
「図１０に示すように」という文言か
15 ら始まり，図１０に基づく説明をするものであるから，システムＬＳＩ
について述べるものと認められ，システムＬＳＩとは別の，システムＬ
ＳＩに搭載されたＤＲＡＭ自体について述べるものとは認められない。
また，段落【００２３】は，
「そして，本願発明者らは，単位面積当たり
のゲート電極周縁長が大きくなるに従ってＣＤロスが負の値から正の値
20 に単調に変化していくこと（図１０参照）に着目して，品種によらず単
位面積当たりのゲート電極周縁長を所定の範囲に設定するか，又は，単
位面積当たりのゲート電極周縁長の品種毎の違いに応じてプロセス条件
を調整することによって，マスクパターンレイアウトの違いに起因して
寸法ばらつきが生じる事態を防止できることを見いだした。 であり，
」 段
25 落【００２２】までの記載に続けて，図１０を参照し，品種の存在を前
提とし，課題を解決するための手段として，品種によらず単位面積当た
りのゲート電極周縁長を設定すること，又は同周縁長の品種毎の違いに
応じてプロセス条件を調整することを示すものであるから，システムＬ
ＳＩについて課題の解決手段を示すものと認められる。
したがって，控訴人の上記主張は採用することができない。
5 (オ) 実施例の記載
本件発明の第１，第２の実施形態は，単位面積当たりのゲート電極周
縁長の品種毎の違いに起因してゲート電極エッチングで生じるＣＤロス
のばらつきを，寸法測定又はレチクル製造等に伴う誤差範囲である０～
０．００３μｍに抑制するために，単位面積当たりのゲート電極周縁長
10 の品種毎の違いを５００ｍｍ／ｍｍ²程度の範囲に抑える必要があると
ころ，具体的には，単位面積当たりのゲート電極周縁長が最大となるＤ
ＲＡＭ（２５００ｍｍ／ｍｍ²程度）を基準として規格範囲（ＤＲＡＭ占
有面積率が８０％である場合に相当する２０００ｍｍ／ｍｍ²を単位面
積当たりのゲート電極周縁長の規格範囲の上限とし，１６００～２００
15 ０ｍｍ／ｍｍ²を単位面積当たりのゲート電極周縁長の範囲）を設定する
ものである（段落【００５７】～【００５９】【００７０】。
， ）
ＤＲＡＭについては，単位面積当たりのゲート電極周縁長が，上記規
格範囲の上限値以上となっているから，ＣＤロスのばらつきを抑制する
ためのダミーゲートを挿入する必要性はない。また，上記の２５００ｍ
20 ｍ／ｍｍ²程度という単位面積当たりのゲート電極周縁長の値が，ＤＲＡ
Ｍにおいて，周辺回路等を除いたメモリセルアレイ領域のみで算出され
た値であると解すべき根拠もない。
したがって，第１，第２の実施形態は，システムＬＳＩについてのも
のであり，本件発明がシステムＬＳＩに係るものであることに合致する。
25 そして，本件明細書には，ＤＲＡＭのようなメモリ自体を「半導体集積
回路装置」とする実施形態の記載はない。
(カ) 【発明の効果】の記載
段落【０１３２】には，発明の効果について「本発明によると，半導
体集積回路装置の品種によりマスクパターンレイアウトが大きく異なる
場合にも，マスクパターンレイアウトの違いに起因してライン状パター
5 ンに寸法ばらつきが生じることを防止できる。従って，ＤＲＡＭ等の搭
載率が用途又は仕様により異なるシステムＬＳＩにおいても，ゲート電
極又はメタル配線等の加工寸法をマスクパターンレイアウトと無関係に
一定にできるので，動作マージンのバラツキが解消された半導体集積回
路装置を実現できる。」と記載されている。前記(エ)のとおり，本件明細
10 書において，
「品種」とは，ＤＲＡＭが異なる搭載率で搭載されており又
は搭載されていないシステムＬＳＩの種類をいうものと認められ，段落
【０１３２】には，ＤＲＡＭ等の搭載率が用途又は仕様により異なるシ
ステムＬＳＩについての効果が記載されているものと認められる。
イ 控訴人の主張ア(ｲ)（本件発明の課題解決原理に基づく検討について）に
15 つき
本件発明の技術的意義（前記１⑵）に鑑みれば，本件明細書に開示され
た発明は，半導体チップ上の領域ごとのゲート電極周縁長の合計が異なる
半導体集積回路装置（具体的にはシステムＬＳＩ）において，このような
領域ごとのゲート電極周縁長の合計のばらつきが，従来知られていたマイ
20 クロローディング効果による局所的なパターン寸法の変動などとは異な
り，半導体チップ全体にわたるＣＤロスに許容できないほどの変動をもた
らすという，本件特許の出願時においては新規な課題を見い出し，これを，
ダミーパターンを挿入してゲート電極周縁長のばらつきを抑えることに
より解決したものである。したがって，本件発明の課題とその解決原理に
25 照らすと，本件発明の「半導体集積回路装置」は，システムＬＳＩを意味
するものと解される。
本件特許の出願時に既に慣用されていたＤＲＡＭにおいて，メモリセル
アレイを構成するビットラインやワードラインが，ＤＲＡＭにおける他の
回路と比較して周縁長が密な回路パターンであり，メモリセルアレイ領域
とそれ以外の回路領域とではゲート電極周縁長の合計がばらつくという
5 技術常識があったとしても，それが，ＤＲＡＭを構成する半導体チップ全
体にわたるＣＤロスに許容できないほどの変動をもたらすものであるこ
とは，本件明細書に何ら言及されておらず，また，上記の新規な課題が，
システムＬＳＩ中の一部の領域にすぎないＤＲＡＭ単体においても同様
に生じるものであると認めるに足りる証拠はない。
10 そうすると，本件発明の課題とその解決原理に照らして，本件発明の「半
導体集積回路装置」は，システムＬＳＩを意味するものと解され，ＤＲＡ
Ｍを含むと解することはできない。
ウ 控訴人の主張ア(ｳ)（審査経過に基づく検討について）につき
控訴人は，審査経過に関し，第１回目及び第２回目の拒絶理由通知につ
15 いて，審査官は，本件特許の発明がシステムＬＳＩの発明であるとは認識
しておらず，また，出願人の意見書においても，本願発明と引用発明の相
違点について，本願発明はシステムＬＳＩであるのに対して引用発明はシ
ステムＬＳＩではないという説明はしていないと主張する。
しかし，そもそも特許発明の技術的範囲の画定は，特許請求の範囲の記
20 載に基づいて定められるが，特許請求の範囲に記載された用語の意義の解
釈は明細書及び図面を考慮して行われるのであって（特許法７０条１項及
び２項参照） 特許出願の審査過程において，
， 審査官がその特許発明をどの
ように理解していたかということは，裁判所の特許発明の技術的範囲の画
定の判断を拘束するものではない。
25 また，出願人は，第１回目の拒絶理由通知に対する意見書（平成１５年
１１月２８日提出，乙２）において，特許法２９条１項３号及び同条２項
の規定に該当しない理由として，
「言い換えると，ダミーパターンを挿入す
ることによって，異なるマスクパターンレイアウト間でパターンの粗密の
程度を小さくします。このため，ライン状パターンに品種に依存した寸法
変動が生じることを防止できるので，ＤＲＡＭ等の搭載率が用途又は仕様
5 により異なるシステムＬＳＩにおいても，ゲート電極又はメタル配線等の
加工寸法をマスクパターンレイアウトと無関係に一定にできます。従って，
請求項４の発明によると，動作マージンのバラツキが解消された半導体集
積回路装置を実現できるという格別の効果が得られます。（乙２〔２～３
」
頁〕）と記載し，第２回目の拒絶理由通知に対する意見書（平成１６年３月
10 ２５日提出，乙４）において，特許法２９条２項の規定に該当しない理由
として，
「言い換えると，ダミーパターンを挿入することによって，異なる
マスクパターンレイアウト間でパターンの粗密の程度を小さくします。こ
のため，本願明細書の段落番号［０１３２］に記載されておりますように，
『半導体集積回路装置の品種によりマスクパターンレイアウトが大きく
15 異なる場合にも，マスクパターンレイアウトの違いに起因してライン状パ
ターンに寸法ばらつきが生じることを防止できる。従って，ＤＲＡＭ等の
搭載率が用途又は仕様により異なるシステムＬＳＩにおいても，ゲート電
極又はメタル配線等の加工寸法をマスクパターンレイアウトと無関係に
一定にできるので，動作マージンのバラツキが解消された半導体集積回路
20 装置を実現できる』という格別の効果・ ・が得られます。
・ 」
（乙４〔４頁〕）
と記載し，いずれの意見書においても，本願発明がシステムＬＳＩに用い
られて効果を生ずることを明確に述べており，このような段階を踏まえて
本件特許が登録されたものである。
したがって，仮に，審査官が，拒絶理由通知を発出する際に，特許請求
25 の範囲に記載された発明の要旨認定において，
「半導体集積回路装置」を，
その一般的な字義どおりに，ＤＲＡＭを含む半導体集積回路装置全般と解
釈しており，また，出願人の意見書において，本願発明と引用発明の相違
点として，本願発明はシステムＬＳＩであるのに対して引用発明はシステ
ムＬＳＩではないことが明示されていなかったとしても，それに基づいて，
本件発明の「半導体集積回路装置」にシステムＬＳＩではないＤＲＡＭ自
5 体が含まれるということはできない。
⑶ そうすると，本件発明における「半導体集積回路装置」
（構成要件１Ａ，１
Ｅ，５Ｂ，５Ｅ等）という語は，システムＬＳＩを意味するものとして用い
られており，ＤＲＡＭはこれに含まれないというべきであり，ＤＲＡＭであ
ることに争いのない被控訴人製品（前記第２，２による引用のうちの原判決
10 「事実及び理由」第２，２⑽（原判決８頁２０～２３行目））は，本件発明１
の構成要件１Ａ，１Ｅ，本件発明５の構成要件５Ｂ，５Ｅをいずれも充足せ
ず，本件発明１及び本件発明５の技術的範囲のいずれにも属さないものと認
められる。
控訴人は種々主張するが，その主張は，いずれも採用することができない。
15 ３ 本件特許権侵害の成否
以上によれば，被控訴人製品は，本件発明１及び本件発明５の技術的範囲の
いずれにも属さず，また，被控訴人製品は，本件発明１の構成を含む本件発明
２及び本件発明３，並びに本件発明５の構成を含む本件発明６，本件発明７及
び本件発明８の技術的範囲のいずれにも属さないものと認められる。
20 したがって，被控訴人による本件特許権の侵害は認められず，その余の点に
ついて判断するまでもなく，控訴人の請求は理由がない。
４ 結論
よって，控訴人の請求をいずれも棄却した原判決は相当であり，本件控訴は
理由がないから棄却することとし，主文のとおり判決する。
25 知的財産高等裁判所第３部
裁判長裁判官
東 海 林 保
裁判官
上 田 卓 哉
裁判官
中 平 健
（別紙省略）