平成17(ワ)8874等不当利得返還請求事件

平成１７年(ワ)第８８７４号 不当利得返還請求事件
平成１７年(ワ)第１５８４１号 不当利得返還請求事件
口頭弁論終結日 平成１８年５月２６日
判 決
原 告 松下電器産業株式会社
訴訟代理人弁護士 牧野利秋
同 鈴木修
同 下田憲雅
同 弓削田博
同 磯田直也
補佐人弁理士 住吉勝彦
被 告 ビシェイジャパン株式会社
(以下「被告ビシェイジャパン」という。)
被 告 株式会社トーメンエレクトロニクス
(以下「被告トーメンエレクトロニクス」という。)
被 告 菱電商事株式会社
(以下「被告菱電商事」という。)
被告ら訴訟代理人弁護士 片山英二
同 長沢幸男
同 北原潤一
同 寺尾鮎子
同 岡本尚美
被告ら訴訟代理人弁理士 萩原誠
主 文
１ 原告の請求をいずれも棄却する。
２ 訴訟費用は原告の負担とする。
事 実 及 び 理 由
第１ 請求
１ 被告ビシェイジャパン及び被告トーメンエレクトロニクスは，原告に対し，
連帯して，６億５０００万円及びこれに対する平成１７年１２月２８日から支払済
みまで年５分の割合による金員を支払え。
２ 被告ビシェイジャパン及び被告菱電商事は，原告に対し，連帯して，２億８
５００万円及び平成１７年１２月２８日から支払済みまで年５分の割合による金員
を支払え。
３ 被告ビシェイジャパンは，原告に対し，６５００万円及びこれに対する平成
１７年１２月２８日から支払済みまで年５分の割合による金員を支払え。
第２ 事案の概要
本件は，被告らによる被告商品の販売等が原告の有していた特許権を侵害したと
して，原告が被告らに対し，その不当利得の返還を求めたのに対し，被告らが，構
成要件の非充足，特許権の無効等を主張して争った事案である。
１ 前提事実
(1) 当事者
ア 原告は，電子機器，電子部品等の製造及び販売を業とする株式会社である。
原告は，平成１３年４月４日，松下電子工業株式会社を吸収合併し，後記本件特
許権及び不当利得返還請求権を含む本件特許権に関する一切の権利を承継取得した。
イ 被告ビシェイジャパンは，半導体製品等に関連する技術サービスに関する
業務及び販売促進に関する業務の受託等を目的とする株式会社である。
シンガポール法人Vishay Intertechnology Asia Pte Ltd (以下「ビシェイアジ
ア社」という。)は，米国法人Siliconix Incorporated (以下「シリコニクス社」
という。)が日本国外において製造，販売するトランジスタ等の電子部品等を日本
向けに輸出している。
被告ビシェイジャパンは，ビシェイアジア社の子会社である。
ウ 被告トーメンエレクトロニクス及び被告菱電商事(以下，両社を「被告商社
ら」という。)は，いずれも，半導体，電子部品等の日本国内への輸入及び販売等
を業とする株式会社である。
(争いのない事実，弁論の全趣旨)
(2) 本件特許権
ア 松下電子工業株式会社は，以下の特許権を取得した(以下，この特許権を
｢本件特許権｣と，その発明を｢本件特許発明｣といい，別紙特許公報掲載の明細書及
び図面を｢本件特許明細書｣という。)。
特許番号 第１７６１９４５号
発明の名称 縦型構造電界効果トランジスタ
出願日 昭和５７年７月５日
登録日 平成５年５月２８日
存続期間満了 平成１４年７月５日
特許請求の範囲
(１００)面を有するシリコン基板の表面に，長手方向が＜１１０＞方向と４５°
の角度をなす矩形状の凹部が形成され，前記矩形状の凹部の側面をなす(０１０)ま
たは(００１)面をチャンネルとして用いる縦型構造電界効果トランジスタ。
イ 構成要件の分説
本件特許発明を構成要件に分説すると，以下のとおりである(以下，各構成要件
を｢構成要件Ａ｣のように表記する。)。
Ａ (１００)面を有するシリコン基板の
Ｂ１ 表面に，長手方向が＜１１０＞方向と４５°の角度をなす
Ｂ２ 矩形状の凹部が形成され，
Ｃ１ 前記矩形状の凹部の側面をなす(０１０)または(００１)面を
Ｃ２ チャンネルとして用いる
Ｄ 縦型構造電界効果トランジスタ。
(以上，争いのない事実)
(3) 被告商品
ア シリコニクス社は，日本国外で，別紙被告商品目録記載の商品(以下，同目
録「第１ 商品番号」(1)ないし(150)記載の商品を併せて「被告商品」という。)
を製造していた。
イ 被告商品の基板の構造は，同目録第２の「１ 対象商品」で例示されてい
る商品(1)ないし(5)の基板構造(同目録第３の各対象商品の「(９)対象商品の基板
構造を説明する図面」のとおり)のいずれかに該当する。
ウ 被告商品の構成は，いずれも次のとおりである。
ａ シリコン元素からなる基板を有し，その基板の表面は(１００)面であり，
ｂ１ 前記シリコン基板表面に形成されている凹部の長手方向は［００１］方
向または［０１０］方向をなし，
ｂ２ 凹部の断面の形状は，開口部から下部にかけて側面が約１度から５度内
側に傾斜し，凹部の下部は丸みを帯びており，
ｃ１ 前記凹部の側面は(０１０)面または(００１)面から約１度から５度傾斜
し，
ｃ２ 同側面はトランジスタのチャンネルとしての機能を有する，
ｄ 縦型構造電界効果トランジスタ。
(以上，争いのない事実)
(4) 被告商品の構成要件充足性
被告商品の構成ａは本件特許発明の構成要件Ａを，構成ｂ１は構成要件Ｂ１を，
構成ｃ２は構成要件Ｃ２を，構成ｄは構成要件Ｄを，それぞれ充足する。
(争いのない事実)
(5) 被告商品が日本国内に輸入される際の取引態様
ア 被告商品を日本に向けて輸出していたのは，平成８年１月１日から平成１
１年までは，シンガポール法人Vishay Asia Pte Ltd (同社の平成５年以前の商号
は「Siliconix Asia Pacific Pte Ltd」であり，同年から平成１０年までの商号は
「Temic(S) Pte Ltd」であった。)であり，平成１１年から平成１４年７月５日ま
では，ビシェイアジア社(以下，併せて「ビシェイアジア社ら」という。)であった。
イ 被告トーメンエレクトロニクスは，平成８年１月１日から平成１４年７月
５日までの間，被告商品のうち，別紙輸入商品一覧表の「トーメン」欄に「○」と
記載された商品を輸入した。
ウ 被告菱電商事は，平成１０年１月１日から平成１４年７月５日までの間，
被告商品のうち，別紙輸入商品一覧表の「菱電」欄に「○」と記載された商品を輸
入した。
(以上，争いのない事実)
２ 争点
(1) 構成要件充足性
(2) 本件特許権は無効か
(3) 被告ビシェイジャパンの行為
(4) 被告商社らの行為
(5) 原告の損失及び被告らの利得
３ 争点に関する当事者の主張
(1) 構成要件充足性
ア 原告の主張
(ｱ) 構成要件Ｂ２，Ｃ１の「矩形状の凹部」の意義
ａ まとめ
構成要件Ｂ２，Ｃ１の「矩形状」は，以下の理由から，凹部の断面形状が完全に
垂直で下部の２つの角が直角をなす厳密な意味での長方形に限られず，側面が垂直
線から１０°又はそれよりも緩い角度の傾斜を有しているものを包含し，かつ下部
の２つの角が丸い形状であるものを包含する概念である。
したがって，被告商品の構成ｂ２は，本件特許発明の構成要件Ｂ２を充足する。
ｂ 当業者の認識，理解
(a) 本件特許発明は，縦型電界効果トランジスタ(縦型ＭＯＳＦＥＴ)に関す
るものであり，また，本件特許明細書には，シリコン基板上に設けられる溝は，反
応性イオン・エッチング法や反応性イオン・ビーム・エッチング法によってシリコ
ン基板上に形成されることが記載されている（本件特許明細書２欄２１行～２４
行）。
したがって，本件特許請求の範囲の解釈は，電界効果トランジスタ及びシリコン
基板にエッチングにより溝を形成する当業者の認識，理解に基づいてされなければ
ならない。
(b) 本件特許発明が属する技術分野では，シリコン基板の表面に設けられる
凹部の長手方向の断面形状を表現するに当たって，下部の両角が直角でなく，また
溝の側面が１０°程度の傾きを有していても，断面側面が開口部からある程度の長
さほぼ垂直下方に伸びているものにつき，模式図面では断面の側面が垂直下方に伸
び，下部が直角で構成される図面が用いられ，その形状について「rectangular gr
ooving」(長方形の溝) ，「rectangular trenches」(長方形の溝)，「垂直な壁面を
有する凹所」などの表現が用いられている(甲９～１３，６４，６５，８７，乙７)。
(c) 反応性イオン・エッチング法によりエッチングを行う場合，反応性イオ
ンには，シリコン基板に対して垂直に入射するものに加え，斜めに入射するものが
あり(甲８の１０５頁２行～９行)，シリコン基板に設けられる凹部の側壁にえぐれ
が生じるとともに，凹部の断面形状の下部はＵ字型になるなど，厳密な意味での長
方形にならないのが一般的である。
(d) 本件特許発明は，Ｖ字形断面の溝の「＼」面及び「／」面をチャンネル
として使用する従来技術に対し，(１００)面を有するシリコン基板に対し(０１０)
面又は(００１)面をチャンネルとして使用するというのであるから，当業者にとっ
て，チャンネルとして使用しない溝の底部の形状は関係ない。
また，当業者にとって，従来技術であるＶ字型断面の溝の「＼」面及び「／」面
は，特定の結晶面に対してほとんどエッチングが進まない「異方性ウェットエッチ
ング」を用いて形成され，基板表面の(１００)面から垂直下部方向に伸びる面｛０
１１｝面から高い精度で３５．３°内側に傾斜していることは技術常識である。し
たがって，当業者は，反応性イオン・エッチング法等を用いて形成される「矩形
状」の凹部の断面側面の意味を，従来技術のＶ字型断面形状の溝の側面が形成する
３５．３°という角度を有するチャンネル面との対比で理解する。
ｃ 日本語としての通常の意味
「矩形状」の「矩形」とは長方形を意味し，「ある形」プラス「状」という表現
は，「厳密にはある形状ではないが，ある形のような，ある形状に類する形」を意
味する一般的慣用表現であるから ，「矩形状」とは，厳密な意味での長方形と，長
方形のような形状であるものの両方を意味する。
(ｲ) 構成要件Ｃ１の「(０１０)または(００１)面」の意義
構成要件Ｃ１の「(０１０)または(００１)面」は，構成要件Ｂ２，Ｃ１の「矩形
状の凹部」の側面を意味するところ，上記(ｱ)のとおり ，「矩形状の凹部」の側面
は，表面である(１００)面から厳密に垂直下部に伸びておらず，若干の傾きが存在
するものを含むから，垂直面より若干の傾きを有していている側面であっても，
「(０１０)または(００１)面」に含まれる。
したがって，被告商品の構成ｃ１は，本件特許発明の構成要件Ｃ１を充足する。
(ｳ) 均等による侵害
仮に被告商品の「凹部の下部は丸みを帯びて」いる形状が「矩形状の凹部」に該
当しないとしても，被告商品の構成ｂ２は，均等により，構成要件Ｂ２を充足する。
ａ 発明の本質的部分
本件特許発明は，シリコン基板の表面に設けられた矩形状の凹部の側面をなす
(０１０)面又は(００１)面をチャンネルとして使用することにより，パワーＭＯＳ
ＦＥＴのオン抵抗を小さくすることができるという顕著な作用効果を奏するもので
あって ，「(０１０)または(００１)面をチャンネルとして用いる」構成が，本件特
許発明の本質的部分である。
したがって，凹部の断面下部の形状は，本件特許発明の本質的部分ではない。
ｂ 置換可能性
本件特許発明においてパワーＭＯＳＦＥＴのオン抵抗を小さくするという顕著な
作用効果をもたらすのは，(０１０)面又は(００１)面をチャンネルとして使用する
ことによるものであり，チャンネルとして使用しない凹部断面下部の形状は作用効
果に何ら影響しない。
したがって，本件特許発明における矩形状の凹部の断面下部を，「直角である形
状」から「丸みを帯びている形状」に置き換えても，本件特許発明の目的である顕
著な作用効果は同様に実現される。
ｃ 置換容易性
チャンネルとして使用しない凹部の断面下部の形状は意味を有さないため，シリ
コン基板上に設けられた凹部の断面下部の形状が丸みを帯びているＭＯＳＦＥＴの
チャンネルのオン抵抗が，従来技術である溝の「＼」面及び「／」面をチャンネル
として使用する「Ｖ」字溝のＭＯＳＦＥＴと比較して低いことは，被告らによる侵
害行為時までに周知となっていた。
したがって，本件特許発明における矩形状の凹部の断面下部形状を「直角である
形状」から「丸みを帯びている形状」に置き換えることは，当業者であれば容易に
想到することができた。
ｄ 容易推考性
後記被告らの主張(ｳ)ｄは否認する。
イ 被告らの主張
(ｱ) 構成要件Ｂ２，Ｃ１の「矩形状の凹部」の意義
ａ 原告の主張(ｱ)ａ(まとめ)は否認する。
ｂ(a) 原告の主張(ｱ)ｂ(当業者の認識，理解)(a)は明らかに争わない。
(b) 同ｂ(b)は否認する。
本件特許権の出願時以前に頒布された刊行物である特開昭５５－１４８４３８号
公報(乙７。以下「刊行物１」という。)においても，側面が若干傾斜している形状
を「実質的にＵ形の… 」（５頁右上欄１４行）と表現したり，簡略図面において長
方形として描いているのであって（第２図～第４図，第８図～第１２図 ），このよ
うな形状が「矩形状」と表現されり，その側面がミラー指数によって表現された例
はない。
(c) 同ｂ(c)は明らかに争わない。
(d) 同ｂ(d)は否認する。
従来のＶ字型の溝の側面の角度が高い精度で３５．３°傾斜していることが技術
常識であるならば，本件特許明細書の「…シリコン・エッチングは第２図ｂ…に示
すように，(１００)表面に対して垂直にエッチングを行う。この時，直方体にエッ
チングされた側面は，第２図ｂに示すようにそれぞれ(０１０)，(００１)面となり，
(１００)面と等価な面である 。」(２欄１５行～２１行) ，「次に，先に述べたよう
にシリコン基板を表面に対して垂直に，かつｐ形層３を貫通するまでエッチングす
る(第３図ｂ参照)。この時，エッチング部の底面は(１００)面で側面は，(０１０)
と(００１)面である 。」(３欄１４行～１８行)との記載，並びに断面形状が文字ど
おりの長方形に描かれた第２図ｂ，第３図ｂに接した当業者は，上記記載のみをサ
ポートとする特許請求の範囲の「矩形状」の意義について ，「高い精度で(１００)
面に対して垂直」と理解する。
ｃ 同ｃ(日本語としての通常の意味)は否認する。
「矩形」は長方形を意味し，「～状」とは「～という形・状態」を意味するから，
「矩形状の凹部」とは ，「凹部が長方形という形状をしていること」を意味する。
(ｲ) 構成要件Ｃ１の「(０１０)または(００１)面」の意義
同(ｲ)は否認する。
(ｳ) 均等による侵害
ａ 同(ｳ)ａ(発明の本質的部分)は否認する。
ｂ 同(ｳ)ｂ(置換可能性)は否認する。
本件特許発明に原告主張の顕著な作用効果が存在することは，何ら証明されてい
ないし，チャンネルとして使用しない凹部の断面下部の形状がオン抵抗に影響しな
いことも，証明されていない。
ｃ 同(ｳ)ｃ(置換容易性)は否認する。
ｄ 被告商品は，後記(2)ア(ｳ)のとおり，本件特許権の出願時における公知技
術と周知の知見に基づいて，容易に想到することができた。
(2) 本件特許権は無効か
ア 被告らの主張
(ｱ) 旧特許法３６条５項違反
ａ(a) 原告は，本件特許発明の構成要件Ｂ２にいう「矩形状の凹部」には，
被告商品のように，凹部の断面形状が①側面が垂直線から１０°又はそれよりも緩
い角度の傾斜を有しており，②断面下部の２つの角が丸い形状であるものを包含す
る旨主張する。
(b) そうであれば，本件特許明細書の特許請求の範囲の記載は，上記凹部の
側面が何度まで傾斜するものが「矩形状の凹部」に該当するのかについて，外延が
不明確であり，本件特許明細書の他の部分にもこれを明確にする記載はないから，
結局，本件特許発明の技術的範囲は不明確である。
したがって，本件特許明細書の特許請求の範囲の記載は，昭和６０年法律第４１
号による改正前の特許法(以下「旧特許法」という。)３６条５項(「…特許請求の
範囲には，発明の詳細な説明に記載した発明の構成に欠くことができない事項のみ
を記載しなければならない…」)に違反する。
ｂ(a) 本件特許明細書には，従来技術の課題について，第１図に示される従
来例の縦型構造ＭＯＳＦＥＴでは，チャンネル面として(１１１)面を使用するため
電子移動度が小さく，チャンネル抵抗が増大し，オン抵抗が大きくなるとの問題点
があったと記載されるとともに，本件特許発明の特徴について ，「縦型ＭＯＳＦＥ
Ｔにおいて表面準位密度が小さく，電子移動度の大きな(１００)面と，等価な面を
用いる新しい構造を提供するものである 。」(１欄２４行～２７行)，すなわち，
「(１００)面を有するシリコン基板の表面に，長手方向が＜１１０＞方向と４５°
の角度をなす矩形状の凹部が形成され，前記矩形状の凹部の側面をなす(０１０)面
または(００１)面をチャンネルとして用いるものである 。」(２欄１行～５行)とさ
れ，さらに，本件特許発明の効果について ，「パワーＭＯＳＦＥＴのオン抵抗をさ
らに小さくすることができる効果がある 。」(２欄６行，７行)と記載されている。
しかし，ＭＯＳＦＥＴには，電子をキャリアとするｎ型とホール（正孔）をキャ
リアとするｐ型の２種類があるところ，ｐ型ＭＯＳＦＥＴの場合，キャリア移動度
(ホール移動度)は{１００}面よりも{１１０}面や{１１１}面の方が大きいから，上
記記載は当てはまらない。
(b) したがって，ｐ型ＭＯＳＦＥＴの場合，本件特許発明の構成によって本
件特許明細書に記載された効果が達成されないから，本件特許明細書の特許請求の
範囲の記載は，旧特許法３６条５項に違反する。
(ｲ) 旧特許法３６条４項違反
ａ 構成要件Ｂ２にいう「矩形状の凹部」は，少なくとも文字どおりの「長方
形の凹部」を含むところ，文字どおりの長方形の凹部を形成することは，実際には
不可能か，極めて困難である。しかも，本件特許明細書には，矩形状の凹部を形成
する手段としての反応性イオン・エッチング法等の条件設定について何ら記載され
ていない。
したがって，本件特許明細書の特許請求の範囲に含まれる実施態様のうち，文字
どおりの矩形状の凹部を有する構成については，本件特許出願時における当業者が，
本件特許明細書の記載に基づいて容易に実施することができない。
よって，本件特許明細書の発明の詳細な説明には，当業者が本件特許発明を容易
に実施することができる程度に，その発明の目的，構成及び効果が記載されている
とはいえず，旧特許法３６条４項に違反する。
ｂ 上記(ｱ)ｂのとおり，ｐ型ＭＯＳＦＥＴについて，本件特許明細書の記載
に基づき，同明細書記載の効果を奏するものを製造することは不可能であるから，
本件特許明細書の記載は，旧特許法３６条４項に違反する。
(ｳ) 特許法２９条２項違反
ａ 刊行物１
本件特許権の出願時以前に頒布された刊行物１(乙７)には，次の記載がある(下
線部は被告らが付した。)。
(a) 米国特許第３９７５２２１号の明細書はＶ形の溝を用いたＶＭＯＳＦＥ
Ｔについて記載しており，このトランジスタは表面拡散されたドレイン領域及び共
通基板に於けるソース領域を有している。…米国特許第３４１２２９７号，第４０
０３１２６号，第４０８４１７５号，及び第４１１６７２０号の明細書；１９７７
ＩＥＥＥ International Solid-State Circuits Conference, Digest of Techn
ical Papers，第７４頁，第７５頁及び第２３９頁に於けるT. J. Rodgersによる”
VMOS Memory Technology”と題する論文；並びに…は，ＶＭＯＳＦＥＴ構造体の変
形及びその様な構造体の製造方法について記載している。
Ｖ形溝はシリコンの異方性食刻によって形成される。その方向性を示す食刻は，
シリコンの＜１００＞面を＜１１１＞面よりも相当に速い速度で食刻して，鋭いの
み形のＶ形溝の形状寸法を生ぜしめる。上記のRodgersによる論文は，ＶＭＯＳセ
ルの記憶ノードが埋込まれたＮ＋型拡散領域である，ＶＭＯＳランダム・アクセス
記憶セルについて記載している。…各セルに於て，Ｖ形溝が埋込まれたＮ＋型記憶
ノードの上部に食刻されている。Ｖ形溝の４つのすべての側壁が読取又は書込動作
中に導通する。その結果，チャンネル幅とチャンネル長との比が極めて大きくなり，
又はＶＭＯＳ素子のターン・オン・インピーダンスが極めて小さくなる。(２頁右
上欄下から３行～３頁左上欄１行)
(b) 本発明による方法に従って，複数の垂直な又は垂直線から僅かに傾斜し
たＵ形溝を有する，相互に誘電体分離されたＭＯＳＦＥＴの高密度のマトリックス
が達成される。(３頁左上欄下から５行～２行)
(c) 相互に誘電体分離された高密度のＭＯＳＦＥＴ素子のマトリックスを形
成するための本発明による方法は反応性イオン食刻技術を用いている。反応性イオ
ン食刻技術は，ＶＭＯＳの製造方法に於て用いられている異方性食刻よりも相当に
有利である。…上記の反応性イオン食刻方法は食刻されている単結晶シリコンの結
晶方向に依存せず，Ｕ形溝の深さは所望の任意の深さでよい。(３頁右上欄下から
３行～左下欄下から６行)
(d) 第１図乃至第６図は高密度のＭＯＳＦＥＴ素子構造体のマトリックスを
形成するための本発明による１つの方法を示している。第１図に示されている構造
体は，説明のためＰ－型として示されている単結晶シリコン基板１０，該基板１０
上のＰ型層１２，及び該Ｐ型層１２上のＮ＋型層１４を含む。本発明による方法に
於て，基板１０，層１２，及び層１４のすべて又は幾つかは示された導電型と反対
の導電型を有し得る。この構造体は種々の技術によって製造され得るが，好ましい
技術に於ては，１×１０１４乃至１×１０１５原子／ｃｃのドパント濃度及び１００乃
至２５Ω㎝の導電率を有する＜１００＞結晶方向のＰ－型単結晶シリコン基板１０
が設けられる。(４頁右上欄９行～左下欄３行)
(e) 次に，第３図に示されている如く，誘電体表面層２０，層１４，及び層
１２を経て基板１０中に延びる反応性イオン食刻された実質的にＵ形の第２開孔又
は溝２２が形成される。反応性イオン食刻されたＵ形の第２開孔２２は前述の特願
昭５１－７９９９５号及び米国特許第４１０４０８６号の明細書に記載されている
如き方法によって形成される。シリコンのための塩素の種を含む好ましい食刻液は
誘電体表面層即ち２酸化シリコン層２０を単結晶シリコンよりも遅く食刻する。所
望ならば，２酸化シリコン層２０を食刻するためにフォトレジスト・マスク(図示
せず)及び化学的食刻を用い，それから２酸化シリコン層２０をマスクとして用い
てシリコンを反応性イオン食刻することも出来る。その結果，垂直線から僅かに傾
斜した，好ましくは２乃至１０度傾斜した，実質的にＵ型の第２開孔が形成される。
誘電体分離領域１８の間の各単結晶シリコン領域は第２開孔２２によって実質的に
２分される。それらの第２開孔２２内の表面上にゲート誘電体層２４を形成するた
めに，基体が９７０℃の酸素及び／若しくは蒸気であり得る酸化雰囲気に対して曝
される。(５頁右上欄１２行～左下欄１３行)
(f) 第４図は，本発明による１つの方法に従って形成された構造体を示して
いる。第４図に示されている構造体を形成するためには，ゲート誘電体層即ち２酸
化シリコン層２４で被覆された第２開孔２２中に，ドープされた多結晶シリコン層
２６を付着することが必要である。ドープされた多結晶シリコン層は典型的にはＳ
ｉＨ ４，Ｎ ２，及びＰＨ ３の如きドパント材料を用いた化学的気相付着によって付着
される。…ＦＥＴのためのチャンネルはＰ型領域３４である。ドープされた多結晶
シリコン層で充填された第２開孔即ちドープされた多結晶シリコン層２６はゲート
電極である。(５頁左下欄下から３行～右下欄下から２行)
(g) 第５図は第４図の平面図であり，第４図は第５図の線４－４に於ける縦
断面図である。
第４図及び第５図に示されている素子構造体の動作を，第４図乃至第６図を参照
して説明する。書込動作に於て，ワード線２８に正電圧が加えられて，チャンネル
３４が導通する。(６頁左上欄３行～８行)
(h) 第７図乃至第１４図は，単一チャンネル側壁のＦＥＴ素子を有するＭＯ
ＳＦＥＴ・ＲＡＭ素子構造体を形成するための本発明によるもう１つの方法を示し
ている。…第７図は一連のエピタキシャル及び／若しくは拡散工程が施された後の
構造体を示している。この構造体は，任意の適当な結晶方向を有し得るＰ＋型単結
晶シリコン基板６０，上記基板６０上の第１Ｎ＋型層６１，上記Ｎ＋型層６１上の
Ｐ型層６２，及び上記Ｐ型層６２上の第２Ｎ＋型層６３を含む。(６頁左下欄４行
～下から５行)
(i) 次に，第１１図に示されている如く，誘電体表面層６８，層６６，層６
３，層６２，及び層６１を経てＰ＋型基板６０中に延びる実質的にＵ形の第２開孔
又は溝７０が反応性イオン食刻により形成される。反応性イオン食刻された第２開
孔７０は，前述の特願昭５１－７９９９５号及び米国特許第４１０４０８６号の明
細書に開示されている如く，又先に本発明による１つの方法に於て第３図に関連し
て記載されている如く，形成される。第２開孔７０は垂直線から僅かに傾斜した，
好ましくは２乃至１０度傾斜した，実質的にＵ形の開孔である。誘電体分離領域６
４の間の各単結晶シリコン領域は第２開孔７０によって実質的に２分される。実際
に於て，第２開孔７０は，或る誘電体領域から他の誘電体領域へ延びているので，
２分された単結晶領域を相互に分離する。この概念は後に，説明する第１３図から
容易に理解され得る。次に，２酸化シリコン層即ちゲート誘電体層７２を形成する
ために，基体が例えば９７０℃の酸素又は蒸気であり得る酸化雰囲気に対して曝さ
れる。…その結果形成された構造体が第１１図に示されている。(７頁左上欄下か
ら４行～左下欄８行)
(j) 第１２図及び第１３図はこの方法に於ける最終工程を明確に示している。
典型的には，先に第４図に関連して述べた如く化学的気相付着により付着されたド
ープされた多結晶シリコン表面層７４が，ゲート誘電体層７２を内部に有する第２
開孔７０中及び２酸化シリコン層６８上に形成される。好ましくはＮ＋型にドープ
された多結晶シリコン表面層７４中に所望のワード線のパターンを限定するために，
フォトリソグラフィ技術が用いられる。(７頁左下欄９行～下から３行)
(k) 第１３図は，最上層が部分的に除去されて示されている，集積回路構造
体の上面図である。第１２図は第１３図の線１２－１２に於ける縦断面図である。
Ｎ＋型にドープされた多結晶シリコン層６６はメモリのビット線である。第１Ｎ＋
型層６１及び第２Ｎ＋層６３はＭＯＳＦＥＴのソース／ドレイン領域である。Ｐ型
層６２は第Ｎ＋型層６１(被告ら注・ 第１Ｎ＋型層６１」の誤記)及び第２Ｎ＋層
「
６３を相互に分離し，ＭＯＳＦＥＴチャンネルのための領域を与える。Ｐ＋型基板
６０と第１Ｎ＋型層６１との間の接合はメモリ・セルのキャパシタである。(７頁
右下欄２行～１２行)
ｂ 刊行物１の開示事項
(a) 開示事項
以上の記載によれば，刊行物１には，「(１００)面を有するシリコン基板の表面
に，矩形状の凹部が形成され，前記矩形状の凹部の側面をチャンネル面として用い
る縦型構造電界効果トランジスタ」(以下「刊行物１ＭＯＳＦＥＴ」という。)が開
示されている。
そして，刊行物１では，刊行物１ＭＯＳＦＥＴにおいて，矩形上の凹部の長手方
向をどの方向に選択するかについては特に限定がない。
(b) (１００)面を有するとの点について
原告は，刊行物１の９頁の第４図に図示された構成のＭＯＳＦＥＴ素子構造は，
本件特許発明のＭＯＳＦＥＴとはその構造を全く異にする構造体であると主張する
が，本件特許明細書の第１図から第６図の実施例では，ゲート電圧の印加の有無に
よってチャンネル電流の制御が行われているから，電界効果トランジスタである。
そして，この素子の基板を示す第１図について，上記ａ(d)のとおり，(１００)面
を表面とする基板を用いるのが望ましいと明確にされている。
また，本件特許明細書の第７図から第１４図に記載された実施例についても，上
記のａ(h)の記載，上記第１図から第６図の実施例において(１００)面を表面とす
る基板を用いるのが好適とされていること，本件特許出願時において，ＭＯＳＦＥ
Ｔは(１００)面を表面とする基板を用いることが最も一般的であったことからすれ
ば，(１００)面を表面とする基板を用いることが実質的に開示されているか，少な
くとも当業者が容易に想到できたことである。
ｃ 刊行物２
本件特許出願前に頒布された刊行物である特公昭４２－２１４４６号公報(乙８。
以下「刊行物２」という。)には，次の記載がある(下線部は被告らが付した。)。
(a) さらに本発明の目的はキャリア易動度の大きい，従がって高周波特性の
改善された絶縁ゲート型電界効果トランジスタを提供するにある。(２頁左欄１３
行～１５行)
(b) そして本発明は半導体基体表面が絶縁物被膜で覆われて成る半導体装置
において，前記被膜で覆われた前記基体の表面は｛１００｝面 ，｛１１０｝面ある
いはそれらの面の近傍の面に平行な結晶面を有し，該面の表面キャリア密度は到達
し得る最小の値を有することを基本的特徴とする。(２頁左欄１８行～２３行)
(c) …従がって以下の実施例においてはこの測定が容易な絶縁ゲート型いわ
ゆるＭＯＳ型電界効果トランジスタを例にとって本発明の説明を行う。
第２図に示すようにＰ型Ｓｉ基板１上にＳｉＯ ２被膜２を成長せしめ該絶縁被膜
２上に金属電極３を設ける。この際ＳｉＯ ２被膜２を設けることによって基板表面
上にはチャンネル層４が誘起される。また上記基板１の中にＮ型領域５を形成しお
のおのに端子電極６および７を取付ける。この状態で端子６および７間のコンダク
タンスＧを測定する。ここにおいてコンダクタンスＧは次の式で表わされる。
Ｇ＝(ｑ・ＮＤＳ－Ｑ)μｄ・Ｗ／Ｌ (１)
ｑ：電子電荷 ＮＤＳ：表面ドナー数
Ｑ：電極３の電荷 μｄ：表面の電子移動度
…上述のごとき式に基きまず｛１１１｝面結晶に比し｛１１０｝あるいは｛１０
０｝面結晶の優位性を明らかにするため，次に示すシリコン単結晶を用いて，それ
ぞれ電界効果型トランジスタを製造した場合について述べると，第２図に示すよう
なＰ型Ｓｉ比抵抗１００Ω・㎝の結晶１を用いて該結晶１上に約１５００ÅのＳｉ
Ｏ ２被膜２を成長せしめさらにその上にアルミニウムを蒸着してゲート電極３とす
る半導体結晶１表面にはチャンネル層４が生じている。さらに結晶１に７μの間隔
をもって長さ１６００μ，深さ約１０μのＮ型領域５を形成しおのおのにソース電
極６およびドレイン電極７を設ける。(２頁左欄３０行～右欄２５行)
(d) 上述の処理を施した電界効果トランジスタのゲート電圧ＶＧとコンダク
タンスＧとの間の関係をグラフにとると第３図に示すようになる。同図においてａ
は｛１００ ｝，ｂは｛１１０ ｝，ｃは｛１１１｝面を使用したものである。表面の
電子移動度μｄとの関係をも含めてその結果を表わすと第１表のようになる。なお
第３図におのおのにはそれぞれ３本の曲線が示されているがそれらは各試料集団か
ら３個づつ抽出して測定した結果であり，一方第１表は各試料集団の平均値を示し
ている。
…また電子移動度μｄが大きいことは，ゲート電圧変化に対するコンダクタンス変
化の大きいこと即ち電圧感度が大なることを意味しており，特にＭＯＳ型の電界効
果型トランジスタを製造する上に有利である。以上の実験から｛１１０｝面あるい
は｛１００｝面結晶を半導体装置として用いた方が｛１１１｝面の半導体装置に比
べて，優れた特性および効果を示すことが解釈できるであろう。(２頁右欄下から
１１行～３頁左欄１６行)
(e) 第４図および第５図に従来および本発明のＭＯＳ型電界効果型トランジ
スタの特性を示す。第５図から明らかなように本発明によれば異なるＶＧにおける
おのおのの曲線間の間隔がずっと広くなる。このことは本発明が従来のものよりも
相互コンダクタンスｇｍが増加することを示しており，高利得のものが得られる。
また電流電圧特性曲線のドレイン電圧の低電圧領域での立上りが従来のものに比し
て鋭く，従って高感度のものが得られることは言うまでもない。…以上のことから，
本発明にかかる｛１１０｝面または｛１００｝面結晶を絶縁被膜で半導体表面が保
護された半導体装置に用いることは極めて有利なことは充分理解できよう。(３頁
右欄１６行～下から５行)
ｄ 刊行物２の開示事項
(a) 刊行物２には，チャンネル層として｛１００｝面を用いるプレーナＭＯ
ＳＦＥＴが記載され，また ，｛１００｝面は｛１１１｝面や｛１１０｝面よりも電
子移動度(μｄ)が大きく(第１表「μｄ」欄参照)，「電子移動度μｄが大きいこと
は，ゲート電圧変化に対するコンダクタンス変化の大きいこと即ち電圧感度が大な
ることを意味しており，特にＭＯＳ型の電界効果型トランジスタを製造する上に有
利である。」旨記載されている。
(b) 電子移動度及びチャンネル抵抗における｛１００｝面の優位性は，本件
特許出願前の刊行物である次の２つの刊行物にも示されている。
「Modeling of the On-Resistance of LDMOS, VDMOS, and VMOS Power Transis
tors」(ＬＤＭＯＳ，ＶＤＭＯＳ及びＶＭＯＳパワートランジスタのオン抵抗モデ
ル化)と題する昭和５５年２月のＩＥＥＥの論文(乙１２)，
「Electron Mobility in Inversion and Accumulation Layers on Thermally Ox
idized Silicon Surfaces」(熱酸化シリコン表面における反転層及び堆積層の電子
移動度)と題する昭和５５年８月のＩＥＥＥの論文(乙１３)
(c) このように ，｛１００｝面は電子移動度が大きく，ＭＯＳ型電界効果ト
ランジスタ(ＭＯＳＦＥＴ)においてチャンネルとして使うのに適した面であること
は，本件特許権の出願時において技術常識であった。
ｅ 刊行物１ＭＯＳＦＥＴと本件特許発明との対比
(a) 一致点と相違点
刊行物１ＭＯＳＦＥＴと本件特許発明とを対比すると，両者は ，「(１００)面を
有するシリコン基板の表面に，矩形状の凹部が形成され，前記矩形状の凹部の側面
をチャンネル面として用いる縦型構造電界効果トランジスタである点」において一
致し，矩形上の凹部の長手方向について，刊行物１ＭＯＳＦＥＴでは何ら限定され
ていないのに対し，本件特許発明では［０１０］方向又は［００１］方向と限定さ
れている点で相違する。
(b) 相違点の検討
当業者が刊行物１ＭＯＳＦＥＴを実際に作製しようとする場合，矩形状の凹部の
長手方向を選択する必要があるところ，刊行物１ＭＯＳＦＥＴにおいて，矩形上の
凹部の長手方向についてどの向きの選択も許容されていることからすれば，上記凹
部の長手方向を［０１０］方向又は［００１］方向とすることは，単なる設計事項
に属するものであり，何の困難性もない。
加えて，当業者は，刊行物１ＭＯＳＦＥＴを実際に作製するに当たって，矩形状
の凹部の長手方向を選択する際，刊行物２に記載されたとおり ，｛ １００｝面は
「
｛１１１｝面や｛１１０｝面よりも電子移動度が大きく，電子移動度が大きいこと
は，ゲート電圧変化に対するコンダクタンス変化の大きいこと，すなわち電圧感度
が大きいことを意味するから，特にＭＯＳ型電界効果トランジスタを製造する上で
有利であること」を技術常識として理解している。そして，チャンネルの機能や物
理は，プレーナ型ＭＯＳＦＥＴでも縦型ＭＯＳＦＥＴでも基本的に同じであるから，
チャンネル面が｛１００｝面である(０１０)面や(００１)面になるように凹部の方
向を選択する動機がある。
さらに，(１００)面を有する基板の表面に設けられた矩形上の凹部の側面である
チャンネル面を(０１０)面や(００１)面とするには，矩形上の凹部の長手方向を
［０１０］方向又は［００１］方向にすればよいことも技術常識である。
したがって，本件特許発明は，刊行物１ＭＯＳＦＥＴにおいて矩形状の凹部の長
手方向を［０１０］方向又は［００１］方向に選択しただけのものであり，本件特
許出願時における当業者が，刊行物１ＭＯＳＦＥＴと技術常識に基づき，容易に想
到することができたものである。
ｆ まとめ
したがって，本件特許発明は進歩性を欠くから，本件特許権は特許法２９条２項
に違反して与えられたもので，特許無効審判により無効にされるべきものと認めら
れるから，同法１０４条の３第１項により，本件特許権の行使は許されない。
ｇ 刊行物１に刊行物２を組み合わせることの困難性に対する反論
(a) 技術課題の相違
ＲＡＭ用ＭＯＳＦＥＴであっても，チャンネル抵抗が小さい方が素子の動作速度
が早くなるため望ましいことは当然であって，このことは，刊行物１の「その結果，
チャンネル幅とチャンネル長との比が極めて大きくなり，又はＶＭＯＳ素子のター
ン・オン・インピーダンスが極めて小さくなる 。」(２頁右下欄下から３行～３頁
左上欄１行)との記載からも明らかである。
また，チャンネル抵抗を小さくするという課題は，より寸法の小さいメモリを作
るために素子の集積度を上げるという課題と両立し得る。
なお，本件特許発明の対象は ，「縦型構造電界効果トランジスタ」であって，パ
ワーＭＯＳＦＥＴに限定されていない。
(b) 溝の方向についての技術常識
本件特許出願時において，シリコン基板上に本件特許発明のように凹部を設ける
場合，シリコン基板表面を(１００)面とし，長手方向を＜１１０＞方向と平行とす
るのが技術常識であったとしても，それは特定の意図を持たずに設計した場合のこ
とであって，オン抵抗の低減化のために｛１００｝面がチャンネル面になるように
方向を選択することは，技術的思想の創作としては，格別の困難なく想到し得たと
いうべきである。
しかも，本件特許出願前に頒布された刊行物である特開昭５７－８４１７６号公
報(乙１１)には，①(１００)面を表面とするシリコン基板状のデバイスの長手方向
を｛１１０｝面のオリエンテーションフラットに対して４５°傾けること，及び②
(１００)面を表面とするシリコン基板において ，｛１００｝面をオリエンテーショ
ンフラットとし，これに対して垂直又は平行にデバイスを形成することが記載され
ており，長手方向を＜１１０＞方向と平行とするのが技術常識であり，それ以外の
選択が困難であったということはできない。
(c) 選択可能な溝の方向
当業者は，刊行物１ＭＯＳＦＥＴを実施するに当たり，必ずチャンネル面の選択
という作業に直面する。
そして，その現実的な選択肢は，(１００)面を表面とする基板を用いた場合，
｛１００｝面と｛１１０｝面の２通りだけである。
(d) 電子の輸送経路との認識
前記(ｱ)ｂのとおり，ｐ型ＭＯＳＦＥＴの場合，原告主張の課題は，本件特許発
明の構成によって解決することができない。このように，明細書記載の課題を解決
することができない構成を包含する特許発明の進歩性を判断する場合において，公
知技術と特許発明との課題の共通性や特許発明の作用効果を進歩性を肯定する事情
として考慮することはできない。
しかも，当業者が，刊行物１記載の積層体が有するチャンネル領域を単にキャリ
アの輸送経路と認識するだけではなく，電子の輸送経路であると認識することは，
容易なことであった。
(e) 刊行物２等
原告は，縦型構造の電界効果トランジスタにおいては，そのチャンネル面を{１
１１}面とすることが技術常識であった旨主張するが，上記技術常識はウェットエ
ッチングによって溝を形成する場合のことであり，反応性イオンエッチングや反応
性イオンビームエッチングの技術がＭＯＳＦＥＴに適用可能であることが知られる
ようになった後である本件特許出願時には，上記技術常識は当てはまらない。
また，刊行物２は，単にシリコン基板の表面を｛１００｝面とすることを開示す
るにとどまらず，この｛１００｝面が｛１１０｝面や｛１１１｝面と比べて電子移
動度が高く，チャンネル面として好ましいことも開示している。
しかも，基板の表面であっても，溝の側面であっても，チャンネル面を電子が移
動するというメカニズムは同一である以上 ，｛１００｝面が電子移動度が高いとの
上記知見を縦型ＭＯＳＦＥＴのチャンネルに適用することは容易なことであった。
ｈ 商業的成功等に対する反論
(a) 原告は，商業的成功の点を主張するが，本件特許発明はパワーＭＯＳＦ
ＥＴに限定されていないし，商業的成功が仮に認められるとしても，上記容易推考
の判断を左右するものではない。
(b) ＩＢＭ等が本件特許発明と同一内容の発明を公表していなかったとして
も，当業者にとって容易に想到可能な発明が公表されず，実施もされないことはい
くらでも存在するから，発明の公表や実施がなかったことは，何ら当該発明の進歩
性を裏付けるものではない。
イ 原告の主張
(ｱ) 旧特許法３６条５項違反
ａ 被告らの主張(ｱ)ａのうち，(a)は認め，(b)は否認する。
前記(1)アのとおり，本件特許発明における「矩形状」とは，側面が垂直線から
１０°よりも緩い角度の傾斜を有しているものを包含すること等は，当業者であれ
ば一義的に理解できることである。
ｂ 同(ｱ)ｂのうち，(a)は認め，(b)は否認する。
本件特許発明は，ｎ型ＭＯＳＦＥＴに関するものであり，ｐ型ＭＯＳＦＥＴを含
まない。この点は，被告らが指摘する本件特許明細書の記載箇所，及び本件特許出
願時のパワーＭＯＳＦＥＴはごく一部の例外を除きすべてｎ型であったことは当業
者の常識であったことから明らかである。
(ｲ) 旧特許法３６条４項違反
ａ 同(ｲ)ａは否認する。
旧特許法３６条４項は，請求項に係る発明をどのように実施するかにつき，明細
書において，発明の実施の形態のうち少なくとも１つが記載されていることを求め
ているにすぎない。本件特許明細書には，本件特許出願時における当業者が本件特
許発明の実施の形態のうち少なくとも１つを実施するに充分な事項が開示されてお
り，当業者がこれに基づいて「矩形状の凹部」を形成できたことは明らかである。
ｂ 同(ｲ)ｂは否認する。
前記(ｱ)ｂのとおり，本件特許発明はｐ型ＭＯＳＦＥＴを含まない。
(ｳ) 特許法２９条２項違反
ａ 同(ｳ)ａ(刊行物１)は認める。
ｂ(a) 同(ｳ)ｂ(刊行物１の開示事項)(a)のうち，刊行物１に「シリコン基板
の表面に，矩形状の凹部が形成され，前記矩形状の凹部の側面をチャンネル面とし
て用いる縦型構造電界効果トランジスタ」が開示されていることは認めるが，
「(１００)面を有する」との点は否認する。
刊行物１では，刊行物１ＭＯＳＦＥＴにおいて，矩形上の凹部の長手方向をどの
方向に選択するかについて特に限定がないことは，否認する。
(b) 刊行物１の記載のうち，４頁右上欄１２行～左下欄３行の記載(前記被告
らの主張(ｳ)ａ(d))は，第４図に図示されたＭＯＳＦＥＴ素子構造体の形成方法に
関する記載であるところ，その素子構造は ，「ソース領域」も「ドレイン領域」も
設けられておらず ，「ビット線」と「チャンネル」との間にｐｎ接合が形成されて
いるにすぎず，本件特許発明のＭＯＳＦＥＴとは構造が異なり，本件特許発明の容
易想到性を判断する基礎となり得ない。
さらに，上記部分には ，「この構造体は…好ましい技術に於ては，…＜１００＞
結晶方向のＰ－型単結晶シリコン基板１０が設けられる 。」(４頁右上欄１８行～
同左下欄３行)と記載されており，(１００)面ではない他の結晶面方位のシリコン
基板も何ら排除されていない。
(c) 本件特許発明の進歩性欠如の根拠の主引用例とするのであれば，その構
造が一応本件特許発明のものと一致する第１２図に図示された積層体を選択すべき
であるが，その形成に用いられる基板は ，「任意の適当な結晶方向を有し得るＰ＋
型単結晶シリコン基板６０」(前記被告らの主張(ｳ)ａ(h))であり，(１００)結晶面
であるという記載はない。
ｃ 同(ｳ)ｃ(刊行物２)は認める。
ｄ 同(ｳ)ｄ(刊行物２の開示事項)のうち，(a)及び(b)は認め，(c)は否認する。
ｅ(a) 同(ｳ)ｅ(刊行物１ＭＯＳＦＥＴと本件特許発明との対比)(a)(一致点と
相違点)のうち，(１００)面を有する点で一致することは否認し，その余は認める。
上記ｂのとおり，刊行物１には，(１００)面を有することは開示されていない。
(b) 同(ｳ)ｅ(b)(相違点の検討)は否認する。
ｆ 同(ｳ)ｆ(まとめ)は争う。
ｇ 刊行物１に刊行物２を組み合わせることの困難性
(a) 技術課題の相違
本件特許発明は，高電圧・大電流を制御するパワーＭＯＳＦＥＴについて，チャ
ンネル抵抗を低減して発熱を防止するために，電子移動度が大きい面をチャンネル
としてチャンネル抵抗をより小さくすることを目的としているのに対し，刊行物１
は，ＲＡＭ用ＭＯＳＦＥＴについて，より小さい寸法で，信頼性の良好なＭＯＳＦ
ＥＴを作製することを目的としている。
そのため，刊行物１には，矩形上の凹部の断面側面がいかなる面方位を有するか
という点が開示されておらず，チャンネル抵抗を技術課題としていないから，刊行
物１の記載から，電子移動度の大きな面をチャンネル面として使用し，オン抵抗を
小さくするという発想が生じることはあり得ない。
刊行物１中のターン・オン・インピーダンスが小さくなる旨の記載は，Ｖ形溝ゲ
ート構造の優位性を主張するための記載でしかなく，チャンネル抵抗の低減という
技術的課題の認識が可能であったことを示す記載ではない。
(b) 溝の方向についての技術常識
シリコン基板上に本件特許発明のような凹部を設けるためには，反応性イオン・
エッチング法や反応性イオン・ビーム・エッチング法によって削る部分を特定する
ため，フォトリソグラフィ技術が用いられる。この技術は，シリコン基板上にフォ
トレジストを塗布し，その上に置かれたフォトマスクの上から紫外光線を透過させ
て露光し，フォトマスク上のマスクパターンをシリコン基板上に転写する技術であ
る。
フォトリソグラフィ技術において，シリコン基板とフォトマスクとを正確に重ね
合わせるために利用されるのが，オリエンテーションフラット，すなわちシリコン
基板面内の結晶方位関係を示すためにシリコン基板の一部に設けられた平面である。
(１００)面をシリコン基板の表面とする場合，半導体に関するＳＥＭＩ規格がオリ
－
エンテーションフラットと定める(１１０)面と等価な面の中から，(０１１)面をオ
－
リエンテーションフラットとし，かつそのオリエンテーションフラットの(０１１)
面をｘ軸に設定し，その結果，ｘ軸が［０１１］方向と平行となり，ｙ軸が［０１
－
１］方向と平行となるのが技術常識であった。すなわち，本件特許権の出願時にお
いて，凹部となる部分の形状は，＜１１０＞方向と平行とするのが技術常識であっ
た。
したがって，本件特許発明の構成要件Ｂ１のように ，「長手方向が＜１１０＞方
向と４５°の角度をなす」ことは，本件特許出願時の技術常識に反することであっ
た。
(c) 選択可能な溝の方向
電子移動度との関係から，凹部側面の面方位として ，｛１００｝面 ，｛１１０｝
面及び｛１１１｝面などの面指数の小さな「低指数面」に限るとしても，その面方
位には種々の組合せが可能であって，選択肢として｛１００｝面又は｛１１０｝面
しかなく，いずれの結晶面を壁面とするかは単なる設計事項であるとすることはで
きない。
(d) 電子の輸送経路との認識
プレーナ型素子における(１００)面の電子移動度の優位性という技術常識に基づ
いて本件特許発明をするには，刊行物１記載の積層体が有するチャンネル領域を単
にキャリアの輸送経路と認識するだけではなく，電子の輸送経路であると認識する
ことが必要である。
しかし，刊行物１に記載の積層体においては，矩形状凹部の側面に形成されるチ
ャンネルは単なるキャリアの輸送経路でしかなく，キャリアは電子でも正孔でもよ
いとされている(乙７の８頁右上欄２行～７行)。
(e) 刊行物２等
刊行物２は，シリコン基板の表面をチャンネルとするプレーナ型ＭＯＳＦＥＴに
おけるチャンネル面を{１００}面に形成することを開示しているだけであって，縦
型ＭＯＳＦＥＴのチャンネル面に対する動機付けが存在しない。
また，縦型ＭＯＳＦＥＴにおいては，そのチャンネル面を{１１１}面とすること
が技術常識であった。なお，その当時，既に反応性イオンエッチング技術は存在し
ており(甲８７，８８)，チャンネル面を{１１１}面とすることは，技術的制約によ
るものではなかった。
しかも，プレーナ型ＭＯＳＦＥＴは，凹部(矩形状及びＶ字形)の側部をチャンネ
ルとして用いる縦型ＭＯＳＦＥＴと比較して，簡単に製造することができるという
利点があり，これを放棄してまで，刊行物２及びＩＥＥＥ論文(乙１２，１３)に開
示されている発明を刊行物１ＭＯＳＦＥＴに適用することは容易に想到できること
ではなく，大きな阻害要因が存在した。
ｈ 商業的成功等
(a) 本件特許発明が特許出願され，公表された結果，パワーＭＯＳＦＥＴ分
野の開発動向は大きくその流れを変え，パワーＭＯＳＦＥＴの主流は(００１)面又
は(０１０)面をチャンネルとする縦型ＭＯＳＦＥＴとなった。本件特許発明は，出
願当時は注目されていなかった技術を飛躍的に進化させ，その後の主流技術となら
しめるとともに，商業的成功を収めたパイオニア発明である。
(b) さらに，刊行物２が昭和４２年に，刊行物１が昭和５５年に公開された
後，ＭＯＳＦＥＴの開発に各社がしのぎを削っていたにもかかわらず，本件特許出
願時まで，ＩＢＭの技術者を含め，だれも本件特許発明を着想することができなか
ったということは，本件特許発明が刊行物１と刊行物２の組合せから容易に想到で
きるものではなく，進歩性を有することを裏付けている。
(3) 被告ビシェイジャパンの行為
ア 原告の主張
(ｱ) 自ら販売
被告ビシェイジャパンは，平成８年１月１日から平成１４年７月５日まで，日本
国内で，自ら被告商品を販売した。
(ｲ) 商社への販売
被告ビシェイジャパンとビシェイアジア社らは，共同して，上記期間中，日本国
内で，被告商社らを含む商社に対し，被告商品を販売した。
(ｳ) 商社による販売に対する被告ビシェイジャパンの関与
被告商社らを含む商社は，上記期間中，シンガポールのビシェイアジア社らから
購入した被告商品を日本国内で販売していたところ，被告ビシェイジャパンは，実
質上ビシェイアジア社らの一部として，商社と共謀の下，被告製品のユーザーに対
する販売を行い，少なくとも商社によるユーザーへの販売を補助し，容易にさせた
(幇助行為)。
(ｴ) 被告ビシェイジャパンによる被告商品の販売促進活動
ａ 被告ビシェイジャパンは，上記期間中，日本国内で，被告商品のカタログ
中の問い合わせ欄に自己の連絡先を掲載し，カタログを配布するなど，商社による
販売を前提に被告商品の内容を説明するなどしていた。
ｂ 被告ビシェイジャパンは，被告商品を直接日本国内で販売していたから，
上記ａの行為は，いずれも本件特許発明に係る物の「譲渡の申出」に該当する。
ｃ 上記(ｳ)のとおり，被告ビシェイジャパンは，商社と共同して本件特許権
を実施していると評価できるところ，上記ａの行為は，被告ビシェイジャパンにと
って自己の譲渡に関する行為であり，本件特許発明に係る物の譲渡の申出(特許法
２条３項１号)に該当する。
ｄ この点は，被告ビシェイジャパンの行為を「幇助」と評価した場合も同様
である。
なぜなら，譲渡を自ら行う者であろうが，共同実施者又は幇助者であろうが，特
許権者にとって，自己の特許権が侵害されることには変わりはないから ，「譲渡等
の申出」の主体を「譲渡を自ら行う者」に限定する必要はないからである。
イ 被告ビシェイジャパンの主張
(ｱ) 原告の主張(ｱ)(自ら販売)は否認する。
(ｲ) 同(ｲ)(商社への販売)は否認する。被告商社らを含む商社は，ビシェイア
ジア社らから被告商品を輸入していた。被告ビシェイジャパンは，日本のユーザー
に対し，被告商品の情報提供や，販売促進，品質サポート等の活動を行っていたに
すぎない。
(ｳ) 同(ｳ)(商社による販売に対する被告ビシェイジャパンの関与)は否認する。
(ｴ) 同(ｴ)(被告ビシェイジャパンによる被告商品の販売促進活動)のうち，ａ
は認め，ｂ～ｄは否認する。
特許法２条３項１号にいう「譲渡等の申出」とは，譲渡を自ら行うことを予定し
て，その準備行為たる申出を行うことを意味するところ，被告ビシェイジャパンに
よる上記ａの活動は，被告商品の販売を自ら行うことを予定するものではない。
(4) 被告商社らの行為
ア 原告の主張
(ｱ) 被告トーメンエレクトロニクスは，平成８年１月１日から平成１４年７月
５日まで，別紙輸入商品一覧表の「トーメン」欄に「×」と記載された被告商品も
日本国内に輸入し，日本国内の顧客に販売していた。
(ｲ) 被告菱電商事は，平成１０年１月１日から平成１４年７月５日まで，別紙
輸入商品一覧表の「菱電」欄に「×」と記載された被告商品も日本国内に輸入し，
日本国内の顧客に対し販売していた。
イ 被告トーメンエレクトロニクスの主張
原告の主張(ｱ)は否認する。
ウ 被告菱電商事の主張
原告の主張(ｲ)は否認する。
(5) 原告の損失及び被告らの利得
ア 原告の主張
ａ(a) 被告ビシェイジャパンが販売した被告商品の総売上額は，２００億円
を下らない。
(b) このうち，被告トーメンエレクトロニクスが被告ビシェイジャパンと共
謀して販売した被告商品の総売上額は，１３０億円を下らない。
(c) また，被告菱電商事が被告ビシェイジャパンと共謀して販売した被告商
品の総売上額は，５６億５０００万円を下らない。
ｂ 本件特許権の実施料率は，５％を下らない。
ｃ(a) よって，原告は，被告ビシェイジャパンの行為により，実施料相当額
１０億円の損失を被り，これによって同被告は，法律上の原因なく，同額の利得を
得た。
２００億円×５％＝１０億円
(b) このうち，被告トーメンエレクトロニクスとの共謀に基づく実施行為に
よる損失が６億５０００万円，被告菱電商事との共謀に基づく実施行為による損失
が２億８５００万円，被告ビシェイジャパン単独又は被告商社ら以外の商社との共
謀に基づく実施行為による損失が６５００万円となる。
１３０億円×５％＝６億５０００万円
５６億５０００万円×５％＝２億８２５０万円(原告に計算違いがある。)
１３億５０００万円×５％＝６７５０万円(原告に計算違いがある。)
ｄ よって，原告は，不当利得返還請求として，
(a) 被告ビシェイジャパン及び被告トーメンエレクトロニクスに対し，連帯
して６億５０００万円及びこれに対する訴えの変更申立書送達の日の翌日である平
成１７年１２月２８日から支払済みまで民法所定の年５分の割合による遅延損害金
の支払，
(b) 被告ビシェイジャパン及び被告菱電商事に対し，連帯して２億８５００
万円及び同遅延損害金の支払，
(c) 被告ビシェイジャパンに対し，６５００万円及び同遅延損害金の支払
求める。
イ 被告ビシェイジャパンの主張
原告の主張は否認する。
被告ビシェイジャパンは，日本国内で被告物件の輸入，譲渡又は譲渡の申し出を
行ったことはないから，原告に返還すべき利得は存在しない。
ウ 被告トーメンエレクトロニクスの主張
原告の主張は否認する。
エ 被告菱電商事の主張
原告の主張は否認する。
第３ 当裁判所の判断
１ 特許法２９条２項違反(進歩性の欠如)について
(1) 刊行物１の記載事項
ア 争いのない事実
本件特許出願前である昭和５５年１１月１９日に公開された刊行物１(乙７)に，
「シリコン基板の表面に，矩形状の凹部が形成され，前記矩形状の凹部の側面をチ
ャンネル面として用いる縦型構造電界効果トランジスタ」が開示されていることは，
当事者間に争いがない。
イ 「(１００)面を有する」との点について
(ｱ) 証拠(乙７)によれば，刊行物１に以下の記載があることが認められる(一
部は，当事者間に争いがない。)。
ａ 第１図乃至第６図は高密度のＭＯＳＦＥＴ素子構造体のマトリックスを形
成するための本発明による１つの方法を示している。…好ましい技術に於ては…＜
１００＞結晶方向のＰ－型単結晶シリコン基板１０が設けられる。Ｐ型層１２が好
ましくはエピタキシャル成長によって基板１０に成長される。…Ｎ＋型層１４はＰ
型層１２の場合と同様なエピタキシャル成長技術によって形成され得るが，…Ｎ＋
型層１４は前の工程で成長されたＰ型エピタキシャル層中に全面拡散又はイオン注
入を行うことにより形成されることが好ましい。(４頁右上欄９行～左下欄下から
３行)
ｂ 第７図乃至第１４図は，単一チャンネル側壁のＦＥＴ素子を有するＭＯＳ
ＦＥＴ・ＲＡＭ素子構造体を形成するための本発明によるもう１つの方法を示して
いる。…第７図は一連のエピタキシャル及び／若しくは拡散工程が施された後の構
造体を示している。この構造体は，任意の適当な結晶方向を有し得るＰ＋型単結晶
シリコン基板６０，上記基板６０上の第１Ｎ＋型層６１，上記Ｎ＋型層６１上のＰ
型層６２，及び上記Ｐ型層６２上の第２Ｎ＋型層６３を含む。…層６１，６２，及
び６３は，既に第１図乃至第６図において示されている本発明による１つの方法に
関して記載されている如く，従来のエピタキシャル成長によって形成され得る。
(６頁左下欄４行～右下欄１行)
(ｲ) 上記記載によれば，刊行物１の第１図～第６図に開示された実施例では，
好ましい例として，＜１００＞結晶方向のＰ－型単結晶シリコン基板１０をエピタ
キシャル成長技術，全面拡散又はイオン注入によって形成するのであるから，その
表面が(１００)面であることが開示されていると認められる。
また，刊行物１の第７図～第１４図に開示された縦型ＭＯＳＦＥＴについても，
上記のとおり第１図～第６図の実施例において(１００)面を表面とする基板を用い
ることが好適な例とされている上，層の形成は第１図～第６図の実施例と同じエピ
タキシャル成長によって形成され得るとされているから，その表面が(１００)面で
あることが開示されていると認められる。
(ｳ) 以上によれば，刊行物１には，シリコン基板の表面が(１００)面を有する
ことについても開示されているというべきである。
そうすると，刊行物１ＭＯＳＦＥＴは ，「(１００)面を有するシリコン基板の表
面に，矩形状の凹部が形成され，前記矩形状の凹部の側面をチャンネル面として用
いる縦型構造電界効果トランジスタ」となる。
(2) 一致点と相違点
本件特許発明と刊行物１ＭＯＳＦＥＴとを対比すると，両者は ，「(１００)面を
有するシリコン基板の表面に，矩形状の凹部が形成され，前記矩形状の凹部の側面
をチャンネル面として用いる縦型構造電界効果トランジスタ」である点で一致する
が，本件特許発明は，凹部が形成される方向が＜１１０＞方向と４５°の角度であ
るのに対し，刊行物１ＭＯＳＦＥＴには，その点の記載がない点で相違する。
(3) 相違点の検討
ア 刊行物２について
(ｱ) 刊行物２の記載事項(前記第２，３(2)ア(ｳ)ｃ)は，当事者間に争いがない。
(ｲ) 刊行物２は，チャンネル層として｛１００｝面を用いるプレーナＭＯＳＦ
ＥＴにおいて ，｛１００｝面は｛１１１｝面や｛１１０｝面よりも電子移動度(μ
ｄ)が大きいこと，電子移動度μｄが大きいことは，ゲート電圧変化に対するコン
ダクタンス変化の大きいことを意味しており，特にＭＯＳ型の電界効果型トランジ
スタを製造する上に有利であることを開示しており，刊行物２の発行時期からする
と，これらの技術事項は，本件特許出願時において，半導体の技術分野において，
技術常識となっていたものと認められる。
イ 容易推考
したがって，当業者であれば，上記(ｲ)の知見を縦型ＭＯＳＦＥＴに適用するこ
とが可能であると考え，刊行物１ＭＯＳＦＥＴのチャンネルとして，矩形状の凹部
の側面となり得る側面の中から(１００)面と等価な(０１０)面や(００１)面を選択
することは，容易に想到することができたことと認められる。
ウ 原告の主張に対する判断
(ｱ) 原告は，本件特許発明が高電圧・大電流を制御するパワーＭＯＳＦＥＴの
チャンネル抵抗をより小さくすることを目的としているのに対し，刊行物１ＭＯＳ
ＦＥＴにおいては，チャンネル抵抗を低減するという技術課題が生じない旨主張す
る。
しかしながら，まず，本件特許発明は，その特許請求の範囲の記載から明らかな
ように，パワーＭＯＳＦＥＴに限定されていない。
次に，刊行物１がターン・オン・インピーダンスについて言及していること(乙
７の２頁右下欄１８行以下)等から明らかなように，ＲＡＭ用ＭＯＳＦＥＴであっ
てもチャンネル抵抗を小さくし，素子の動作速度を早くすることは，当然の技術的
課題であったと考えられる。そして，この技術課題は，原告が主張するより小さい
寸法で，信頼性の良好なＭＯＳＦＥＴを作製するという刊行物１の目的と矛盾する
ものではないと認められる。
よって，原告の上記主張は，理由がない。
(ｲ) 原告は，半導体の製造に際し使用されるフォトリソグラフィ技術や基準と
なるオリエンテーションフラットを理由に，凹部となる部分の形状は，＜１１０＞
方向と平行とするのが技術常識であった旨主張する。
しかしながら，原告のこの点の主張は，その主張自体，半導体の製造に際し使用
されるフォトリソグラフィ技術や基準となるオリエンテーションフラットからする
と，他の技術的課題の点を考慮しなければ，凹部となる部分の形状を＜１１０＞方
向と平行とした方が製造上容易であったというものにすぎず，刊行物２に現れてい
る技術常識に基づき，矩形状の凹部の側面となり得る側面の中から(０１０)面や
(００１)面を選択することを妨げる事情とは考えられない。よって，原告の上記主
張は，理由がない。
(ｳ) 原告は，シリコン基板面に垂直な結晶面は無数にあり得る旨主張するが，
この点も，チャンネル抵抗を低減するという技術課題を持って解決手段を探し，刊
行物２に現れた技術常識に接した場合に，矩形状の凹部の側面となり得る側面の中
から(０１０)面や(００１)面を選択することを妨げる事情とはいえず，原告の上記
主張は，理由がない。
(ｴ) 原告は，プレーナ型素子における(１００)面の電子移動度の優位性という
技術常識に基づいて本件特許発明をするには，刊行物１記載の積層体が有するチャ
ンネル領域が電子の輸送経路であると認識することが必要である旨主張する。
仮に，本件特許発明がｎ型ＭＯＳＦＥＴに限定されているとしても，前記ア(ｲ)
のとおり，刊行物２に開示されているのは「電子移動度」についての有利さである
から，当業者であれば，この有利さを電子をキャリアとするｎ型ＭＯＳＦＥＴにの
み適用があると理解することに困難があったとは認められず，原告の上記主張は，
理由がない。
(ｵ) 原告は，刊行物２は，シリコン基板の表面をチャンネルとするプレーナ型
ＭＯＳＦＥＴにおけるチャンネル面を{１００}面に形成することを開示しているだ
けである旨主張するが，前記ア(ｲ)のとおり，刊行物２(乙８)には，チャンネル層
として｛１００｝面を用いるプレーナ型ＭＯＳＦＥＴにおいて ，｛１００｝面は
｛１１１｝面や｛１１０｝面よりも電子移動度(μｄ)が大きいことだけでなく，電
子移動度μｄが大きいことは，ゲート電圧変化に対するコンダクタンス変化の大き
いことを意味しており，特にＭＯＳ型の電界効果型トランジスタを製造する上に有
利であることを開示しているから，原告のこの点の主張は理由がない。
原告が主張する，縦型ＭＯＳＦＥＴにおいてはチャンネル面を{１１１}面とする
ことが技術常識であった点や，プレーナ型ＭＯＳＦＥＴは簡単に製造することがで
きるという利点があったとの点も，そもそも刊行物１ＭＯＳＦＥＴがチャンネル面
を{１１１}面としておらず，プレーナ型でもないから，刊行物１ＭＯＳＦＥＴに，
刊行物２に現れた技術常識を組み合わせることを妨げる事由とは考えられず，原告
の上記主張は，理由がない。
(ｶ) 原告は，商業的成功，長く要望されていた課題の点を主張する。しかしな
がら，本件特許発明は原告が商業的成功を主張するパワーＭＯＳＦＥＴに限定され
るものではないし，商業的成功は，仮にそのような事実が認められるとしても，必
ずしも発明の困難性とは異なる要素によることがあること，当業者にとって容易に
想到可能な発明が，本件に即していえば，プレーナ型ＭＯＳＦＥＴに注力していた
等の理由で，関心が持たれず，実施もされなかったことが考えられることからする
と，これらの二次的考慮要素を併せ考慮しても，前記結論を左右するものではない
といわなければならない。
(4) まとめ
以上によれば，本件特許発明は，刊行物１ＭＯＳＦＥＴに，刊行物２に表れた技
術常識を組み合わせることにより，当業者が容易に発明することができたものであ
り，特許法２９条２項に違反し無効なものであるから，原告は，同法１０４条の３
第１項により，本件特許権を行使することができない。
２ 結論
よって，原告の請求は，その余の点について判断するまでもなく，いずれも理由
がないから棄却することとし，主文のとおり判決する。
東京地方裁判所民事第４０部
裁判長裁判官
市 川 正 巳
裁判官
大 竹 優 子
裁判官
頼 晋 一