平成20(ネ)10003損害賠償等請求控訴事件

判決言渡 平成２０年６月１８日

平成２０年（ネ）第１０００３号 損害賠償等請求控訴事件（原審・東京地裁平成

年(ワ)第６５４８号）

口頭弁論終結日 平成２０年５月７日

判 決

控 訴 人 インターナショナル・レクティファイヤー・

コーポレーション

訴 訟 代 理 人 弁 護 士 上 山 浩

訴 訟 代 理 人 弁 理 士 谷 義 一

同 新 開 正 史

補 佐 人 弁 理 士 濱 中 淳 宏

被 控 訴 人 新 電 元 工 業 株 式 会 社

訴 訟 代 理 人 弁 護 士 松 本 直 樹

同 牧 野 知 彦

補 佐 人 弁 理 士 畑 中 孝 之

主 文

１ 本件控訴を棄却する。

２ 控訴費用は控訴人の負担とする。

３ この判決に対する上告及び上告受理申立てのための付加期間を

３０日と定める。

事実及び理由

第１ 控訴の趣旨

１ 原判決を取り消す。２ 被控訴人は，控訴人に対し，４億円及びこれに対する平成１８年４月１８日から支払済みまで年５分の割合による金員を支払え。３ 被控訴人は，原判決別紙物件目録記載の製品を生産し，譲渡し，輸入し，又は譲渡の申出をしてはならない。被控訴人は，その占有に係る前項記載の製品を廃棄せよ。訴訟費用は，第１審，第２審とも，被控訴人の負担とする。６ 第２項について仮執行宣言

第２ 事案の概要

【略称は原判決の例による。】１ 一審原告たる控訴人は，家電，民生機器，車載用電子機器，通信機器，人工衛星などのパワーエレクトロニクスに関連する半導体の製造販売等を業とする米国法人である。一審被告たる被控訴人は，パワー半導体やスイッチング電源などのパワーエレクトロニクスに関連する半導体の製造販売等を業とする株式会社であり，次に述べる被告製品を松下電工及びその関連会社に販売している。２ 本件は，本件特許権１及び２を有している控訴人が，被控訴人に対し，特許権侵害を理由として，原判決別紙物件目録記載の半導体装置（被告製品）の生産，譲渡，輸入，譲渡の申出の差止め及び被告製品の廃棄並びに損害賠償金４億円及びこれに対する不法行為の後の日である平成１８年４月１８日から支払済みまで民法所定の年５分の割合による遅延損害金の支払を求めている事案である。原審の東京地裁は，平成１９年１０月２３日，①被告製品が組み込まれた原判決別紙回路目録１記載のランプ安定回路（本件ランプ安定回路１）は，本件特許権１の請求項５（本件特許発明１）の構成要件を充足せず，また，均等でもないから，本件特許発明１の技術的範囲に属さない，②上記回路目録２記載のランプ安定回路（本件ランプ安定回路２）は，本件特許権２の請求項１（本件特許発明２）・請求項３（本件特許発明３）・請求項７（本件特許発明４）と均等ではないから，本件特許発明２∼４の技術的範囲に属さない等として，一審原告（控訴人）の請求を棄却した。そこで，これに不服の控訴人が控訴を提起した。４ 当審において控訴人は，本件ランプ安定回路１は本件特許発明１の構成要件を充足するかそうでないとしても均等である等と主張し，被控訴人はこれを争った。

第３ 当事者の主張

当事者双方の主張は，次のとおり付加するほか，原判決「事実及び理由」中の「第２ 事案の概要」記載のとおりであるから，これを引用する。

１ 控訴人

(1) 本件特許発明１における「外部タイミングコンデンサ」の解釈

ア 本件特許発明１は，蛍光灯などのランプの駆動回路の安定器（安定回路）に関するものである。従来技術においては，ランプ故障が発生した場合，安定回路中の二つのＭＯＳＦＥＴのうちの一方がオンのまま発振が停止する場合があった。ランプ故障を回復した後に，負荷回路への電力供給を再開すると，一方のＭＯＳＦＥＴがオンのまま発振が停止していた場合は，負荷回路がショート（短絡）して破壊が起きる場合がある。例えば，ＭＯＳＦＥＴ４０がオンのまま発振が停止した後の回路の再起動において，ＩＣ３０が先にＭＯＳＦＥＴ４２をオンするように動作すると，ＭＯＳＦＥＴ４０・ＭＯＳＦＥＴ４２の両方が同時にオンになり，短絡状態が発生する。そのため回路に大電流が流れ，ヒューズが遮断されたり，ＭＯＳＦＥＴの一方が破壊されることになる。本件特許発明１は上記課題を解決すべくなされたものである。すなわち，ランプ故障を検知すると（構成要件１−Ｆ，１−Ｈ。構成要件の分説は原判決記載のとおり。以下同じ。），第１および第２のＭＯＳゲート型パワー半導体デバイスをターンオンおよびターンオフさせるための供給を停止させる（構成要件１−Ｆ）ことにより，両方のＭＯＳゲート型パワー半導体デバイスをターンオフするように動作する（本件明細書１［甲３］段落【００２３】）。ランプ故障をロー論理レベル信号として入力するための外部タイミングコンデンサ（構成要件１−Ｆ，１−Ｈ）は，シャットダウン回路（構成要件１−Ｆ）の外部に設けられており，シャットダウン回路がシャットダウンを開始するタイミングを決定する。これを本件明細書１の図１でいえば，ＩＣ３０のＣ Ｔピンに接続されたコンデンサ１４の電圧が所定のしきい値より低下した場合，ＩＣ３０からＭＯＳＦＥＴ４０及びＭＯＳＦＥＴ４２への出力の供給を停止するように動作する。これによりランプ故障が発生した場合に確実に両方のＭＯＳＦＥＴをターンオフし，故障等の状態からの回復時の回路破壊を防止するようになっている。この構成を規定しているのが構成要件１−Ｆである。上記から明らかなとおり，本件特許発明１の特徴は，ランプ故障が発生した場合に確実に両方のＭＯＳＦＥＴをターンオフするという構成を採用した点にある。この構成は，構成要件１−Ｆに記載されている。ランプ故障の検知時に「上記第１および第２のＭＯＳゲート型パワー半導体デバイスをターンオンおよびターンオフさせるための高圧側および低圧側出力の上記供給を停止させる」構成を採用することで，故障等の状態からの回復時の回路破壊を防止できるのである。イ 本件特許発明１の実施例では，原判決が判示したように，「外部タイミングコンデンサ」（その電圧がしきい値電圧より低いときに，第１および

第２のＭＯＳゲート型パワー半導体デバイスの両方を確実にターンオフす

るためのシャットダウン回路を起動するコンデンサ）として，「抵抗との組み合わせにより自己発振駆動回路の発振周波数を定めるコンデンサ」すなわちＣＴピンに接続されたコンデンサ１４が開示されており，その他の構成は明示的には開示されていない。しかし，実施例は，当業者による特許発明の実施を可能とするために記載される具体例にすぎず，特許発明の技術的範囲が実施例に限定されるものではない。また，その電圧がしきい値電圧より低いときに第１および第２のＭＯＳゲート型パワー半導体デバイスの両方を確実にターンオフするためのシャットダウン回路を起動するコンデンサ，すなわち「外部タイミングコンデンサ」が，Ｃ Ｔピンに接続されたコンデンサ１４でなければならない技術的理由は，一切ない。そして，本件明細書１（甲３）には，その電圧がしきい値電圧より低いときに第１および第２のＭＯＳゲート型パワー半導体デバイスの両方を確実にターンオフするためのシャットダウン回路を起動するコンデンサ，すなわち「外部タイミングコンデンサ」が，Ｃ Ｔピンに接続されたコンデンサ１４でなければならない旨の記載はなく，またそれを示唆する記載も一切ない。構成要件１−Ｆの文言上も，そのような限定は付されていない。一方で，ランプ故障を検知して回路をシャットダウンするためのピンをＣＴピンとは別個に設ける構成を採用することは，当業者にとって容易になし得る設計事項にすぎない。このことは，例えば，乙８（ｉｎｔｅｒｓｉｌ社のパンフレット）の２頁のＦＩＧＵＲＥ２や乙９（アイアールファーイースト株式会社のパンフレット）の１頁のブロックダイヤグラムの回路において，ＳＤピン（ランプ故障を検知して回路をシャットダウンするためのピン）がＣ Ｔピンとは別個に設けられていることからしても，明らかである。ＳＤピンをＣ Ｔピンとは別個に設けた場合，「その電圧がしきい値電圧より低いときに第１および第２のＭＯＳゲート型パワー半導体デバイスの両方を確実にターンオフするためのシャットダウン回路を起動するコンデンサ」は，ＳＤピンに接続されたコンデンサであるから，必然的に「抵抗との組み合わせにより自己発振駆動回路の発振周波数を定めるコンデンサ」すなわちＣＴピンに接続されたコンデンサとは別個のものになる。したがって，本件明細書１の実施例に基づいて，「その電圧がしきい値電圧より低いときに第１および第２のＭＯＳゲート型パワー半導体デバイスの両方を確実にターンオフするためのシャットダウン回路を起動するコンデンサ」と「抵抗との組み合わせにより自己発振駆動回路の発振周波数を定めるコンデンサ」を別個のものする回路構成を採用することは，容易になし得た設計事項にすぎないことが明らかである。ウ よって，本件明細書１の記載に照らし，また本件特許発明１の出願当時（平成９年１０月１７日）の技術水準を参酌すれば，構成要件１−Ｆ及び構成要件１−Ｈの「外部タイミングコンデンサ」とは，「その電圧がしきい値電圧より低いときに第１および第２のＭＯＳゲート型パワー半導体デバイスの両方を確実にターンオフするためのシャットダウン回路を起動するコンデンサ」と解すべきであって，これに加えて「抵抗との組み合わせにより自己発振駆動回路の発振周波数を定めるコンデンサ」でもなければならないと限定して解釈すべき理由はない。エ それにもかかわらず，原判決は，「本件明細書１における上記実施例が，…『本発明の一態様』として記載された【課題を解決するための手段】を具体化したものであり，本件明細書１には，上記実施例以外の実施例の記載が全くないことからすれば，本件特許発明１における『外部タイミングコンデンサ』は，抵抗との組み合わせにより自己発振駆動回路の発振周波数を定めるコンデンサであり，かつ，その電圧がしきい値電圧より低いとシャットダウン回路を起動するものであると認めるのが相当である。」（６９頁下４行∼７０頁３行）と述べて，特許発明の技術的範囲を実施例に限定して解釈するという誤りを犯している。

(2) 本件特許発明１の出願経過の参酌

原判決は，本件特許発明１の出願経過に照らしても，原判決の「外部タイミングコンデンサ」の解釈が裏付けられると判示している（７０頁４行∼７頁下８行）。しかし，以下のとおり，この判示は誤っている。ア 補正は，大別すると，新規性・進歩性欠如（特許法２９条）の問題を克服するためになされる場合と，記載要件不備（同法３６条）の問題を克服するためになされる場合に分類することができる。新規性・進歩性欠如の問題を克服するための補正において特許請求の範囲が「減縮」された場合，当該補正により除外された部分は，包袋禁反言則により技術的範囲に属するとの主張が許されなくなる。しかし，記載要件不備の問題を克服するための補正においては，仮に従前の特許請求の範囲にさらに何らかの文言が付加されたとしても，それは従前の文言が言葉足らずで発明を明確に特定できていないという問題に対処して，特許請求の範囲の文言上発明を「明確にする」ためになされるものであって，補正により何らかの発明を除外するという性質のものではないから，包袋禁反言則の適用の前提を欠く。したがって，補正に伴って提出された意見書の趣旨の把握においても，記載が新規性・進歩性と記載要件不備のいずれに関するものであるかを適切に把握しなければならない。補正の趣旨が新規性・進歩性欠如と記載要件不備のいずれであるかの判断においては，拒絶理由通知に記載された条項を基に形式的に判断することは妥当でなく，引例に開示された内容を参酌した上で，補正の目的及び意見書の記載を吟味して判断すべきである。なぜなら，拒絶理由通知においては新規性・進歩性欠如が指摘されたが，それは特許請求の範囲の記載が不明瞭であったために審査官に発明の構成が正確に理解されず，それゆえに本来は記載要件不備を通知すべきであったにもかかわらず，新規性・進歩性欠如が通知されるような場合があるからである。イ 平成１１年７月２９日になされた本件補正（甲１０）は，シャットダウン回路が外部タイミングコンデンサの電圧に基づいて動作する旨を追加したものである。具体的には，構成要件１−Ｆに「外部タイミングコンデンサ上の電圧からなる」という文言を加え，構成要件１−Ｈを加えたものである。また，同日付けで本件意見書（甲１１）が提出されている。本件特許１の出願当初明細書（特許願，甲５）の特許請求の範囲の請求項６（補正後の請求項５に相当）においては，シャットダウン回路に接続される信号としては単に「上記ロー論理レベル信号」と記載されていただけで，しかも，発明の詳細な説明及び図面のいずれにおいても「上記ロー論理レベル信号」の語が用いられていない。この点に鑑みれば，「上記ロー論理レベル信号」が具体的にいかなる信号を意味するのか不明確であり，そのために本件特許発明１の技術的意義が請求項の記載からは必ずしも明確であったといえなかった。さらに，本件補正前は本件特許発明１の技術的意義が特許庁審査官に理解されていなかったことが，本件拒絶理由通知（甲６）の「理由」で，「引用文献１，２にはシャットダウン回路を有するものが，引用文献１∼には遅延回路を有するものが記載されており，本願発明が，当業者にとって格別なものであるとは認められない。」と記載されていることから強くうかがわれる。なぜなら，本件特許発明１の特徴は，ランプ故障時に第および第２のＭＯＳゲート型パワー半導体デバイスの両方をターンオフすることにある。本件明細書１（甲３）は，シャットダウン回路・遅延回路を有すること自体は公知技術であることを当然の前提としており，その旨の明示的記載もある。例えば，従来技術として記載されている【図３】及び【図４】の回路には，ランプ故障を検知しシャットダウンする回路（抵抗６２・６４・６６，コンデンサ６８及びトランジスタ６０又はＳＣＲ７０から構成される回路）が含まれており（ただし，従来技術の【図３】及び【図４】のシャットダウン回路は，自己発振駆動回路の発振を停止するだけで，本件特許発明１のように第１および第２のＭＯＳゲート型パワー半導体デバイスの両方をターンオフするものではない），それに関する記載もある（段落【００１６】∼【００２２】）。また，従来技術として記載されている図２は，デッドタイム遅延回路を備えた回路の波形であることが明示されているし，それに関する記載もある（段落【００１５】）。一方，本件拒絶理由通知で引用された三つの引例（甲７∼９）のいずれにも，本件特許発明１の特徴であるランプ故障時に第１および第２のＭＯＳゲート型パワー半導体デバイスの両方をターンオフする構成は，開示も示唆もされていない。もし本願発明の特徴が正しく把握されているのであれば，従来技術としている構成が開示されているにすぎず，発明の特徴的部分に関する開示も示唆もない引例をもとに進歩性欠如の拒絶理由を発することは考えられない。それにもかかわらず，公知文献にシャットダウン回路・遅延回路が開示されていることのみを理由にその旨の拒絶理由が発せられたということは，発明の特徴が正しく把握されていないことを示している。本件補正は，上記のような点に鑑みて，本願発明の技術的意義をより明確にするために，故障検出回路からの出力を「上記ロー論理レベル信号」としてＩＣに入力するために「外部タイミングコンデンサ上の電圧」として検知すること，及び，「シャットダウン回路」が「上記外部タイミングコンデンサ上の電圧を上記しきい値電圧と比較するしきい値電圧検出回路を有する」ものであることを請求項に明記したものであって，その技術的範囲に変化はない。また，「外部タイミングコンデンサ上の電圧からなる」という追記が「上記ロー論理レベル信号」の意義を明確化しただけで，限定したものでないことは，本件拒絶理由通知（甲６）で引用された本件引用文献１（甲）の開示内容に照らしても明らかである。なぜなら，本件引用文献１（特開平８−３７０９２号公報，甲７）の図４には，シャットダウン回路に接続される「上記ロー論理レベル信号」が「外部タイミングコンデンサ上の電圧からなる」回路が開示されており，「上記ロー論理レベル信号」が「外部タイミングコンデンサ上の電圧からなる」ものであることを追記しても，公知文献との差異を設けることにはならないからである。ウ この点，原判決は，「また，原告は，外部タイミングコンデンサの電圧とＣ Ｔ ピンの電圧とを同じ値を示すものとした上で…，拒絶理由通知に示された引例との差異をより明確にするため，シャットダウン回路が外部タイミングコンデンサの電圧に基づいて動作する旨を追加する本件補正を行って…，特許査定を受けたものである。」と判示している（７４頁７行∼行）。しかし，原判決は，本件補正が新規性・進歩性欠如と記載要件不備のいずれの問題を克服するためになされたものであるかの検討さえ行わないまま，進歩性欠如の問題であると決め込んだ上で，本件意見書の記載を解釈している。その結果，原判決は，本件意見書の記載の趣旨を誤って把握している。エ 原判決が引用している本件意見書（甲１１）の記載のうち，以下の(ア)∼(ウ)（原判決７０頁１０行∼１７行）については，上記イのとおり，従前の特許請求の範囲で不明瞭であった点を「明確化」するために補正した旨を述べたものであり，特許請求の範囲を「減縮」した趣旨でないことは，引例に開示された内容も参酌して本件意見書を読めば明らかである。(ア) 「請求項１におきましては，引例との差異をより明確にするため，シャットダウン回路が外部タイミングコンデンサの電圧に基いて動作する旨を追加する補正を行いました。」（意見書［甲１１］１頁９行∼１１行）(イ) 「請求項４（旧請求項５）におきましては，請求項１との対応を正確にするため『外部タイミングコンデンサ』を『上記外部タイミングコンデンサ』に変更しました。」（意見書１頁１６行∼１８行）(ウ) 「請求項５（旧請求項６）におきましても請求項１と同様の補正を行いました。」（意見書１頁１９行）ここで本件意見書の(ア)が単に「引例との差異を明確にするために」ではなく，「引例との差異をより明確にするために」と記載していることにも留意すべきである。「より明確に」とは，従前の明細書の記載でも本願発明と引例との差異は一応理解可能ではあるが，不明瞭な点があることも否定できないことから，差異の存在をさらに明確にするために補正したということを強調している趣旨である。仮に本件補正が特許請求の範囲を減縮することで引例との差別化を図り，進歩性欠如を克服することを目的としてなされたものであれば，本来は「引例との差異を区別可能とするために」と記載すべきであろうが，これと対比すれば，上記(ア)の「引例との差異を明確にするために」は，記載の不明瞭さを解消する目的でなされたものである趣旨と理解し得る。以上のとおり，この点に関する原判決の認定は誤りである。オ 次に，原判決が引用している本件意見書の記載のうち，以下の(ア)∼(オ)（原判決７０頁１８行∼７１頁下１行）については，本件明細書１の実施例の記載に基づいて引例と本願発明との差異を論じている部分であり，やはり特許請求の範囲の限定解釈の根拠となるものではない。(ア) 「本願発明は，障害が発生し，外部タイミングコンデンサ１４の電圧すなわち外部タイミングコンデンサに接続されるＩＣのピン（Ｃ Ｔピン）の電圧が所定のしきい値レベルより低くなった場合に，スイッチングトランジスタに対するゲート駆動信号を不能にすることによって，スイッチングトランジスタを完全にシャットダウンするものです。これによりスイッチングトランジスタの破壊のようなＩＣに対して非常に有害な状況の発生を確実に防止するという効果を有します。」（意見書１頁２１行∼２６行）(イ) 「引用文献１の回路は，不足電圧状態の発生時において，ハーフブリッジ接続されたトランジスタ（引用文献中，トランジスタ２０，２１）のスイッチング動作を停止させるようにのみ動作し，ＣＴピン上での電圧降下に基いては活動化されず，トランジスタのゲート駆動信号をターンオフするというような動作は行ないません。」（意見書４頁２行∼６行）(ウ) 「本引例のシャットダウン回路は，ランプの障害または除去による負荷電流変化に基いてシャットダウンするものでありますが，本願発明のように，外部タイミングコンデンサ（Ｃ Ｔ ピン）の電圧降下を検出し，これに基いてトランジスタのゲート駆動信号をターンオフさせるものではありません。」（意見書４頁１０行∼１４行）(エ) 「本願発明は，障害が発生し，外部タイミングコンデンサ１４に接続されるＣ Ｔ ピンの電圧が所定のしきい値レベルより低くなったときに，図６に示すようにスイッチングトランジスタ４０，４２に対するゲート信号Ｈ０，Ｌ０を不能状態（ロー）にすることによって，スイッチングトランジスタ４０，４２の完全なシャットダウンを可能とするものです。このように障害発生を外部タイミングコンデンサ１４の電圧（すなわちＣ Ｔ ピン）の電圧により検出し，スイッチングトランジスタ４０，４２を完全にシャットダウンするという点はいかなる引例においても開示されておらず，また，示唆もされておりません。」（意見書４頁２２行∼２９行）(オ) 「以上，説明しましたように，本願発明の特徴である，障害発生時に外部タイミングコンデンサの電圧（すなわちＣ Ｔピンの電圧）が所定のしきい値レベルより低くなった場合に，スイッチングトランジスタに対するゲート駆動信号を不能にすることによって，それらのスイッチングトランジスタを完全にシャットダウンするための構成は，上記のいかなる引例においても開示されておらず，また，示唆もされておりません。また，本願発明は，障害発生時にスイッチングトランジスタを完全にシャットダウンすることにより，障害から回路を確実に保護できるという点において引例に対して優れた効果を有しております。」（意見書６頁７行∼１４行）一般に，意見書において本願発明と引例との差異を説明する場合に，特許請求の範囲中の構成要件に対応する実施例の部材の名称や図中の符号を用いて説明することはしばしば行われることである。なぜなら，特許請求の範囲の文言は抽象的に記載されており具体性を欠いているので，特許請求の範囲の文言だけを用いて説明すると，どうしても抽象論に陥り，引例との構成の差異や効果の相違等を明確に説明できないという嫌いがある。これに対して，特許請求の範囲に対応する実施例を基に説明すれば，引例との具体的な差異を明らかにすることが相対的に容易になるからである。このような理由から，本件意見書の上記(ア)∼(オ)の記載も，実施例の記載を参照しつつ引例との差異を述べているのである。したがって，本件意見書の上記(ア)∼(オ)の記載を根拠として特許請求の範囲の文言を限定的に解釈することは誤りである。そのような解釈は，特許請求の範囲の文言を明細書の実施例に限定して解釈したこと，すなわち実施例限定解釈に他ならない。以上のとおり，この点に関する原判決の認定も誤りである。

(3) (1)と(2)のまとめ

以上の(1)と(2)に述べたところから明らかなとおり，本件明細書１（甲３）及び本件意見書（甲１１）のいずれによっても，構成要件１−Ｆ及び１−Ｈの「外部タイミングコンデンサ」の意義は，「その電圧がしきい値電圧より低いときに第１および第２のＭＯＳゲート型パワー半導体デバイスの両方を確実にターンオフするためのシャットダウン回路を起動するコンデンサ」を意味すると解すべきであって，「抵抗との組み合わせにより自己発振駆動回路の発振周波数を定めるコンデンサ」をも兼用するものと限定解釈する理由はない。そして，本件ランプ安定回路１が「その電圧がしきい値電圧より低いときに第１および第２のＭＯＳゲート型パワー半導体デバイスの両方を確実にターンオフするためのシャットダウン回路を起動するコンデンサ」に該当する構成を備えていることは，被控訴人も争っていない。

(4) 本件特許発明１の本質的部分

ア 原判決は，本件明細書１の実施例の記載及び本件意見書の上記(2)エ及びオの記載を根拠として，「…本件特許発明１は，外部タイミングコンデンサの電圧，すなわち外部タイミングコンデンサに接続されるＣ Ｔピンの電圧が所定のしきい値電圧より低くなったときに，高圧側及び低圧側のＭＯＳゲート型パワー半導体デバイスに対するゲート駆動信号をターンオフすること（それにより，高圧側及び低圧側のＭＯＳゲート型パワー半導体デバイスを完全にシャットダウンすること）をその発明の本質的特徴とするものであることが認められる。」と判示している（７４頁１３行∼１８行）。イ しかし，本件明細書１の「外部タイミングコンデンサ」が，文言上は，ＣＴピンに接続される「抵抗との組み合わせにより自己発振駆動回路の発振周波数を定めるコンデンサ」を意味すると解する立場を前提としても，本件特許発明１の本質的部分を同様に解すべき理由はない。上記(1)イのとおり，本件特許発明１は，ランプ故障時に駆動回路の構成部品が破壊されることを防止し，またランプのパワースイッチを切り換えなくとも自動的にランプ駆動回路を再起動することを可能とするという技術的課題を解決するために（本件明細書１段落【００２３】），ランプ故障が発生した場合に確実に両方のＭＯＳＦＥＴをターンオフするという構成を採用した点にある。当該技術的課題を解決するための当該構成としては，その電圧がしきい値電圧より低いときに第１および第２のＭＯＳゲート型パワー半導体デバイスの両方を確実にターンオフするためのシャットダウン回路を起動するコンデンサすなわち「外部タイミングコンデンサ」が，ＣＴピンに接続されたコンデンサ１４でなければならない技術的理由は，一切ない。かつ，本件明細書１には，「外部タイミングコンデンサ」がＣＴピンに接続されたコンデンサ１４でなければならない旨の記載はなく，またそれを示唆する記載も一切ない。構成要件１−Ｆの文言上も，そのような限定は付されていない。さらに，本件意見書（甲１１）にも本件特許発明１の本質的部分を原判決のように限定的に解さなければならない記載もない。原判決は，引例の内容の検討を怠ったために誤った解釈に至っている。本件意見書の上記

(2)エの記載は，従前の特許請求の範囲の不明瞭さを解消するため，換言

すれば記載要件不備を解消するためになされたものであり，したがってこれを根拠に特許発明１の本質的部分を限定的に解釈することはできない。また，本件意見書の上記(2)オの記載は，本件明細書１の実施例の記載を前提として，引例との差異を説明している部分である。実施例の記載は，出願当初明細書のままであり，補正はされていないから，本件意見書の上記(2)オの記載は，本件明細書１の出願当初明細書からの記載を前提として，引例との差異を具体的に説明しているにすぎず，特許請求の範囲を減縮した趣旨に解し得る根拠は一切ない。また，仮に本件拒絶理由通知において引用された引例に，ランプ故障検知用のコンデンサ（Ｃ Ｔピンに接続されたものに限定されない）の電圧が所定のしきい値電圧より低くなったときに，高圧側及び低圧側の両方のＭＯＳゲート型パワー半導体デバイスに対するゲート駆動信号をターンオフする（それにより，高圧側及び低圧側の両方のＭＯＳゲート型パワー半導体デバイスを完全にシャットダウンすること）構成又はそれに類する構成が開示されていたならば，本件意見書の上記(2)エ及びオの記載をもって当該コンデンサがＣＴピンに接続されたものに限定されることを述べたものと解釈することも正当化されよう。このような場合には，進歩性欠如を克服するために，特許請求の範囲を減縮する必要があり，当該減縮により除外された部分は本質的部分でないということになるからである。それにもかかわらず，原判決は，引例の検討を全く怠ったまま，本件意見書の趣旨を限定的に解釈するという過ちを犯している。実際には，本件拒絶理由通知において引用された三つの引例（甲７∼９）のいずれにも上記のような構成は開示も示唆もされていない。以上のとおり，本件特許発明１の本質的部分は，ランプ故障検知用のコンデンサ（Ｃ Ｔピンに接続されたものに限定されない）の電圧が所定のしきい値電圧より低くなったときに，高圧側及び低圧側の両方のＭＯＳゲート型パワー半導体デバイスに対するゲート駆動信号をターンオフすること（それにより，高圧側及び低圧側の両方のＭＯＳゲート型パワー半導体デバイスを完全にシャットダウンすること）であるというのが正当な解釈であり，原判決は誤りである。ウ そして，本件ランプ安定回路１が「その電圧がしきい値電圧より低いときに第１および第２のＭＯＳゲート型パワー半導体デバイスの両方を確実にターンオフするためのシャットダウン回路を起動するコンデンサ」に該当する構成を備えていることは，被控訴人も争っていない。したがって，本件特許発明１と被告製品が組み込まれた本件ランプ安定回路１は，本質的部分が一致している。

(5) なお，本件引用文献２（特開平６−１８８０９０号公報，甲８）の回路

は，回路の発振を停止して，高圧側ＭＯＳＦＥＴと低圧側ＭＯＳＦＥＴのターンオン処理をそれ以上繰り返すことを停止する，すなわち発振を停止するよう動作する回路であって，本件特許発明１の「シャットダウン回路」（構成要件１−Ｆ）のように，ランプ故障等の検知時に両方のＭＯＳＦＥＴを共に確実にターンオフする回路ではない。また，本件引用文献１（特開平８−３７０９２号公報，甲７）の低電圧ロックアウト回路１０５は，ＩＣに供給される電源電圧が低下したときに，ＩＣが不安定な電圧で動作することによってＩＣ内部の論理回路が誤動作しないようにするための回路であって，本件特許発明１の「ランプ故障等の検知時に第１および第２のＭＯＳゲート型パワー半導体デバイス（ＭＯＳＦＥＴ）をターンオフする回路」とは全く異なる回路である。被控訴人

(1) 本件特許発明１の内容について

本件明細書１（甲３）は，主に二つの先行技術を説明している。【図３】と【図４】である。【図３】の先行技術は段落【００１６】から【００１８】に説明されているが，発振回路を止めるだけの仕組みなので，両方のＭＯＳＦＥＴがオフになるとは限らない。これに対して【図４】の先行技術は，段落【００１９】以下に説明されているが，回路としては，両方のＭＯＳＦＥＴをオフにするものである。ただし，ＩＣの電源電圧を落とすので，所定の通りに働かない可能性がある。この点について，段落【００２２】の中で，「…ｄｖ／ｄｔは制限されなければならない，なぜならば，出力段がパワーＭＯＳＦＥＴのゲートを完全に放電させてしまう前に，ゲート駆動出力段に対する電源電圧がターンオフしてもよいからである。例えば，もし，上段のパワーＭＯＳＦＥＴ４０がオンし，電源電圧が急速に０Ｖになった場合，パワーＭＯＳＦＥＴ４０はオフされず，ＭＯＳＦＥＴを放電する生来のゲート−ソース間のリークのみによる電荷（すなわち電圧）を，事実上，パワーＭＯＳＦＥＴ４０のゲート上に有したままとなる。…」と記載されている。本件特許発明１では，Ｃ Ｔピンで起動する，両方のＭＯＳＦＥＴをオフにする回路をＩＣ内に設けた。これを使う際には，【図３】の場合と同様の外部回路となる。本件特許発明１の場合にはＩＣ内に両方オフの回路があるから，従来例での【図３】では単に発振が止まるだけであるのとは違って，両方がオフになり，ショートの危険が避けられる。【図３】との比較でいえば，両方オフにするのが本件特許発明１の特徴だが，【図４】との比較でいえば，ＣＴピンを兼用して使っていることにこそ特徴がある。そして，本件明細書１（甲３）では，Ｃ Ｔピン起動で両方のＭＯＳＦＥＴをターンオフするというだけで，その両方オフのための回路自体に特色のあるものが開示されている訳ではない。本件明細書１（甲３）の段落【００３】には，「…さらに，ＣＴピンを使用した新しいシャットダウン機能も備えている。本発明によれば，以下の２つのさらなる回路ブロックが追加されている。すなわち，（１）Ｃ Ｔ 検出用の第３のコンパレータ１１８および

（２）シャットダウンラッチ回路１２４が追加されている。入力ピンＣ Ｔ

は，Ｃ Ｔピン電圧が分圧回路１１２により供給される所定のしきい値（ＶＲとして示される）よりも低くなるときを検出する第３のコンパレータ１１の負入力に接続される。そのとき，第３のコンパレータ１１８は，その出力をシャットダウンラッチ回路１２４および低圧側のデッドタイム遅延回路に供給する。シャットダウンラッチ回路１２４の出力は，次に，高圧側のデッドタイム遅延回路１２６の入力に供給される。」と説明されている。本件特許発明１では，それぞれの「デッドタイム遅延回路」を介して両方のＭＯＳＦＥＴをターンオフしているだけなのである。これは，一般的な低電圧ロックアウト回路の場合と同じである。こうした明細書の内容であるから，ＣＴピン兼用が特許請求の範囲で規定されているのが当然である。特許請求の範囲だけを取り出すと必ずしも分かりやすくはないが，「上記ロー論理レベル信号」により，こうした趣旨が規定されている。審査段階での控訴人の主張でも，そのような内容であった。発明内容からいってＣＴピン兼用が要件となっているべきであることは自明である。

(2) 先行技術について

本件引用文献２（特開平６−１８８０９０号公報，甲８）には両方のＭＯＳＦＥＴをターンオフする回路が記載されている。本件引用文献２の段落【００２３】には「ＭＯＳＦＥＴ２５および２７の着火を阻止することによって，ランプは完全にシャット・オフされる」（「ＢＯＳＦＥＴ」は「ＭＯＳＦＥＴ」の誤記）との記載がある。「着火」については，他の箇所の用語法から「導通させる（オンにする）」という意味だと分かるので，この記載はまさに両方のＭＯＳＦＥＴをオフにすることを意味している。また，本件引用文献１（特開平８−３７０９２号公報，甲７）にも，低電圧時の対処の回路として，両方のＭＯＳＦＥＴをターンオフする回路が出ている。甲７のそれは低電圧時用とはいえ，本件特許請求の範囲にはこうした目的の場合を除く記載はないし，また，この回路を不具合時対処のために流用することは従来技術であって，その旨が本件明細書１に説明されている。控訴人が主張するように，本件特許発明１に，「その電圧がしきい値電圧より低いときに第１および第２のＭＯＳゲート型パワー半導体デバイスの両方を確実にターンオフするためのシャットダウン回路を起動するコンデンサ」と「抵抗との組み合わせにより自己発振駆動回路の発振周波数を定めるコンデンサ」を別個のものする回路構成が含まれるのであれば，本件特許発明１は，無効である。

(3) 本件補正について

控訴人は，本件補正が「明確化」と「特許請求の範囲の減縮」とのどちらであったかを問題とする。本件特許発明１にかかる出願当初の請求項の記載が，適切な規定を有したものであったかどうかが不明瞭であるために，そこから単に「明確化」したのかそれとも「減縮」したのかは，確定しがたいところがある。しかし，現に成立した請求項５が，「兼用」を規定していると理解するべきことに疑問はない。

第３のコンパレータ１１８の出力がシャットダウンラッチ回路１２４及び

低圧側のデッドタイム遅延回路１３０に供給され，次いで，シャットダウンラッチ回路１２４の出力が高圧側のデッドタイム遅延回路１２６に供給され，その結果，両ゲート出力はシャットダウンし，さらに，故障状態が解消されたとき（ランプが交換されたとき）は，コンデンサ１４が再度充電を行うことが記載されている。ウ そうすると，本件明細書１（甲３）には，構成要件１−Ｆ，１−Ｈにいう「外部タイミングコンデンサ」について，抵抗との組み合わせにより自己発振駆動回路の発振周波数を定めるコンデンサである旨の記載しかないということができる。

(5)ア 一方，証拠（甲５∼１１）によれば，本件特許発明１についての出願

経過は，次のとおりであることが認められる。(ア) 本件特許発明１については，平成１１年１月７日付けで，特許庁審査官から，下記の各文献に記載された発明に基づいて容易に発明することができたから進歩性がない旨の拒絶理由通知（甲６）が出された。同拒絶理由通知には，その理由として，「引用文献１，２にはシャットダウン回路を有するものが，引用文献１∼３には遅延回路を有するものが記載されており，本願発明が，当業者にとって格別なものであるとは認められない。」と記載されていた。記・特開平８−３７０９２号（発明の名称「安定器回路用ＭＯＳゲート駆動装置」，出願人インターナショナル・レクティファイヤー・コーポレーション［控訴人］，公開日平成８年２月６日。引用文献１。甲７）・特開平６−１８８０９０号（発明の名称「可変制御電流検知バラスト」，出願人レスティシャンバラストインコーポレーテッド，公開日平成６年７月８日。引用文献２。甲８）・特開平６−２５２７２３号（発明の名称「負荷駆動回路」，出願人日本電装株式会社，公開日平成６年９月９日。引用文献３。甲９）(イ) そこで，控訴人は，平成１１年７月２９日付けで特許請求の範囲等を補正（本件補正。甲１０）し，同日付けで意見書（本件意見書，甲１１）を提出した。(ウ) 本件意見書には，次の記載がある（甲１１）。ａ 「請求項１におきましては，引例との差異をより明確にするため，シャットダウン回路が外部タイミングコンデンサの電圧に基いて動作する旨を追加する補正を行いました。」（１頁９行∼１１行）ｂ 「請求項４（旧請求項５）におきましては，請求項１との対応を正確にするため『外部タイミングコンデンサ』を『上記外部タイミングコンデンサ』に変更しました。」（１頁１６行∼１８行）ｃ 「請求項５（旧請求項６）におきましても請求項１と同様の補正を行いました。」（１頁１９行）ｄ 「本願発明は，障害が発生し，外部タイミングコンデンサ１４の電圧すなわち外部タイミングコンデンサに接続されるＩＣのピン（Ｃ Ｔピン）の電圧が所定のしきい値レベルより低くなった場合に，スイッチングトランジスタに対するゲート駆動信号を不能にすることによって，スイッチングトランジスタを完全にシャットダウンするものです。これによりスイッチングトランジスタの破壊のようなＩＣに対して非常に有害な状況の発生を確実に防止するという効果を有します。」（１頁２１行∼２６行）ｅ 「引用文献１の回路は，不足電圧状態の発生時において，ハーフブリッジ接続されたトランジスタ（引用文献中，トランジスタ２０，２１）のスイッチング動作を停止させるようにのみ動作し，Ｃ Ｔピン上での電圧降下に基いては活動化されず，トランジスタのゲート駆動信号をターンオフするというような動作は行ないません。」（４頁２行∼６行）ｆ 「本引例のシャットダウン回路は，ランプの障害または除去による負荷電流変化に基いてシャットダウンするものでありますが，本願発明のように，外部タイミングコンデンサ（Ｃ Ｔピン）の電圧降下を検出し，これに基いてトランジスタのゲート駆動信号をターンオフさせるものではありません。」（４頁１０行∼１４行）ｇ 「本願発明は，障害が発生し，外部タイミングコンデンサ１４に接続されるＣＴ ピンの電圧が所定のしきい値レベルより低くなったときに，図６に示すようにスイッチングトランジスタ４０，４２に対するゲート信号ＨＯＬＯを不能状態（ロー）にすることによって，スイッチングトランジスタ４０，４２の完全なシャットダウンを可能とするものです。このように障害発生を外部タイミングコンデンサ１４の電圧（すなわちＣＴ ピン）の電圧により検出し，スイッチングトランジスタ４０，４２を完全にシャットダウンするという点はいかなる引例においても開示されておらず，また，示唆もされておりません。」（４頁２２行∼２９行）ｈ 「以上，説明しましたように，本願発明の特徴である，障害発生時に外部タイミングコンデンサの電圧（すなわちＣ Ｔピンの電圧）が所定のしきい値レベルより低くなった場合に，スイッチングトランジスタに対するゲート駆動信号を不能にすることによって，それらのスイッチングトランジスタを完全にシャットダウンするための構成は，上記のいかなる引例においても開示されておらず，また，示唆もされておりません。また，本願発明は，障害発生時にスイッチングトランジスタを完全にシャットダウンすることにより，障害から回路を確実に保護できるという点において引例に対して優れた効果を有しております。」（６頁７行∼１４行）イ ところで，本件特許１（甲３）の請求項１における「外部タイミングコンデンサの電圧からなるロー論理レベル信号に接続された入力制御端子を有するタイマ回路と，上記タイマ回路に接続され，上記第１および第２のＭＯＳゲート型パワー半導体デバイスをオンおよびオフに切り換える周波数を制御し，また，上記入力制御端子に印加される上記信号に応じて切り換わる出力を供給する第１のラッチ回路と」との記載，及び，請求項４における「請求項１に記載の集積回路において，上記タイマ回路は，上記ＭＯＳゲート型パワー半導体デバイスがオンおよびオフされる周波数を制御するための第２の入力制御端子を有し，上記第１および第２の入力制御端子は上記タイマ回路の発振周波数を設定するための上記外部タイミングコンデンサおよび外部タイミング抵抗に接続されることを特徴とする集積回路。」との記載からすると，請求項１及び請求項４の「外部タイミングコンデンサ」が抵抗との組み合わせにより自己発振駆動回路の発振周波数を定めるコンデンサであることは明らかである。上記ア(ウ)ａ及びｂの本件意見書の記載は，本件特許１の請求項１及び請求項４が上記のようなものであることを当然の前提として，これらの請求項における「外部タイミングコンデンサ」がその電圧の低下により，シャットダウン回路を起動させる機能も兼ね備えることを明示したものであると認められる。そして，上記ア(ウ)ｃのとおり，本件意見書において，本件特許発明１（請求項５）についても請求項１と同様の補正をしていると述べている以上，本件特許発明１における「外部タイミングコンデンサ」を請求項１及び請求項４における「外部タイミングコンデンサ」と別異なものと解すべき理由はない。また，上記ア(ウ)ｄ∼ｈの本件意見書の記載も，「外部タイミングコンデンサ」が抵抗との組み合わせにより自己発振駆動回路の発振周波数を定めるコンデンサであることを説明するものである。そうすると，本件特許発明１についての出願経過に照らしても，構成要件１−Ｆ，１−Ｈにいう「外部タイミングコンデンサ」について，抵抗との組み合わせにより自己発振駆動回路の発振周波数を定めるコンデンサを意味すると解すべきであるということができる。

(6) 控訴人は，本件特許発明１の特許請求の範囲には単に「外部タイミング

コンデンサ」と記載されているだけであるから，当該記載から自己発振駆動回路の発振の周波数を定めるコンデンサのみを意味すると限定解釈する理由はないし，特許請求の範囲に記載の発明は実施例に限定されるわけではなく，また，本件補正は，本願発明の技術的意義をより明確にするためになされたもので，新規性・進歩性欠如を理由とするものではないから，構成要件１−Ｆ，１−Ｈにいう「外部タイミングコンデンサ」について，抵抗との組み合わせにより自己発振駆動回路の発振周波数を定めるコンデンサを意味すると限定解釈することは許されないなどと主張する。しかし，「外部タイミングコンデンサ」という用語が用いられていること，本件明細書１には，「外部タイミングコンデンサ」が抵抗との組み合わせにより自己発振駆動回路の発振周波数を定めるコンデンサである発明の開示しかなく，それ以外の発明の開示がないこと，及び，本件意見書の上記記載に照らせば，本件特許発明１の「外部タイミングコンデンサ」を，抵抗との組み合わせにより自己発振駆動回路の発振周波数を定めるコンデンサであると解すべきである。また，本件補正の目的によってこの認定が左右されることはない。したがって，控訴人の上記主張は採用することができない。

(7) 本件ランプ安定回路１においては，コンデンサＣ２が抵抗Ｒ２との組み

合わせにより発振周波数を定めており，コンデンサＣ１１は，その電圧がしきい値電圧より低いとシャットダウン回路を起動させるものであるとしても，発振周波数を定めているものではない。そうすると，本件ランプ安定回路１のコンデンサＣ１１は，構成要件１−Ｆ，１−Ｈにいう「外部タイミングコンデンサ」には当たらず，本件ランプ安定回路１は，構成要件１−Ｆ，１−Ｈを充足しないから，本件ランプ安定回路１は，本件特許発明１の技術的範囲に属しないものと認められる。争点２（本件ランプ安定回路１は，本件特許発明１と均等か。）について

(1) 特許権侵害訴訟において，相手方が製造等する製品又は用いる方法が特

許発明の技術的範囲に属するかどうかを判断するに当たっては，願書に添付した明細書の特許請求の範囲の記載に基づいて特許発明の技術的範囲を確定しなければならず（特許法７０条），特許請求の範囲に記載された構成中に対象製品等と異なる部分が存する場合には，上記対象製品等は，特許発明の技術的範囲に属するということはできない。しかし，特許請求の範囲に記載された構成中に対象製品等と異なる部分が存する場合であっても，①上記部分が特許発明の本質的部分ではなく（本質的部分），②上記部分を対象製品等におけるものと置き換えても，特許発明の目的を達することができ同一の作用効果を奏するものであって（置換可能性），③上記のように置き換えることに，当該発明の属する技術の分野における通常の知識を有する者（当業者）が，対象製品等の製造等の時点において容易に想到することができたものであり（置換容易性），④対象製品等が特許発明の特許出願時における公知技術と同一又は当業者がこれから出願時に容易に推考できたものではなく（非容易推考），かつ，⑤対象製品等が特許発明の特許出願手続において特許請求の範囲から意識的に除外されたものに当たるなどの特段の事情（意識的除外）もないときは，上記対象製品等は，特許請求の範囲に記載された構成と均等なものとして，特許発明の技術的範囲に属するものと解される（最高裁平成１０年２月２４日第三小法廷判決・民集５２巻１号１１３頁）。したがって，上述した均等論が適用されるためには，上記①で述べたように，上記差異部分が特許発明の本質的部分でないことが前提となる。

(2) 前記２(1)∼(6)によれば，本件特許発明１は，外部タイミングコンデン

サに接続されたＣ Ｔ ピンを使用したシャットダウン機能を備えたものである。すなわち，本件特許発明１においては，第３のコンパレータにより，外部タイミングコンデンサに接続されたＣＴピン電圧が，自己発振に対して用いられるしきい値電圧ＶＲ１及びＶＲ２のいずれよりも低い値として選択されたしきい値電圧ＶＲ３よりも低くなったことを検出したときは，第３のコンパレータがその出力をシャットダウンラッチ回路及び低圧側のデッドタイム遅延回路に供給し，シャットダウンラッチ回路の出力が高圧側のデッドタイム遅延回路に供給され，両ゲートドライバ出力がシャットダウンする。このようにして，本件特許発明１は，高圧側及び低圧側のＭＯＳゲート型パワー半導体デバイスを完全にシャットダウンするものである。

(3) ところで，安定器集積回路において，故障時に高圧側及び低圧側のＭＯＳ

ゲート型パワー半導体デバイスの両方をシャットダウンするものは，前記２

(3)ア(イ)ｂのとおり，従来技術として存したところ，本件特許発明１は，

上記(2)のような構成を採用することによって，両方のＭＯＳゲート型パワー半導体デバイスを確実にシャットダウンするとともに，故障状態が終了したときには，自動的にかつ速やかに駆動回路が再起動されるようにしたものである。そして，前記２(5)ア(ウ)のとおり，控訴人は，本件意見書（甲１１）において，上記(2)のような構成を採用したことが本件特許発明１の特徴である旨を述べており，シャットダウン回路が外部タイミングコンデンサの電圧に基づいて動作する旨を追加する本件補正を行って特許査定を受けたものであるということができる。以上によれば，本件特許発明１は，外部タイミングコンデンサの電圧，すなわち外部タイミングコンデンサに接続されるＣＴピンの電圧が所定のしきい値電圧より低くなったときに，高圧側及び低圧側のＭＯＳゲート型パワー半導体デバイスに対するゲート駆動信号をターンオフし，それにより，高圧側及び低圧側のＭＯＳゲート型パワー半導体デバイスを完全にシャットダウンすることをその発明の本質的特徴とするものであることが認められる。

(4) したがって，本件ランプ安定回路１においては，外部タイミングコンデ

ンサが接続されたＣ Ｔピンとは異なるピン（ＳＤピン）によって，外部タイミングコンデンサＣ２とは別のコンデンサＣ１１にシャットダウン回路が接続されているのに対し，本件特許発明１においては，シャットダウン回路がＣ Ｔ ピンによって外部タイミングコンデンサに接続されているという差異は，本件ランプ安定回路１と本件特許発明１との本質的な差異であるから，本件ランプ安定回路１の構成は，本件特許発明１と均等なものであると解することはできない。結論以上によれば，本件特許権１及び２の侵害を理由とする控訴人の本訴請求は，その余について判断するまでもなく，いずれも理由がない。よって，これと結論を同じくする原判決は相当であって，本件控訴は理由がないから棄却することとして，主文のとおり判決する。知的財産高等裁判所 第２部裁判長裁判官 中 野 哲 弘裁判官 森 義 之裁判官 澁 谷 勝 海

第４ 当裁判所の判断

当裁判所も，控訴人の本訴請求はいずれも理由がないと判断する。その理由

は，本件特許権１の侵害の有無に関する争点１，２の判断（原判決６３頁９行

∼７４頁下１行）を削除して次のとおり改めるほか，本件特許権２の侵害の有

無に関する原判決７５頁１行∼７９頁１５行の記載（争点５，６，８に対する

判断）を引用する。

争点１（本件ランプ安定回路１は，本件特許発明１の技術的範囲に属するか

［本件ランプ安定回路１は，本件特許発明１の構成要件１−Ｆ，１−Ｈを充足

するか］）について

(1) 本件明細書１（甲３）の「特許請求の範囲」請求項５は，原判決記載の

ように，次のとおり分説される。

−Ａ 直流バス電源により負荷回路を駆動する回路において，

−Ｂ 直流バス電源に接続され，直流バス電源に接続された第１および第

の直流端子と，負荷回路に対して出力信号を供給するための共通端

子とを有するハーフブリッジの構成で接続された第１および第２のＭ

ＯＳゲート型パワー半導体デバイスと，

−Ｃ 上記共通端子は，上記第１及び第２のＭＯＳゲート型パワー半導体

デバイス間のノードにおいて設けられており，

−Ｄ 上記第１および第２のＭＯＳゲート型パワー半導体デバイスをそれ

ぞれ駆動するための第１および第２の出力と，

−Ｅ 上記第１および第２のＭＯＳゲートパワー半導体デバイスのうちの

一方のターンオンを，上記第１および第２のＭＯＳゲートパワー半導

体デバイスのうちの他方のターンオフ後，遅延時間間隔の間，遅延さ

せることにより，上記第１および第２のＭＯＳゲートパワー半導体デ

バイスの同時駆動を防止するデッドタイム遅延回路と，

−Ｆ 外部タイミングコンデンサ上の電圧からなる上記ロー論理レベル信

号がしきい値電圧より低いときに，上記第１および第２のＭＯＳゲー

ト型パワー半導体デバイスをターンオンおよびターンオフさせるため

の高圧側および低圧側出力の上記供給を停止させるための上記ロー論

理レベル信号に接続されたシャットダウン回路と

−Ｇ を有する自己発振駆動回路とからなり，

−Ｈ 上記シャットダウン回路は，上記外部タイミングコンデンサ上の電

圧を上記しきい値電圧と比較するしきい値電圧検出回路を有する

−Ｉ ことを特徴とする回路。

(2) また，本件明細書１（甲３）の「発明の詳細な説明」には，次の各記載

がある。

ア 発明の属する技術分野

「本発明はランプの安定器であって，特に，ランプの故障から保護する

改善されたランプ安定器に関する。」（段落【０００１】）

イ 従来の技術

「あるランプ装置が故障モードの間，安定器ＩＣを適切にシャットダウ

ンするためには，故障状態（故障したフィラメントまたは起動時に点灯を

失敗したランプのような）を検出したときにゲート駆動出力をオフし，そ

の後，出力パワートランジスタをオフする手段が必要である。」（段落【

】）

「図１は典型的なランプ駆動回路の構成を示した図である。ブリッジ整

流器１０はａｃ（交流）線からバス電圧（ＶＢＵＳ ）を生成する。バス電圧

ＶＢＵＳは近似的に直流であり，コンデンサ５６および５８によりサポート

される。」（段落【０００５】）

「図１のランプ駆動回路は，ＭＯＳゲート駆動チップ３０と，それに関

連する，高圧側のＭＯＳＦＥＴ４０および低圧側のＭＯＳＦＥＴ４２の動

作を制御する回路構成とを含む。ＭＯＳゲート駆動チップ３０は，Ｖ ＢＵＳ

に接続されたＭＯＳＦＥＴ４０および４２に対して駆動信号を与える。こ

こでは，パワーＭＯＳＦＥＴが示されているが，ＩＧＢＴやＭＯＳゲート

型サイリスタのようなＭＯＳゲートを有する任意のパワーデバイスがパワ

ーＭＯＳＦＥＴ４０，４２の代わりに用いられてもよい。」（段落【００

】）

「ＭＯＳＦＥＴ４０および４２からなるハーフブリッジの中央タップの

出力は，インダクタ素子４６とコンデンサ５２とからなる直列ＬＣ負荷回

路を含む回路を駆動する。」（段落【０００７】）

「端子Ｖ ＢＵＳ で供給される電圧は，供給される交流入力電圧に依存し，

直流１４０ボルト程度の低い値から直流６００ボルトより高い値までの範

囲を取り得る。」（段落【０００８】）

「出力回路の発振周波数はインダクタ素子４６とコンデンサ５２との共

振周波数により制御される。インダクタ素子４６の所望のインダクタンス

値は電圧ＶＢＵＳの値に依存し，回路の発振周波数が所望の範囲内になるよ

うに選択される。」（段落【０００９】）

「チップ３０は８ピンＤＩＰまたは表面マウントパッケージ（surface

mount package）の中に収容されてもよく，以下のようなピン出力を有する

：

Ｖｃｃ−直流電源ＶＢＵＳからチップ動作電圧を受けるためのピン。

Ｃ Ｔ−タイミングコンデンサ１４とタイミング抵抗１６との間のノード

に接続された単一入力制御ピン。ピンＣＴでの信号はＨ ０とＬ ０の両出力を

制御する。

ＲＴ−タイミング抵抗１６の他端に接続されたピン。

Ｖ Ｂ−高圧側スイッチ動作のために電力を供給するブートストラップ回

路として働くダイオード２２とコンデンサ２４とのノードに接続されたピ

ン。

Ｈ ０−高圧側ＭＯＳＦＥＴ４０のゲート（すなわち，ゲートに対する抵

抗２６）に対する出力ピン。

Ｖ Ｓ−トーテムポール接続すなわちハーフブリッジ接続されたＭＯＳＦ

ＥＴ４０および４２の中心タップに対するピン。

Ｌ ０−低圧側ＭＯＳＦＥＴ４２のゲート（すなわち，ゲートに対する抵

抗２８）に対する出力ピン。

ＣＯＭ−負極すなわちグランド端子に接続されたピン。」（段落【００

】）

「抵抗１８およびコンデンサ１２はＩＣ３０に対して直流および交流の

必要な電力を与える。抵抗１６およびコンデンサ１４は，次式で定まる発

振周波数を制御する：

ｆ＝１／（１．４Ｒ１６Ｃ１４） …（１）」（段落【００１１】）

「ダイオード２２とコンデンサ２４とはＩＣ内の浮遊ＣＭＯＳ駆動回路

に対してブートストラップ電源回路を形成する。抵抗２６および２８は，

パワーＭＯＳＦＥＴ４０および４２のＬＣリンギングを抑さえ，また，Ｉ

Ｃ３０を電力段から緩衝する。」（段落【００１２】）

「インダクタ素子４６と共振コンデンサ５２を含む負荷回路は，さら

に，阻止コンデンサ５６および５８，正温度特性（ＰＴＣ：a

positivetemperaturecoefficient）抵抗５４並びにランプ５０を有する。

コンデンサ４４は通常，ノードＶＳで観測されるｄｖ／ｄｔを制御し，放

射されるＥＭＩを最小にする。」（段落【００１３】）

ウ 発明が解決しようとする課題

「この基本回路の欠点は，もし，ランプが壊れるか（その動作寿命が尽

きたときのように）もしくは回路から取り外されたとき，回路内の他の構

成部品が破滅的に故障をするかもしれないことである。それゆえ，ゲート

駆動ＩＣ３０の使用者は，故障の状態を検出してＩＣをオフする別個の外

部回路要素を設計しなければならない。好ましくは，ゲート駆動ＩＣの両

出力は，ターンオフ状態のもとでゲート駆動ＩＣをオフする。」（段落【

】）

「ゲート駆動ＩＣは自己発振しているため，ゲート駆動出力Ｌ０および

Ｈ０−ＶＳのうちの１つは図２に示す短いデッドタイムの期間を除いて常時

オンとなる。通常の動作状態では，ＭＯＳＦＥＴ４０あるいはＭＯＳＦＥ

Ｔ４２のいずれかがオンとなる。結果として，例えば図３に示すように，

単純にタイミングコンデンサ１４により外部にグランドまで分路を形成す

ることによりゲート駆動ＩＣをオフすることは，回路を保護するのには充

分でない。」（段落【００１５】）

「図３は，ランプが取り外されたときに入力制御コンデンサ１４のグラ

ンドへの分路を形成するためのトランジスタ６０を含む，図１を改変した

回路を示す。抵抗６２，６４，６６により形成される分圧回路およびコン

デンサ６８は検出回路を構成する。通常の動作状態では，ノードＶＡでの

電圧は近似的に直流電源電圧の半分の値，すなわちＶＢＵＳ／２に等しい。

このとき，コンデンサ５６と５８は同一の値である。ノードＶ Ａ の電圧

と，コンデンサ５６とコンデンサ５８の中間点におけるノードの電圧との

唯一の違いは，ランプ５０のフィラメントでの電圧降下により生ずる。」

（段落【００１６】）

「通常動作状態では，フィラメントでの電圧降下は比較的に小さく，す

なわち，数ボルトのみであり，また，ノードＶＣの電圧は分流トランジス

タ６０をオンさせるのに不十分である。しかしながら，もし，ランプが取

り外されると，ノードＶＣの電圧と同様にノードＶＡの電圧は上昇し，トラ

ンジスタ６０はオンする。抵抗６２，６４，６６の値は，回路が通常動作

状態の間トランジスタ６０を決してオンさせず，ランプが取り外されたと

きもしくは故障した時には常にトランジスタ６０をオンさせるような値に

選択されている。コンデンサ６８もまた，ターンオフ応答回路における低

域通過フィルタ（それにより，ノイズ低減を増大させる）の一部を形成し

ている。」（段落【００１７】）

「しかしながら，図３に示す回路は，ランプが負荷回路から取り外され

たときに，パワーＭＯＳＦＥＴデバイス４０および４２の両方ともをシャ

ットダウンするわけではない。このランプがない負荷状態においては，Ｉ

Ｃ３０のＣＴピンはトランジスタ６０によりグランドに接続され，それに

より，望ましいように，ＩＣの内部発振とその出力の切り換えとが停止さ

れる。しかしながら，ハーフブリッジの出力をオフしたにもかかわらず，

トランジスタ４２はオンのままである。」（段落【００１８】）

「故障状態においてＭＯＳＦＥＴ４０および４２の両方をシャットダウ

ンするもう一つの方法は，図４に示すようにＩＣグランドにＶＣＣピンの分

路を形成することである。ここで，検出回路は本質的に図３のものと同じ

であるが，ＳＣＲ７０が出力をシャットダウンするために抵抗７２を介し

てＶＣＣピンの分路を形成している。」（段落【００１９】）

「図４の回路の欠点は，ソケット内でランプが交換されるときのように

故障状態が終了したときに，チップに供給される電源電圧Ｖ ＣＣがその不足

電圧のしきい値以下に放電されているため，全体の電力上昇手順が繰り返

されなければならないことである。実際には，回路はパワートランジスタ

，４２の両方をオフさせるためにＩＣ３０の不足電圧ロックアウト回

路１２２に依存している。」（段落【００２０】）

「図４の回路のさらなる欠点は，ＳＣＲ７０が図３のＮＰＮトランジス

タ６０よりもより高価な部品であることである。」（段落【００２１】）

「さらに，抵抗７２が，ＶＣＣピンでのｄｖ／ｄｔを緩やかに降下させる

ようにするためにＶＣＣコンデンサ放電経路に含まれなければならないこと

である。ｄｖ／ｄｔは制限されなければならない，なぜならば，出力段が

パワーＭＯＳＦＥＴのゲートを完全に放電させてしまう前に，ゲート駆動

出力段に対する電源電圧がターンオフしてもよいからである。例えば，も

し，上段のパワーＭＯＳＦＥＴ４０がオンし，電源電圧が急速に０Ｖにな

った場合，パワーＭＯＳＦＥＴ４０はオフされず，ＭＯＳＦＥＴを放電す

る生来のゲート−ソース間のリークのみによる電荷（すなわち電圧）を，

事実上，パワーＭＯＳＦＥＴ４０のゲート上に有したままとなる。定在す

る電荷は，上段のＭＯＳＦＥＴ４０がオンのままＩＣ３０が再起動する

と，破滅的な故障を引き起こす。ＩＣ３０が再起動したとき，すなわち，

そのＶ ＣＣ電圧が上昇する不足電圧ロックアウトしきい値を越えたとき，下

段のパワーＭＯＳＦＥＴ４２が最初にオンする。トランジスタ４２がオン

したときに，もし，トランジスタ４０がオンのままであれば，ｄｃ（直

流）バスとａｃ（交流）線とに対して短絡が発生し，ごくまれにはヒュー

ズが遮断されるが，ほとんどの場合，パワーＭＯＳＦＥＴの少なくとも一

方が破壊される。」（段落【００２２】）

「本発明は，上記課題を解決すべくなされたものであり，その目的とす

るところは，ランプを駆動する集積回路において，駆動出力の双方が不能

になることによりランプが故障したとき，または，ランプが取り外された

ときに，駆動回路の構成部品を損失から保護する安定器集積回路を提供す

ることにある。また，ランプ交換時において，ランプのパワースイッチを

切り換えなくとも，自動的にランプ駆動回路を再起動する安定器集積回路

を提供することを目的とする。」（段落【００２３】）

エ 課題を解決するための手段

「本発明の一態様において，集積回路は，第１および第２の直流端子

と，負荷回路に出力信号を供給する共通端子とを有するハーフブリッジ回

路において接続された第１および第２のＭＯＳゲート型パワー半導体デバ

イスを駆動する回路であり，共通端子を第１のＭＯＳゲート型パワー半導

体デバイスと第２のＭＯＳゲート型パワー半導体デバイスの間のノードに

設けたシリコン基板上に形成された集積回路である。その集積回路は，外

部タイミングコンデンサの電圧からなるロー論理レベル信号に接続された

入力制御端子を有するタイマ回路と，タイマ回路に接続され，第１および

第２のＭＯＳゲート型パワー半導体デバイスをオンおよびオフに切り換え

る周波数を制御し，また，入力制御端子に印加される信号に応じて切り換

わる出力を供給する第１のラッチ回路と，第１のラッチ回路にそれぞれが

接続され，第１のラッチ回路の上記出力の切り換わりに従い，遅延時間間

隔の間，上記ラッチ出力信号の伝達を遅延させ，第１および第２のＭＯＳ

ゲート型パワー半導体デバイスの同時導通を防止する，高圧側のデッドタ

イム遅延回路および低圧側のデッドタイム遅延回路と，高圧側デッドタイ

ム遅延回路および低圧側デッドタイム遅延回路にそれぞれ接続され，入力

制御端子に印加された信号に応じて第１および第２のＭＯＳゲート型パワ

ー半導体デバイスをオンおよびオフさせるための高圧側および低圧側出力

端子をそれぞれ有する高圧側ドライバ回路および低圧側ドライバ回路と，

外部タイミングコンデンサに接続され，外部タイミングコンデンサの電圧

がしきい値電圧より低いときに，高圧側および低圧側出力の供給を停止す

るシャットダウン回路とからなる。シャットダウン回路は，外部タイミン

グコンデンサの電圧をしきい値電圧と比較するしきい値電圧検出回路を備

え，しきい値電圧検出回路は高圧側及び低圧側のデッドタイム遅延回路に

出力を供給する第２のラッチ回路に接続されている。」（段落【００２５

】）

オ 発明の実施の形態

「以下，添付の図面を用いて本発明に係る安定器集積回路の実施形態を

説明する。本発明は，図３に示すような単純な回路を用いて，そのＩＣ内

部の回路構成を改変することにより実現できる。」（段落【００３０】）

「図５は，図３の回路に包含されるのに好適な本発明に係るＩＣチップ

の回路ブロック図である。チップ３０の８本のピンが図５においても

同様に用いられる。図５に示される全ての回路ブロックは共通のシリコン

チップに典型的に集積化される。」（段落【００３１】）

「本発明は，これらの機能の全てを，前述の特許において開示されたＩ

Ｒ２１５５やＩＲ２１５１のＩＣのようにＩＣ内部で実現しているが，さ

らに，ＣＴピンを使用した新しいシャットダウン機能も備えている。本発

明によれば，以下の２つのさらなる回路ブロックが追加されている。すな

わち，（１）Ｃ Ｔ検出用の第３のコンパレータ１１８および（２）シャッ

トダウンラッチ回路１２４が追加されている。入力ピンＣＴは，Ｃ Ｔピン電

圧が分圧回路１１２により供給される所定のしきい値（ＶＲ３として示さ

れる）よりも低くなるときを検出する第３のコンパレータ１１８の負入力

に接続される。そのとき，第３のコンパレータ１１８は，その出力をシャ

ットダウンラッチ回路１２４および低圧側のデッドタイム遅延回路１３０

に供給する。シャットダウンラッチ回路１２４の出力は，次に，高圧側の

デッドタイム遅延回路１２６の入力に供給される。」（段落【００３９

】）

「第３のコンパレータ１１８が状態を変化させるときのしきい値電圧Ｖ

Ｒ３は，自己発振に対して用いられるしきい値電圧ＶＲ２より低い値に選

択される。その動作例を図６に示す。ここでは，ＶＲ１およびＶＲ２の値

は，それぞれ２／３ＶＣＣ，１／３ＶＣＣに選択され，また，ＶＲ３の値は便

宜上，最初は１／６ＶＣＣに選択されている。なお，ＶＲ３＜ＶＲ２＜ＶＲ

の関係を満たすかぎり，他の特別な比率が選択されてもよい。」（段落

【００４０】）

「ＣＴピン電圧がＶＲ３を越えると，（１）低圧側ゲート駆動出力Ｌ ０は

デッドタイム遅延時間ｔ ｄ経過後，「ハイ」になり，低圧側ＭＯＳＦＥＴ

をオンし，（２）バイアス回路１３２は，発振コンパレータ（Ｎコン

パレータ）１１４，Ｐコンパレータ１１６および第３のコンパレータ１１

，高圧側のデッドタイム遅延回路（ＴＥＡＤＨ回路）１２６および低圧

側のデッドタイム遅延回路（ＴＥＡＤＬ回路）１３０に電力を供給するよ

うに制御され，（３）Ｒ Ｔ ピンは発振ラッチ（シャットダウンラッチ回

路）１２４により「ハイ」に保持され，（４）Ｃ Ｔピンは抵抗１６を介し

て充電し続ける。」（段落【００４３】）

「通常動作の間，ＣＴピン電圧がＶＲ３を越えた後では，自己発振が生

じ，ハーフブリッジ回路の出力ＶＳが台形状の出力で切り換わる。」（段

落【００４４】）

「Ｃ Ｔピンが２／３Ｖ ＣＣに達したとき，Ｎコンパレータ１１４はＲＳラ

ッチ回路１２０に負のリセット信号を与える。この負のリセット信号によ

りＲＳラッチ回路１２０の出力（ＲＴおよびその補数ＲＴ／Ｎ）は論理状態

を反転し，ＲＴピンは「ロー」になる（ＲＴ／Ｎは「ハイ」になる）。ＩＣ

のこの特別な実施形態において，ＲＴピンはＬ０に対する低圧側信号経

路を駆動し，また，この出力と同位相である。ここで，ＲＴとＬ０の位相の

関係は任意である；たとえ，起動中において最初にＬ０が出力される必要

があるとしても，このＩＣの一部のユーザにはＲＴがＬ０と異なる位相であ

ることを必要とする人もいる。結果として，Ｒ Ｔ が「ロー」になったと

き，出力Ｌ０は「ロー」に駆動され，低圧側のパワーＭＯＳＦＥＴ４２を

オフする。ＲＴからＬ０への信号経路はできるだけ高速（遅延が最小）にな

るように意図して形成され，また，Ｒ Ｔ／ＮからＨ０へのターンオフ伝達遅

延に正確に一致するように設計される。これにより，高圧側の駆動回路と

低圧側の駆動回路での伝達遅延が一致しなくても，ハーフブリッジの出力

ＶＳでのデューティ周期をその所望の５０％レベルから系統的にオフセッ

トするようなことはない。」（段落【００４５】）

「ＲＴの論理レベルが「ハイ」から「ロー」に切り換わったとき，Ｒ Ｔ／

Ｎ（第２のＲＳラッチ回路１２０出力）は「ハイ」になる。この後者の信

号は高圧側のデッドタイム遅延回路（ＴＤＥＡＤＨ回路）１２６を駆動す

る。そして，デッドタイム遅延回路１２６はレベルシフトパルス発生回路

（ＰＧＥＮ）１２８を駆動する。そして，レベルシフトパルス発生回路１

は高圧側の回路に対する高圧側のオン／オフ信号のレベルシフトを行

う。デッドタイム遅延回路１２６，１３０は，（１）パワーＭＯＳＦＥＴ

および４２にクロス導通デッドタイム（a crossconduction dead

time）を与えるために，また，（２）ＬＣ共振周波数（負荷インピーダン

スが誘導的になる）より大きい周波数を駆動するためのゼロ電圧切り換え

を促進するために，「ターンオン」信号に対して僅かな遅延（例えば，１

μsec）を発生するように設計されている。反対に，これらのデッドタイ

ム遅延回路は，ゲートドライバ１３８および１４２に対する「ターンオ

フ」信号に，できるだけ小さい遅延を付加するように設計されている。高

圧側のデッドタイム遅延回路（ＴＤＥＡＤＨ）１２６のタイムアウト期間

（例えば，１μsec）の後，レベルシフトパルス発生回路（ＰＧＥＮ）１

には，高圧側のゲートドライバ１３８に対する「ターンオン」信号を

変換するための論理信号が与えられる。ｄｖ／ｄｔフィルタ回路１３４

は，レベルシフトパルス発生回路１２８により出力される短いパルス（例

えば，５０−２００nsec）を識別し，これらのパルスをラッチ回路（ＨＳ

ＬＡＴＣＨ）１３６に対する「セット」および「リセット」信号に変換す

る。Ｒ Ｔ／Ｎが「ハイ」になることは，ラッチ回路（ＨＳＬＡＴＣＨ）１

の入力における「セット」信号に対応し，それはゲートドライバ（Ｈ

ＳＤＲＩＶＥＲ）回路１３８にＨ０出力を「ハイ」に駆動するための命令

を与える。」（段落【００４６】）

「さらに，Ｒ Ｔ ピンが「ハイ」から「ロー」の電位へ切り換わること

で，抵抗１６により，２／３Ｖ ＣＣのしきい値（分圧回路１１２ブロックに

より設定される）から１／３Ｖ ＣＣのしきい値（これもまた分圧回路１１２

ブロックにより設定される）までコンデンサ１４の放電が開始される。１

／３Ｖ ＣＣのしきい値に達すると，Ｐコンパレータ１１６の出力は「ハイ」

になり，ＲＳラッチ回路（ＲＳＬＡＴＣＨ）１２０に「セット」信号を与

える。この「セット」信号はＲ Ｔを「ハイ」に，ＲＴ／Ｎを「ロー」に駆動

し，ハーフブリッジの出力Ｖ Ｓを「ロー」にする。ＲＴとＣＴとの間の逆位

相関係は，ＶＣＣ電位及び温度と無関係に５０％デューティ周期での自己発

振を生じる。このデューティ周期の制御（ＲＴからＬ０まで及びＲ Ｔ／Ｎか

らＨ ０ までの正確に一致させたターンオフ伝達遅延を伴う）は，それぞ

れ，ハーフブリッジの出力Ｖ Ｓ で５０％のデューティ周期を生ずる。」

（段落【００４７】）

「もし，通常動作時に，コンデンサ１４の放電を触発する故障が発生す

ると，ゲートドライバ出力の両方が不能になり，ハーフブリッジの出力は

発振を停止する。故障状態が終了すると，Ｒ Ｔピンの電圧は自動再起動の

ために「ハイ」のままに保持される。」（段落【００４８】）

「もし，ランプの取り外しによる故障状態で，かつ，図３の回路が用い

られている場合，ＣＴピンは放電され，また両ゲートドライバ出力はシャ

ットダウンする。ランプが交換されたときは，図３に示すトランジスタ６

はオフし，コンデンサ１４は再度充電を行う。」（段落【００４９】）

「自動再起動機能は図５におけるシャットダウンラッチ回路１２４によ

り実現され，また，ランプのユーザはシステムを再起動するためにランプ

のパワースイッチを切り換える必要がない。」（段落【００５０】）

「なお，本発明は，上記の特別な実施形態において説明されてきたが，

他の多くの変形例や改変や利用が当業者にとって明らかになるであろう，

それ故，本発明は発明の詳細な説明の中で開示された内容に限定されず，

特許請求の範囲にのみ制限される。」（段落【００５１】）

カ 発明の効果

「本発明のランプを駆動する集積回路によれば，ランプを駆動する駆動

回路の駆動出力の双方が不能になりランプが故障したとき，または，ラン

プが取り外されたときに，駆動回路の構成部品を損失から保護する。ま

た，ランプ交換時において，本集積回路が自動的にランプ駆動回路を再起

動するため，ユーザはランプのパワースイッチを切り換える必要がな

い。」（段落【００５２】）

(3)ア 上記(2)の本件明細書１の記載，乙１２（被控訴人社員Ａの陳述書）及

び弁論の全趣旨によれば，次の事実が認められる。

(ア) 本件特許発明１は，ランプを駆動する集積回路において，ランプが

故障し又はランプが取り外されたときに，駆動回路の構成部品を損失か

ら保護し，ランプ交換時に集積回路が自動的に駆動回路を再起動する安

定器集積回路を提供するものである。

(イ) 従来技術としては，次のようなものがあったが，次のような欠点が

あった。

ａ 従来技術として，ランプが故障し又は取り外されると，入力制御コ

ンデンサ１４のグランドへの分路を形成するためのトランジスタ６０

がオンし，ＩＣ３０のＣ Ｔピンがトランジスタ６０によりグランドに

接続され，それにより，ＩＣの自己発振（出力の切換え）が停止する

ものがある（本件明細書１【図３】の回路）。

しかし，この場合，ＭＯＳＦＥＴ４２はオンのままであって，ＭＯ

ＳＦＥＴ４０及び４２の両方がシャットダウンされるわけではないの

で，ＩＣ３０が再起動したときに，駆動回路の構成部品を損失させる

おそれがあるという欠点がある。

ｂ 従来技術として，ランプが故障又は取り外されると，ＳＣＲ７０が

抵抗７２を介してＶＣＣピンのグランドへの分路を形成し，不足電圧ロ

ックアウト回路によってＭＯＳＦＥＴ４０及び４２の両方がシャット

ダウンされるものがある（本件明細書１【図４】の回路）。

この場合，ＭＯＳＦＥＴ４０及び４２の両方がシャットダウンされ

るので，上記ａの従来技術のような欠点はないが，①ソケット内でラ

ンプが交換され，故障状態が終了したときに，チップに供給される電

源電圧ＶＣＣがその不足電圧のしきい値以下に放電されているため，全

体の電力上昇手順が繰り返されなければならない，②ＳＣＲ７０が高

価である，③電源電圧が急速に０Ｖになった場合，不足電圧ロックア

ウト回路が働いてＭＯＳＦＥＴ４０及び４２の両方をオフにする前

に，パワーＭＯＳＦＥＴのゲートを制御するゲート駆動回路への給電

が停止してしまうことがあり，その場合は，両方のパワーＭＯＳＦＥ

Ｔをオフにできないことがあるので，ＶＣＣピンでのｄｖ／ｄｔを緩や

かに降下させるようにするために，抵抗７２がＶ ＣＣ コンデンサ放電経

路に含まれなければならない，といった欠点がある。

(ウ) 本件特許発明１は，「外部タイミングコンデンサ上の電圧からなる

上記ロー論理レベル信号がしきい値電圧より低いときに，上記第１およ

び第２のＭＯＳゲート型パワー半導体デバイスをターンオンおよびター

ンオフさせるための高圧側および低圧側出力の上記供給を停止させるた

めの上記ロー論理レベル信号に接続されたシャットダウン回路とを有す

る自己発振駆動回路」（本件明細書の「特許請求の範囲」請求項５）を

備えることによって，ＭＯＳＦＥＴ４０及び４２の両方をシャットダウ

ンするが，上記(イ)①∼③のような欠点がなく，ソケット内でランプが

交換され，故障状態が終了したときに，自動的にかつ速やかに，駆動回

路が再起動される安定器集積回路を提供するものである。

イ なお，控訴人は，上記ア(イ)ｂの従来技術につき，自己発振駆動回路の

発振を停止するだけで，本件特許発明１のように第１および第２のＭＯＳ

ゲート型パワー半導体デバイスの両方をターンオフするものではないと主

張する。しかし，この主張は，上記(2)の本件明細書１（甲３）の記載及

び上記乙１２に照らして採用することはできない。上記ア(イ)ｂの従来技

術は，上記のとおり，ＭＯＳＦＥＴ４０及び４２の両方をシャットダウン

するものであり，また，電源電圧が急速に０Ｖになった場合，両方のＭＯ

ＳＦＥＴがオフされないことがあるという問題点も抵抗７２によって解決

することができるものであるから，通常の動作をする限りＭＯＳＦＥＴ４

及び４２の両方をシャットダウンすることができるものである。

(4) 本件特許発明１の構成要件１−Ｆ，１−Ｈにいう「外部タイミングコン

デンサ」について，その意義を明示的に定義した記載は，本件明細書１（甲

）中にはないが，「外部コンデンサ」ではなく「外部タイミングコンデン

サ」という用語が用いられていること，及び，以下のとおり，本件明細書１

においては，構成要件１−Ｆ，１−Ｈにいう「外部タイミングコンデンサ」

について，抵抗との組み合わせにより自己発振駆動回路の発振周波数を定め

るコンデンサである旨の記載しかないことからすると，構成要件１−Ｆ，１

−Ｈにいう「外部タイミングコンデンサ」について，抵抗との組み合わせに

より自己発振駆動回路の発振周波数を定めるコンデンサを意味すると解すべ

きである。

ア 本件明細書１（甲３）においては，上記(2)エのとおり，「課題を解決

するための手段」の項で，「本発明の一態様において」との留保が付され

ているものの，「外部タイミングコンデンサ」の電圧からなるロー論理レ

ベル信号が，第１及び第２のＭＯＳゲート型パワー半導体デバイスをオン

及びオフに切り替える周波数を制御する第１のラッチ回路と接続されてい

るタイマ回路に入力されること，並びに，外部タイミングコンデンサの電

圧をしきい値電圧と比較し，外部タイミングコンデンサの電圧がしきい値

電圧より低いときに，高圧側及び低圧側出力の供給を停止すること（シャ

ットダウン回路）が記載されている。したがって，「課題を解決するため

の手段」の項では，「外部タイミングコンデンサ」について，第１及び第

のＭＯＳゲート型パワー半導体デバイスをオン及びオフに切り替える周

波数を制御する第１のラッチ回路と接続されているタイマ回路に接続され

ており，かつ，「外部タイミングコンデンサ」の電圧が，しきい値電圧よ

り低いとシャットダウン回路が起動されるものが記載されており，これ以

外の「外部タイミングコンデンサ」は記載されていない。

イ 本件明細書１（甲３）においては，上記(2)オのとおり，「発明の実施

の形態」の項で，「外部タイミングコンデンサ」とされているものはコン

デンサ１４をおいて他にない。そして，上記(2)イの「従来の技術」の項

における記載を参照すると，コンデンサ１４と抵抗１６は，発振周波数を

制御するものとされ，タイミングコンデンサ１４とタイミング抵抗１６と

の間のノードに接続されたＣ Ｔピンでの信号がＨＯとＬＯの両出力を制御す

るものとされていることは明らかである。さらに，上記(2)オのとおり，

「発明の実施の形態」の項には，①起動後，ＣＴピン電圧がしきい値電圧

ＶＲ３を越えると，自己発振が生じ，Ｃ Ｔピン電圧がしきい値電圧ＶＲ１

に達すると，しきい値電圧ＶＲ２に達するまでコンデンサ１４が放電し，

このようにＶＲ１とＶＲ２の間で電圧が上下することによって，第１及び

第２のＭＯＳゲート型パワー半導体デバイスのオン及びオフが切り替えら

れること，②ランプの取り外しによる故障状態が生じた場合，Ｃ Ｔピンは

放電され，Ｃ Ｔピン電圧が所定のしきい値ＶＲ３より低くなったときは，