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- 出願人詳細情報 -
出願人名に「ニックス株式会社」を含むもの
| 公報番号 | 発明の名称 | 出願人 | 公報発行日 |
|---|---|---|---|
| 特許 5105741 | 半導体素子の製造方法 | エスケーハイニックス株式会社 | 2012年12月26日 |
| 特許 5105785 | 半導体素子の製造方法 | エスケーハイニックス株式会社 | 2012年12月26日 |
| 特許 5105835 | 突起型トランジスタ製造方法 | エスケーハイニックス株式会社 | 2012年12月26日 |
| 特許 5105862 | 半導体素子の微細パターンの形成方法 | エスケーハイニックス株式会社 | 2012年12月26日 |
| 特許 5105791 | デュアルページプログラム機能を有するフラッシュメモリ装置のページバッファ回路およびそのプログラム動作方法 | エスケーハイニックス株式会社 | 2012年12月26日 |
| 特許 5105821 | プログラム動作のフェールを減少させるフラッシュメモリ装置のページバッファ回路およびそのプログラム動作方法 | エスケーハイニックス株式会社 | 2012年12月26日 |
| 特許 5105978 | 半導体メモリ装置 | エスケーハイニックス株式会社 | 2012年12月26日 |
| 特許 5108206 | 低電圧用半導体メモリ装置 | エスケーハイニックス株式会社 | 2012年12月26日 |
| 特許 5106002 | 半導体メモリ装置 | エスケーハイニックス株式会社 | 2012年12月26日 |
| 特許 5100198 | 半導体素子の微細パターンの形成方法 | エスケーハイニックス株式会社 | 2012年12月19日 |
| 特許 5100981 | ランディングプラグコンタクトホールのマスク及びこれを用いたプラグ形成方法 | エスケーハイニックス株式会社 | 2012年12月19日 |
| 特許 5100218 | ディープパワーダウンモード制御回路 | エスケーハイニックス株式会社 | 2012年12月19日 |
| 特許 5102268 | 半導体メモリ素子のパワーアップ回路 | エスケーハイニックス株式会社 | 2012年12月19日 |
| 特許 5102812 | 不揮発性ダイナミックランダムアクセスメモリの駆動方法 | エスケーハイニックス株式会社 | 2012年12月19日 |
| 特許 5093945 | フラッシュメモリセルの製造方法 | エスケーハイニックス株式会社 | 2012年12月12日 |
197 件中 1-15 件を表示
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5105741 5105785 5105835 5105862 5105791 5105821 5105978 5108206 5106002 5100198 5100981 5100218 5102268 5102812 5093945
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