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ザイリンクス インコーポレイテッド
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■ 2018年 出願公開件数ランキング 第909位 30件
（
2017年：第964位 32件）
■ 2018年 特許取得件数ランキング 第1149位 17件
（2017年：第1182位 17件）
（ランキング更新日：2025年12月5日）筆頭出願人である出願のみカウントしています
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ザイリンクス インコーポレイテッドの商標一覧| 公報番号 | 発明の名称(クリックすると公報を新しいウィンドウで開きます) | 公報発行日 | 備考 |
|---|---|---|---|
| 特許 6442508 | 入出力回路および入出力回路を実現する方法 | 2018年12月19日 | |
| 特許 6437928 | スタックドシリコンインターコネクト技術（ＳＳＩＴ）製品のための、基板レスインターポーザ技術 | 2018年12月12日 | |
| 特許 6434161 | ソースシンクロナスインターフェースから受信する制御デバイスのキャリブレーション | 2018年12月 5日 | |
| 特許 6415459 | 犠牲バンプを有するパッケージ完全性モニタ | 2018年10月31日 | |
| 特許 6412267 | バーストモード用の高速ロックＣＤＲ | 2018年10月24日 | |
| 特許 6397024 | マルチパス・デジタル・プレディストーション | 2018年 9月26日 | |
| 特許 6382446 | デッドロック回避のための方法及び回路 | 2018年 8月29日 | |
| 特許 6377269 | メモリ制御デバイスにおける出力遅延の動的選択 | 2018年 8月22日 | |
| 特許 6374596 | 波高率低減 | 2018年 8月15日 | |
| 特許 6367312 | ＩＣダイおよび電圧チューナを有する半導体パッケージ | 2018年 8月 1日 | |
| 特許 6367479 | 伝送線路ビア構造 | 2018年 8月 1日 | |
| 特許 6364015 | 構成可能な混載メモリシステム | 2018年 7月25日 | |
| 特許 6336071 | 高品質係数の誘導性および容量性回路構造 | 2018年 6月 6日 | |
| 特許 6337148 | 波形微分中継器 | 2018年 6月 6日 | |
| 特許 6340365 | フリップチップの積層のための方法 | 2018年 6月 6日 |
17 件中 1-15 件を表示
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6442508 6437928 6434161 6415459 6412267 6397024 6382446 6377269 6374596 6367312 6367479 6364015 6336071 6337148 6340365
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