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■ 2018年 出願公開件数ランキング 第1721位 13件
(2017年:第12799位 1件)
■ 2018年 特許取得件数ランキング 第2192位 7件
(2017年:第8798位 1件)
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公報番号 | 発明の名称(クリックすると公報を新しいウィンドウで開きます) | 公報発行日 | 備考 |
---|---|---|---|
特表 2018-537842 | 3次元メモリ用の単結晶シリコンを有する選択ゲートトランジスタ | 2018年12月20日 | |
特表 2018-536959 | メモリのワード線依存チャネルのプリチャージ | 2018年12月13日 | |
特表 2018-536277 | 5重メモリ積層構造体構成を有する3D NANDデバイス | 2018年12月 6日 | |
特表 2018-534765 | 3次元メモリデバイスのためのメモリレベル貫通ビア構造 | 2018年11月22日 | |
特開 2018-174013 | ダイナミックストローブタイミング | 2018年11月 8日 | |
特表 2018-530096 | メモリデバイスにおける異なるセンスノード電圧を使用するベリファイ動作 | 2018年10月11日 | |
特開 2018-160233 | ダイ上信号較正 | 2018年10月11日 | |
特開 2018-152127 | 注釈付きアトミック書き込み操作を行う方法および装置 | 2018年 9月27日 | |
特開 2018-147549 | メモリ内の第1の読出対応 | 2018年 9月20日 | |
特開 2018-125025 | 適応持続性システム、方法、インタフェース | 2018年 8月 9日 | |
特表 2018-515906 | 3次元P−I−Nメモリデバイスおよび正孔電流検出を用いたその読取方法 | 2018年 6月14日 | |
特表 2018-513516 | 不揮発性メモリのための多状態プログラミング | 2018年 5月24日 | |
特表 2018-511872 | 遅延補償 | 2018年 4月26日 |
13 件中 1-13 件を表示
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2018-537842 2018-536959 2018-536277 2018-534765 2018-174013 2018-530096 2018-160233 2018-152127 2018-147549 2018-125025 2018-515906 2018-513516 2018-511872
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2月20日(木) - 東京 港区
2月20日(木) -
2月20日(木) -
2月20日(木) - 東京 千代田区
2月21日(金) - 東京 千代田区
2月21日(金) - 東京 大田
パテントマップを用いた知財戦略の策定方法 -自社が勝つパテントマップ作成と それを活用した開発戦略・知財戦略の実践方法- <東京会場受講(対面)/Zoomオンライン受講 選択可> <見逃し視聴選択可>
2月21日(金) -
2月22日(土) - 東京 板橋区
2月20日(木) - 東京 港区
2月25日(火) -
2月25日(火) -
2月26日(水) -
2月26日(水) -
2月26日(水) - 東京 港区
2月26日(水) -
2月26日(水) - 千葉 船橋市
2月27日(木) -
2月27日(木) -
2月27日(木) - 東京 港区
2月27日(木) -
2月27日(木) - 東京 千代田区
2月25日(火) -
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